JP2018531477A6

JP2018531477A6 - 完全空乏型シリコン・オン・インシュレータ・フラッシュメモリ設計

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Publication number: JP2018531477A6
Application number: JP2018517289A
Authority: JP
Inventors: ヒューヴァントラン; アンリー; トゥアンヴー; フンクオックグエン
Original assignee: Silicon Storage Technology Inc
Current assignee: Silicon Storage Technology Inc
Priority date: 2015-10-05
Filing date: 2016-09-14
Publication date: 2018-12-13
Anticipated expiration: 2036-09-14

Abstract

本発明は、１つ以上の回路ブロックが完全空乏型シリコン・オン・インシュレータトランジスタ設計を利用して、漏電を最小限に抑える、フラッシュメモリシステムに関する。

Description

本発明は、１つ以上の回路ブロックが完全空乏型シリコン・オン・インシュレータ・トランジスタ設計を利用して、漏電を最小限に抑え、性能を最適化する、フラッシュ不揮発性メモリシステムに関する。

先行技術の不揮発性メモリセル１１０が図１に示される。メモリセル１１０は、Ｐ型などの第１の導電型の半導体基板１１２を備える。基板１１２は、その上にＮ型などの第２の導電型の第１の領域１１４（ソース線ＳＬとしても知られる）が形成されている表面を有する。Ｎ型の第２の領域１１６（ドレイン線としても知られる）もまた、基板１１２の表面に形成される。第１の領域１１４と第２の領域１１６との間は、チャネル領域１１８である。ビット線ＢＬ１２０は、第２の領域１１６に接続される。ワード線ＷＬ１２２は、チャネル領域１１８の第１の部分の上方に位置付けられ、そこから絶縁される。ワード線１２２は、第２の領域１１６とほとんど又は全く重ならない。浮遊ゲートＦＧ１２４は、チャネル領域１１８の別の部分の上方にある。浮遊ゲート１２４は、そこから絶縁され、ワード線１２２に隣接する。浮遊ゲート１２４はまた、第１の領域１１４にも隣接する。浮遊ゲート１２４は、第１の領域１１４に重なり、領域１１４から浮遊ゲート１２４に結合を提供してもよい。結合ゲートＣＧ（制御ゲートとしても知られる）１２６は、浮遊ゲート１２４の上方にあり、そこから絶縁される。消去ゲートＥＧ１２８は、第１の領域１１４の上方にあり、浮遊ゲート１２４及び結合ゲート１２６に隣接し、そこから絶縁される。浮遊ゲート１２４の上隅部は、消去効率を高めるために、Ｔ字形状の消去ゲート１２８の入隅部の方を向いていてもよい。消去ゲート１２８は、第１の領域１１４からも絶縁される。セル１１０は、その開示内容が全体的に本明細書に参考として組み込まれる、米国特許第７，８６８，１７５号に更に具体的に記載されている。

先行技術の不揮発性メモリセル１１０の消去及びプログラムのための１つの例示的な操作は、次のとおりである。セル１１０は、消去ゲート１２８に高電圧を印加し、他の端子が０ボルトに等しくなることによって、ファウラーノルドハイムトンネリングメカニズムによって消去される。電子が浮遊ゲート１２４から消去ゲート１２８にトンネリングすることにより、浮遊ゲート１２４が陽電荷を帯び、読み出し状態のセル１１０がオンになる。その結果生じるセルの消去状態は、「１」状態として知られる。セル１１０は、結合ゲート１２６に高電圧を印加し、ソース線１１４に高電圧を印加し、消去ゲート１２８に中電圧を印加し、ビット線１２０にプログラミング電流を印加することにより、ソース側ホットエレクトロンプログラミングメカニズムによってプログラミングされる。ワード線１２２と浮遊ゲート１２４との間の隙間を横切って流れる電子の一部は、浮遊ゲート１２４の中へ注入するための十分なエネルギーを得ることにより、浮遊ゲート１２４が陰電荷を帯び、読み出し状態のセル１１０をオフにする。その結果生じるセルのプログラミングされた状態は、「０」状態として知られる。

メモリセル１１０での読み出し、プログラム、及び消去操作に使用可能な例示的な電圧を下の表１に示す。
注釈：「ＦＬＴ」は、浮遊を意味する。

プログラミング操作に関して、プログラミング操作を強化するために、ＥＧ電圧は、ＳＬ電圧、例えば５Ｖ、よりもはるかに高い電圧、例えば８Ｖ、で印加することができる。この場合、選択されたメモリセルと同じＥＧゲートを共有する隣接メモリセルの意図しない消去効果を低減するために、非選択のＣＧプログラム電圧は、より高い電圧（ＣＧ禁止電圧）、例えば６Ｖ、で印加される。

メモリセル３１０で読み出し、プログラム、及び消去操作に使用することができる例示的な電圧の別のセット（読み出し及びプログラム操作に負電圧を使用することができる場合）を下の表２に示す。

メモリセル３１０で読み出し、プログラム、及び消去操作に使用することができる例示的な電圧の別のセット（読み出し、プログラム、及び消去操作に負電圧を使用することができる場合）を下の表３に示す。

プログラミング操作に関して、プログラミング操作を強化するために、ＥＧ電圧は、ＳＬ電圧、例えば５Ｖ、よりもはるかに高い電圧、例えば８〜９Ｖ、で印加される。この場合、選択されたメモリセルと同じＥＧゲートを共有する隣接メモリセルの意図しない消去効果を低減するために、非選択のＣＧプログラム電圧は、より高い電圧（ＣＧ禁止電圧）、例えば５Ｖ、で印加される。

図２〜図４に示されるような、完全空乏型シリコン・オン・インシュレータ（「ＦＤＳＯＩ」）トランジスタの設計も、先行技術において公知である。ＦＤＳＯＩの利点は、閾値電圧（順方向ボディバイアス、又は逆方向ボディバイアス）を変化させるための（ゲート酸化物として埋め込み酸化物を有する）バックゲート、つまりより高い移動性を与え、不規則な不純物のばらつきのない極薄アンドープチャネルを含む。これは、バックゲートに接地平面を有し、注入を調整し、閾値電圧を調整する。これはまた、完全空乏したチャネルも有し、より良好な静電制御、より低いドレイン誘起障壁低下効果ＤＩＢＬ及び短チャネル効果を与える。これは、最小限のソースとドレインの接点を有する。金属ゲート及びチャネル長も、閾値電圧を調整するために使用される。

図２は、ＦＤＳＯＩＣＭＯＳ回路の断面２１０を示す。ＦＤＳＯＩＣＭＯＳ回路２１０は、シリコン基板２１１、シリコン絶縁体２１６、ＦＤＳＯＩＮＭＯＳトランジスタ２３０、及びＦＤＳＯＩＰＭＯＳトランジスタ２４０を備える。

ＦＤＳＯＩＮＭＯＳトランジスタ２３０は、ゲート２１８、並びにソース及びドレイン２１７を備える。ＦＤＳＯＩＮＭＯＳトランジスタ２３０は、ｐ−ウェル２１２、（絶縁体である）埋め込み酸化物層２１３、及びチャネル２１５を更に備える。チャネル２１５は、アンドープであり、完全空乏型チャネルである。操作中、埋め込み酸化物層２１３は、チャネル２１４からのいかなる漏電も最小限に抑える。ＦＤＳＯＩＮＭＯＳトランジスタ２３０は、ｐ−ウェルバックゲート端子２１９を更に備え、これはｐ−ウェル２１２にバイアスを与え、ＮＭＯＳ２３０の閾値電圧Ｖｔを調整するためなどに使用することができる。

ＦＤＳＯＩＰＭＯＳトランジスタ２４０は、ゲート２２８、並びにソース及びドレインン２２７を備える。ＦＤＳＯＩＰＭＯＳトランジスタ２４０は、ｎ−ウェル２２２、（絶縁体である）埋め込み酸化物層２２３、及びチャネル２２５を更に備える。チャネル２２５は、アンドープであり、完全空乏型チャネルである。操作中、埋め込み酸化物層２２３は、チャネル２２５からのいかなる漏電も最小限に抑える。ＦＤＳＯＩＰＭＯＳトランジスタ２４０は、ｎ−ウェルバックゲート端子２２９を更に備え、これはｎ−ウェル２２２にバイアスを与え、ＰＭＯＳ２４０の閾値電圧Ｖｔを調整するためなどに使用することができる。

図３は、ＦＤＳＯＩＣＭＯＳ回路の断面３１０を示す。ＦＤＳＯＩＣＭＯＳ回路３１０は、シリコン基板３１１、シリコン絶縁体３１６、ＦＤＳＯＩＮＭＯＳトランジスタ３３０、及びＦＤＳＯＩＰＭＯＳトランジスタ３４０を備える。

ＦＤＳＯＩＮＭＯＳトランジスタ３３０は、ゲート３１８、並びにソース及びドレイン３１７を備える。ＦＤＳＯＩＮＭＯＳトランジスタ３３０は、ｎ−ウェル３１２、（絶縁体である）埋め込み酸化物層３１３、及びチャネル３１５を更に備える。チャネル３１５は、アンドープであり、完全空乏型チャネルである。操作中、埋め込み酸化物層３１３は、チャネル３１５からのいかなる漏電も最小限に抑える。ＦＤＳＯＩＮＭＯＳトランジスタ３３０は、ｎ−ウェルバックゲート端子３１９を更に備え、これはｎ−ウェル３１２にバイアスを与え、ＮＭＯＳ３３０の閾値電圧Ｖｔを調整するためなどに使用することができる。

ＦＤＳＯＩＰＭＯＳトランジスタ３４０は、ゲート３２８、並びにソース及びドレインン３２７を備える。ＦＤＳＯＩＰＭＯＳトランジスタ３４０は、ｐウェル３１２（絶縁体である）埋め込み酸化物層３２３、及びチャネル３２５を更に備える。チャネル３２５は、アンドープであり、完全空乏型チャネルである。操作中、埋め込み酸化物層３２３は、チャネル３２５からのいかなる漏電も最小限に抑える。ＦＤＳＯＩＰＭＯＳトランジスタ３４０は、ｐ−ウェルバックゲート端子３２９を更に備え、これはｐ−ウェル３２２にバイアスを与え、ＰＭＯＳ３４０の閾値電圧Ｖｔを調整するためなどに使用することができる。

図４は、ＦＤＳＯＩ及びバルクＣＭＯＳハイブリッドＭＯＳ回路の断面４１０を示す。バルクＣＭＯＳとは、バルクシリコン上の標準的なＰＭＯＳ及びＮＭＯＳトランジスタを意味する。ハイブリッドＭＯＳ回路４１０は、シリコン基板４１１、シリコン絶縁体４１６、ＦＤＳＯＩＮＭＯＳトランジスタ４３０、及びＮＭＯＳトランジスタ４４０を備える。ＮＭＯＳトランジスタ４４０は、従来のＮＭＯＳトランジスタであり、ＦＤＳＯＩＮＭＯＳトランジスタではない。

ＦＤＳＯＩＮＭＯＳトランジスタ４３０は、ゲート４１８、並びにソース及びドレイン４１７を備える。ＦＤＳＯＩＮＭＯＳトランジスタ４３０は、ｐ−ウェル４１２、（絶縁体である）埋め込み酸化物層４１３、及びチャネル４１５を更に備える。チャネル４１５は、アンドープであり、完全空乏型チャネルである。操作中、埋め込み酸化物層４１３は、チャネル４１５からのいかなる漏電も最小限に抑える。ＦＤＳＯＩＮＭＯＳトランジスタ４３０は、ｐ−ウェルバックゲート端子４１９を更に備え、これはｐ−ウェル４１２にバイアスを与え、ＮＭＯＳ４３０の閾値電圧Ｖｔを調整するためなどに使用することができる。

ＮＭＯＳトランジスタ４４０は、ゲート４２８、並びにソース及びドレイン４２７を備える。ＮＭＯＳトランジスタ４４０は、ｐ−ウェルバルク４２２及びドープチャネル４２３を更に備える。ＮＭＯＳトランジスタ４４０は、ｐ−ウェルバルク端子４２９を更に備え、これはｐ−ウェルバルク４２２にバイアスを与えるために使用することができる。

現在まで、完全空乏型シリコン・オン・インシュレータトランジスタの設計は、フラッシュメモリシステムに使用されてこなかった。完全空乏型シリコン・オン・インシュレータトランジスタの設計を利用する、フラッシュメモリシステムが必要とされている。領域を最大化し、かつ漏電を最小限に抑えるためにバルク領域及びＦＤＳＯＩ領域を備える区画化されたフラッシュメモリチップが更に必要とされている。

以下に記載の実施形態では、フラッシュメモリ機器が、バルクトランジスタを備える区画を利用し、区画はＦＤＳＯＩトランジスタを備える。

先行技術の不揮発性メモリセルの断面図である。先行技術のＦＤＳＯＩＣＭＯＳ回路の断面図である。先行技術のＦＤＳＯＩＣＭＯＳ回路の断面図である。先行技術のＦＤＳＯＩＣＭＯＳ回路の断面図である。実施形態に使用される様々なタイプのＦＤＳＯＩＮＭＯＳ及びＰＭＯＳトランジスタを示す。実施形態に使用されるダイを示す。実施形態に使用されるアレイの基本的な構成要素を示す。実施形態に使用するための異なる電圧を生成するデコーダを示す。行デコーダの実施形態を示す。行デコーダの別の実施形態を示す。行デコーダの別の実施形態を示す。行デコーダの別の実施形態を示す。消去ゲートデコーダの実施形態を示す。ソース線デコーダの実施形態を示す。高電圧論理セレクタ回路の実施形態を示す。結合ゲートデコーダの実施形態を示す。低論理電圧回路の実施形態を示す。実施形態に使用可能な検知システムを示す。検知増幅器の実施形態を示す。検知増幅器の別の実施形態を示す。検知増幅器の別の実施形態を示す。検知増幅器の別の実施形態を示す。列デコーダの実施形態を示す。

図５は、本明細書に記載の実施形態に使用される８つのタイプのＦＤＳＯＩトランジスタを示す。

標準的な固定バイアスＦＤＳＯＩＭＯＳトランジスタは、ＰＭＯＳトランジスタ５１０及びＮＭＯＳトランジスタ５５０を含む。ＦＤＳＯＩＰＭＯＳトランジスタ５１０は、Ｖｄｄ電源に、かつ任意選択的に接地にバイアスされるｎ−ウェルを備え、この場合トランジスタチャネル長は類似の閾値電圧レベルを有するように変更される。ＦＤＳＯＩＮＭＯＳトランジスタ５５０は、接地にバイアスされるｐ−ウェルを備える。ＰＭＯＳ５１０及びＮＭＯＳ５５０は、一般的な閾値電圧機器である。

フリップウェル固定バイアスＦＤＳＯＩＭＯＳトランジスタは、ＰＭＯＳトランジスタ５２０及びＮＭＯＳトランジスタ５６０を含む。ＦＤＳＯＩＰＭＯＳトランジスタ５２０は、接地にバイアスされるｐ−ウェルを備える。ＦＤＳＯＩＮＭＯＳトランジスタ５６０は、接地にバイアスされるｎ−ウェルを備える。ＰＭＯＳ５２０及びＮＭＯＳ５６０は、低閾値電圧機器である、すなわち、その閾値電圧がＰＭＯＳ５１０及びＮＭＯＳ５５０よりも低い。

標準的な動的バイアスＦＤＳＯＩＭＯＳトランジスタは、ＰＭＯＳトランジスタ５３０及びＮＭＯＳトランジスタ５７０を含む。ＦＤＳＯＩＰＭＯＳトランジスタ５３０は、動的電圧源Ｖｂ＿ＰＲＷにバイアスされるｎ−ウェルを備える。ＦＤＳＯＩＮＭＯＳトランジスタ５７０は、動的電圧源Ｖｂ＿ＮＲＷにバイアスされるｐ−ウェルを備える。動的電圧源は、順方向ボディ（ウェル）バイアスＦＢＢ、又は逆方向ボディバイアスＲＢＢに使用され、性能を最適化する。したがって、ＰＭＯＳ５３０動的電圧源Ｖｂ＿ＰＲＷは、ＲＢＢに対し正電圧（例えば、３Ｖまで）へ変化し、ＦＢＢに対し負電圧（例えば、−０．５Ｖまで）へ変化する。したがって、ＮＭＯＳ５７０動的電圧源Ｖｂ＿ＮＲＷは、ＦＢＢに対し正電圧（例えば、０Ｖ〜３Ｖまで）へ変化し、ＲＢＢに対し負電圧（例えば、０Ｖ〜−３Ｖまで）へ変化する。例えば３Ｖ又は−３Ｖなどの高いレベルでｐウェルをバイアスすることを可能にするため、ｐ基板からｐウェルを絶縁するためには、深いｎウェルが必要である。

フリップウェル動的バイアスＦＤＳＯＩＭＯＳトランジスタは、ＰＭＯＳトランジスタ５４０及びＮＭＯＳトランジスタ５８０を含む。ＦＤＳＯＩＰＭＯＳトランジスタ５４０は、動的電圧源Ｖｂ＿ＰＬＷにバイアスされるｐ−ウェルを備える。ＦＤＳＯＩＮＭＯＳトランジスタ５８０は、動的電圧源Ｖｂ＿ＮＬＷにバイアスされるｎ−ウェルを備える。したがって、ＰＭＯＳ５４０動的電圧源Ｖｂ＿ＰＬＷは、ＲＢＢに対し正電圧（例えば、０Ｖ〜３Ｖまで）へ変化し、ＦＢＢに対し負電圧（例えば、０Ｖ〜−３Ｖまで）へ変化する。したがって、ＮＭＯＳ５８０動的電圧源Ｖｂ＿ＮＬＷは、ＦＢＢに対し正電圧（例えば、０Ｖ〜３Ｖまで）へ変化し、ＲＢＢに対し負電圧（例えば、０Ｖ〜−０．５Ｖまで）変化する。例えば３Ｖ又は−３Ｖなどの高いレベルでｐウェルをバイアスすることを可能にするため、ｐ基板からｐウェルを絶縁するためには、深いｎウェルが必要である。

以下の実施形態では、図５に示される８つのタイプのうちの１つ以上のＦＤＳＯＩトランジスタが、フラッシュメモリシステムに使用される。

図６は、ダイ６００を備えるフラッシュメモリシステムのための構造の実施形態を示す。ダイ６００は、図１にメモリセル１１０として前述のタイプのメモリセルの行及び列を備えるフラッシュメモリアレイ６０１、読み出し又は書き込みされるフラッシュメモリアレイ６０１の行にアクセスするために使用される、行デコーダ回路６０２、読み出し又は書き込みされるフラッシュメモリアレイ６０１のバイトにアクセスするために使用される、列デコーダ回路６０３、フラッシュメモリアレイ６０１からデータを読み出すために使用される検知回路６０４、フラッシュメモリアレイ６０１の非揮発性操作に必要な電圧及びバイアスを送達するための、ＨＶデコーディングブロック６１０、並びにＨＶ通過ブロック６０９及び６１１からなる高電圧（ＨＶ）デコーダ６２０、冗長性及び組み込み自己試験機能などの様々な制御機能を提供するための制御論理６０５、アナログ回路６０６、トランジスタのバルク（ウェル）領域の電圧を制御するためのバルクバイアス制御６０７、フラッシュメモリアレイ６０１のプログラミング及び消去操作のための、上昇した電圧を提供するために使用される高電圧チャージポンプ回路６０８、を備える。最適な性能を得るためのバルクＣＭＯＳ領域に対するＦＤＳＯＩ用のブロックのためのチップ区画は、以下のとおりである。
・行デコーダ６０２：標準Ｖｔ、フリップウェルＶｔ、動的ＶｔＦＤＳＯＩ
・列デコーダ６０３：標準Ｖｔ、フリップウェルＶｔ、動的ＶｔＦＤＳＯＩ
・検知回路６０４：標準Ｖｔ、フリップウェルＶｔ、動的ＶｔＦＤＳＯＩ
・制御論理６０５：標準Ｖｔ、フリップウェルＶｔＦＤＳＯＩ
・アナログ回路６０６：標準Ｖｔ、フリップウェルＶｔ、動的ＶｔＦＤＳＯＩ
・バルクバイアス制御回路６０７：標準Ｖｔ、フリップウェルＶｔ、動的ＶｔＦＤＳＯＩ
・ＨＶチャージポンプ回路６０８：バルクＣＭＯＳ及びＦＤＳＯＩハイブリッド、ＦＤＳＯＩ領域は標準Ｖｔ、フリップウェルＶｔ、動的ＶｔＦＤＳＯＩＨＶを含む。デコーダ回路６２０：バルクＣＭＯＳ及びＦＤＳＯＩハイブリッド、ＦＤＳＯＩ領域は標準Ｖｔ、フリップウェルＶｔ、動的ＶｔＦＤＳＯＩを含む。

アレイ６０１の一実施形態を、図７に示す。アレイ６０１は、第１の複数のサブアレイ７０１及び第２の複数のサブアレイ７０２を備える。ここで、第１の複数のサブアレイ７０１は、（より高い性能を得るために）そのｐ−ウェル及びｎ−ウェル領域へ印加されるバイアス電圧を有し、第２の複数のサブアレイ７０２は、（より低い漏電を得るために）そのｐ−ウェル及びｎ−ウェル領域へ印加されるバイアス電圧を有さない。アレイ６０１は、行デコーダ７０３、高電圧サブアレイ源７０４、及び高電圧デコーダ７０５を更に備える。

図８は、バイアス制御電圧Ｐ１＿ＰＷ、Ｐ２＿ＰＷ、Ｎ１＿ＮＷ、及びＮ２＿ＮＷを生成するためのデコーダ８００を示し、これらは以下の実施形態で使用される。デコーダ８００は、示されるように、ＮＡＮＤゲート８０１、インバータ８０２、並びにプログラム可能な電圧源８０３、８０４、８０５、及び８０６を備える。

図９は、行デコーダ９００を示す。行デコーダ９００は、示されるように、ＮＡＮＤゲート９５１、インバータ９５２、同様にＰＭＯＳトランジスタ９５３、９５４、９５６、９５８、９５９、及び９６１、並びにＮＭＯＳトランジスタ９５５、９５７、９６０、及び９６２を備える。ＮＡＮＤゲート９５１及びインバータ９５２は、行アドレスデコーダとして機能し、行アドレスをデコードするためにアドレス信号ＸＰＡ〜Ｄをデコードする。ＰＭＯＳ９５６及びＮＭＯＳ９５７は、所定の信号ＺＶＤＤをメモリセルのワード線ＷＬ０〜７へと駆動する強力な力を有する行ドライバとして機能する。ＰＭＯＳ９５４、ＰＭＯＳ９５３、及びＮＭＯＳ９５５は、行プリドライバとしての機能、及びアドレス信号ＸＰＺＢ０〜７をデコードする機能、の二重の機能を果たす。

ＮＡＮＤゲート９５１は、Ｐ２＿ＰＷにバイアスしたｐ−ウェルを有するＦＤＳＯＩＰＭＯＳ５２０のタイプのトランジスタ、及びＮ２＿ＮＷにバイアスしたｎ−ウェルを有するＦＤＳＯＩＮＭＯＳ５６０のタイプのトランジスタを備える。

インバータ９５２は、Ｐ１＿ＰＷにバイアスしたｐ−ウェルを有するＦＤＳＯＩＰＭＯＳ５２０のタイプのトランジスタ、及びＮ１＿ＮＷにバイアスしたｎ−ウェルを有するＦＤＳＯＩＮＭＯＳ５６０のタイプのトランジスタを備える。

ＰＭＯＳトランジスタ９５３、９５４、９５８、及び９５９は、Ｐ２＿ＰＷにバイアスしたｐ−ウェルを有するＦＤＳＯＩＰＭＯＳ５２０のタイプのトランジスタである。ＰＭＯＳトランジスタ９５６及び９６１は、Ｐ１＿ＰＷにバイアスしたｐ−ウェルを有するＦＤＳＯＩＰＭＯＳ５２０のタイプのトランジスタである。

ＮＭＯＳトランジスタ９５５及び９６０は、Ｎ２＿ＮＷにバイアスしたｎ−ウェルを有するＦＤＳＯＩＮＭＯＳ５６０のタイプのトランジスタである。ＮＭＯＳトランジスタ９５７及び９６２は、Ｎ１＿ＮＷにバイアスしたｎ−ウェルを有するＦＤＳＯＩＮＭＯＳ５６０のタイプのトランジスタである。Ｐ１＿ＰＷ／Ｐ２＿ＰＷ／Ｎ１＿ＮＷ／Ｎ２＿ＮＷのウェルバイアスレベルは、速度性能のため順方向バイアスＦＢＢを、漏電低減のため逆バイアスＲＢＢを使用するものである。

図１０は、行デコーダ１０００を示す。行デコーダ１０００は、行デコーダ９００と構造的に同一であるが、全てのトランジスタがＰ１＿ＰＷにバイアスしたｐ−ウェルを有するＦＤＳＯＩＰＭＯＳ５２０のタイプである点が異なる。Ｐ１＿ＰＷのウェルバイアスレベルは、速度性能のため順方向バイアスＦＢＢを、及び漏電低減のため逆バイアスＲＢＢを使用するものである。

図１１は、行デコーダ１１００を示す。行デコーダ１１００は、行デコーダ９００と構造的に同一であるが、全てのトランジスタがＰ１＿ＮＷにバイアスしたｎ−ウェルを有するＦＤＳＯＩＮＭＯＳ５６０のタイプである点が異なる。Ｐ１＿ＮＷのウェルバイアスレベルは、速度性能のため順方向バイアスＦＢＢを、及び漏電低減のため逆バイアスＲＢＢを使用するものである。

図１２は、行デコーダ１２００を示す。行デコーダ１２００は、行デコーダ９００と構造的に同一であるが、ＮＡＮＤゲート９５１が、Ｐ２＿ＰＷにバイアスしたｐウェルを有するＦＤＳＯＩＮＭＯＳ５５０のタイプのトランジスタを備える。インバータ９５２は、Ｐ１＿ＮＷにバイアスしたｎ−ウェルを有するＦＤＳＯＩＮＭＯＳ５６０のタイプのトランジスタを備える。ＰＭＯＳトランジスタ９５３、９５６、９５８、及び９６１は、Ｐ１＿ＮＷにバイアスしたｐ−ウェルを有するＦＤＳＯＩＰＭＯＳ５１０のタイプのトランジスタであり、ＰＭＯＳトランジスタ９５４及び９５９は、Ｐ２＿ＰＷにバイアスしたｐ−ウェルを有するＦＤＳＯＩＰＭＯＳ５２０のタイプのトランジスタであり、ＮＭＯＳトランジスタ９５５及び９６０は、Ｐ２＿ＰＷにバイアスしたｎ−ウェルを有するＦＤＳＯＩＮＭＯＳ５１０のタイプのトランジスタであり、ＮＭＯＳトランジスタ９５７及び９６２は、Ｐ１＿ＮＷにバイアスしたｎ−ウェルを有するＦＤＳＯＩＮＭＯＳ５６０のタイプである点が異なる。Ｐ２＿ＰＷ／Ｐ１＿ＮＷのウェルバイアスレベルは、速度性能のため順方向バイアスＦＢＢを、及び漏電低減のため逆バイアスＲＢＢを使用するものである。

図１３は、消去ゲートデコーダ１３００を示す。ＦＤＳＯＩトランジスタは、本実施例の消去ゲートデコーダ１３００には使用されないが、バルクＣＭＯＳタイプは使用される。ＨＶ供給ＶＥＧＳＵＰからの電流を制御するためのＨＶＰＭＯＳ１３０１、ＨＶＰＭＯＳ１３０２が、アドレスデコーディングとして使用される。ＨＶＮＭＯＳ１３０３は、ＥＧ１３０５を低いレベルへと引き下げるプルダウン機器として、又はバイアスレベルＥＧ＿ＬＯＷ＿ＢＩＡＳ１３０４をＥＧ端子へと通す通過トランジスタとして使用される。

図１４は、ソース線デコーダ１４００を示す。ＦＤＳＯＩトランジスタは、本実施例のソース線デコーダ１４００には使用されないが、バルクＣＭＯＳタイプは使用される。ＮＭＯＳ１４０１は、ＳＬ供給ＶＳＬＳＵＰを通すために使用され、ＮＭＯＳ１４０２は、ＳＬ１４０５の電圧を測定（監視）するために使用され、ＮＭＯＳ１４０３は、読み出し又はスタンバイ状態の低バイアスレベルＳＬＲＤ＿ＬＯＷ＿ＢＩＡＳを通すために使用され、ＮＭＯＳ１４０４は、プログラム状態の低バイアスレベルＳＬＰ＿ＬＯＷ＿ＢＩＡＳを通すために使用される。

図１５は、いったんイネーブルにされるとＥＮＨＶに正の高電圧レベル、及び／又はＥＮＨＶＮＥＧに負の高電圧レベルを出力する、高電圧回路セレクタ１５００を示す。ＦＤＳＯＩトランジスタは、本実施例の高電圧論理セレクタ１５００に使用されない。

図１６は、結合ゲートデコーダ１６００を示す。ＦＤＳＯＩトランジスタは、本実施例の結合ゲートデコーダ１６００１４００には使用されないが、バルクＣＭＯＳタイプには使用される。ＨＶＰＭＯＳ１４０１は、ＣＧ供給を通すために使用され、ＨＶＰＭＯＳ１４０２は、アドレスデコーディングとして使用され、ＰＭＯＳ１４０３は、ＣＧ読み出し供給ＶＣＧＲＳＵＰからの電流を制御するために使用され、ＨＶＰＭＯＳ１４０４は、ＣＧ読み出し供給を通すために使用される。ＰＭＯＳ１４０５は、負電圧レベルを絶縁するために使用される。ＮＭＯＳ１４０７は、アドレスデコーディングとして使用され、ＮＭＯＳ１４０８及び１４０９は、負電圧絶縁のために使用され、ＮＭＯＳ１４１０は、ＣＧ１４０６にバイアスレベルＣＧ＿ＬＯＷ＿ＢＩＡＳを通すために使用される。ＮＭＯＳ１４１１は、負圧電圧供給ＶＨＶＮＥＧを通すために使用され、ＮＭＯＳ１４１２は、負のカスコーディングとして使用される。

図１７は、低電圧セクタイネーブルラッチ論理１７００を示す。低電圧論理１７００は、ラッチインバータ１７０１及び１７０２、並びにＮＭＯＳトランジスタ１７０３（ワード線イネーブル）、１７０４（セクタイネーブル）、及び１７０５（ラッチされた１７０１／１７０２をリセットするために使用される）を備え、これら全てはｐ−ウェルを利用するタイプのトランジスタから構成される。あるいは、インバータ１７０１は、ｎ−ウェルを利用するトランジスタから構成されてもよい。

図１８は、図６のダイ６００のブロック６０１／６０２／６０３／６０４と類似の検知システム１８００を示す。検知システム１８００は、検知増幅器１８０１、１８０２、１８０３、及び１８０４を備える。検知増幅器１８０１、１８０２、１８０３、及び１８０４の実施形態は図１９〜図２２に示される。基準セクタ１８１０は、検知のための基準メモリセルから基準バイアスを生成するために使用される。検知増幅器の２つの入力は、２つのアレイ平面の２つのビット線に結合し、例えば、検知増幅器１８０１は、頂部アレイ平面１８２０及び底部アレイ平面１８２１に結合する。対称なビット線検知を検知するため、アレイ平面の１つは、選択されたビット線（つまり、イネーブルされた１つのワード線を介して選択されたメモリセル）を提供し、他のアレイ平面は、非選択のビット線（全てのワード線がこのアレイ平面に対し無効状態である）を提供する。

図１９は、検知増幅器１９００を示す。検知増幅器１９００は、（ｐ−ウェルが接地に結合されたＦＤＳＯＩＰＭＯＳ５２０のタイプの）ＰＭＯＳトランジスタ１９０１、１９０６、１９０７、及び１９０３、（ｎ−ウェルがＶ_biasに結合されたＦＤＳＯＩＰＭＯＳ５１０のタイプの）ＰＭＯＳトランジスタ１９０５、１９０８、１９０９、及び１９１２、（ｎ−ウェルが接地に結合されたＦＤＳＯＩＮＭＯＳ５６０のタイプの）ＮＭＯＳトランジスタ１９０２、１９０４、１９１０、１９１１、１９１３、及び１９１４、並びに（ｐ−ウェルが接地に結合されたＦＳＯＩＮＭＯＳ５５０のタイプの）ＮＭＯＳトランジスタ１９１５を備える。ＰＭＯＳ１９０１及びＮＭＯＳ１９０２（並びにＰＭＯＳ１９０３及びＮＭＯＳ１９０４）は、検知増幅器の第１の（読み出し）段である。ＰＭＯＳ１９０１は、（検知システム１８００又はレジスタの基準セクタ１８１０の基準セルからなどの）基準電流Ｉｒｅｆを反映する。ＮＭＯＳ１９０２は、選択されたメモリセルのビット線を介してセル電流Ｉｃｅｌｌに結合する。ＮＭＯＳ１９０２のドレインは、ＩｒｅｆとＩｃｅｌｌとの間の差とノード１９９９の出力インピーダンスの乗算、すなわちＶｓｅｎｓｅｄ＝Ｒｏ^*（Ｉｃｅｌｌ−Ｉｒｅｆ）に等しい、検知送出ノード（sensing out node）１９９９である。ＮＭＯＳ１９０４のドレインは、基準ノード１９９８である。ＰＭＯＳ１９０３は、（ＰＭＯＳ１９０１のオフ状態の漏電を複製する）Ｉｌｅａｋｐｍｏｓが無効状態にあり、ＮＭＯＳ１９０４は、メモリセルの非選択のビット線（全てのワード線が無効状態である選択されたビット線）を介してセル漏電Ｉｃｅｌｌｌｅａｋに結合する。ＮＭＯＳ１９０４のドレインは、ＩｌｅａｋｐｍｏｓとＩｃｅｌｌｌｅａｋとの間の差とノード１９９８の出力インピーダンスの乗算、すなわちＶｒｅｆｓｅｎ＝Ｒｏ^*（Ｉｃｅｌｌｌｅａｋ−Ｉｌｅａｋｐｍｏｓ）に等しい、検知送出ノード１９９９である。検知ノード１９９９及び基準ノード１９９８は、検知の始動時に、それぞれ、基準電圧レベル１９２０及び１９２１までプリチャージされる。トランジスタ１９０５〜１９１５は、検知増幅器の第２の（比較）段である。これは、入力としての検知送出ノード１９９９及び基準ノード１９９８との入力対としてのトランジスタＮＭＯＳ１９１３及び１９１４を有する動的ラッチ差動増幅器である。トランジスタ１９０６、１９０７、１９１０、及び１９１１は、検知送出ノード１９９９と基準ノード１９９８との間の差を検知後、全電圧レベル（Ｖｄｄ／ｇｎｄ）検知出力としての出力ＯＮ及びＯＰを有するラッチインバータである。ＰＭＯＳトランジスタ１９０５、１９０８、１９０９、１９１２は、ラッチインバータのノードを高供給レベルまでプリチャージするためのものである。ＮＭＯＳ１９１３及び１９１４は、フットされた（footed）入力対（ラッチインバータのＮＭＯＳトランジスタへ直列に接続することを意味する）である。ＮＭＯＳ１９１５は、入力対のバイアストランジスタをイネーブルする。

図２０は、検知増幅器２０００を示す。検知増幅器２０００は、検知増幅器１９００と構造的に同一であるが、ＮＭＯＳトランジスタ１９１３のｎ−ウェルが可変電圧源ＮＬ５＿ＮＷＢに結合され、ＮＭＯＳトランジスタ１９１４のｎ−ウェルが可変電圧源ＮＬ５＿ＮＷＢに結合される点が異なる。可変電圧源は、ウェルを動的にバイアスするために使用され、アクティブ状態（順方向ボディバイアス）の速度を最適化し、スタンバイ状態（逆方向ボディバイアス）の漏電を低減する。これは、検知増幅器の閾値電圧のオフセットを無効にするためにも使用されることができる。

図２１は、検知増幅器２１００を示す。検知増幅器２１００は、検知増幅器１９００と構造的に同一であるが、ＰＭＯＳトランジスタ１９０１、１９０３、１９０６、及び１９０７のｐ−ウェルが可変電圧源ＰＬ１＿ＰＷに結合され、ＮＭＯＳトランジスタ１９０２、１９０４、１９１０、１９１１、１９１３、及び１９１４のｎ−ウェルが可変電圧源ＮＬ１＿ＮＷに結合される点が異なる。可変電圧源は、アクティブ状態（順方向ボディバイアス）の速度を最適化し、スタンバイ状態（逆方向ボディバイアス）の漏電を低減するために使用される。

図２２は、ＦＤＳＯＩを有する検知増幅器２２００及びバルクＣＭＯＳハイブリッド領域区画を示す。検知増幅器２２００は、検知増幅器１９００と構造的に同一であるが、ＰＭＯＳトランジスタ１９０６及び１９０７のｐ−ウェルが可変電圧源ＰＬ１＿ＰＷに結合され、ＮＭＯＳトランジスタ１９１０及び１９１２のｎ−ウェルが可変電圧源ＮＬ１＿ＮＷに結合され、ＰＭＯＳトランジスタ２２０１及び２２０２並びにＮＭＯＳトランジスタ２２０２及び２２０４がバルクＣＭＯＳトランジスタである点が異なる。ＰＭＯＳ２２０１及びＮＭＯＳ２２０２並びにＰＭＯＳ２２０３及びＮＭＯＳ２２０４は、増幅器のバルクｃｍｏｓ読み出し段である。この読み出し段は、例えば広い検知範囲のため、Ｖｄｄ１．２ｖなどの論理供給レベルの代わりに、例えば（バルクｃｍｏｓトランジスタのため）１．８ｖなどの高い供給レベルに結合する。

図２３は、列デコーダ２３００を示す。列デコーダ２３００は、列選択の速度を高める（ｎ−ウェルがＮ１＿ＮＷに結合されたＦＤＳＯＩＮＭＯＳ５６０のタイプの）ＮＭＯＳトランジスタ２３０１、２３０３、２３０５、２３０７、及び２３０９、並びに列選択解除の漏電を低減する（ｐ−ウェルがＮ１＿ＰＷに結合されたＦＤＳＯＩＮＭＯＳ５５０のタイプの）ＮＭＯＳトランジスタ２３０２、２３０４、２３０６、２３０８、及び２３１０を備える。

Claims

フラッシュメモリシステムであって、
行及び列に配置されるフラッシュメモリセルのアレイと、
読み出し又は書き込み操作のために前記アレイにおけるフラッシュメモリセルの行を選択するための行デコーダと、を備え、
前記行デコーダが、１つ以上の完全空乏型シリコン・オン・インシュレータＮＭＯＳトランジスタ及び１つ以上の完全空乏型シリコン・オン・インシュレータＰＭＯＳトランジスタを備える、フラッシュメモリシステム。
前記フラッシュメモリセルが、ソース側注入フラッシュメモリセルを含む、請求項１に記載のフラッシュメモリシステム。
各ソース側注入フラッシュメモリセルが、
消去を提供するための消去ゲートと、
結合ゲートと、
プログラミング電流を供給するためのソース線と、を備える、請求項２に記載のフラッシュメモリシステム。
前記１つ以上の完全空乏型シリコン・オン・インシュレータＮＭＯＳトランジスタが各々、埋め込み酸化物層の下にｎ−ウェルを備え、前記１つ以上の完全空乏型シリコン・オン・インシュレータＰＭＯＳトランジスタが各々、埋め込み酸化物の下にｐ−ウェルを備える、請求項１に記載のフラッシュメモリシステム。
前記行デコーダが、チャネルの真下にｐ−ウェルを備えるＰＭＯＳトランジスタと、チャネルの真下にｎ−ウェルを有するＮＭＯＳトランジスタと、を備える行ドライバを含む、請求項１に記載のフラッシュメモリシステム。
前記行デコーダが、チャネルの真下にｐ−ウェルを備えるＰＭＯＳトランジスタと、チャネルの真下にｎ−ウェルを備えるＮＭＯＳトランジスタと、を備える行プリドライバを更に含む、請求項２に記載のフラッシュメモリシステム。
前記行プリドライバが、チャネルの真下にｐ−ウェルを有するデコーディングＰＭＯＳトランジスタを更に備える、請求項６に記載のフラッシュメモリシステム。
前記行デコーダが、チャネルの真下にｐ−ウェルを備えるＰＭＯＳトランジスタと、チャネルの真下にｎ−ウェルを備えるＮＭＯＳトランジスタと、を備えるＮＡＮＤゲート及びインバータゲートを更に備える、請求項４に記載のフラッシュメモリシステム。
前記１つ以上の完全空乏型シリコン・オン・インシュレータＮＭＯＳトランジスタが各々、埋め込み酸化物層の下にｐ−ウェルを備え、前記１つ以上の完全空乏型シリコン・オン・インシュレータＰＭＯＳトランジスタが各々、埋め込み酸化物層の下にｐ−ウェルを備える、請求項１に記載のフラッシュメモリシステム。
前記行デコーダが、
チャネルの真下にｐ−ウェルを備えるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを備える行ドライバと、
チャネルの真下にｐ−ウェルを備えるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを備える行プリドライバと、を備える、請求項１に記載のフラッシュメモリシステム。
前記１つ以上の完全空乏型シリコン・オン・インシュレータＮＭＯＳトランジスタが各々、埋め込み酸化物層の下にｎ−ウェルを備え、前記１つ以上の完全空乏型シリコン・オン・インシュレータＰＭＯＳトランジスタがおのおの、埋め込み酸化物層の下にｎ−ウェルを備える、請求項１に記載のフラッシュメモリシステム。
前記行デコーダが、
チャネルの真下にｎ−ウェルを備えるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを備える行ドライバと、
チャネルの真下にｎ−ウェルを備えるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを備える行プリドライバと、を備える、請求項１に記載のフラッシュメモリシステム。
前記行デコーダが、チャネルの真下にｐ−ウェルを備える行アドレスデコーダを更に備える、請求項１２に記載のフラッシュメモリシステム。
前記行デコーダが、チャネルの真下にｎ−ウェルを備える行アドレスデコーダを更に備える、請求項１２に記載のフラッシュメモリシステム。
前記行デコーダが、
埋め込み酸化物層の下にｎ−ウェルを備える１つ以上の完全空乏型シリコン・オン・インシュレータＮＭＯＳトランジスタと、
埋め込み酸化物層の下にｐ−ウェルを備える１つ以上の完全空乏型シリコン・オン・インシュレータＮＭＯＳトランジスタと、
埋め込み酸化物層の下にｎ−ウェルを備える１つ以上の完全空乏型シリコン・オン・インシュレータＰＭＯＳトランジスタと、
埋め込み酸化物層の下にｐ−ウェルを備える１つ以上の完全空乏型シリコン・オン・インシュレータＮＰＭＯＳトランジスタと、を備える、請求項１に記載のフラッシュメモリシステム。
前記行デコーダが、チャネルの真下にｎ−ウェルを備えるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを備える行ドライバを含む、請求項１に記載のフラッシュメモリシステム。
チャネルの真下にｐ−ウェルを備えるＮＡＮＤゲートと、チャネルの真下にｎ−ウェルを備えるインバータゲートと、を備える行アドレスデコーダを備える行プリドライバを更に備える、請求項１６に記載のフラッシュメモリシステム。
前記行デコーダが、チャネルの真下にｐ−ウェルを備えるＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを備える行プリドライバを更に備える、請求項１６に記載のフラッシュメモリシステム。
前記行プリドライバが、チャネルの真下にｎ−ウェルを有するデコーディングＰＭＯＳトランジスタを更に備える、請求項１６に記載のフラッシュメモリシステム。
前記行プリドライバが、チャネルの真下にｐ−ウェルを有するＮＡＮＤゲートと、チャネルの真下にｎ−ウェルを備えるインバータゲートと、を備える行アドレスデコーダを更に備える、請求項１６に記載のフラッシュメモリシステム。
フラッシュメモリシステムであって、
行及び列に配置されるフラッシュメモリセルのアレイと、
読み出し又は書き込み操作のために前記アレイにおけるフラッシュメモリセルの列を選択するための列デコーダと、を備え、前記列デコーダが、
列選択解除のために埋め込み酸化物層の下にｐ−ウェルを各々備える複数の完全空乏型シリコン・オン・インシュレータＮＭＯＳトランジスタと、
列選択のために埋め込み酸化物層の下にｎ−ウェルを各々備える複数の完全空乏型シリコン・オン・インシュレータＮＭＯＳトランジスタと、を備える、フラッシュメモリシステム。
前記メモリセルが、ソース側注入フラッシュメモリセルを備え、前記ソース側注入フラッシュメモリセルが各々、
消去を提供するための消去ゲートと、
結合ゲートと、
プログラミング電流を供給するためのソース線と、を備える、請求項２１に記載のフラッシュメモリシステム。
フラッシュメモリシステムであって、
フラッシュメモリセルのアレイと、
前記フラッシュメモリセルのアレイにおける選択されたメモリセルを読み出すための検知増幅器と、を備え、
前記検知増幅器が、１つ以上の完全空乏型シリコン・オン・インシュレータＮＭＯＳトランジスタ及び１つ以上の完全空乏型シリコン・オン・インシュレータＰＭＯＳトランジスタを備える、フラッシュメモリシステム。
前記検知増幅器が、前記アレイの第１の平面に結合される第１の入力と、前記アレイの第２の平面に結合される第２の入力と、を備える、請求項２３に記載のフラッシュメモリシステム。
前記第１の平面が、選択されたビット線に選択されたメモリセルを提供し、前記第２の計画が、別の選択されたビット線に選択されていないメモリセルを提供する、請求項２４に記載のフラッシュメモリシステム。
前記完全空乏型シリコン・オン・インシュレータＭＯＳに対して、順方向ボディバイアスがアクティブモードで使用され、逆方向ボディバイアスがスタンバイモードで使用される、請求項２４に記載のフラッシュメモリシステム。
前記ボディバイアスが、前記検知増幅器のオフセットを低減するために使用される、請求項２６に記載のフラッシュメモリシステム。
前記検知増幅器が、
埋め込み酸化物層の下にｎ−ウェルを備える１つ以上の完全空乏型シリコン・オン・インシュレータＮＭＯＳトランジスタと、
埋め込み酸化物層の下にｐ−ウェルを備える１つ以上の完全空乏型シリコン・オン・インシュレータＮＭＯＳトランジスタと、
埋め込み酸化物層の下にｎ−ウェルを備える１つ以上の完全空乏型シリコン・オン・インシュレータＰＭＯＳトランジスタと、
埋め込み酸化物層の下にｐ−ウェルを備える１つ以上の完全空乏型シリコン・オン・インシュレータＮＰＭＯＳトランジスタと、を備える、請求項２３に記載のフラッシュメモリシステム。
前記メモリセルが、ソース側注入フラッシュメモリセルを備え、前記ソース側注入フラッシュメモリセルが各々、
消去を提供するための消去ゲートと、
結合ゲートと、
プログラミング電流を供給するためのソース線と、を備える、請求項２３に記載のフラッシュメモリシステム。
フラッシュメモリ検知システムであって、
フラッシュメモリセルのアレイと、
前記フラッシュメモリセルのアレイにおける選択されたメモリセルを読み出すための検知増幅器と、を備え、
前記検知増幅器が、バルクＣＭＯＳトランジスタを備える第１の読み出し段と、１つ以上の完全空乏型シリコン・オン・インシュレータＮＭＯＳトランジスタ及び１つ以上の完全空乏型シリコン・オン・インシュレータＰＭＯＳトランジスタを備える第２の比較段を備える、フラッシュメモリ検知システム。
前記第１の読み出し段が、前記第２の段に結合される電源よりも高い電圧を有する電源に結合される、請求項３０に記載のフラッシュメモリ検知システム。
前記第１の読み出し段が、基準電流に結合されるＰＭＯＳトランジスタと、選択されたメモリセル電流に結合されるＮＭＯＳトランジスタと、を備える、請求項３０に記載のフラッシュメモリ検知システム。
前記第２の段が、ラッチインバータを備える、請求項３０に記載のフラッシュメモリ検知システム。
前記ラッチインバータが、前記第１の読み出し段の出力に結合されるＮＭＯＳ入力対に結合される、請求項３３に記載のフラッシュメモリ検知システム。
フラッシュメモリシステムであって、
行及び列に配置されるフラッシュメモリセルのアレイと、
読み出し又は書き込み操作のために前記アレイにおけるフラッシュメモリセルの行を選択するための行デコーダであって、前記行デコーダが、１つ以上の完全空乏型シリコン・オン・インシュレータＮＭＯＳトランジスタと、１つ以上の完全空乏型シリコン・オン・インシュレータＰＭＯＳトランジスタと、を備える、行デコーダと、
読み出し又は書き込み操作のために前記アレイにおけるフラッシュメモリセルの列を選択するための列デコーダであって、前記列デコーダが、埋め込み酸化物層の下にｐ−ウェルを各々備える１つ以上の完全空乏型シリコン・オン・インシュレータＮＭＯＳトランジスタと、埋め込み酸化物層の下にｎ−ウェルを各々備える１つ以上の完全空乏型シリコン・オン・インシュレータＮＭＯＳトランジスタと、を備える、列デコーダと、
前記フラッシュメモリセルのアレイにおける選択されたメモリセルを読み出すための検知増幅器であって、前記検知増幅器が、１つ以上の完全空乏型シリコン・オン・インシュレータＮＭＯＳトランジスタと、１つ以上の完全空乏型シリコン・オン・インシュレータＰＭＯＳトランジスタと、を備える、検知増幅器と、を備える、フラッシュメモリシステム。
前記フラッシュメモリシステムが、
消去ゲートデコーダと、
結合ゲートデコーダと、
ソース線デコーダと、を備える高電圧デコーダを更に備える、請求項３５に記載のフラッシュメモリシステム。
前記高電圧デコーダが、完全空乏型シリコン・オン・インシュレータトランジスタを備えるイネーブルラッチを更に備える、請求項３６に記載のフラッシュメモリシステム。
前記消去ゲートデコーダ、前記結合ゲートデコーダ、及び前記ソース線デコーダが各々、バルクＣＭＯＳトランジスタを備える、請求項３６に記載のフラッシュメモリシステム。
各フラッシュメモリセルが、
消去を提供するための消去ゲートと、
結合ゲートと、
プログラミング電流を供給するためのソース線と、を備える、請求項３５に記載のフラッシュメモリシステム。
前記アレイが、別々のｐ−ウェルを真下に各々備える、複数のフラッシュサブアレイを備える、請求項３５に記載のフラッシュメモリシステム。