JP6937747B2 - 完全空乏型シリコン・オン・インシュレータ・フラッシュメモリ設計 - Google Patents
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Description
・行デコーダ602:標準Vt、フリップウェルVt、動的Vt FDSOI
・列デコーダ603:標準Vt、フリップウェルVt、動的Vt FDSOI
・検知回路604:標準Vt、フリップウェルVt、動的Vt FDSOI
・制御論理605:標準Vt、フリップウェルVt FDSOI
・アナログ回路606:標準Vt、フリップウェルVt、動的Vt FDSOI
・バルクバイアス制御回路607:標準Vt、フリップウェルVt、動的Vt FDSOI
・HVチャージポンプ回路608:バルクCMOS及びFDSOIハイブリッド、FDSOI領域は標準Vt、フリップウェルVt、動的Vt FDSOIHVを含む。デコーダ回路620:バルクCMOS及びFDSOIハイブリッド、FDSOI領域は標準Vt、フリップウェルVt、動的Vt FDSOIを含む。
Claims (20)
- フラッシュメモリシステムであって、
行及び列に配置されるフラッシュメモリセルのアレイと、
読み出し又は書き込み操作のために前記アレイにおけるフラッシュメモリセルの列を選択するための列デコーダと、を備え、前記列デコーダが、
列選択解除のために埋め込み酸化物層の下にp−ウェルを各々備える複数の完全空乏型シリコン・オン・インシュレータNMOSトランジスタと、
列選択のために埋め込み酸化物層の下にn−ウェルを各々備える複数の完全空乏型シリコン・オン・インシュレータNMOSトランジスタと、を備える、フラッシュメモリシステム。 - 前記メモリセルが、ソース側注入フラッシュメモリセルを備え、前記ソース側注入フラッシュメモリセルが各々、
消去を提供するための消去ゲートと、
結合ゲートと、
プログラミング電流を供給するためのソース線と、を備える、請求項1に記載のフラッシュメモリシステム。 - フラッシュメモリシステムであって、
フラッシュメモリセルのアレイと、
前記フラッシュメモリセルのアレイにおける選択されたメモリセルを読み出すための検知増幅器と、
検知ノードに第1の参照電流を供給する第1の完全空乏型シリコン・オン・インシュレータPMOSトランジスタ、及び前記検知ノードと前記アレイ内の選択されたフラッシュメモリセルとの間に接続された第1の完全空乏型シリコン・オン・インシュレータNMOSトランジスタを備える第1の段と、
基準ノードに第2の参照電流を供給する第2の完全空乏型シリコン・オン・インシュレータPMOSトランジスタ、及び前記基準ノードと参照フラッシュメモリセルとの間に接続された第2の完全空乏型シリコン・オン・インシュレータNMOSトランジスタを備える第2の段と、
前記検知ノード及び前記基準ノードを入力として受け取り、前記選択されたフラッシュメモリセル内に記憶された値を示す出力を生成する差動増幅器と、を備える、フラッシュメモリシステム。 - 前記選択されたメモリセルは、前記アレイの第1の平面内に存在し、前記参照フラッシュメモリセルは、前記アレイの第2の平面内に存在する、請求項3に記載のフラッシュメモリシステム。
- 前記第1の平面が、前記選択されたメモリセルに接続された選択されたビット線を提供し、前記第2の平面が、前記参照フラッシュメモリセルに接続された別の選択されたビット線を提供する、請求項4に記載のフラッシュメモリシステム。
- 前記第1及び第2の完全空乏型シリコン・オン・インシュレータPMOSトランジスタ、及び前記第1及び第2の完全空乏型シリコン・オン・インシュレータNMOSトランジスタに対して、順方向ボディバイアスがアクティブモードで使用され、逆方向ボディバイアスがスタンバイモードで使用される、請求項4に記載のフラッシュメモリシステム。
- 前記順方向ボディバイアス又は前記逆方向ボディバイアスが、前記検知増幅器のオフセットを低減するために使用される、請求項6に記載のフラッシュメモリシステム。
- 前記第1及び第2の完全空乏型シリコン・オン・インシュレータPMOSトランジスタの各々は、グラウンドにバイアスされたp−ウェルを備え、前記第1及び第2の完全空乏型シリコン・オン・インシュレータNMOSトランジスタの各々は、グラウンドにバイアスされたn−ウェルを備える、請求項3に記載のフラッシュメモリシステム。
- 前記メモリセルが、ソース側注入フラッシュメモリセルを備え、前記ソース側注入フラッシュメモリセルが各々、
消去を提供するための消去ゲートと、
結合ゲートと、
プログラミング電流を供給するためのソース線と、を備える、請求項3に記載のフラッシュメモリシステム。 - フラッシュメモリ検知システムであって、
フラッシュメモリセルのアレイと、
前記フラッシュメモリセルのアレイにおける選択されたメモリセルを読み出すための検知増幅器と、を備え、
前記検知増幅器が、バルクCMOSトランジスタを備える第1の読み出し段と、1つ以上の完全空乏型シリコン・オン・インシュレータNMOSトランジスタ及び1つ以上の完全空乏型シリコン・オン・インシュレータPMOSトランジスタを備える第2の比較段を備える、フラッシュメモリ検知システム。 - 前記第1の読み出し段が、前記第2の比較段に結合される電源よりも高い電圧を有する電源に結合される、請求項10に記載のフラッシュメモリ検知システム。
- 前記第1の読み出し段が、基準電流に結合されるPMOSトランジスタと、選択されたメモリセル電流に結合されるNMOSトランジスタと、を備える、請求項10に記載のフラッシュメモリ検知システム。
- 前記第2の比較段が、ラッチインバータを備える、請求項10に記載のフラッシュメモリ検知システム。
- 前記ラッチインバータが、前記第1の読み出し段の出力に結合されるNMOS入力対に結合される、請求項13に記載のフラッシュメモリ検知システム。
- フラッシュメモリシステムであって、
行及び列に配置されるフラッシュメモリセルのアレイと、
読み出し又は書き込み操作のために前記アレイにおけるフラッシュメモリセルの行を選択するための行デコーダであって、前記行デコーダが、1つ以上の完全空乏型シリコン・オン・インシュレータNMOSトランジスタと、1つ以上の完全空乏型シリコン・オン・インシュレータPMOSトランジスタと、を備える、行デコーダと、
読み出し又は書き込み操作のために前記アレイにおけるフラッシュメモリセルの列を選択するための列デコーダであって、前記列デコーダが、埋め込み酸化物層の下にp−ウェルを各々備える1つ以上の完全空乏型シリコン・オン・インシュレータNMOSトランジスタと、埋め込み酸化物層の下にn−ウェルを各々備える1つ以上の完全空乏型シリコン・オン・インシュレータNMOSトランジスタと、を備える、列デコーダと、
前記フラッシュメモリセルのアレイにおける選択されたメモリセルを読み出すための検知増幅器であって、前記検知増幅器が、1つ以上の完全空乏型シリコン・オン・インシュレータNMOSトランジスタと、1つ以上の完全空乏型シリコン・オン・インシュレータPMOSトランジスタと、を備える、検知増幅器と、を備える、フラッシュメモリシステム。 - 前記フラッシュメモリシステムが、
消去ゲートデコーダと、
結合ゲートデコーダと、
ソース線デコーダと、を備える高電圧デコーダを更に備える、請求項15に記載のフラッシュメモリシステム。 - 前記高電圧デコーダが、完全空乏型シリコン・オン・インシュレータトランジスタを備えるイネーブルラッチを更に備える、請求項16に記載のフラッシュメモリシステム。
- 前記消去ゲートデコーダ、前記結合ゲートデコーダ、及び前記ソース線デコーダが各々、バルクCMOSトランジスタを備える、請求項16に記載のフラッシュメモリシステム。
- 各フラッシュメモリセルが、
消去を提供するための消去ゲートと、
結合ゲートと、
プログラミング電流を供給するためのソース線と、を備える、請求項15に記載のフラッシュメモリシステム。 - 前記アレイが、別々のp−ウェルを真下に各々備える、複数のフラッシュサブアレイを備える、請求項15に記載のフラッシュメモリシステム。
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