FR2996386A1 - Comparateur integre a hysteresis, en particulier realise dans une technologie fd soi - Google Patents

Abstract

L'hystérésis est obtenue par la différence de tension de seuil entre des transistors MOS (T5, T6) ayant leur caissons (CS5, CS6) directement polarisés par les sorties de signal (NOUT, OUT) de l'étage de sortie.

Description

Comparateur intégré à hystérésis, en particulier réalisé dans une technologie FD SOI L'invention concerne les comparateurs intégrés à hystérésis, en particulier mais non exclusivement ceux réalisés dans une technologie du type silicium sur isolant totalement déserté (FD SOI : Fully Depleted Silicon On Insulator). La figure 1 illustre schématiquement une structure classique d'un comparateur à hystérésis réalisé dans une technologie de substrat massif. Plus précisément, le comparateur comprend une paire différentielle de transistors d'entrée Ti, T2, ici des transistors PMOS, comportant une entrée de référence Eref destinée à recevoir une tension de référence Vref et une entrée de signal ES pour recevoir une tension V à comparer avec ladite tension de référence. Le comparateur CMP comporte également un étage de sortie ETS formé ici d'un inverseur. Cet étage de sortie comporte une sortie de signal OUT et une sortie de signal complémentée NOUT. Le comparateur CMP comporte également des moyens d'élaboration de l'hystérésis couplés entre la paire différentielle d'entrée Ti, T2 et l'étage de sortie ETS. Les moyens d'élaboration de l'hystérésis comportent ici de façon classique, une paire de transistors T3, T4 couplés de façon croisée par leur grille, et connectés à la paire différentielle d'entrée Ti, T2. Un premier miroir de courant T6, T8 permet de recopier la différence entre le courant (qui dépend de la tension V) circulant dans la branche T2 et celui (qui dépend de la tension de référence) circulant dans la branche T4, dans la branche connectée à la sortie OUT. De manière symétrique, un deuxième miroir de courant T5, T7 et un troisième miroir de courant T9, T10 permettent de recopier la différence entre le courant circulant dans la branche Ti et celui circulant dans la branche T3, dans celle reliant le transistor T10 à la sortie OUT.

Le fait que ces différences de courant dépendent des tensions V et Vref conduit à une hystérésis lors de la comparaison. Le comparateur CMP comporte en outre des moyens classiques de polarisation MPL comportant ici des transistors T20, T21 et T22 associés à une résistance R variable permettant d'ajuster le courant de polarisation. Une telle structure a l'inconvénient de présenter des moyens d'élaboration de l'hystérésis nécessitant un grand nombre de transistors. En outre, en fonction de la valeur désirée de l'hystérésis, le nombre de transistors d'effets mémoire T3, T4 peut être encore beaucoup plus important. Selon un mode de réalisation, il est proposé un comparateur intégré à hystérésis nécessitant un nombre réduit de transistors pour élaborer l'hystérésis.

Selon un aspect, il est proposé un comparateur intégré à hystérésis, comprenant une paire différentielle de transistors d'entrée, un étage de sortie comportant une sortie de signal et une sortie de signal complémentée, et des moyens d'élaboration de l'hystérésis couplés entre la paire différentielle d'entrée et l'étage de sortie.

Selon une caractéristique générale de cet aspect, le comparateur est réalisé dans une technologie de type silicium sur isolant (SOI : Silicon On Insulator), préférentiellement mais non limitativement dans une technologie de type silicium sur isolant totalement déserté (FD SOI) en raison notamment de sa faible consommation et de la finesse plus importante de la couche de silicium surmontant la couche isolante enterrée; par ailleurs les moyens d'élaboration de l'hystérésis comprennent une paire différentielle de groupes de transistors montés en diodes, connectés en série avec la paire différentielle d'entrée ; chaque groupe de la paire différentielle comprend au moins un transistor monté en diode. En effet, dans certaines applications, il est suffisant de ne prévoir qu'un seul transistor monté en diode par groupe. Dans d'autres applications nécessitant une valeur d'hystérésis plus importante, il peut être avantageux de prévoir dans chaque groupe soit un transistor monté en diode de taille plus importante, soit plusieurs transistors montés en diode mutuellement connectés en parallèle. Par ailleurs, au moins un transistor pris parmi les transistors d'entrée et les transistors montés en diode a son substrat connecté à l'une des sorties de signal. Ainsi, dans cet aspect, on économise par rapport à la structure de l'art antérieur, les transistors d'effet mémoire connectés de façon couplée par leur grille. En effet, l'hystérésis est créée ici par la différence de tension de seuil entre les transistors MOS en raison du couplage direct de leur substrat par le potentiel de l'une des sorties de signal. Selon un mode de réalisation, les transistors montés en diode ont un type de conductivité opposé de celui des transistors de la paire différentielle d'entrée et les moyens d'élaboration de l'hystérésis comportent également -un premier transistor auxiliaire connecté à l'une des sorties de signal et formant avec l'un des groupes de transistors montés en diode, un premier moyen de recopie de courant, - un deuxième transistor auxiliaire formant avec l'autre groupe de transistors montés en diode une deuxième moyen de recopie de courant, et -un troisième moyen de recopier de courant connecté entre le deuxième moyen de recopie de courant et ladite une des sorties de signal ; L'hystérésis peut être obtenue par la différence de tension de seuil entre des transistors MOS ayant leur caissons directement polarisés par les sorties de signal de l'étage de sortie. Cela étant, d'une façon générale, on peut obtenir l'hystérésis en couplant un seul des transistors d'une paire différentielle (un transistor d'entrée ou bien un transistor monté en diode) à l'une des sorties de signal. On obtiendra alors une hystérésis soit à la montée soit à la descente, qui ne sera pas nécessairement symétrique par rapport à la tension de référence, c'est-à-dire que le décalage de tension par rapport à la tension de référence ne sera pas nécessairement identique à la montée et à la descente. Cela étant, en pratique, si l'on souhaite avoir un effet d'hystérésis symétrique en montée et en descente par rapport à la tension de référence, il est alors préférable de connecter les substrats des deux transistors de la paire différentielle considérée à la sortie de signal et à la sortie de signal complémentée, respectivement. Ainsi, selon un mode avantageux de réalisation, le ou les transistors montés en diode de l'un des groupes a son substrat relié à la sortie de signal et le ou les transistors montés en diode de l'autre groupe a son substrat connecté à la sortie de signal complémentée. Il est également possible d'augmenter la valeur de l'hystérésis en connectant à l'une au moins des entrées de signal le substrat de l'un au moins d'un transistor auxiliaire.

Ainsi, selon un mode de réalisation, celui des transistors auxiliaires connecté au groupe d'au moins un transistor monté en diode ayant son substrat connecté à l'une des sorties de signal, a son substrat connecté à l'autre des sorties de signal. De façon à augmenter le gain du comparateur, il est également possible de connecter en outre le substrat d'au moins un des transistors d'entrée à l'une des sorties de signal. Plus précisément, selon un mode de réalisation, celui des transistors d'entrée connecté au groupe d'au moins un transistor monté en diode ayant son substrat connecté à l'une des sorties de signal, a son substrat connecté à l'autre des sorties de signal. Les transistors de la paire différentielle d'entrée peuvent être des transistors PMOS ou bien des transistors NMOS et les transistors montés en diode peuvent être alors des transistors NMOS ou des transistors PMOS.

D' autres avantage et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée de modes de réalisation, nullement limitatifs, et des dessins annexés sur lesquels : la figure 1, déjà décrite, illustre un exemple d'un comparateur à hystérésis selon l'art antérieur, les figures 2 à 5 illustrent schématiquement une topologie d'un transistor MOS réalisé en technologie FD SOI, et les figures 6 à 9 illustrent schématiquement différents modes de réalisation d'un comparateur à hystérésis selon l'invention. Par rapport à une technologie de substrat massif, la technologie du type Silicium sur isolant totalement déserté (technologie FD-SOI) repose sur le principe du dépôt d'une très fine couche de silicium sur une couche d'oxyde isolante enterrée supportée par une couche inférieure de substrat. Une telle technologie offre des propriétés de faible consommation et de fonctionnement à très basse tension d' alimentation. Dans la technologie FD SOI, il existe deux modes de réalisation possibles, à savoir un mode de réalisation dit « à caisson inversé » (FW : Flip Well, selon une dénomination anglosaxonne bien connue de l'homme du métier) et un mode de réalisation « à caisson non inversé » (No Flip Well). La distinction entre ces deux modes de réalisation (Flip Well et No Flip Well) se distingue par le type de conductivité du caisson situé sous la région isolante enterrée et sous le transistor. La figure 2 illustre une réalisation d'un transistor NMOS T en technologie FD SOI à caisson inversé (FD SOI FW). La couche de substrat inférieure SUB est ici de type de conductivité P et supporte la couche d'oxyde enterrée BX supportant elle-même la fine couche supérieure de silicium CSB. L'ensemble de ces trois couches forment un substrat dit « de silicium sur isolant » (SOI). Le transistor T est réalisé dans la couche de substrat supérieure CSB à l'intérieur d'une région isolante RIS, par exemple du type tranchée peu profonde (STI : « Shallow Trench Insolation »). Les tranchées RIS s'étendent jusqu'à la couche d'oxyde enterrée BX.

Le transistor comporte classiquement des régions de drain et de source dopées N ainsi qu'une grille G qui peut être par exemple soit dopée N soit métallique. Les régions de drain et de source s'étendent également jusqu'à la couche enterrée BX. Le substrat est ici totalement déserté car la région de canal CH située sous la grille et qui s'étend jusqu'à la couche enterrée BX, est une région de silicium intrinsèque Si int, c'est-à-dire non dopée. Le caisson CS situé au sein du substrat inférieur SUB sous la couche d'oxyde enterrée BX et sous le transistor T, est ici de type de conductivité N. C'est la raison pour laquelle on parle ici de technologie à caisson inversé. Ce caisson CS est généralement polarisé à la masse mais il peut également être polarisé à un potentiel haut, par exemple à la tension d'alimentation. Dans une technologie FD SOI, le canal CH peut être ainsi contrôlé d'une part par le potentiel appliqué sur la grille isolée G, et d'autre part par le potentiel du caisson CS. Il convient de noter ici qu'une polarisation élevée du caisson CS par rapport à une polarisation du substrat SUB à la masse, ne pose pas de problème car la diode NP entre le caisson CS et le substrat SUB est alors une diode en inverse. Le transistor T présente une tension de seuil Vt différente selon la polarisation du caisson CS. Ainsi, à titre indicatif, entre une polarisation à la masse du caisson CS et une polarisation à la tension d'alimentation VDDE (par exemple de l'ordre de 1,2 à 1,5 volts), la différence de tension de seuil est de l'ordre de 150 millivolts. On verra plus en détail ci-après que les différents modes de réalisation de l'invention vont utiliser cette différence de tension de seuil entre des transistors ayant leur caisson polarisé différemment pour élaborer l'hystérésis du comparateur. La figure 3 illustre schématiquement la réalisation d'un transistor PMOS T en technologie FD SOI à caisson inversé (FW).

Par rapport au mode de réalisation de la figure 2, les régions de drain et de source du transistor sont cette fois-ci dopées P. La grille isolée G peut être de dopage P ou bien métallique. Le caisson CS sous-jacent est cette fois-ci de type de conductivité P. Il est généralement polarisé à la masse GNDE. Cela étant, son potentiel peut être également plus élevé que celui du substrat sous-jacent SUB. C'est la raison pour laquelle on isole généralement le caisson CS du substrat sous-jacent SUB. Cette isolation peut être réalisée par exemple par des puits NW et une couche enterrée NSO de types de conductivité N. Il devient alors possible de monter la polarisation du caisson CS à la tension d'alimentation VDDE. La figure 4 illustre schématiquement une réalisation d'un transistor NMOS T en technologie FD SOI à caisson non inversé (No FW). La réalisation du transistor NMOS de la figure 4 est analogue à celle de la réalisation du transistor PMOS de la figure 3 à la différence que les régions de source et de drain D et S du transistor NMOS sont dopées N et que la grille isolée G peut être également dopée N. Là encore, le caisson CS du transistor T de la figure 4 peut être polarisé à la masse GNDE et monté éventuellement jusqu'à la tension d'alimentation VDDE. La figure 5 illustre schématiquement la réalisation d'un transistor PMOS en technologie FD SOI à caisson non inversé (No Flip Well). La structure du transistor PMOS T de la figure 5 est analogue à la structure du transistor NMOS de la figure 2 à la différence du dopage des régions de drain/source et de grille. Le caisson sous-jacent CS de type N du transistor T de la figure 5 est généralement polarisé à la tension d'alimentation VDDE mais peut également être polarisé à la masse.

On se réfère maintenant plus particulièrement aux figures 6 à 9 pour illustrer différents modes de réalisation d'un comparateur CMP selon l'invention. Dans ces modes de réalisation, le comparateur CMP est réalisé en technologie FD SOI.

Cela étant, bien que la technologie FD SOI soit particulièrement intéressante, le comparateur selon l'invention peut être également réalisé plus généralement en technologie SOI. Aussi, dans la suite de la description, lorsqu'on parle de la polarisation du substrat d'un transistor, il s'agit effectivement de la polarisation du substrat du transistor lorsqu'il est réalisé dans une technologie du type SOI, ou bien de la polarisation du caisson sous-jacent CS lorsqu'il est réalisé en technologie FD SOI. Sur la figure 6, le comparateur CMP est réalisé en technologie FD SOI FW. Ainsi, dans cette technologie, mise à part la polarisation des transistors T5 et T6 sur laquelle on reviendra plus en détail, les substrats des transistors PMOS sont polarisés à la masse GNDE de même que les substrats des transistors NMOS.

Il convient de noter à cet égard que dans ce mode de réalisation, puisque les caissons des transistors PMOS, notamment les transistors Ti et T2, restent polarisés à GNDE, et que par conséquent le potentiel de ces caissons ne sera pas plus élevé que le potentiel du substrat sous-jacent, il n'est pas nécessaire de prévoir une isolation des transistors PMOS par des puits et une couche enterrée comme illustrés sur la figure 3. Il en résulte donc un gain de place sur silicium. Le comparateur CMP comporte une paire différentielle de transistors d'entrée Ti, T2, ici des transistors PMOS. La grille du transistor T2 forme une entrée de signal ES pour recevoir une tension V à comparer avec une tension de référence Vref reçue sur l'entrée de référence Eref formée par la grille du transistor Ti. La tension de référence Vref est élaborée par une source de tension classique, non représentée sur la figure 6.

Le comparateur CMP comporte également un étage de sortie ETS comportant ici un inverseur. Cet étage de sortie comporte une sortie de signal OUT et une sortie de signal complémentée NOUT.

Le comparateur CMP comporte également des moyens d'élaboration de l'hystérésis couplés entre la paire différentielle d'entrées Ti et T2 et l'étage de sortie ETS. Ces moyens d'élaboration de l'hystérésis comprennent ici une paire différentielle de transistors T5, T6 montés en diode, c'est-à-dire ayant leur drain couplé à leur grille. Les transistors T5 et T6 sont ici des transistors NMOS. Ces transistors T5 et T6 sont respectivement en série entre les transistors Ti et T2 et la masse GNDE.

Le substrat CS6 du transistor T6 est connecté à la sortie de signal OUT tandis que le substrat CS5 du transistor T5 est connecté à la sortie de signal complémentée NOUT. Comme on le verra ci-après, le potentiel de substrat (caissons CS5 et CS6) des transistors T5 et T6 est amené à changer. Mais comme indiqué ci-avant, une polarisation élevée du caisson CS5 ou CS6 par rapport à une polarisation du substrat SUB à la masse, ne pose pas de problème car la diode NP entre le caisson CS5 ou CS6 et le substrat SUB est alors une diode en inverse. Cela étant on prévoira avantageusement une isolation mutuelle des caissons CS5 et CS6, par exemple par une région de substrat de type P. Un premier transistor auxiliaire T8 est connecté entre la sortie de signal OUT et la masse GNDE, et forme avec le transistor T6 un premier moyen de recopie de courant. Un deuxième transistor auxiliaire T7 a sa source connectée à la masse et sa grille connectée à la grille du transistor T5, et forme avec ce transistor T5 un deuxième moyen de recopie de courant. Des transistors PMOS T9 et T10 forment un troisième moyen de recopie de courant connecté entre le deuxième moyen de recopie de courant T7, T5 et la sortie de signal OUT.

Outre les moyens qui viennent d'être décrits, le comparateur CMP comporte de façon classique des moyens de polarisation MPL comportant ici les transistors T20, T21, T22 et la résistance variable R.

Le comparateur est alimenté par une tension d'alimentation VDDE, par exemple 1,2 volts. On va maintenant décrire le fonctionnement du comparateur de la figure 6.

La tension Vref, prise par exemple égale à VDDE/2, est appliquée sur l'entrée Eref. On suppose également que dans un premier temps, la tension V appliquée à l'entrée de signal SE est nulle. Le transistor T2 est par conséquent passant. Le transistor Ti est lui aussi passant (la valeur absolue de sa différence de tension grille-source Vgs est supérieure à la valeur absolue de sa tension de seuil Vth) mais comme la différence Vgs-Vth de ce transistor Ti est inférieure à la différence Vgs-Vth du transistor T2, le courant d'intensité 21, qui circule dans le transistor T22, passe donc intégralement dans le transistor T2 et donc dans la branche T2-T6, tandis qu'un courant nul circule dans la branche T1-T5. Le transistor Ti est donc passant avec un courant nul. Le transistor T8 est passant, ce qui tire la sortie du signal OUT à la masse, lui conférant donc la valeur logique « 0 ». Le transistor T7 est bloqué, de même que le transistor T10.

Le caisson C56 est donc polarisé à la masse tandis que le caisson C55 est polarisé à la tension d'alimentation VDDE (car il est relié à la sortie complémentée NOUT ayant l'état logique « 1 »). Lorsque la tension de signal V augmente pour atteindre la tension de référence Vref, deux courants d'intensité I circulent respectivement dans les branches T2-T6 et T1-T5. Cependant, la tension de grille du transistor T5 est inférieure à la tension de grille du transistor T6 car la tension de seuil du transistor T5 est inférieure à la tension de seuil du transistor T6. En effet, on rappelle ici que puisque le comparateur n'a toujours pas commuté, la tension de substrat C56 du transistor 6 est nulle tandis que la tension de substrat C55 du transistor T5 est égale à 1,2 volts (VDDE). De ce fait, le courant circulant dans la branche T9-T7 et par conséquent le courant circulant à travers le transistor T10 (en raison de la recopie de courant) est inférieur au courant circulant dans le transistor T8. Le comparateur CMP n'a donc toujours pas commuté Lorsque la tension de signal V continue d'augmenter pour dépasser la tension de référence Vref d'une valeur prédéfinie et correspondant à l'hystérésis, le courant dans le transistor T7 et par conséquent le courant dans le transistor T10 devient supérieur au courant dans le transistor T8 car la tension de grille du transistor T5 devient plus importante que la tension de grille transistor T6. En conséquence, la sortie de signal OUT commute à l'état logique « 1 » tandis que la sortie de signal complémentée commute à l'état logique « 0 ». La polarisation des caissons CS5 et CS6 est par conséquent modifiée et la tension de seuil du transistor T5 devient supérieure à la tension de seuil du transistor T6. Ceci provoque une augmentation de la tension de grille du transistor T5. Dans le même temps la tension de seuil du transistor T6 diminue puisque la tension de sortie de signal OUT et par conséquent la tension de substrat CS6, augmente. Il en résulte par conséquent une augmentation encore plus importante du courant circulant dans le transistor T7 et par conséquent dans le transistor T10 par rapport au courant circulant dans le transistor T8. En d'autres termes, le courant circulant dans le transistor T10 devient très grand par rapport au courant circulant dans le transistor T8, ce qui contribue à rendre d'autant plus brutal le phénomène de commutation du comparateur CMP.

Bien entendu, ce phénomène d'hystérésis à la montée qui vient d'être décrit, se reproduit de façon duale à la descente, c'est-à-dire lorsque la tension de signal V redescend pour devenir inférieure à la tension de référence Vref. Le comparateur CMP ne commute alors pas à la tension de référence Vref mais à une tension inférieure à la tension à la tension de référence compte tenu de la valeur de l'hystérésis. On notera donc ici que l'hystérésis, tant à la montée qu'à la descente, est obtenue par une différence de tension de seuil entre les transistors montés en diode T5 et T6 en raison de la polarisation directe de leurs caissons respectifs CS5 et CS6 par le potentiel de la sortie de signal OUT et de la sortie de signal complémentée NOUT. On économise donc par rapport à la structure de l'art antérieur décrite en référence à la figure 1, les transistors d'effet mémoire couplés de façon croisée par leurs grilles. Dans l'exemple qui vient d'être décrit, les deux transistors T5 et T6 avaient leurs substrats CS5, CS6 respectivement couplés aux deux sorties de signal de l'étage de sortie. Ceci confère une hystérésis symétrique par rapport à la tension Vref entre la montée et la descente.

Cela étant, il est possible de ne connecter qu'un seul des transistors T5 ou T6 à l'une des sorties de signal de l'étage de sortie ETS. Plus précisément, si le substrat CS5 du transistor T5 est relié à la sortie de signal complémentée NOUT et que le substrat CS6 du transistor T6 est relié à la masse GNDE, alors, on aura une hystérésis à la montée, c'est-à-dire que le comparateur passera de la valeur logique « 0 » à la valeur logique « 1 » en sortie lorsque la tension de signal V sera supérieure à la tension Vref compte tenu de la valeur de l'hystérésis. Par contre, à la descente, le comparateur commutera lorsque la tension V atteindra la valeur Vref. A contrario, si le substrat SC5 du transistor T5 est relié à la masse et que seul le substrat CS6 du transistor T6 est relié à la sortie de signal OUT, on obtiendra alors une hystérésis non symétrique par rapport à la tension Vref à la descente. En d'autres termes, à la montée, le comparateur passera de la valeur logique « 0 » à la valeur « 1 » lorsque la tension de signal V atteindra la valeur Vref. Par contre, à la descente, il repassera à l'état « 0 » lorsque la tension de signal V deviendra égale à la tension Vref diminuée de la valeur de l'hystérésis.

Alors que dans le mode de réalisation de la figure 6, ce sont les transistors montés en diode T5 et T6 qui ont leurs caissons (substrats) directement polarisés par les sorties de signal OUT et NOUT, il serait possible en variante, de laisser ces substrats polarisés à la masse et de relier les caissons des transistors Ti et T2 respectivement à la sortie de signal complémentée NOUT et à la sortie de signal OUT. Cela étant, on obtiendrait alors une valeur d'hystérésis plus importante.

Bien entendu, même dans cette configuration, il serait possible de ne relier le substrat (caisson) de l'un seulement des transistors Ti et T2 à la sortie de signal correspondante et de relier le caisson de l'autre transistor à la masse de façon à obtenir une hystérésis non symétrique par rapport à la tension Vref.

Une variante est encore possible par rapport au mode de réalisation de la figure 6. Ainsi, alors que dans le mode de réalisation de la figure 6, la paire différentielle des transistors montés en diode ne comporte que deux transistors T5 et T6, il est également possible de prévoir soit des tailles de transistor plus importantes pour les transistors T5 et T6, soit de prévoir que la paire différentielle des transistors montés en diode comporte deux groupes de transistors montés en diode. Chaque groupe de transistors T5 peut comprendre alors plusieurs transistors T5 mutuellement connectés en parallèle et le groupe de transistors T6 comprend alors le même nombre de transistors T6 mutuellement connectés en parallèle. Ceci permet d'augmenter la valeur de l'hystérésis. Il est également possible de diminuer la valeur de l'hystérésis. A cet égard une solution possible consiste à remplacer chaque transistor T5 et T6 par deux transistors de taille moitié T5a, T5b et T6a et T6b, connectés en parallèle, de relier le substrat de l'un des transistors T5a au noeud NOUT et le substrat de l'autre transistor T5b à la masse, et de relier le substrat du transistor homologue T6a au noeud OUT et le substrat de l'autre transistor homologue T6b à la masse. Ainsi sans quasiment changer la taille du comparateur, on obtient une valeur d'hystérésis plus faible. Le mode de réalisation de la figure 7 se distingue du mode de réalisation de la figure 6 par le fait que cette fois-ci, non seulement les transistors T5 et T6 ont leurs caissons reliés aux sorties de signal OUT et OUT, mais également les transistors T8 et T7. Plus précisément, le transistor auxiliaire T8 qui est relié au transistor T6 monté en diode ayant son caisson CS6 relié à la sortie de signal OUT, a son caisson CS8 relié à la sortie de signal complémentée. De même, le transistor auxiliaire T7, qui est connecté au transistor monté en diode T5 ayant son caisson CS5 relié à la sortie de signal complémentée NOUT, a son caisson CS7 relié à la sortie de signal OUT. Un tel mode de réalisation permet d'ajouter à la valeur d'hystérésis obtenue dans le mode de réalisation de la figure 6, une valeur d'hystérésis supplémentaire obtenue par le changement de tensions de seuils (dans des sens opposés) des transistors T7 et T8.

Par rapport au mode de réalisation de la figure 7, celui illustré sur la figure 8 comporte des transistors d'entrée Ti et T2 ayant également leurs caissons CS1 et CS2 reliés aux deux sorties de signal de l'étage ETS. Plus précisément, le transistor d'entrée Ti, qui est relié au transistor T5 ayant son caisson CS5 relié à la sortie de signal complémentée NOUT, a son caisson CS1 relié à la sortie de signal OUT tandis que le transistor T2, qui est relié au transistor T6 ayant son caisson CS6 relié à la sortie de signal OUT, a son caisson CS2 relié à la sortie de signal complémentée NOUT.

Un tel mode de réalisation permet là encore d'augmenter l'hystérésis du comparateur. En effet le changement de polarisation des caissons des transistors Ti et T2 induit un décalage vers des valeurs d'hystérésis plus élevées, car lorsque le courant qui circule dans le transistor T2 lorsque la tension d'entrée V est nulle, la tension de seuil de T2 est supérieure en valeur absolue à celle de Ti, et en conséquence, il sera nécessaire de prévoir une tension V plus élevée que dans le mode de réalisation de la figure 6 pour faire basculer le courant de T2 dans Ti.

Dans le mode de réalisation illustré sur la figure 9, les transistors de la paire différentielle Ti et T2 sont cette fois-ci des transistors NMOS, et le comparateur est ici réalisé dans une technologie FD SOI à caisson non inversé (No Flip Well).

Les transistors T5 et T6 montés en diode sont donc cette fois-ci des transistors PMOS de même que les transistors T7 et T8. Les caissons CS5 et CS6 des transistors T5 et T6 sont reliés respectivement à la sortie de signal complémentaire NOUT et à la sortie de signal OUT.

Les caissons des autres transistors PMOS sont reliés à la tension d'alimentation VDDE. L'hystérésis est obtenue d'une façon analogue à ce qui a été décrit en référence à la figure 6. L'invention n'est pas limitée aux modes de réalisation qui viennent d'être décrits mais en embrase toutes les variantes. Ainsi, les modes de réalisation qui ont été illustrés dans une technologie FDSOI « caisson inversé » peuvent être modifiés en une technologie FDSOI « caisson non inversé » et inversement.

Claims (8)

1. REVENDICATIONS1. Comparateur intégré à hystérésis, comprenant une paire différentielle de transistors d'entrée (Ti, T2), un étage de sortie (ETS) comportant une sortie de signal (OUT) et une sortie de signal complémentée (NOUT), et des moyens d'élaboration de l'hystérésis couplés entre la paire différentielle d'entrée et l'étage de sortie, caractérisé en ce que le comparateur est réalisé dans une technologie de type silicium sur isolant, et en ce que les moyens d'élaboration de l'hystérésis comprennent une paire différentielle de groupes de transistors montés en diode (T5, T6) connectée en série avec la paire différentielle d'entrée (Ti, T2), chaque groupe de la paire différentielle comprenant au moins un transistor (T5, T6) monté en diode, et au moins un transistor (T5, T6) pris parmi les transistors d'entrée et les transistors montés en diode a son substrat (CS5, CS6) connecté à l'une des sorties de signal.
2. 2. Comparateur selon la revendication 1, dans lequel les transistors montés en diode sont d'un type de conductivité opposé de celui des transistors de la paire différentielle d'entrée' un premier transistor auxiliaire (T8) est connecté à l'une des sorties de signal (OUT) et forme avec l'un des groupes de transistors montés en diode (T6) un premier moyen de recopie de courant, un deuxième transistor auxiliaire (T7) forme avec l'autre groupe de transistors montés en diode (T5) un deuxième moyen de recopie de courant, et un troisième moyen de recopie de courant (T9, T10) est connecté entre le deuxième moyen de recopie de courant et ladite une des sorties de signal.
3. 3 Comparateur selon la revendication 1 ou 2, dans lequel le ou les transistors monté en diode (T6) de l'un des groupes a son substrat relié à la sortie de signal (OUT) et le ou les transistors monté en diode (T5) de l'autre groupe a son substrat connecté à la sortie de signal complémentée (NOUT).
4. 4. Comparateur selon la revendication 3, dans lequel celui des transistors auxiliaires (T8) connecté au groupe d'au moins un transistor monté en diode (T6) ayant son substrat connecté à l'une dessortie de signal (OUT), a son substrat connecté à l'autre des sorties de signal (NOUT).
5. 5. Comparateur selon l'une des revendications 3 ou 4, dans lequel celui des transistors d'entrée (T2) connecté au groupe d'au moins un transistor monté en diode (T6) ayant son substrat connecté à l'une des sorties de signal (OUT), a son substrat connecté à l'autre des sorties de signal (NOUT).
6. 6. Comparateur selon l'une des revendications précédentes, dans lequel les transistors de la paire différentielle d'entrée (Ti, T2) sont des transistors PMOS et les transistors montés en diode (T5, T6) sont des transistors NMOS.
7. 7. Comparateur selon l'une des revendications 1 à 5, dans lequel les transistors de la paire différentielle d'entrée (Ti, T2) sont des transistors NMOS et les transistors montés en diode (T5, T6) sont des transistors PMOS.
8. 8. Comparateur selon l'une des revendications précédentes, dans lequel le comparateur (CMP) est réalisé dans une technologie de type silicium sur isolant totalement déserté.