FR2629941A1 - Memoire et cellule memoire statiques du type mis, procede de memorisation - Google Patents
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Abstract
La cellule mémoire statique comprend : A) une bascule bistable 1 formée essentiellement d'un transistor MIS 20 et d'un transistor bipolaire 22 parasite dû à la structure du transistor MIS, les source 8 et drain 12 du transistor MIS constituant respectivement l'émetteur et le collecteur du transistor bipolaire, la région du canal du transistor MIS située entre la source et le drain jouant le rôle de base du transistor bipolaire, cette base étant totalement isolée de l'extérieur de la cellule mémoire, l'électrode de grille du transistor MIS étant isolée électriquement de la région du canal, et B) un circuit d'adressage 23, 25 de la bascule pour mémoriser une information binaire sous la forme d'une absence de courant ou de la présence d'un courant.
Description
MEMOIRE ET CELLULE MEMOIRE STATIQUES DU TYPE MIS,
PROCEDE DE MEMORISATION
DESCRIPTION
La présente invention se rapporte à une
cellule mémoire statique du type MIS (Métal-Isolant-
Semiconducteur) pouvant être utilisée dans le domaine de la microélectronique pour la réalisation de mémoires vives servant à la mémorisation d'informations binaires. Cette cellule mémoire est une cellule mémoire statique à accès aléatoire connue sous L'abréviation de SRAM. Les cellules mémoires statiques connues en technologie MOS (MétalOxyde-Semiconducteur) comportent une bascule bistable constituée par quatre transistors MOS ou par deux transistors MOS et deux résistances de haute valeur comme décrit dans un article général sur les mémoires RAM p. 248-252, paru dans VLSI System
Design de Muroga Saburo, Edition Wiley Interscience.
Les mémoires statiques à transistors MOS présentent l'avantage de présenter une- forte immunité aux parasites notamment électriques. La surface du circuit mémoire est l'élément primordial du coût de fabrication, d'o l'intérêt de fabriquer une cellule mémoire de dimension la plus faible possible pour en
réduire son coût Le plus possible.
Par aiLLeurs, on a tout récemment constaté que les transistors MOS et de façon plus générale les transistors MIS, réalisés en technologie silicium sur isolant, connue sous L'abréviation anglo-saxonne SOI, présentaient un transistor bipolaire parasite. Ce transistor parasite se traduit par des difficultés à optimiser Le fonctionnement des dispositifs pour la
tension nominale d'alimentation (5 volts par exemple).
Cet effet est particulièrement sensible dans les transistors MOS sur SOI, car classiquement, ces transistors sont réalisés avec la zone du canal flottante électriquement. Or, l'effet bipolaire est dO à l'accumulation de porteurs minoritaires dans la zone du canal (trous pour les NMOS (MOS à canal N)), électrons pour les PMOS (MOS à canal P) qui ont pour
effet de polariser la jonction source-canal en direct.
Ces porteurs minoritaires sont généralement engendrés
en nombre plus élevé dans les NMOS.
En outre, les progrès réalisés dans les matériaux SOI font que, aujourd'hui, l'on *dispose de substrats d'excellente qualité. Ceci permet donc d'imaginer et de réaliser des circuits MOS extrêmement performants mais corrélativement de favoriser l'effet bipolaire "parasite" car la durée de vie des porteurs
est très grande.
Cet effet parasite est d'autant plus difficile à ignorer que les dimensions des transistors
sont plus petites.
Cependant, on a envisagé tout récemment d'utiliser ce transistor parasite bipolaire afin
d'augmenter le courant de conduction du transistor MOS.
Cette utilisation est décrite dans l'article IEEE Transactions on Electron Devices, vol. ED-34, n04
d'avril 1987 de J.P. COLINGE, intitulé "An SOI voltage-
controlled bipolar-MOS device", p. 845-849.
Dans cette utilisation combinée du transistor MOS et de son transistor bipolaire parasite associé, une connexion extérieure reliant les deux transistors est prévue. En effet, la base du transistor bipolaire, constituée par la région du canal du transistor MOS est connectée électriquement à l'électrode de grille du transistor MOS. En outre, l'utilisation conjointe d'un transistor MOS et de son transistor parasite bipolaire associé est décrite dans le document précédent, dans la technologie silicium sur isolant, et en particulier silicium sur oxyde de silicium. Cependant, ce type d'utilisation entraîne une consommation de courant non négligeable par la connexion extérieure. Dans l'article général ci-dessus sur les RAM, on décrit aussi des mémoires RAM à transistors bipolaires. Les mémoires statiques à transistors bipolaires ont l'avantage, par rapport aux mémoires à transistors MOS, d'avoir des états de commutation plus rapides entrainant leur utilisation dans des circuits rapides. Aussi, l'invention a pour objet une cellule mémoire statique du type MIS ne présentant pas les inconvénients de celle de l'art antérieur. En particulier, la cellule mémoire présente un encombrement très réduit. Elle utilise le transistor bipolaire parasite associé à chaque transistor MOS et de façon plus générale à tout transistor MIS, pour la
mémorisation à volonté d'une information binaire.
Or, personne, jusqu'à ce jour, n'a envisagé ni décrit l'utilisation du transistor bipolaire parasite associé au transistor MOS pour la mémorisation
d'informations binaires.
De façon plus précise, l'invention a pour objet une cellule mémoire statique comprenant: A) - une bascule bistable formée essentiellement d'un transistor MIS et d'un transistor bipolaire parasite dû à la structure du transistor MIS, les source et drain du transistor MIS constituant respectivement l'émetteur et le collecteur du transistor bipolaire, la région du canal du transistor MIS située entre la source et le drain jouant le rôle de base du transistor bipolaire, cette base étant totalement isolée de l'extérieur de la cellule mémoire, l'électrode de grille du transistor MIS étant isolée électriquement de la région du canal, et B) - un circuit d'adressage de la bascule pour appliquer, par rapport à la source portée à un potentiel de référence: a) - sur l'électrode de grille une tension VG1 inférieure à la tension de seuil VBi de déclenchement du transistor bipolaire par le transistor MIS et sur le drain une tension VD1 supérieure à la tension de seuil VDO de maintien déclenché du transistor bipolaire, pour maintenir l'un des états "0" ou "1", b) - sur le drain la tension VD1 et sur l'électrode de grille une tension VG2 supérieure à VBi ou une impulsion lumineuse suffisante pour déclencher les transistors MIS et bipolaire,pour écrire l'état "1", puis la tension VG1, c) - sur l'électrode de grille la tension VG1 et sur le drain une tension VD2 inférieure à VD0, pour écrire l'état "0", puis la tension VD1. Par "base totalement isoLée électriquement de l'extérieur de la cellule", il faut comprendre "base
non accessible de l'extérieur de la cellule".
Cette cellule mémoire ne comportant qu'un seul transistor MIS n'a comme encombrement que celui de
ce transistor.
De façon surprenante, les inventeurs ont prouvé qu'il était possible de mémoriser une information binaire sous la forme d'une absence de courant (baptisée état "0") ou de la présence d'un courant (baptisée état "1") dans un seul transistor MOS, du fait de la présence inhérente d'un transistor parasite bipolaire associé. En outre, cette information est présente et stable tant qu'une nouvelle séquence de mémorisation n'a pas été appliquée et que l'alimentation électrique de cette cellule mémoire est maintenue. Selon l'invention, la source et le drain sont formés d'une zone d'un premier type de conductivité N ou P et le canal d'une zone d'un second type de conductivité P ou N. En particulier les source et drain sont de type N et le canal de type P. Aussi, le matériau utilisé pour former lesdites zones doit être un matériau semi-conducteur permettant la constitution de zones à dopage prédominant de type P (accepteur) et
de zones à dopage prédominant de type N (donneur).
Pour que la cellule mémoire de l'invention fonctionne correctement, il est nécessaire que la qualité du matériau semi-conducteur dans laquelle sont définies les zones N et P assure une longueur de
diffusion des porteurs la plus grande possible, (c'est-
à-dire supérieure à la longueur du canal). Aussi, il est nécessaire d'utiliser des transistors de faible longueur, c'est-à-dire d'une longueur inférieure ou de
l'ordre de 1000 nm.
En outre, il est souhaitable que la cellule mémoire soit isolée du substrat. Aussi, les zones de type N et P sont avantageusement définies dans une couche semi-conductrice supportée par un matériau isolant électrique lui-même disposé sur un substrat. La couche semi-conductrice peut être en silicium polycristallin ou monocristallin, en matériau III-V tel que le GaAs, l'InSb, l'InP, etc. En outre, le matériau isolant électrique est choisi parmi SiO, SiO, Si N, ZnS, le verre, etc.
De préférence, on utilise une couche semi-
conductrice en silicium monocristallin supportée par une couche de dioxyde de silicium (SiO). Ces matériaux ont l'avantage d'une mise en oeuvre simple et bien
maîtrisée et de satisfaire aux exigences ci- dessus.
Les moyens d'adressage de la cellule mémoire et en particulier du transistor MIS la constituant peuvent être réduits aux seules sources d'alimentation électrique délivrant les tensions appropriées sur l'électrode de grille, la source et le drain du
transistor MIS.
L'invention a aussi pour objet un procédé de mémorisation d'une information binaire dans une cellule
mémoire 'statique telle que définie précédemment.
Ce procédé consiste à appliquer par rapport à la source, portée à un potentiel de référence: a) - sur l'électrode de grille une tension VG1 inférieure à la tension de seuil VBi de déclenchement du transistor bipolaire par le transistor MIS et sur le drain une tension VD1 supérieure à la tension de seuil VD0 de maintien déclenché du transistor bipolaire, pour maintenir l'un des états "0" ou "1", b) - sur le drain la tension VD1 et sur l'électrode de grille une tension VG2 supérieure à VBi ou une impulsion lumineuse suffisante pour déclencher les transistors MIS et bipolaire, pour écrire l'état "1", puis la tension VG1, c) - sur l'électrode de grille la tension VG1 et sur le drain une tension VD2 inférieure à VDO, pour
écrire l'état "0", puis la tension VD1.
L'invention se rapporte encore à une mémoire statique comprenant une matrice de cellules mémoires, telles que définies précédemment, reliées à des lignes et à des colonnes d'adressage, l'adressage de cette mémoire consistant à appliquer par rapport aux sources portées à un potentiel de référence: a) - sur chaque ligne d'adressage une tension VEO inférieure à la tension VBi de seuil de déclenchement des transistors bipolaires par les transistors MIS et sur chaque colonne d'adressage une tension VM1 supérieure à la tension VDO de seuil de maintien déclenché des transistors bipolaires, pour maintenir les états "o" ou "1"l mémorisés, b) - sur la colonne d'adressage de la cellule mémoire 1ij à adresser une tension VM2 supérieure à VM1 et sur la ligne d'adressage de la cellule à adresser une tension VE1 supérieure à la tension VBi pour la tension VM2 et inférieure à VBi pour la tension VM1, sur les autres lignes d'adressage la tension VEO et sur les autres colonnes d'adressage la tension VM1, pour écrire un "1" dans la cellule mémoire adressée, c) - sur toutes les autres lignes d'adressage la tension VE1 et sur toutes les autres colonnes d'adressage la tension VM1, et sur la ligne d'adressage de la cellule ij à adresser la tension VE0 et sur sa colonne d'adressage une tension VMO inférieure à VDO puis la tension VM1 et enfin la tension VEO sur toutes les lignes d'adressage, pour écrire l'état "0" dans la cellule mémoire ij adressée. Le circuit d'adressage de chaque cellule de la mémoire comporte avantageusement une première diode reliée d'une part à la colonne d'adressage correspondante et d'autre part au drain de la cellule et une deuxième diode reliée d'une part, à la fois, à la ligne d'adressage correspondante et à l'électrode de
grille de la cellule et d'autre part à son drain.
Toutes les tensions données représentent des valeurs absolues. Dans le cas d'un transistor de type N, les tensions sont positives et les dicdes sont connectées dans le sens passant, des ligne et colonne d'adressage vers le transistor. Dans le cas d'un transistor de type P, les tensions sont négatives et
les diodes sont connectées en sens inverse.
D'autres caractéristiques et avantages de
l'invention ressortiront mieux de la description qui va
suivre, donnée à titre illustratif et non limitatif en référence aux dessins annexés, dans lesquels: - la figure I représente, schématiquement en coupe longitudinale, un transistor MOS constituant, selon l'invention, une bascule bistable d'une cellule mémoire statique, - la figure 2 est une représentation symbolique de la bascule de la figure 1, permettant de décrire le fonctionnement de la cellule mémoire selon l'invention, - la figure 3 est un diagramme donnant les variations de Be en fonction d'Ic, Be étant le gain en courant du transitor bipolaire caractéristique de l'effet bipolaire de la cellule mémoire de l'invention et Ic le courant traversant le collecteur du transistor bipolaire, - la figure 4 est un schéma partiel d'une mémoire statique formée d'une matrice de cellules mémoires selon l'invention, et - la figure 5 est un schéma électrique d'une cellule mémoire complète de l'invention montrant le circuit d'adressage de cette cellule dans une matrice
de cellules.
La description qui va suivre se rapporte à
une cellule mémoire statique du type MOS réalisée en technologie silicium sur isolant compte tenu de l'intérêt d'une telle technologie. Mais bien entendu, comme décrit précédemment, l'invention est d'application beaucoup plus générale. En outre, la source et le drain du transistor MOS sont de type N et le canal de ce transistor de type P, bien qu'il soit possible d'utiliser des source et drain de type P et un canal de type N. Dans ce cas, il faut simplement changer Le signe des tensions et des courants
électriques utilisés.
En référence à La figure 1, la cellule mémoire seLon l'invention et en particulier La bascule bistable 1 de cette cellule sont formées sur un substrat semi-conducteur monocristallin 2 en silicium pourvu à sa surface supérieure 3 d'une couche d'oxyde de silicium 4 surmontée d'une couche semi-conductrice 6
monocristalline, en silicium.
Les couches isolante 4 et semi-conductrice 6 ont une épaisseur respectivement de 300 nm et de 200 nm. ELLes sont obtenues en particulier selon la technique SIMOX décrite notamment dans l'article de P.L.F. HEMMENT et al. de Nuclear Instruments and Methods 209/210, 1983, p.157164, intitulé "Formation of Buried Insulating Layers in Silicon by the
Implantation of High Doses of Oxygen".
Cette technologie consiste à implanter dans le substrat des ions d'oxygène à forte dose puis à recuire Le substrat implanté à haute température en vue d'obtenir une couche isolante enterrée. Cette technique d'obtention d'une couche isolante enterrée est celle qui permet d'avoir des valeurs élevées de Bem (valeur maximale de Be, Be caractérisant Le gain de L'effet bipolaire, voir figure 3) nécessaires au fonctionnement
de La celLuLe selon l'invention.
Trois zones semi-conductrices 8, 10, 12 dopées de type respectivement N, P, N définissant ainsi deux jonctions N-P 8-10 et 10-12 sont formées par implantation ionique, de façon connue, dans la couche semi-conductrice 6. Les zones 8 et 12 contiennent
2
environ 5.10 ions arsenic/cm et la zone 10 environ
13 2
ions bore/cm.
La bascule de la cellule mémoire comprend de plus un matériau isolant 14 en SiO de 25 nm d'épaisseur recouvrant totalement la région 10 de type P et isolant électriquement cette dernière d'une électrode de grille 16 par exemple en silicium polycristallin dopé avec 5 à 10% de phosphore, de 400nm d'épaisseur.
Cette électrode 16 ainsi que les zones semi-
conductrices externes 8 et 12 de type N sont reliées à l'extérieur de la cellule à l'aide de trois connexions dénommées respectivement G, S et D, réalisées en particulier en aluminium; une couche isolante 18 gravée de façon appropriée assure l'isolation électrique de ces trois connexions S, G et D. Cette couche 18 est en particulier une couche de SiO de 400
nm d'épaisseur.
Les connexions S, G et D sont réalisées en particulier dans une couche d'aluminium gravée de façon
appropriée, de 1000 nm d'épaisseur.
Selon l'invention, la zone centrale 10 de type P n'est pas reliée à l'extérieur de la cellule mémoire de l'invention et en est même isolée grâce à la
couche de Si02, 4.
2' Cette cellule mémoire, selon l'invention, cumule les effets physiques d'un transistor MOS, en surface, sous l'électrode 16 et d'un transistor bipolaire à jonctions, en volume, ces deux effets étant nécessaires pour le fonctionnement de la cellule mémoire. Selon l'invention, les régions 8 et 12 de type N constituent respectivement la source et le drain du transistor MOS et la région 10 de type P le canal de ce transistor. En outre, les zones 8, 10 et 12 constituent respectivement l'émetteur, la base et Le
collecteur du transistor bipolaire.
La figure 2 est le schéma électrique équivalent de La bascule bistable 1 de la cellule mémoire de la figure 1. Sur cette figure; Les transistors sont représentés symboliquement; Le transistor MOS porte la référence 20 et Le transistor
bipolaire porte La référence 22.
La connexion notée B est une connexion fictive qui n'est pas accessible de l'extérieur de la
cellule mémoire. Elle représente la zone semi-
conductrice 10 de type P ou base du transistor
bipolaire 22.
Le potentiel électrique de la cellule mémoire présent au point S étant pris comme référence, les tensions présentes entre Les points G, D, B d'une part et S d'autre part, sont notées respectivement VG, VD, VB. Ces tensions sont appliquées à L'aide de deux sources d'alimentation électrique 23 et 25, la source 23 étant branchée entre la source et l'électrode de grille et la source 25 entre la source et le drain. Les courants circulant dans les branches m, c, e, b, sont notés respectivement Im, Ic, Ie et Ib. Im représente le courant circulant du drain vers la source, Ic le courant entrant dans le collecteur, Ie le courant sortant de l'émetteur et Ib le courant entrant dans ta base. 3C On décrit ci-après le fonctionnement isolé du transistor MOS, puis celui du transistor bipolaire et enfin le fonctionnement combiné des transistors MOS et bipolaire pour La mémorisation de l'information "1" ou
I - FONCTIONNEMENTISOLEDUTRANSISTORMOS
I - FONCTIONNEMENT I-SOL UTASSOQ
VD étant positif et fixé à VD1, il existe une tension VG=VGT telle que pour VG<VGT le transistor MOS soit bloqué avec Im nul ou négligeable et pour VG>VGT le transistor MOS soit passant avec Im>0. VGT correspond à la tension de seuil de déclenchement du
transistor MOS.
Lorsque Im est non nul, le passage du courant Im provoque la création, principalement dans la jonction N-P (c8té drain) 10-12, de paires de porteurs électriques éLectron+trou par un phénomène de multiplication. Le nombre de porteurs créés est une fonction croissante de Im et de VD. Les trous créés vont charger la zone centrale 10 de type P, ce qui sur la figure 2, équivaut à attribuer à Ib une valeur Ibl correspondante non nulle. Ce courant Ibl sert dans le fonctionnement combiné des transistors MOS et bipolaire
à amorcer le fonctionnement du transistor bipolaire.
II - FONCQTIONNEMENT ISOLE DU TRANSISTOR BIPOLAIRE
VD étant positif et fixé, il existe une tension VDM telle que pour VD>VDM, le transistor bipolaire 22 soit fortement conducteur par suite d'un phénomène d'avalanche dans la jonction N-P (côté drain) -12. Ce phénomène de "claquage base en l'air", dénommé ainsi car la connexion B n'est pas reliée à l'extérieur de la cellule mémoire, est la limite de fonctionnement de la cellule mémoire. Pour VD<VDM, il existe dans la jonction N-P 10-12 un phénomène de faible multiplication entraînant la création de paires électron+trou. Ce phénomène est analogue au phénomène de multiplication décrit pour le fonctionnement du transistor MOS 20; il est également une fonction croissante à la fois de VD et de Ic. Le courant de
trous Ib est égal à Ib2 dans ce cas.
Le courant de trous est caractérisé par la valeur Mu. Mu correspond au rapport Ib2/Ic et est
supposé pour la clarté de la description ne dépendre
que de VD; Mu est une fonction croissante de VD.
En outre, pour une valeur déterminée de Ic, il existe une valeur caractérisant l'effet bipolaire de la cellule mémoire que l'on appelle Be. Be est défini comme le rapport d'Ic/Ib avec Ib = Ibl + Ib2 dans le cas du fonctionnement combiné des transistors MOS et bipolaire. Les variations de Be en fonction d'Ic sont données sur la figure 3. La courbe de la figure 3 représente en fait LogBe en fonction de Log(Ic). La fonction Be est une fonction qui présente un maximum quand Ic augmente. Les coordonnées du maximum sont Bem et Icm. Sur cette figure, on a aussi porté deux valeurs
d'Ic de part et d'autre du maximum notées Icl et Ic2.
Pour Ib = Ib2, les relations précédentes Ic=Be.Ib et Ic.Mu=Ib2 conduisent à deux solutions: soit le produit MuxBe vaut 1, soit Ic=Ib=O. Le premier cas correspond à un auto-entretien du courant du transistor bipolaire 22, autrement dit à un maintien déclenché du transistor. Pour une valeur déterminée de Mu, trois cas se présentent:
a) - Bem est trop faible et tel que MuxBem<1, l'auto-
entretien n'est pas possible; Le seul point de.
fonctionnement possible du transistor bipolaire est Ic=Ib=O; b) - Bem vaut exactement 1/Mu et il n'y a qu'une seule valeur possible d'Ic qui assure l'auto-entretien; cette valeur est Icm; c) - Bem est supérieur à 1/Mu et il existe deux valeurs possibles d'Ic qui sont Icl et Ic2, qui satisfont à la relation BexMu=1. La plus faible de ces deux valeurs, Icl conduit à un équilibre instable et toute perturbation de cet équilibre est renforcée et entraîne le déséquilibre, soit vers le point Ic=Ib=O, soit vers la deuxième valeur Ic2 qui est
un équilibre stable.
III - FONCTIONNEMENT COMBINE DES TRANSISTORS MOSET
BIPOLAIRE
Ce fonctionnement comporte un état de repos, un cycle d'écriture d'un "1", un état de mémorisation (ou maintien) d'un "1" ou d'un "0" et un état
d'écriture d'un "O".
Dans la suite du texte, on appelle VDO la tension entre la source et le drain qui correspond à Mu=l/Bem. En outre, VDO est inférieur à VDM. VDO correspond au seuil de maintien déclenché de l'effet bipolaire. On appelle, par ailleurs, VBi la tension VG qui déclenche le transistor bipolaire par le courant Ibl engendré par le transistor MOS pour une tension VD donnée. Cette tension de seuil VBi est une fonction
décroissante de la tension VD appliquée au drain.
) - Etat de repos.
On applique sur l'électrode 16 un potentiel tel que VG=VG1, VG1 étant inférieur à VBi, et sur le drain 12 un potentiel tel que VD=VD1, VD1 étant inférieur à VDM et supérieur à VDO de façon à ce que Mu
soit supérieur à 1/Bem (voir figure 3).
Le courant Im est alors nul et le transistor
bipolaire est bloqué au point Ic=Ib=O.
Cet état de repos est également l'état de
mémorisation d'un "O".
2 ) - Cycle d'écriture d'un "1".
On maintient la tension VD1 entre la source et le drain et on applique transitoirement sur la grille un potentiel tel que VG passe à une valeur VG2 supérieure à VGT, ce qui provoque le passage d'un courant Im et d'un courant de multiplication Ibl. Ce courant Ibl amorce le transistor bipolaire et, si Ibl est suffisamment important, autrement dit si VG2>VBi, Ic atteint la valeur Icl (voir figure 3) pour laquelle le produit BexMu vaut 1. Ce point est instable et le transistor bipolaire se stabilise alors à Ic=Ic2, point stable d'auto-entretien. L'état "1" est alors mémorisé. Le passage du point instable Icl au point stable Ic2
correspond au déclenchement du transistor bipolaire.
On redescend alors à VG inférieur à VBi.
3 ) - Etat de mémorisation d'un "1".
Le transistor bipolaire s'est stabilisé à Ic=Ic2 et le transistor MOS engendre un courant Ibl insuffisant pour déclencher le transistor bipolaire, il peut être par exemple bloqué. La présence de ce courant Ic2 non nul est l'image de la mémorisation de
l'information binaire notée "1".
4 ) - Cycle d'écriture d'un "O".
Partant de l'état de mémorisation d'un "1" ou de l'état de repos, VD est ramené à une tension VD2 inférieure à VDO de façon à ce que le produit BemxMu soit inférieur à 1. Dans ces conditions, le seul point de fonctionnement du transistor bipolaire, en l'absence
d'un courant Ibl dû au transistor MOS, est Ic=Ib=O.
L'état "0" est alors mémorisé.
VD est ensuite ramené à sa valeur VD1 de
l'état de repos.
L'utilisation d'une cellule mémoire telle que décrite précédemment est rendue plus attrayante lorsqu'il est possible de regrouper plusieurs de ces cellules, comme représenté sur la figure 4, sous forme d'une matrice, adressées suivant des lignes Li et des colonnes Cj, i et j étant des entiers positifs (1, 2, 3,...); l'adressage d'une ligne Li et d'une colonne Cj données correspond à une seule cellule mémoire ij. Les conducteurs Ai portent les sources des cellules
mémoires ij à un potentiel de référence.
Pour réaliser l'adressage d'un seul point mémoire, il est nécessaire que ce dernier ne réagisse qu'à l'action d'une ligne et d'une colonne. A cet effet, on adjoint alors à la bascule 1 décrite précédemment un circuit d'adressage; ce circuit d'adressage plus le transistor MOS précédent (figure 1) ou bascule forment une cellule mémoire proprement dite d'une mémoire. Une cellule mémoire complète d'une
mémoire est représentée sur la figure 5.
Le circuit d'adressage représenté sur cette figure est constitué de deux diodes 24 et 26. Un tel circuit est parfaitement bien adapté au dispositif de mémorisation 1 formé d'un seul transistor MOS selon l'invention. La diode 26 est reliée dans le sens passant, d'une part à la colonne Cj d'adressage correspondante, et d'autre part, au drain du transistor MOS de la cellule l]. La diode 24 est reliée dans le sens passant, d'une part, à la fois, à la ligne d'adressage Li correspondante, à l'électrode de grille
de la ceLlule ij et, d'autre part à son drain.
Sur cette figure 5, les potentiels sont référencés par rapport à la connexion A. Les tensions présentes entre les points E et M d'une part et A d'autre part sont désignées ci-après respectivement par VE, le point E correspondant à la ligne d'adressage Li des éléments binaires, et par VM le point M correspondant à la colonne d'adressage Cj des mots mémoires. Le potentiel du point A est le potentiel de référence de la cellule mémoire et est appliqué en
continu sur les sources 8 des transistors MOS.
Pour simplifier, les diodes 24 et 26 sont supposées idéales, c'est-à-dire qu'elles ne présentent pas de tension de mise en direct et pas de courant en inverse. Avec VBi la tension de seuil de déclenchement du transistor bipolaire 22, définie dans le paragraphe III, on utilise deux valeurs de tension VE classées comme suit, VEO<VBi<VE1 pour la tension VM2 et
VEO<VEI<VBi pour la tension VM1.
En outre, avec VDO la tension limite de VM (correspondant au produit BemxMu=l), on utilise trois valeurs de tension VM classées comme suit
VMO<VDO<VM1<VM2<VDM.
Par ailleurs, il existe des couples de tension VE et VM tels que l'écriture de l'état "1" ne se produise pas dans le transistor MOS, ce qui est le cas pour le couple VE1 et VM1, alors que pour d'autres couples on provoque l'écriture de l'état "1", ce qui est le cas pour VE1 et VM2. Enfin, on a VE1=VM1. En effet, les tensions VE1 et VM1 sont choisies pour que le courant Ib1 engendré par le transistor MOS soit suffisamment faible pour que le courant Ic conduise à une valeur de Be telle que BexMu<1 nepermettant pas un déclenchement du transistor bipolaire. Par ailleurs, les tensions VE1 et VM2 sont choisies de façon à déclencher le transistor bipolaire (Ibl étant tel que Ic>Ic1). On décrit, ci-après, à titre d'exemple l'adressage de la cellule mémoire 11 dans une matrice
de cellules mémoires de l'invention.
A): Etat de repos.
On applique sur toutes les lignes d'adressage L1, L2,... et donc les électrodes des cellules mémoires une tension telle que VE=VEO et, sur tous les drains ou colonnes d'adressage Cl, C2, C3,... une tension telle que VM=VM1. Les transistors MOS 20 ne peuvent pas déclencher les transistors bipolaires et les transistors bipolaires ont un courant soit nul, soit défini par le point Ic2 de la figure 3, suivant l'état
mémorisé ("0" ou "1").
B): Cycle d'écriture d'un "1".
On applique sur l'électrode ou la ligne L1 d'adressage de la cellule mémoire 11 une tension telle que VE=VE1 et sur le drain (ou la colonne d'adressage Cl) de cette cellule une tension telle que VM=VM2. Les autres lignes L2,... et colonnes C2, C3,... restent dans l'état de repos A. Dans ces conditions, la cellule 11 concernée passe à l'état "1" alors que toutes les autres continuent à mémoriser leur état antérieur (quel que soit le couple de tension (VEO, VM1), (VEO, VM2), (VE1, VM1) qui leur est appliqué). Les tensions sont ensuite ramenées à l'état de repos A.
C): Cycle d'écriture d'un "0".
On applique sur toutes les lignes d'adressage L2,... autres que la ligne L1 une tension telle que VE=VE1 et sur toutes les colonnes C2, C3,... autres que la colonne Cl, une tension VM1 et sur la ligne L1 ou électrode adressée une tension telle que VE=VEO et sur la colonne adressée CI ou drain adressé une tension telle que VM=VMO, La cellule adressée ne peut maintenir
son état "1" et est donc mise à l'état "O".
Les autres cellules mémoires mémorisent leur état antérieur. En particulier les cellules situées sur la même colonne Cl que la cellule 11 adressée sont alimentées au noeud T de la figure 5 à travers la diode - 24 par la tension VE1 (VE1>VMO). La diode 26 évite que la tension VE1 ne soit transmise dans ce cas au point M. De même, la diode 24 évite que la tension VM ne soit transmise au point E dans tous les cas o
VM>VE.
Apres cette opération d'écriture d'un "O", la tension VM de la cellule mémoire 11 est passée à VM1, puis les lignes dans leur ensemble sont passées à VEO; l'ensemble des cellules mémoires sont alors dans l'état de repos A. D): Cycle de Lecture Il n'existe pas à proprement parler de cycle de lecture. En effet, il est procédé à une écriture d'un état donné "1" ou "O" avec détection simultanée du changement éventuel d'état par le passage éventuel d'un courant additionnel dans la colonne C1 reliée à M permettant de déterminer l'état antérieur; la valeur
lue est alors réécrite.
La détection du changement éventuel d'état
peut être faite de façon classique.
La cellule mémoire statique de l'invention utilise de façon active le transistor MOS et le transistor bipolaire inhérent à la structure MOS. Elle permet une mémorisation d'un état "1" ou "O" comme les cellules statiques MOS de l'art antérieur en n'utilisant qu'un seul transistor MOS au lieu de quatre; l'encombrement de cette cellule mémoire est
donc celui de cet unique transistor MOS.
Dans te but d'obtenir un effet mémoire très précis avec la cellule mémoire de l'invention, on utilise de préférence (figure 1) un substrat en silicium monocristallin 2 avec une couche d'oxyde de silicium enterrée 4 afin d'augmenter le paramètre Be; cette couche enterrée, recuite à haute température de l'ordre de 1300 C, permet d'améliorer les propriétés électriques du substrat 2 et, donc celles de la couche 6 ainsi que celles de la couche d'oxyde entraînant une augmentation du gain Be du transistor bipolaire. En outre, le choix de la structure NPN (ou éventuellement PNP) et de jonctions N-P abrupte permet d'augmenter le paramètre Mu. En outre, l'utilisation d'un transistor MOS de longueur très faible (de l'ordre du micromètre)
augmente encore le paramètre Be.
A titre d'exemple, on donne ci-après les
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différentes valeurs de tensions appliquées à une cellule mémoire de l'invention, fabriquée par le 1 5 procédé SIMOX et comportant un dopage N de 5.10 ions
2 1! 2
arsenic/cm, un dopage P de 1.10 ions bore/cm, un canal de 1000nm de long, une couche de SiO enterrée de O0nm d'épaisseur, une couche de silicium monocristallin de 200nm, un oxyde de grille de 25nm d'épaisseur, une grille en silicium polycristallin de O0nm d'épaisseur, des connexions source, drain et
grille en aluminium de 1000nm d'épaisseur.
a) Cellule mémoire seule
VDO=3,5V VD1=3V VD2=4V
VBi=0,5V VG1=OV Tension de référence source =OV
VG2=4 V
b) Cellule mémoire dans une matrice
VDO=3,5V VEO=OV VE1=4V
VBi=O,5V VMO=3V VM1=4V VM2=5V Le déclenchement du transistor bipolaire et du transistor MIS de la cellule mémoire ci-dessus peut aussi être obtenu en éclairant le transistor (figure 1) à l'aide d'une lumière blanche fournie par une lampe du type lampe de projecteur avec une puissance de 1 W/!!l/m2
Claims (7)
1. Cellule mémoire statique comprenant: A) - une bascule bistable (1) formée essentiellement d'un transistor MIS (20) et d'un transistor bipolaire (22) parasite dO à la structure du transistor MIS, les source (8) et drain (12) du transistor MIS constituant respectivement l'émetteur et le collecteur du transistor bipolaire, la région du canal (10) du transistor MIS située entre la source et le drain jouant le rôle de base du transistor bipolaire, cette base étant totalement isolée de l'extérieur de la cellule mémoire, l'électrode (16) de grille du transistor MIS étant isolée électriquement de la région du canal (10), et B) - un circuit d'adressage (23, 25) de la bascule pour appliquer, par rapport à la source (8) portée à un potentiel de référence: a) - sur l'électrode de grille (16) une tension V61 inférieure à la tension de seuil VBi de déclenchement du transistor bipolaire par le transistor MIS (20) et sur le drain une tension VD1 supérieure à La tension de seuil VDO de maintien déclenché du -transistor bipolaire (22), pour maintenir l'un des états "0"c ou "1 ", b) - sur le drain (12) la tension VD1 et sur l'électrode de grille (16) une tension V62 supérieure à VBi ou une impulsion lumineuse suffisante pour déclencher les transistors MIS et bipolaire, pour écrire l'état "1", puis la tension VG1, c) - sur l'électrode de grille (16) la tension VG1 et sur le drain (12) une tension VD2 inférieure à VDO, pour écrire l'état "0",
puis la tension VD1.
2. Cellule mémoire selon la revendication 1, caractérisée en ce que la source et le drain (8, 12) sont formés d'une zone d'un premier type de conductivité, Le canal (10) d'une zone d'un second type de conductivité, ces zones étant définies dans une couche semi-conductrice (6) supportés par un matériau
isolant (4) électrique.
3. Cellule mémoire selon la revendication 2, caractérisée en ce que la couche semi-conductrice (6)
est en silicium monocristallin.
4. Cellule mémoire selon la revendication 2 ou 3, caractérisée en ce que le matériau isolant (4)
est du dioxyde de silicium.
, Cellule mémoire selon l'une quelconque des
revendications I à 4, caractérisée en ce que le circuit
d'adressage (23, 25) comprend une première source d'alimentation électrique (23) branchée entre la source (8) et l'électrode de grille (16) et une seconde source d'alimentation électrique (25) branchée entre la source
(8) et le drain (12).
6. Procédé de mémorisation d'une information binaire dans une cellule mémoire statique comportant une bascule bistable formée essentiellement d'un transistor MIS (20) dont l'électrode de grille (16) est isolée électriquement de la région du canal (10) du transistor MIS et d'un transistor bipolaire (22) parasite dû à la structure du transistor MIS, les source (8) et drain (12) du transistor MIS constituant respectivement l'émetteur - et le collecteur du transistor bipolaire, la région d' canal (10) du transistor MIS, située entre la source et le drain jouant le r8le de base du transistor bipolaire, cette base étant totalement isolée électriquement de l'extérieur de la cellule mémoire, procédé consistant à appliquer, par rapport à la source portée à un potentiel de référence: a) - sur l'électrode de grille (16) une tension VG1 inférieure à La tension de seuil VBi de déclenchement du transistor bipolaire par le transistor MIS (20) et sur le drain une tension VD1 supérieure à -la tension de seuil VDO de maintien déclenché du transistor bipolaire (22), pour maintenir l'un des états "0" ou "1", b) - sur le drain (12) la tension VD1 et sur l'électrode de grille (16) une tension VG2 supérieure à VBi ou une impulsion lumineuse suffisante pour déclencher les transistors MIS et bipolaire, pour écrire l'état "1", puis la tension VG1, c) - sur l'électrode de grille (16) la tension VG1 et sur le drain (12) une tension VD2 inférieure à
VDO, pour écrire l'état "0", puis la tension VD1.
7. Mémoire statique comprenant une matrice de cellules mémoires réparties suivant des lignes et des colonnes, des lignes (Li) et des colonnes (Cj) d'adressage de ces cellules mémoires, caractérisée en ce que chaque cellule mémoire comprend: A) - une bascule bistable (1) formée essentiellement d'un transistor MIS et d'un transistor bipolaire parasite dû à la structure du transistor MIS, les source (8) et drain (12) du transistor MIS (20) constituant respectivement l'émetteur et le collecteur du transistor bipolaire (22), la région du canal (10) du transistor MIS située entre la source et le drain jouant le rôle de base du transistor bipolaire, cette base étant totalement isolée de l'extérieur de la cellule mémoire, l'électrode de grille (16) du transistor MIS étant isolée électriquement de la région du canal (10), et B) - un circuit d'adressage (24, 26) de la bascule, l'adressage d'une cellule mémoire (i) consistant à appliquer, par rapport aux sources des transitors MIS portées à un potentiel de référence: a) - sur chaque ligne d'adressage (Li) une tension VEO inférieure à la tension VBi de seuil de déclenchement des transistors bipolaires par les transistors MIS et sur chaque colonne d'adressage (Cj) une tension VM1 supérieure à la tension VDO de seuil de maintien déclenché des transistors bipolaires, pour maintenir les états "0" ou "1" mémorisés, b) - sur la colonne d'adressage de la cellule mémoire (ij) à adresser une tension VM2 supérieure à VM1 et sur la ligne d'adressage de la cellule à adresser une tension VE1 supérieure à la tension VBi pour la tension VM2 et inférieure à VBi pour la tension VM1, sur les autres lignes d'adressage la tension VEO et sur les autres colonnes d'adressage la tension VM1, pour écrire un "1"' dans la cellule mémoire adressée, c) - sur toutes les autres lignes d'adressage la tension VE1 et sur les autres colonnes d'adressage la tension VM1 et sur la ligne d'adressage de la cellule (ij) à adresser la tension VEO et sur sa colonne d'adressage une tension VMO inférieure à VDO puis la tension VM1 et enfin la tension VEO sur toutes les lignes d'adressage, pour écrire l'état "0"
dans la cellule mémoire (ij) adressée.
8. Mémoire statique selon la revendication 7, tty
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caractérisée en ce que le circuit d'adressage de chaque bascule comprend une première diode (26) connectée au drain (12) du transistor MIS correspondant pour l'adressage de mots et une seconde diode (24) pour l'adressage d'éléments binaires, connectée à la grille
(16) dudit transistor MIS.
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| JP1078707A JPH0212868A (ja) | 1988-04-12 | 1989-03-31 | スタテイックメモリセル、該セルへの２進情報記憶方法およびスタテイックメモリ |
| DE89400980T DE68908937T2 (de) | 1988-04-12 | 1989-04-10 | Speicher und statische Speicherzelle; Speicherungsverfahren. |
| US07/335,732 US4954989A (en) | 1988-04-12 | 1989-04-10 | MIS type static memory cell and memory and storage process |
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Families Citing this family (53)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19535106C2 (de) * | 1995-09-21 | 1998-03-19 | Siemens Ag | SRAM-Speicherzelle |
| US6380022B1 (en) * | 2000-04-20 | 2002-04-30 | Hewlett-Packard Company | Method for creating a useful biopolar junction transistor from a parasitic bipolar junction transistor on a MOSFET |
| US6789034B2 (en) * | 2001-04-19 | 2004-09-07 | Onwafer Technologies, Inc. | Data collection methods and apparatus with parasitic correction |
| US6385075B1 (en) * | 2001-06-05 | 2002-05-07 | Hewlett-Packard Company | Parallel access of cross-point diode memory arrays |
| US6478231B1 (en) * | 2001-06-29 | 2002-11-12 | Hewlett Packard Company | Methods for reducing the number of interconnects to the PIRM memory module |
| US20040228168A1 (en) | 2003-05-13 | 2004-11-18 | Richard Ferrant | Semiconductor memory device and method of operating same |
| US7476939B2 (en) * | 2004-11-04 | 2009-01-13 | Innovative Silicon Isi Sa | Memory cell having an electrically floating body transistor and programming technique therefor |
| US7301803B2 (en) | 2004-12-22 | 2007-11-27 | Innovative Silicon S.A. | Bipolar reading technique for a memory cell having an electrically floating body transistor |
| US7606066B2 (en) | 2005-09-07 | 2009-10-20 | Innovative Silicon Isi Sa | Memory cell and memory cell array having an electrically floating body transistor, and methods of operating same |
| US7683430B2 (en) | 2005-12-19 | 2010-03-23 | Innovative Silicon Isi Sa | Electrically floating body memory cell and array, and method of operating or controlling same |
| US7542345B2 (en) | 2006-02-16 | 2009-06-02 | Innovative Silicon Isi Sa | Multi-bit memory cell having electrically floating body transistor, and method of programming and reading same |
| US7492632B2 (en) | 2006-04-07 | 2009-02-17 | Innovative Silicon Isi Sa | Memory array having a programmable word length, and method of operating same |
| US7606098B2 (en) | 2006-04-18 | 2009-10-20 | Innovative Silicon Isi Sa | Semiconductor memory array architecture with grouped memory cells, and method of controlling same |
| WO2007128738A1 (fr) | 2006-05-02 | 2007-11-15 | Innovative Silicon Sa | Cellule mémoire à transistor et réseau utilisant la pénétration pour sa programmation et sa lecture |
| US8069377B2 (en) | 2006-06-26 | 2011-11-29 | Micron Technology, Inc. | Integrated circuit having memory array including ECC and column redundancy and method of operating the same |
| US7542340B2 (en) | 2006-07-11 | 2009-06-02 | Innovative Silicon Isi Sa | Integrated circuit including memory array having a segmented bit line architecture and method of controlling and/or operating same |
| KR101277402B1 (ko) | 2007-01-26 | 2013-06-20 | 마이크론 테크놀로지, 인코포레이티드 | 게이트형 바디 영역으로부터 격리되는 소스/드레인 영역을 포함하는 플로팅-바디 ｄｒａｍ 트랜지스터 |
| WO2009031052A2 (fr) | 2007-03-29 | 2009-03-12 | Innovative Silicon S.A. | Processus de fabrication pour des circuits à mémoire d'accès aléatoires sans condensateur |
| US8064274B2 (en) | 2007-05-30 | 2011-11-22 | Micron Technology, Inc. | Integrated circuit having voltage generation circuitry for memory cell array, and method of operating and/or controlling same |
| US8085594B2 (en) | 2007-06-01 | 2011-12-27 | Micron Technology, Inc. | Reading technique for memory cell with electrically floating body transistor |
| WO2009039169A1 (fr) | 2007-09-17 | 2009-03-26 | Innovative Silicon S.A. | Rafraîchissement de données de cellules de mémoire avec des transistors à corps électriquement flottant |
| US8536628B2 (en) | 2007-11-29 | 2013-09-17 | Micron Technology, Inc. | Integrated circuit having memory cell array including barriers, and method of manufacturing same |
| US8349662B2 (en) | 2007-12-11 | 2013-01-08 | Micron Technology, Inc. | Integrated circuit having memory cell array, and method of manufacturing same |
| KR100892731B1 (ko) * | 2008-01-02 | 2009-04-10 | 주식회사 하이닉스반도체 | 1-트랜지스터형 디램 구동 방법 |
| KR100892732B1 (ko) * | 2008-01-02 | 2009-04-10 | 주식회사 하이닉스반도체 | 1-트랜지스터형 디램 구동 방법 |
| US8773933B2 (en) | 2012-03-16 | 2014-07-08 | Micron Technology, Inc. | Techniques for accessing memory cells |
| US8014195B2 (en) | 2008-02-06 | 2011-09-06 | Micron Technology, Inc. | Single transistor memory cell |
| US8189376B2 (en) | 2008-02-08 | 2012-05-29 | Micron Technology, Inc. | Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same |
| US7957206B2 (en) | 2008-04-04 | 2011-06-07 | Micron Technology, Inc. | Read circuitry for an integrated circuit having memory cells and/or a memory cell array, and method of operating same |
| US7947543B2 (en) | 2008-09-25 | 2011-05-24 | Micron Technology, Inc. | Recessed gate silicon-on-insulator floating body device with self-aligned lateral isolation |
| US7933140B2 (en) | 2008-10-02 | 2011-04-26 | Micron Technology, Inc. | Techniques for reducing a voltage swing |
| US7924630B2 (en) | 2008-10-15 | 2011-04-12 | Micron Technology, Inc. | Techniques for simultaneously driving a plurality of source lines |
| US8223574B2 (en) | 2008-11-05 | 2012-07-17 | Micron Technology, Inc. | Techniques for block refreshing a semiconductor memory device |
| US8213226B2 (en) | 2008-12-05 | 2012-07-03 | Micron Technology, Inc. | Vertical transistor memory cell and array |
| US8319294B2 (en) | 2009-02-18 | 2012-11-27 | Micron Technology, Inc. | Techniques for providing a source line plane |
| US8710566B2 (en) | 2009-03-04 | 2014-04-29 | Micron Technology, Inc. | Techniques for forming a contact to a buried diffusion layer in a semiconductor memory device |
| US8748959B2 (en) | 2009-03-31 | 2014-06-10 | Micron Technology, Inc. | Semiconductor memory device |
| US8139418B2 (en) | 2009-04-27 | 2012-03-20 | Micron Technology, Inc. | Techniques for controlling a direct injection semiconductor memory device |
| US8508994B2 (en) | 2009-04-30 | 2013-08-13 | Micron Technology, Inc. | Semiconductor device with floating gate and electrically floating body |
| US8498157B2 (en) | 2009-05-22 | 2013-07-30 | Micron Technology, Inc. | Techniques for providing a direct injection semiconductor memory device |
| US8537610B2 (en) | 2009-07-10 | 2013-09-17 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device |
| US9076543B2 (en) | 2009-07-27 | 2015-07-07 | Micron Technology, Inc. | Techniques for providing a direct injection semiconductor memory device |
| US8199595B2 (en) | 2009-09-04 | 2012-06-12 | Micron Technology, Inc. | Techniques for sensing a semiconductor memory device |
| US8174881B2 (en) | 2009-11-24 | 2012-05-08 | Micron Technology, Inc. | Techniques for reducing disturbance in a semiconductor device |
| US8310893B2 (en) | 2009-12-16 | 2012-11-13 | Micron Technology, Inc. | Techniques for reducing impact of array disturbs in a semiconductor memory device |
| US8416636B2 (en) | 2010-02-12 | 2013-04-09 | Micron Technology, Inc. | Techniques for controlling a semiconductor memory device |
| US8411513B2 (en) | 2010-03-04 | 2013-04-02 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device having hierarchical bit lines |
| US8576631B2 (en) | 2010-03-04 | 2013-11-05 | Micron Technology, Inc. | Techniques for sensing a semiconductor memory device |
| US8369177B2 (en) | 2010-03-05 | 2013-02-05 | Micron Technology, Inc. | Techniques for reading from and/or writing to a semiconductor memory device |
| KR20130007609A (ko) | 2010-03-15 | 2013-01-18 | 마이크론 테크놀로지, 인크. | 반도체 메모리 장치를 제공하기 위한 기술들 |
| US8411524B2 (en) | 2010-05-06 | 2013-04-02 | Micron Technology, Inc. | Techniques for refreshing a semiconductor memory device |
| US8531878B2 (en) | 2011-05-17 | 2013-09-10 | Micron Technology, Inc. | Techniques for providing a semiconductor memory device |
| US9559216B2 (en) | 2011-06-06 | 2017-01-31 | Micron Technology, Inc. | Semiconductor memory device and method for biasing same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2901538A1 (de) * | 1978-01-25 | 1979-07-26 | Hitachi Ltd | Speicherschaltung und variabler widerstand zur verwendung in derselben |
| US4276616A (en) * | 1979-04-23 | 1981-06-30 | Fairchild Camera & Instrument Corp. | Merged bipolar/field-effect bistable memory cell |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4032902A (en) * | 1975-10-30 | 1977-06-28 | Fairchild Camera And Instrument Corporation | An improved semiconductor memory cell circuit and structure |
-
1988
- 1988-04-12 FR FR8804815A patent/FR2629941B1/fr not_active Expired - Lifetime
-
1989
- 1989-03-31 JP JP1078707A patent/JPH0212868A/ja active Pending
- 1989-04-10 EP EP89400980A patent/EP0337870B1/fr not_active Expired - Lifetime
- 1989-04-10 DE DE89400980T patent/DE68908937T2/de not_active Expired - Lifetime
- 1989-04-10 US US07/335,732 patent/US4954989A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2901538A1 (de) * | 1978-01-25 | 1979-07-26 | Hitachi Ltd | Speicherschaltung und variabler widerstand zur verwendung in derselben |
| US4276616A (en) * | 1979-04-23 | 1981-06-30 | Fairchild Camera & Instrument Corp. | Merged bipolar/field-effect bistable memory cell |
Non-Patent Citations (1)
| Title |
|---|
| IEEE TRANSACTIONS ON NUCLEAR SCIENCE, vol. NS-32, no. 6, décembre 1985, pages 4432-4437, IEEE, New York, US; G.E.DAVIS et al.: "Transient radiation effects in SOI memories" * |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0337870B1 (fr) | 1993-09-08 |
| DE68908937D1 (de) | 1993-10-14 |
| JPH0212868A (ja) | 1990-01-17 |
| EP0337870A1 (fr) | 1989-10-18 |
| US4954989A (en) | 1990-09-04 |
| DE68908937T2 (de) | 1994-03-17 |
| FR2629941B1 (fr) | 1991-01-18 |
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