JPH0212868A - スタテイックメモリセル、該セルへの２進情報記憶方法およびスタテイックメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明に２進情報を記憶するためのランダムアクセスメ
モリを製造する超小型電子技術の分野において使用され
ることができるＭＩＢ（金属絶縁物半導体）型のスタテ
ィックメモリ（このメモリセルはＢＲｋＭとして知られ
ているランダムアクセススタティックメモリセルである
〕に関するものである。

Ｍ２Ｓ（金属酸化膜半導体〕技術に分いて公知のスタテ
ィックメモリセルは、ウィリー・インターサイエンス、
第２４８〜２５２頁のムロガーサブローによるＶＬＩシ
ステムｅデザインにおいて発表されたＲＡＭについての
全般的な論文に記載されるような、４個のＭＯ８ｈラン
ジスタリスび２）１ｉ５のＭＯＳトランジスタおよび２
個の高い値の抵抗によって構成される双安定フリップフ
ロップを有している。

ＭＯＳ）ランリスタスタティックメモリは干渉、と＜Ｉ
Ｃ′ｒ！Ｌ気的干渉が非常に少ない利点τ有している。

メモリ回路の表面は製造コストにおける主要素であり、
したがってメモリセル全製造することにおける関心は最
大のコスト低減を引き起すためにメモリセルを出来るだ
け小さくすることである。

さらに、最近見い出されているのは、８０Ｉとして仰ら
れるシリコンオンインシュレータ技術において製造され
るＭＯＳ）ランリスタかつより一般的な用語ではＭＩＳ
トランジスタは寄生バイポーラトランジスタを有すると
いうことである。バイポーラトランジスタは公称供給電
圧（例えばＳＶ〕用装置の動作を最適化するのに困難と
なる。

この作用は、かかるトランジスタが電気的に浮遊するチ
ャンネルの領域により通常製造されるために、ＳＯＩ　
　ＭＯＳトランジスタの場合にはとくに重要である。し
かしながら、バイポーラ作用はチャンネルの領域におけ
る小数のキャリヤかつすなわちＮＭＯ８（Ｎチャンネル
ＭＯ３）の正孔、ＰＭＯＳ　（ＰチャンネルＭＯＳ）の
電子の蓄積により、それらはソース−チャンネル接合を
進んで極性化する作用を有している。この少数キャリヤ
は一般にＮＭＯＢ中に多数発生される。

さらに、８０Ｉ材料になされた進歩の結果として、我々
４現在高品質の基板を有している。これは高性能特性を
有するＭＯ８回路の製造を可能にするが、これは、キャ
リヤが非常に長い寿命を有するため、「寄生」バイポー
ラ作用に相関的に好都合である。トランジスタの寸法が
減少するのでこの寄生作用は著しく増大する。

したしながら、最近、ＭＯＳ）ランリスタの誘導電流を
増大するためにこのバイポーラを生トランジスタ’ｔ　
１２用することが考えられている。この使用は、１９８
７年４月の電子デバイスについでの工ｇＢＥ会報第Ｅｅ
Ｄ−３４巻第４号、第８４５〜８４９頁に「Ｓｏ工電電
圧制財）バイポーラＭＯＳデバイス」と題してジエー・
ピー〇コリンジにより記載されている。

ＭＯＳトランジスタおよびその関連の寄生バイポーラト
ランジスタのこの組み台さｆ″ＬｆｃＬｆｃ便用に、２
つのトランジスタを結合する外部接続がある。したがっ
て、ＭＯＳ）ランリスタのチャンネル領域により構成さ
れるバイポーラトランジスタのペースはＭＯＳトランジ
スタのゲートＩＦＪＬ嵐に′電気的に接続される。さら
に、ＭＯＳ）ランリスタおよび畜生バイポーラトランジ
スタの組み合された使用にシリコンインインシュレータ
技術力つとくにシリコンオンケイ素酸化物において先行
文献に記載されている。しかしながら、この型の使用は
外部接続にＬる顕著な電流消費を導く。

上述したＲＡＭに関する全般的な論文においても、また
、バイポーラトランジスタＲＡＭが記載されている。バ
イポーラトランジスタを有するスタティックメモＩＪ　
ｌ−１、高速回路におけるそれらの便用を可能にするよ
り高速のスイッチング状態を有するＭＯＳ）う／ジスタ
全有するメモリに比して利点を有する。

また、本発明は従来技術の欠点をこうむらないＭＩＳ型
スメスタテイックメモリセルする。とくに、メモリセル
は非常に減じられた全体寸法を有する。メモリセルは２
進情報の任意記憶のためにＧＭＯＢトランジスタかつよ
り一般的な用語において各ＭＩＳトランジスタと関連づ
けられる寄生バイポーラトランジスタを使用する。しか
しながら、これまでは、２進情報の記憶のためにＭＯ８
トランジスタと関連づけられる寄生バイポーラトランジ
スタの使用については誰れも考えずまたは記憶もしてい
なかった。

より詳細には、本発明は、 Ａ）双安定フリップフロップがＭＯＳトランジスタお工
びＭＩＤ）ランリスタの輝造による寄生バ、イポーラト
ランジスタによって実質上形成され、ＭＩＳトランジス
タのソースおよびドレインがそれぞれバイポーラトラン
ジスタのエミッタおよびコレクタｔ−構成し、ソースと
ドレインとの間のＭＩＳトランジスタのチャンネル領域
がバイポーラトランジスタ用ベースとして役立ち、該ベ
ースがメモリセルの外部から完全に絶縁され、ＭＩＳト
ランジスタのゲートｔｉがチャンネル領域から電気的に
絶縁され、 Ｂ）フリップフロップ用のアドレッシング回路が設けら
れ、該回路は基準電位に上昇されたソースに関連して、 （、）ゲートｖＬｇｉにＭＩＳトランジスタによりバイ
ポーラトランジスタをトリガするためにしきい値電圧Ｖ
Ｂｉ以下の電圧ＶＧ１ｉかつドレインに状態「０」また
は「１」の１つを維持するためにバイポーラトランジス
タをトリガされた状態に維持するためにしきい値電圧Ｖ
Ｄ０以上の電圧ＶＤＩを印加し、 （ｂ）ドレインに電圧ＶＤ１をかつゲートに状態「１」
を書き込むためにしきい値電圧ＶＢｉより高い′」圧Ｖ
Ｇ２またはＭＩＳおよびバイポーラトランジスタをトリ
ガするのに適当な小さなパルスをかつ次いで′電圧ＶＧ
１’ｉ印加し、 （Ｃ）ゲート電極に電圧１７Ｇ１をかつドレインに、状
態「０」金！き込むｔめにしきい値電圧ＶＤＱより低い
電圧ＶＤＺをかつ次いで電圧ＶＤ１を印加するＬうに構
成したスタティックメモリセルに関する。

表現「セルの外部から完全に電気的に絶縁されたベース
」は「セルの外部から近づくことのできないベース」全
意味する。

このメモリセルは１つのＭＩＳトランジスタを有するの
みであるので、その全体寸法は前記トランジスタの寸法
と同一である。

本発明が意外にも証明し友ことは、関連の寄生バイポー
ラトランジスタの固有の存在により、ＭＯＳトランジス
タの電流の不存在（状Ｄ［ＯＪ）または電流の存在「状
態「１」］の形で２進情報を記憶することができるとい
うことである。さらに、この情報は新友な記憶シーケン
スが適用されるまで存在しかつ安定でありかつ前記メモ
リセルへの給電が維持される。

本発明によれば、ソースおよびドレインは第１伝導度型
式Ｎま几はＰの区域によってかつチャンネルは第２伝導
度型式ＮまｆｃにＰに工って形成される。とくに、ソー
スおよびドレインはＮ型からかつチャンネルはＰ型から
なる。加えて、前記区域を形成するのに使用される材料
に王としてＰ型ドーピング〔アクセプタ〕を有する区域
および王としてＮ型ドーピング（ドナー）を有する区域
の構成を許容する半導体材料でなければならない。

本発明によるメモリセルが正確に作用するために、Ｎお
よび２区域が画成される半導体材料の品質が考え得る最
大のキャリヤ拡散長さ（すなわちチャンネルの長さより
長い）全保証することが必要である。ま九、制限され友
長さの、すなわち約１１０００ｎ以下または１０００ｎ
ｍの長さのトランジスタラ使用する必要がある。

さらに、メモリセルが基板から絶縁されるのが望ましい
。さらに！ｆｃ％ＮおよびＰ型区域はそれ自体基板上１
’ｃ置かれる゛眠気絶縁材料によって支持される半導体
層内で好都合に画成される。半導体１傷はＧａＡｓ、Ｉ
ｎ８ｂ、ＩｎＰ　　等のごとき、１ｌｌ−Ｖ族単結晶ま
たは多結晶シリコンの形にすることができる。

二酸化ケイ素（ＳｔＯ２）からなるｗＩに工って支持さ
れる単結晶シリコン半導体の使用が好適である。

これらの材料は容易で良好に制御される実施のおよび上
記条件を満足することの利点を有する。

メモリセル全アドレッシングするための手段およびとく
にメモリセルを形成するためのＭＩＳトランジスタは適
宜な電圧″ｌｔＭＩＳ）う／リスタのゲート電極、ソー
スおよびドレインに供給する電源に減じられることがで
きる。

本発明はまた、前記で定義された現のスタティックメモ
リセルに２進情報を記憶するための方法に関する。

この方法ｌｌ：Ｘ、基皐電位基土電位れ之ソースに関連
して、 （ａ）　ケート電極にＭＩＳトランリスタｉｃ、ｃ９バ
イポーラトランジスタをトリガするためにしきい値電圧
ＶＢｉ以下の電圧ＶＧ１に７）”つドレインに、状態「
０」ま几は「１」の１つを維持するためにトリガされた
バイポーラトランジスタを維持するためにしきい値電圧
ＶＤＱより誦い電圧ＶＤ１全印加し、 （ｂ）ドレインに電圧ＶＤＩをかつゲート′亀愼に、状
態「１」の書込みを許容するように、電圧ＶＢ１より高
い電圧ＶＧ２またはＭＩＳおよびバイポーラトランジス
タをトリガするのに十分な小さなパルスをかつ次いで電
圧ＶＧ１ｙ２印加し、（Ｃ）ゲート′電極に電圧ＶＧ１
’ｉｉかつドレインに状態「０」を書き込むｔめにしき
い値電圧ＶＤ０以下の電圧ＶＤＺをかつ次いで′電圧Ｖ
ＤＩを印加することからなる。

本発明はま之、アドレッシング行および列に接続される
前記で定義されたようなメモリセルのアレイからなるス
タティックメモリに関し、該メモリのアドレッシングは
、基準電位に上昇されたソースに関連して、 （ａ）各アドレッシング行にＭＩＳトランジスタにより
バイポーラトランジスタをトリガするためにしきい値電
圧７９１以下の電圧ＶＥＱｉかつ各アドレッシング列に
、記憶され定状態「０」または「１」を維持するように
、トリガされたバイポーラトランジスタを維持する定め
にしきい値電圧ＶＤＯより高い電圧ＶＭ１を印加し、 ｔｂ）　被アドレッシングメモリセルのアドレッシング
列に電圧ＶＭＩより高い電圧７Ｍ２全〃為り被アドレッ
シングメモリセルのアドレッシング列に電圧ＶＭ２に対
して電圧ＶＩ３１より高くかつ電圧ＶＭ１に対して電圧
ＶＢｉより低い電圧ＶＲ１’ｉ、他のアドレッシング行
に電圧ｖｗＯ’ｊｒ：かつ他のアドレッシング列にアド
レッシングされたメモリセルに「１」金書き込むｔめに
電圧ＶＭ１ｉ印加し、（Ｃ）他のすべてのアドレッシン
グ行に′峨圧ｖ８１をかつ他のすべてのアドレッシング
列に電圧ＶＭ１をそして被アドレッシングセルのアドレ
ッシンｙ　行１７ＣＸ圧Ｖ　ＦＬ　Ｑ　ｆ　＠ｈつその
アドレッシング列に電圧ＶＤＱより低い電圧ｖＭＯをか
つ次いで電圧ＶＭ１をそして最後に、アドレッシングさ
れたメモリセルに状態「０」全書き込むために、すべて
のアドレッシング行に電圧ＶＩＥＱ’ｉ印加することか
らなる。メモリの各セルのアドレッシング回路は、好都
合には、一方で対応するアドレッシング列にかつ他方で
セルのドレインに接続さり、る第１ダイオードおよび一
方で対応するアドレッシング列およびセルのゲート電極
にかつ他方でそのドレインに接続される第２ダイオード
を有する。

示されｆｃ電圧はすべて絶対値を示す。Ｎ型トランジス
タの場合において、電圧は正でかつダイオードはアドレ
ッシング行お工び列の伝導方向においてトランジスタに
接続される。Ｐ型トランジスタの場合において、電圧は
負でかつダイオードは逆方向に接続される。

以下に、本発明を非限定的な実施例および図面に関連し
てより詳細に説明する。

以下の説明はシリコンオンインシュレータ技術における
利点金心に留めながら、この技術において製造されるＭ
ＯＳスタティックメモリセルに関する。し刀）しながら
、前述されたように、本発明が非常に全般的な用途を有
することは明白である。

サラニ、ＭＯＳトランジスタのソースおよびドレインは
、Ｐ型ドレインおよびソースおよびＮ型チャンネル全便
用することができるけれども、Ｎ型からなりかつそのチ
ャンネルはＰ型からなる。この場合１ｃ使用される電圧
および′α流の符号全変えることのみを必要とする。

第１図を参照して、本発明によるメモリセルかつとくに
その双安定フリップフロラ１１は単結晶シリコン半導体
基板２上に形成さり、該基板２はその上面３上に単結晶
シリコン半導体層６が上方にあるシリコン酸化２層４全
有している。

絶縁層４および半導体層６はそれぞれ３００および２０
０ｎｍの厚さ全盲している。それらはとくに、１９８３
年２０９／２）０、ニュークリヤ・インスツルメンツー
アンド・メソーズの第１５７〜１６４頁にかつ「扁投与
−ｌの酸素の打込みによるシリコン中の埋込み絶縁層の
形成」と題され比ピー◆エルｅエフｅヘメント等による
論文に記載されたサイモツクス法によって得られる。

この技術は基板中に高投与量酸素イオン全灯ち込みかつ
次いで埋込み絶縁１彊を得るために高温で打ち込まれた
基板をアニーリングすることからなる。埋込み絶縁層全
得るためのこの方法は本発明によるセルの動作に必要な
高Ｂｅｍ値（最大Ｂｅ値、Ｂｅはバイポーラ作用の利得
の％性を示す、第３図参照〕の獲得金可能にする。

それぞれＮ、Ｐお工びＮでドーピングされ、したがって
２つのＮ−Ｐ接合８−１０および１０−１２を画成する
６つの半導体区域８，１０．１２は半導体層６内の公知
の方法でのイオン打ち込み（注入）によって形成される
。区域８お工び１２は約５・１０１５のヒ素イオ／／−
をかつ区域１０は約５−１０１３のホウ素イオ；ｉ／ｃ
ａ＊＊んでいる。

メモリセルフリップフロップはまた２　５ｎｍの厚さの
８１０絶縁材料１４全有し、該材料１４はＰ型領域１０
全完全に被覆しかつこの領域１０を例えば５〜１０チの
リンでドーピングされかつ４００ｎｍの厚さを有する多
結晶シリコンゲート電極１６炉ら電気的に絶縁または隔
離する。

Ｘ極１６お工びＮ型外部半導体区域８および１２はとく
にアルミニウムによって作られた３つの接続Ｇ、Ｓお工
びＤによってセルの外部に接続される。適宜にエツチン
グされ几絶縁Ｎ１１８はこれら６つの接続Ｂ、Ｇお工び
Ｄの電気的絶縁を確実にする。１１８はとくに４００ｎ
ｍの厚さの８ｉｏ２層である。接続Ｓ、Ｇお工びＤはと
くに適宜にエツチングされた１　０００ｎｍの厚さのア
ルミニウム層において製造される。

本発明によれば、中央のＰ型区域１０は本発明によるメ
モリセルの外部に接続されずかつ同様にそれたら８１０
２）１によって絶縁される。

本発明によるメモリセルは、容積において電極１６お工
び接合バイポーラトランジスタの下に、表記上のＭＯＳ
トランジスタの物理的効果を積み重ね、前記２つの効果
はメモリセルの操作に必要である。

本発明に工れば、Ｎ型区域８おＬび１２はそれぞれＭＯ
・Ｓトランジスタのソースおよびドレインを刀）つＰ型
区域１０はそのチャンネル全構成する。

さらに、区域８，１０お工び１２はそれぞれバイポーラ
トランジスタのエミッタ、ベースお工びコレクタ全構成
する。

第２図は第１図のメモリセルの双安定フリップ７０ツブ
１の等価回路図である。トランジスタは記号で示され、
ＭＯＳトランジスタは符号２０をカッバイポーラトラン
ジスタは符号２２を有する。

点８でのメモリセルの電位は基準として取られその結果
一方で点Ｇ、Ｄ、Ｂと他方で８との間の゛電圧はそれぞ
れＶＧ、’／Ｄお工びＶＯで示される。

これらの電圧は２つの電源２３お工ひ２５によって印加
され、電源２３はソースとゲート電極の間にかつ電源２
５はソースとドレインとの間に接続される。分岐ｍ、ｃ
、ｅお工びｂに流れる電流はそれぞれＩｍ、Ｉｃ、Ｉｅ
お工びＩｂで示され、１ｍはドレインからソースへ流れ
る電流ｔ、Ｉｃはコレクタに入る電流全、工ｅはエミッ
タ？出る電流をかつＩＩ）はベースに入る電流を示で。

以下に、ＭＯＳトランジスタの絶縁動作、次いでバイポ
ーラトランジスタの絶縁動作および最後に情報「１」箇
たは「０」の記憶のためのＭｏ８およびバイポーラトラ
ンジスタの組み合された動作について示す。

１、ＭｏＳトランジスタの絶縁動作 ＶＯが正でかつＶＤｌで固定されるので、電圧ｉＪ：　
Ｖ　Ｇ　＝　Ｖ　Ｇ　’Ｉ’であり、その結果ＶＧ＜Ｖ
ＧＴに関してＭｏ８トランジスタ２０は１ｍゼロまたは
無視可能で遮断されかつＶＧ＞ＶＧＴＩＩＣ関してＭＯ
ＳトランジスタはＩ　ｍ　）　Ｄで導通している。ＶＧ
ＴはＭＯＳトランジスタをトリガするためにしきい値電
圧に対応する。

Ｉｍがゼロでないとき、電流工ｍの通過は主としてＮ−
Ｐ接合（ドレイン側）１０〜１２において、増倍現象の
結果として℃子十正孔の電気キャリヤからなる対の情報
に至る。作られるキャリヤの数はＩｍお工びＶＯの増大
する関数である。作られた正孔は第２図において対応す
る非ゼロ値より１を１１）に帰するのと等価であるＰ型
中央区域１０會充電する。

Ｍｏ８およびバイポーラトランジスタの組み合された製
作において前記電流Ｉｆｉ１はバイポーラトランジスタ
の動作全開始するのに役立つ。

■、バイポーラトランジスタの絶縁動作ＶＤが正で刀１
つ一定であるので、ＶＤ＞ＶＤＭに関して、前記バイポ
ーラトランジスタ２２が場合Ｎ−Ｐ（ドレインＩ！ｔｌ
　）　１０〜１２におけるアバランシェ現象の結果とし
て非常に導電性であるような′電圧ＶＤＭが存する。こ
の「空気中でのペース破壊」現象は接続Ｂがメモリセル
の外部に接続されないためこの工うに呼ばれる。ＶＤ（
ＶＤＭに関して、電子十正孔対の削出に至るｙＨ＠Ｎ−
ｐ１０〜１２において低い増倍現象がある。

この現象にＭｏ３）ランリスタ２０の動作のため記載さ
れた増倍現象に一致する。またそれはＶＤお工び工Ｃ双
方の増大する関数である。正孔電流Ｉｂはこの場合にＩ
ｂ２に等しい。正孔電流は比より　２／Ｉ　ｃｖｃ対応
する値Ｍｕによって特徴づけられ刀１つ説明全明瞭にす
るために、単ｌＣＶＤに依存するものと仮定され、Ｍｕ
はＶＯの増大する関数である。

さらに、一定の値のＩＣに関して、Ｂｅと呼ばれるメモ
リセルのバイポーラ効果ｔ−特徴付ける値である。８８
はＭｏ８およびバイポーラトランジスタの組み合された
動作の場合においてＩｅｌ＝Ｉｂ１＋より２で比Ｉ　ｃ
　／　Ｉ、ｂとして定義される。

Ｉｃの関数としての８０の変化が＠５図に示される。実
際に１−１ｃ第３因の曲線はＬｏｇ（Ｉｃ）の関数とし
てＬｏｇＢｅを示す。関数８０はＩＣが増大するとき最
大値を有する関数である。最大値の座標は［３ｅｍおよ
び工ａｍである。第３図にはまｔ最大値の両側でＩｃ１
および工Ｃ２で示されるＸｃの２つの値がプロットされ
ている。

より＝Ｉｂ２に関して、先行の関係Ｉ　ｃ　＝　Ｂ　ｅ
ｅよりおＬびＩ　ｃ　＊　Ｍ　ｕ　＝　ｒ　ｂ　２は２
つの解答、すなわち積ＭｕＸＢｅが１力為まｔはＩ　ｃ
　＝　Ｉ　ｂ　＝０全導く。最初の場合はバイポーラト
ランジスタ２２の電流の自己維持に対応する。丁なわち
トランジスタはトリガされたままである。一定値Ｍｕに
関しては、３つの場合が生じる。

ａ）Ｂｅｍが低く過ぎかつＭ　ｕ　Ｘ　Ｂ　ｅ　ｍ　（
ｊで、自己維持が出来ず、バイポーラトランジスタの単
に可能な動作点がＩ　Ｃ＝Ｉ　ｔ）＝Ｏである。

ｂ）Ｂｅｍが正確に１　／　Ｍ　ｕでかつＩｃｎｏであ
る自己維持を保証するＩｃの１つのみの可能な値がある
。

ｃ）Ｂｅのが１７　Ｍ　ｕを越えかつｒｃの２つの可能
な値、すなわち工Ｃ１およびＩｃＺがらり、これらは弐
Ｂ　ｅ　Ｘ　Ｍ　ｕ　＝　１を満足させ、これら２つの
メの低い方Ｉｃ１は不安定な平衡に至りかつその妨害は
補強されたつ点Ｉ　（＝より＝Ｑに回ってかまたは安定
平衡である第２の値１ｃに向って不安定になる。

１［、ＭＯＩｌｌおＬびバイポーラトランジスタの組み
合された動作 この動作は非動作状態、「１」の書込みサイクル、「１
」または「０」の記憶「または維持状態」および「０」
の警込み状態を伴なう。

明細薔の残部にズＳいて、ＶＤＱは、Ｍ　ｕ　＝　１／
Ｂｅｍに対応する、ソースとドレインとの間の電圧を示
すのＶ′Ｃｖ！用される。さらに、Ｖ［）ＱはＶＯＭよ
り低い。ＶＤＱはバイポーラ効果をトリガして維持する
ためのしきい値に対応する。さらに、ＶＢｉは一定の電
圧ＶＯについてＭＯＳトランジスタによって発生され′
ｆｉ：、電流よりｌによりバイポーラトランジスタをト
リガする電圧Ｖσである。

このしきい値電圧’ｉ’Ｂｌｆ、、ドレイ／に印加され
た電圧ＶＤの減少する関数である。

１）非動作状態 ４％１６にＶＧ＝ＶＧ１（ＶＧ１ｉｊｖＢｉ以下である
）のような電位が印加されかつドレイン１２）ｃＶＤ＝
ＶＤ　１　（ＶＤ　ｌｊ：ＶＤＭより低くかつＶＤ０よ
り高い）のような電位が印加され、その結果Ｍｕな１　
／　Ｂ　ｅ　ｍ工９高い（第３図参照〕。電流Ｉｍはそ
の場合にゼロでありかつバイポーラトランジスタは点Ｉ
Ｃ＝　より＝０において遮断される。この非動作状態は
まｔ「０」全記憶する状態である。

２）ｒＩＪ書込みサイクル 電圧１／Ｄ１はソースとドレインとの間に維持されかつ
ゲートにＶＧが′電流１＋１０お工び増倍電流より１の
通過に対応するＶＧ１より高い値ＶＧ２）Ｃ進む工うな
′電圧が一時的に印加される。電流１を）１は開始する
かまたはバイポーラトランジスタに切り換りそしてＩＩ
）１が十分に篩いたでたけＶＧ２）ＶＢｉならば、Ｉｃ
は積１３ｅＸＭｕが１である値ｒｃ１（第３図参照）Ｖ
Ｄ達する。この点は不安定であ１りかつバイポーラトラ
ンジスタは次いでＩＣ＝　ｘ　ｃ　２、安定自己維持点
で安定化する。状態「１」は次いで記憶される。不安定
点Ｉｃまたら安定点ＩＣ２への通過はバイポーラトラン
ジスタのトリガに対応する。ＶＢｉ以下のＶＧに再び降
下する。

３）ｒＩＪの記憶状態 バイポーラトランジスタ１−ＪＩ　Ｃ：　Ｉ　Ｃ２Ｔｆ
定化しかつＭＯＳトランジスタにバイポーラトランジス
タ全トリガするのに十分高くない電流より１を発生しか
つそれは例えば遮断される。この非ゼロ電流Ｉｃ２の存
在は２進情報「１」の記憶の画像である。

４）ｒＯＪ誉込みサイクル 「１」全記憶する状態または非動作状態から出発して、
ＶＤは、積Ｂθｍ　Ｘ　Ｍ　ｕが１より低いような言伝
において、ＶＤＱ以下の電圧ＶＤ２に持ち釆たされる。

これらの条件により、バイポーラトランジスタの唯一の
動作点は、ＭＯＳトランジスタによる電流１を）１の不
存在に２いて、ＩＣ＝１＋ｐ＝０であり、状態「０」が
そのコ易合に記憶される。ＶＯは次いでその非動作状態
値ＶＤ１に持ち米たされる。

前述されたと同様なメモリセルの使用は、第４図に示さ
れるように、マトリクスまたはアレイの形でこれらのセ
ルの幾つＰｋ再区分することができるときより魅力のあ
るものとされ、これらのセルば行Ｌ１お工び列Ｃｊにし
九がってアドレスされ、１お工びｊは正の整数（１，２
，５等）である。一定の行Ｌ１お工Ｏ・一定の列Ｃｊの
アドレッシングは単一メモリセル１ｊに対応する。岑体
Ａ１はメモリセル１ｊのソース全基準電位に上昇する。

単一メモリセルのアドレッシングを実線するために、メ
モリセルは１行および１列の作用に単に反応することが
必要である。このために、前述されたフリップフロップ
１にアドレッシング回路が付加される。このアドレッシ
ング回路に、上述したＭＯＳ）ランリスタ（第１図）ま
たにフリップフロップに加えて、メモリの実際のメモリ
セルを形成する。メモリの完全なメモリセルは第５図に
示しである。

第５図に示したアドレッシング回路は２個のダイオード
２４お工び２６にＬつて構放さｈる。かかる回路は本発
明による単一ＭＯ３）ランリスタによって形成される記
憶手段１に完全に迫台させられる。ダイオード２６は一
対で対応するアドレッシング列ｃｊｖｃｖｓり他方でセ
ル１ｊのＭＯＳトランジスタのドレインＩＣ４通方向に
おいて接続される。ダイオード２４は導通方向において
一方でセル１ｊのアドレッシング行Ｌ１およびゲート電
極にかつ他方でそのドレインに接続される。

第５図には′電位が接続Ａに関連して示される。

一方で点印お工びＭと他方で点Ａとの間に存する電圧は
以下にそれぞれ、点Ｅがビットのアドレッシング行Ｌｉ
に対応するｖＥ′Ｉ／ｃよってかつＭがメモリセルワー
ドのアドレッシング列Ｃｊに対応するＶＭによって示さ
れる。点Ａの′電位はメモリセルの基準電位でありかつ
ＭＯＳトランジスタのソース８に連続して印加される。

簡単化するために、ダイオード２４および２６は理想的
な形状である。すなわちダイオードに順方向電圧ま７ｃ
は逆方向電流を持たない。

ＶＢｉがパラグラフ■で定義されたバイポーラトランジ
スタ２２についてのトリガし白い値電圧であることによ
り、分類され７’ｃ２つの電圧値ｖｇは以下のようにｖ
ｇＯ（ｖｓｉ（ＶＧｌが′電圧ＶＭ２）Ｃ関してかつＶ
　ＥＣＯ〈Ｖ　Ｅ　１　＜Ｖ　８１が電圧ＶＭ１に関し
て便用される。さらに、ＶＤＱがＶＭ（積ＢｅωＸ　Ｍ
　ｕ　＝＝　１に対応する〕の境界電圧であることによ
り、以下のようＩＣＶＭＱ（Ｖ　ＤＱ（ＶＭｌ（７Ｍ２
＜ＶＤＭＩＣＯ類された６つの′電圧値ＶＭが使用され
る。

さらに、状態「１」の書込みが対ｖｇ１お工びＶＭｌの
場合であるＭＯＳトランジスタにおいて行なわれず、−
１他の対に関して、ＶＧｉお工びＶＭ２に関連して印加
される状態「１」の書込みが行なわれるような電圧対Ｖ
＆およびＶＭが存在する。最後に、我々はＶＥｉｉ１＝
ＶＭ１を得る。したがって、電圧ＶＥ１およびＶＭｌげ
ＭＯＳトランジスタに工って発生される′電流Ｉｆｉ１
が十分に低いように選択され、このような低い値ぼ電比
ＩｃがｓｅｘＭｕ（１がバイポーラトランジスタのトリ
ガリング？許容しないようｆｘＢｅの値に至ることを保
証する。さらに、電圧ＶＥ１お工び７Ｍ２はバイポーラ
トランジスタをトリガするように選ばれる（より１はｒ
　ｃ　）　Ｉ　ｃ　１である〕。

次に、本発明によるメモリセルのアレイＩＣおけるメモ
リ回路１１のアドレッシングの簡単化され元方法を示す
。

Ａ）非υω作状態 すべてのアドレッシング行ｒ、１．Ｌ２等ｖ＞りしたが
ってメモリセルの電極ｙｃｖｐ＝ｖｇａのような電圧が
印加され、一方すべてのドレインまたはアドレッシング
列ｃ１．ｃ２，０３等にｖｙ＝ＶＭ１のような電圧が印
加される。ＭＯ８ｈランジスタリスはバイポーラトラン
ジスタ全トリガできずかつ後者はゼロかまたは、記憶さ
れた状態（「０」まｔば「１」〕の関数として、第３図
にひいて点Ｉｃ２で定義される電流を有する。

Ｂ）ｒ１ｊ書込みサイクル メモリセル１１の電極ま几はアドレッシング行Ｌ１にＶ
Ｅ＝ＶＥ１の工うな電圧が印加されかつ前記セルのドレ
イン−ｆ７ｃｉｊアドレッシング列Ｃ１にＶＭ＝ＶＭ２
のような電圧が印力［］される。他の行Ｌ２等および列
Ｃ２、Ｃ！３等は非動作状態Ａのままである。これらの
染件により、当該セル１１は状態「１」に移り、−万能
のすべてはそれらの従前の状態を記憶し続ける（それに
電圧対ｖ８０゜ＶＭｌまた［ＶＥＯ，１７Ｍ２ま之ｕＶ
ＦＬ１ｅＶＭ１が印加される０とに関係なく）。矢いで
こｈらの電圧は非動作状悪人に持ち栄たされる。

Ｃ）ｒＯＪの書込みサイクル 行Ｌ１以外のすべてのアドレッシング行Ｌ２等にＶＥ＝
Ｖ［ｉｉｌのような電圧が印加されかつ列Ｃ１以外のす
べての列（２ＰＣ３等に電圧１７Ｍ１が印加され、そし
て行Ｌ１’Ｅたはアドレスされた電極にＶ［１ｉ＝ＶＥ
Ｏのような電圧がかつアドレスされた列ｃ’＋−ｔｆＣ
はアドレスされたドレインｉｃＶＭ：ＶＭＯのような′
電圧がｌ：ｌ］加さｈる。アドレスされ几セルはその状
態「１」を維持することができずかつそれゆえ状態ｒＯ
ｊに持ち米几される。

他のメモリセルはそれらの従前の状態全記憶する。とく
にこれらのセルはアドレスされたセル１１と同一の列Ｃ
ｌＩＣ関して電圧ｖｇ１（ｖｇｌ＞ｖＭＯ）によりダイ
オード２４を横切って第５図のノード・でに供給される
。ダイオード２６はこの場合に電圧ＶＥ１が点ＭＩＣ云
達５れるのを阻止する。

同じ方法において、ダイオード２４に゛紙圧ＶＭがｖｕ
）ｖＦ２であるすべての場合に点１にｖｃ伝達されない
こと全保証する。

この「０」会込みの動作の後、メモリセル１１の電圧Ｖ
ＭはＶＭｉになり力）つ次いですべての行がｖＥＯに移
行される。丁べてのメモリセルは次いで非劾作状態Ａに
なる。

Ｄ）読取りサイクル 実際には読取りサイクルは存在しない。し九がって、従
前の状態の決定を可能にするＭに接続された列Ｃ１への
追加電流の任意の通過によって考え得る状態の変化の同
時検知により一定の状態「１」または「０」の書込みが
行なわれ、そこで読み取らｆｉ友値が再び書込まれる。

考え得る状態の変化の検知は通常の方法において行なわ
れることができる。

本発明にｊるスタティックメモリセルに能動的な方法に
おいてＭＯＳトランジスタおよびＭＯ１３構造に固有な
バイポーラトランジスタを使用する。

本発明のスタティックメモリは４個に代えて単一（７）
ＭＯＳト、７ンジスタのみを使用して従来ノＭＯ８スタ
テイツクセルと同一方法で状態「１」または「０」の記
憶を許容する。それゆえ、前記メモリセルの全体寸法は
当該単一ＭＯＳトランジスタの全体寸法と同一である。

本発明にメモリセルにより非常に精密なメモリ作用を得
るためには、パラメータ８０を増大するために雇め込ま
れたシリコン酸化、喚層４を■する単結晶シリコン基板
２を便用するのが好ましいことが示される（第１図つ。

約１６００°Ｃｌ７）温度でアニーリングされるこの畦
込み層は基板２の′電気的特性かつしたがって層乙の電
気的特性、ならびにバイポーラトランジスタの利得Ｂｅ
の増加に至る酸化膜層の′電気的特性の改善を可能にす
る。さらに、ＮＰＮ’ｌ’ｔは多分ＰＮＰａ！を造およ
び急激なＮ−Ｐ接台の選択はパラメータＭｕの増加を町
ｎ目にする。非常に短刀）いＭＯＳ）ランリスタ（約１
μｍ）の使用はさらにパラメータＢｅを増加する。

簡単化された方法において以下にサイモツクス法によっ
て製造された本発明によるメモリセルに印加される種々
の電圧値が示される。このメモリセルは５・１０１５ヒ
素イオン／Ｃ！ｌのＮドーピング、１・１０１３ホウ素
イオン／ｄのＰドーピング、１１０００ｎの長さのチャ
ンネル、３００ｎｍの厚さの埋込み８１０２層、２００
ｎｌＯの厚さの単結晶シリコン層、２５ｎｍの厚さのゲ
ート酸化膜、４００ｎｍの摩すの多結晶シリコンゲート
お工び１１０００ｎの厚さのアルミニウムソース、ドレ
インおよびゲートｉ続を有している。

ａ）メモリセル単独 ＶＤＯ＝’５．５Ｖ、ＶＤ１＝３７．ＶＤ２＝４７ＶＢ
ｉ＝［Ｌ５Ｖ、ｌ７Ｇ１＝０ ソース基準電圧＝ＱＶ ＶＧ２＝４　ｖ ｂ）プレイ中のメモリセル ＶＤＯ＝３ｔ５Ｖ、ＶＥＯ＝ＯＶ、ＶＩ１３１＝４ＶＶ
Ｂｉ＝α５Ｖ、Ｉ／ＭＱ＝３Ｖ、７Ｍ１＝４７゜７Ｍ２
＝５７ 上記メモリセルのバイポーラトランジスタおよびＭＩＤ
）ランリスタのトリガリングはまた１μＷ／μ／ｍ２の
パワーを有するプロジェクタ型ランプＩＣよって供給さ
れる白色光によってトランジスタ（第１図）を照明する
ことにより得られることができる。

【図面の簡単な説明】

第１図は本発明によりスタティックメモリセルの双安定
フリツプフロツブヲ構成するＭＯＳトランジスリス略示
する長手方向断面図、 第２図は本発明によるメモリセルの動作の説明を可能に
する第１図のフリップフロップを示す概略回路グ、 第３図は本発明によるメモリセルのバイポーラ効果のバ
イポーラトランジスタの電流利得である日ｅとバイポー
ラトランジスタのコレクタを流れる電流ｉｃとの関係を
、Ｉｃの関数としてＢｅの変化を示すグラフ図、 第４図は本発明によるメモリセルからなるアレイによっ
て形成されるスタティックメモリの部分回路、 第５図にセルからなるアレイ中の前記セルのアドレッシ
ング回路を示す本発明による完成メモリセルの回路図で
ある。 図中、１は双安定フリップフロップ、４は電気絶縁材料
、６は半導体層、８はソース、１０はチャンネル、１２
はドレイン、１６はゲート電極、２０ＵＭＩＳトランジ
スタ、２２はバイポーラトランジスタ、２５．２５はア
ドレッシング回路（第１および第２電源〕、２４．２６
はアドレッシング回路（第１および第２ダイオード〕で
ある。 （外３名）ｌ、　１′ ヤー／−ゝ＼ くｔ こつ ５１べ μつ （り 一

Claims (7)

【特許請求の範囲】
1. （１）Ａ）双安定フリップフロップがＭＯＳトランジス
   タおよびＭＩＳトランジスタの構造による寄生バイポー
   ラトランジスタによつて実質上形成され、ＭＩＳトラン
   ジスタのソースおよびドレインがそれぞれ前記バイポー
   ラトランジスタのエミッタおよびコレクタを構成し、前
   記ソースとドレインとの間のＭＩＳトランジスタのチャ
   ンネル領域が前記バイポーラトランジスタ用ベースとし
   て役立ち、該ベースがメモリセルの外部から完全に絶縁
   され、ＭＩＳトランジスタのゲート電極が前記チャンネ
   ル領域から電気的に絶縁され、 Ｂ）フリップフロップ用のアドレッシング回路が設けら
   れ、該回路は基準電位に上昇されたソースに関連して、 （ａ）前記ゲート電極に前記ＭＩＳトランジスタにより
   前記バイポーラトランジスタをトリガするためにしきい
   値電圧ＶＢｉ以下の電圧ＶＧ１をかつ前記ドレインに状
   態「０」または「１」の１つを維持するために前記バイ
   ポーラトランジスタをトリガされた状態に維持するため
   にしきい値電圧ＶＤ０以上の電圧ＶＤ１を印加し、 （ｂ）前記ドレインに前記電圧ＶＤ１をかつ前記ゲート
   電極に、状態「１」を書き込むためにしきい値電圧ＶＢ
   ｉより高い電圧ＶＧ２またはＭＩＳおよびバイポーラト
   ランジスタをトリガするのに適当な小さなパルスをかつ
   次いで電圧ＶＧ１を印加し、 （ｃ）前記ゲート電極に前記、圧ＶＧ１をかつ前記ドレ
   インに、状態「０」を書き込むためにしきい値電圧ＶＤ
   ０より低い電圧ＶＤ２をかつ次いで電圧ＶＤ１を印加す
   ることを特徴とするスタティックメモリセル。
2. （２）前記ソースおよびドレインは第１伝導度型式の区
   域から形成され、前記チャンネルは第２導電度型式の区
   域から形成され、前記両区域は電気絶縁材料によつて支
   持された半導体層に画成されることを特徴とする請求項
   １に記載のスタティックメモリセル。
3. （３）前記半導体層は単結晶ケイ素からなることを特徴
   とする請求項２に記載のスタティックメモリセル。
4. （４）前記絶縁材は二酸化ケイ素からなることを特徴と
   する請求項２に記載のスタティックメモリセル。
5. （５）前記アドレッシング回路は前記ソースとゲート電
   極との間に接続された第１電源および前記ソースとドレ
   インとの間に接続された第２電源からなることを特徴と
   する請求項１に記載のスタティックメモリセル。
6. （６）そのゲート電極がチャンネル区域から電気的に絶
   縁されるＭＩＳトランジスタおよび該ＭＩＳトランジス
   タの構造による寄生バイポーラトランジスタによつて実
   質上形成される双安定フリップフロップからなり、前記
   ＭＩＳトランジスタのソースおよびドレインがそれぞれ
   前記バイポーラトランジスタのエミッタおよびコレクタ
   を構成し、前記ソースとドレインとの間に置かれるＭＩ
   Ｓトランジスタのチャンネル領域が前記バイポーラトラ
   ンジスタ用ベースとして役立ち、該ベースがメモリセル
   の外部から完全に電気的に絶縁されるスタティックメモ
   リセルへ２進情報を記憶するスタティックメモリセルへ
   の２進情報記憶方法において、該方法が基準電位に上昇
   されたソースに関連して、 （ａ）前記ゲート電極に前記ＭＩＳトランジスタにより
   前記バイポーラトランジスタをトリガするためにしきい
   値電圧ＶＢｉ以下の電圧ＶＧ１をかつ前記ドレインに、
   状態「０」または「１」の１つを維持するために、トリ
   ガされた前記バイポーラトランジスタを維持するために
   しきい値電圧ＶＤ０より高い電圧ＶＤ１を印加し、 （ｂ）前記ドレインに電圧ＶＤ１をかつ前記ゲート電極
   に、状態「１」の書込みを許容するように、電圧ＶＢｉ
   より高い電圧ＶＧ２またはＭＩＳおよびバイポーラトラ
   ンジスタをトリガするのに十分な小さなパルスをかつ次
   いで電圧ＶＧ１を印加し、（ｃ）前記ゲート電極に前記
   電圧ＶＧ１をかつ前記ドレインに状態「０」を書き込む
   ためにしきい値電圧ＶＤ０以下の電圧ＶＤ２をかつ次い
   で電圧ＶＤ１を印加することからなることを特徴とする
   スタティックメモリセルへの２進情報記憶方法。
7. （７）アドレッシング行（Ｌｉ）および列（Ｃｊ）に沿
   つて分布されるメモリセルのアレイからなるスタティッ
   クメモリセルにおいて、各メモリセルが、Ａ）双安定フ
   リップフロップがＭＯＳトランジスタおよびＭＩＳトラ
   ンジスタの構造による寄生バイポーラトランジスタによ
   つて実質上形成され、ＭＩＳトランジスタのソースおよ
   びドレインがそれぞれ前記バイポーラトランジスタのエ
   ミッタおよびコレクタを構成し、前記ソースとドレイン
   との間のＭＩＳトランジスタのチャンネル領域が前記バ
   イポーラトランジスタ用ベースとして役立と該ベースが
   メモリセルの外部から完全に絶縁され、ＭＩＳトランジ
   スタのゲート電極が前記チャンネル領域から電気的に絶
   縁され、 Ｂ）フリップフロップ用のアドレッシング回路が設けら
   れ、メモリセルのアドレッシングは基準電位に上昇され
   たＭＩＳトランジスタのソースに関連して、 （ａ）各アドレッシング行にＭＩＳトランジスタにより
   バイポーラトランジスタをトリガするためにしきい値電
   圧ＶＢｉ以下の電圧ＶＢ０をかつ各アドレッシング列に
   、記憶された状態「０」または「１」を維持するように
   、トリガされたバイポーラトランジスタを維持するため
   にしきい値電圧ＶＤ０より高い電圧ＶＭ１を印加し、 （ｂ）被アドレッシングメモリセルのアドレッシング列
   に電圧ＶＭ１より高い電圧ＶＭ２をかつ被アドレッシン
   グメモリセルのアドレッシング列に電圧ＶＭ２に対して
   電圧ＶＢ１より高くかつ電圧ＶＭ１に対して電圧ＶＢｉ
   より低い電圧ＶＥ１を、他のアドレッシング行に電圧Ｖ
   Ｅ０をかつ他のアドレッシング列にアドレッシングされ
   たメモリセルに「１」を書き込むために電圧ＶＭ１を印
   加し、（ｃ）他のすべてのアドレッシング行に電圧ＶＥ
   １をかつ他のすべてのアドレッシング列に電圧ＶＭ１を
   そして被アドレッシングセルのアドレッシング行に電圧
   ＶＥ０をかつそのアドレッシング列に電圧ＶＤ０より低
   い電圧ＶＭ０をかつ次いで電圧ＶＭ１をそして最後に、
   アドレッシングされたメモリセルに状態「０」を書き込
   むために、すべてのアドレッシング行に電圧ＶＥ０を印
   加することからなることを特徴とするスタティックメモ
   リ。 各フリップフロップのアドレッシング回路はワードのア
   ドレッシングのための対応ＭＩＳトランジスタのドレイ
   ンに接続された第１ダイオードおよび前記ＭＩＳトラン
   ジスタのゲートに接続されるアドレッシングビット用の
   第２ダイオードからなることを特徴とする請求項７に記
   載のスタティックメモリ。