JPH0212868A - スタテイックメモリセル、該セルへの2進情報記憶方法およびスタテイックメモリ - Google Patents
スタテイックメモリセル、該セルへの2進情報記憶方法およびスタテイックメモリInfo
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- JPH0212868A JPH0212868A JP1078707A JP7870789A JPH0212868A JP H0212868 A JPH0212868 A JP H0212868A JP 1078707 A JP1078707 A JP 1078707A JP 7870789 A JP7870789 A JP 7870789A JP H0212868 A JPH0212868 A JP H0212868A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11—INFORMATION STORAGE
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/005—Arrangements for writing information into, or reading information out from, a digital store with combined beam-and individual cell access
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明に2進情報を記憶するためのランダムアクセスメ
モリを製造する超小型電子技術の分野において使用され
ることができるMIB(金属絶縁物半導体)型のスタテ
ィックメモリ(このメモリセルはBRkMとして知られ
ているランダムアクセススタティックメモリセルである
〕に関するものである。
モリを製造する超小型電子技術の分野において使用され
ることができるMIB(金属絶縁物半導体)型のスタテ
ィックメモリ(このメモリセルはBRkMとして知られ
ているランダムアクセススタティックメモリセルである
〕に関するものである。
M2S(金属酸化膜半導体〕技術に分いて公知のスタテ
ィックメモリセルは、ウィリー・インターサイエンス、
第248〜252頁のムロガーサブローによるVLIシ
ステムeデザインにおいて発表されたRAMについての
全般的な論文に記載されるような、4個のMO8hラン
ジスタリスび2)1i5のMOSトランジスタおよび2
個の高い値の抵抗によって構成される双安定フリップフ
ロップを有している。
ィックメモリセルは、ウィリー・インターサイエンス、
第248〜252頁のムロガーサブローによるVLIシ
ステムeデザインにおいて発表されたRAMについての
全般的な論文に記載されるような、4個のMO8hラン
ジスタリスび2)1i5のMOSトランジスタおよび2
個の高い値の抵抗によって構成される双安定フリップフ
ロップを有している。
MOS)ランリスタスタティックメモリは干渉、と<I
C′r!L気的干渉が非常に少ない利点τ有している。
C′r!L気的干渉が非常に少ない利点τ有している。
メモリ回路の表面は製造コストにおける主要素であり、
したがってメモリセル全製造することにおける関心は最
大のコスト低減を引き起すためにメモリセルを出来るだ
け小さくすることである。
したがってメモリセル全製造することにおける関心は最
大のコスト低減を引き起すためにメモリセルを出来るだ
け小さくすることである。
さらに、最近見い出されているのは、80Iとして仰ら
れるシリコンオンインシュレータ技術において製造され
るMOS)ランリスタかつより一般的な用語ではMIS
トランジスタは寄生バイポーラトランジスタを有すると
いうことである。バイポーラトランジスタは公称供給電
圧(例えばSV〕用装置の動作を最適化するのに困難と
なる。
れるシリコンオンインシュレータ技術において製造され
るMOS)ランリスタかつより一般的な用語ではMIS
トランジスタは寄生バイポーラトランジスタを有すると
いうことである。バイポーラトランジスタは公称供給電
圧(例えばSV〕用装置の動作を最適化するのに困難と
なる。
この作用は、かかるトランジスタが電気的に浮遊するチ
ャンネルの領域により通常製造されるために、SOI
MOSトランジスタの場合にはとくに重要である。し
かしながら、バイポーラ作用はチャンネルの領域におけ
る小数のキャリヤかつすなわちNMO8(Nチャンネル
MO3)の正孔、PMOS (PチャンネルMOS)の
電子の蓄積により、それらはソース−チャンネル接合を
進んで極性化する作用を有している。この少数キャリヤ
は一般にNMOB中に多数発生される。
ャンネルの領域により通常製造されるために、SOI
MOSトランジスタの場合にはとくに重要である。し
かしながら、バイポーラ作用はチャンネルの領域におけ
る小数のキャリヤかつすなわちNMO8(Nチャンネル
MO3)の正孔、PMOS (PチャンネルMOS)の
電子の蓄積により、それらはソース−チャンネル接合を
進んで極性化する作用を有している。この少数キャリヤ
は一般にNMOB中に多数発生される。
さらに、80I材料になされた進歩の結果として、我々
4現在高品質の基板を有している。これは高性能特性を
有するMO8回路の製造を可能にするが、これは、キャ
リヤが非常に長い寿命を有するため、「寄生」バイポー
ラ作用に相関的に好都合である。トランジスタの寸法が
減少するのでこの寄生作用は著しく増大する。
4現在高品質の基板を有している。これは高性能特性を
有するMO8回路の製造を可能にするが、これは、キャ
リヤが非常に長い寿命を有するため、「寄生」バイポー
ラ作用に相関的に好都合である。トランジスタの寸法が
減少するのでこの寄生作用は著しく増大する。
したしながら、最近、MOS)ランリスタの誘導電流を
増大するためにこのバイポーラを生トランジスタ’t
12用することが考えられている。この使用は、198
7年4月の電子デバイスについでの工gBE会報第Ee
D−34巻第4号、第845〜849頁に「So工電電
圧制財)バイポーラMOSデバイス」と題してジエー・
ピー〇コリンジにより記載されている。
増大するためにこのバイポーラを生トランジスタ’t
12用することが考えられている。この使用は、198
7年4月の電子デバイスについでの工gBE会報第Ee
D−34巻第4号、第845〜849頁に「So工電電
圧制財)バイポーラMOSデバイス」と題してジエー・
ピー〇コリンジにより記載されている。
MOSトランジスタおよびその関連の寄生バイポーラト
ランジスタのこの組み台さf″LfcLfc便用に、2
つのトランジスタを結合する外部接続がある。したがっ
て、MOS)ランリスタのチャンネル領域により構成さ
れるバイポーラトランジスタのペースはMOSトランジ
スタのゲートIFJL嵐に′電気的に接続される。さら
に、MOS)ランリスタおよび畜生バイポーラトランジ
スタの組み合された使用にシリコンインインシュレータ
技術力つとくにシリコンオンケイ素酸化物において先行
文献に記載されている。しかしながら、この型の使用は
外部接続にLる顕著な電流消費を導く。
ランジスタのこの組み台さf″LfcLfc便用に、2
つのトランジスタを結合する外部接続がある。したがっ
て、MOS)ランリスタのチャンネル領域により構成さ
れるバイポーラトランジスタのペースはMOSトランジ
スタのゲートIFJL嵐に′電気的に接続される。さら
に、MOS)ランリスタおよび畜生バイポーラトランジ
スタの組み合された使用にシリコンインインシュレータ
技術力つとくにシリコンオンケイ素酸化物において先行
文献に記載されている。しかしながら、この型の使用は
外部接続にLる顕著な電流消費を導く。
上述したRAMに関する全般的な論文においても、また
、バイポーラトランジスタRAMが記載されている。バ
イポーラトランジスタを有するスタティックメモIJ
l−1、高速回路におけるそれらの便用を可能にするよ
り高速のスイッチング状態を有するMOS)う/ジスタ
全有するメモリに比して利点を有する。
、バイポーラトランジスタRAMが記載されている。バ
イポーラトランジスタを有するスタティックメモIJ
l−1、高速回路におけるそれらの便用を可能にするよ
り高速のスイッチング状態を有するMOS)う/ジスタ
全有するメモリに比して利点を有する。
また、本発明は従来技術の欠点をこうむらないMIS型
スメスタテイックメモリセルする。とくに、メモリセル
は非常に減じられた全体寸法を有する。メモリセルは2
進情報の任意記憶のためにGMOBトランジスタかつよ
り一般的な用語において各MISトランジスタと関連づ
けられる寄生バイポーラトランジスタを使用する。しか
しながら、これまでは、2進情報の記憶のためにMO8
トランジスタと関連づけられる寄生バイポーラトランジ
スタの使用については誰れも考えずまたは記憶もしてい
なかった。
スメスタテイックメモリセルする。とくに、メモリセル
は非常に減じられた全体寸法を有する。メモリセルは2
進情報の任意記憶のためにGMOBトランジスタかつよ
り一般的な用語において各MISトランジスタと関連づ
けられる寄生バイポーラトランジスタを使用する。しか
しながら、これまでは、2進情報の記憶のためにMO8
トランジスタと関連づけられる寄生バイポーラトランジ
スタの使用については誰れも考えずまたは記憶もしてい
なかった。
より詳細には、本発明は、
A)双安定フリップフロップがMOSトランジスタお工
びMID)ランリスタの輝造による寄生バ、イポーラト
ランジスタによって実質上形成され、MISトランジス
タのソースおよびドレインがそれぞれバイポーラトラン
ジスタのエミッタおよびコレクタt−構成し、ソースと
ドレインとの間のMISトランジスタのチャンネル領域
がバイポーラトランジスタ用ベースとして役立ち、該ベ
ースがメモリセルの外部から完全に絶縁され、MISト
ランジスタのゲートtiがチャンネル領域から電気的に
絶縁され、 B)フリップフロップ用のアドレッシング回路が設けら
れ、該回路は基準電位に上昇されたソースに関連して、 (、)ゲートvLgiにMISトランジスタによりバイ
ポーラトランジスタをトリガするためにしきい値電圧V
Bi以下の電圧VG1iかつドレインに状態「0」また
は「1」の1つを維持するためにバイポーラトランジス
タをトリガされた状態に維持するためにしきい値電圧V
D0以上の電圧VDIを印加し、 (b)ドレインに電圧VD1をかつゲートに状態「1」
を書き込むためにしきい値電圧VBiより高い′」圧V
G2またはMISおよびバイポーラトランジスタをトリ
ガするのに適当な小さなパルスをかつ次いで′電圧VG
1’i印加し、 (C)ゲート電極に電圧17G1をかつドレインに、状
態「0」金!き込むtめにしきい値電圧VDQより低い
電圧VDZをかつ次いで電圧VD1を印加するLうに構
成したスタティックメモリセルに関する。
びMID)ランリスタの輝造による寄生バ、イポーラト
ランジスタによって実質上形成され、MISトランジス
タのソースおよびドレインがそれぞれバイポーラトラン
ジスタのエミッタおよびコレクタt−構成し、ソースと
ドレインとの間のMISトランジスタのチャンネル領域
がバイポーラトランジスタ用ベースとして役立ち、該ベ
ースがメモリセルの外部から完全に絶縁され、MISト
ランジスタのゲートtiがチャンネル領域から電気的に
絶縁され、 B)フリップフロップ用のアドレッシング回路が設けら
れ、該回路は基準電位に上昇されたソースに関連して、 (、)ゲートvLgiにMISトランジスタによりバイ
ポーラトランジスタをトリガするためにしきい値電圧V
Bi以下の電圧VG1iかつドレインに状態「0」また
は「1」の1つを維持するためにバイポーラトランジス
タをトリガされた状態に維持するためにしきい値電圧V
D0以上の電圧VDIを印加し、 (b)ドレインに電圧VD1をかつゲートに状態「1」
を書き込むためにしきい値電圧VBiより高い′」圧V
G2またはMISおよびバイポーラトランジスタをトリ
ガするのに適当な小さなパルスをかつ次いで′電圧VG
1’i印加し、 (C)ゲート電極に電圧17G1をかつドレインに、状
態「0」金!き込むtめにしきい値電圧VDQより低い
電圧VDZをかつ次いで電圧VD1を印加するLうに構
成したスタティックメモリセルに関する。
表現「セルの外部から完全に電気的に絶縁されたベース
」は「セルの外部から近づくことのできないベース」全
意味する。
」は「セルの外部から近づくことのできないベース」全
意味する。
このメモリセルは1つのMISトランジスタを有するの
みであるので、その全体寸法は前記トランジスタの寸法
と同一である。
みであるので、その全体寸法は前記トランジスタの寸法
と同一である。
本発明が意外にも証明し友ことは、関連の寄生バイポー
ラトランジスタの固有の存在により、MOSトランジス
タの電流の不存在(状D[OJ)または電流の存在「状
態「1」]の形で2進情報を記憶することができるとい
うことである。さらに、この情報は新友な記憶シーケン
スが適用されるまで存在しかつ安定でありかつ前記メモ
リセルへの給電が維持される。
ラトランジスタの固有の存在により、MOSトランジス
タの電流の不存在(状D[OJ)または電流の存在「状
態「1」]の形で2進情報を記憶することができるとい
うことである。さらに、この情報は新友な記憶シーケン
スが適用されるまで存在しかつ安定でありかつ前記メモ
リセルへの給電が維持される。
本発明によれば、ソースおよびドレインは第1伝導度型
式Nま几はPの区域によってかつチャンネルは第2伝導
度型式NまfcにPに工って形成される。とくに、ソー
スおよびドレインはN型からかつチャンネルはP型から
なる。加えて、前記区域を形成するのに使用される材料
に王としてP型ドーピング〔アクセプタ〕を有する区域
および王としてN型ドーピング(ドナー)を有する区域
の構成を許容する半導体材料でなければならない。
式Nま几はPの区域によってかつチャンネルは第2伝導
度型式NまfcにPに工って形成される。とくに、ソー
スおよびドレインはN型からかつチャンネルはP型から
なる。加えて、前記区域を形成するのに使用される材料
に王としてP型ドーピング〔アクセプタ〕を有する区域
および王としてN型ドーピング(ドナー)を有する区域
の構成を許容する半導体材料でなければならない。
本発明によるメモリセルが正確に作用するために、Nお
よび2区域が画成される半導体材料の品質が考え得る最
大のキャリヤ拡散長さ(すなわちチャンネルの長さより
長い)全保証することが必要である。ま九、制限され友
長さの、すなわち約11000n以下または1000n
mの長さのトランジスタラ使用する必要がある。
よび2区域が画成される半導体材料の品質が考え得る最
大のキャリヤ拡散長さ(すなわちチャンネルの長さより
長い)全保証することが必要である。ま九、制限され友
長さの、すなわち約11000n以下または1000n
mの長さのトランジスタラ使用する必要がある。
さらに、メモリセルが基板から絶縁されるのが望ましい
。さらに!fc%NおよびP型区域はそれ自体基板上1
’c置かれる゛眠気絶縁材料によって支持される半導体
層内で好都合に画成される。半導体1傷はGaAs、I
n8b、InP 等のごとき、1ll−V族単結晶ま
たは多結晶シリコンの形にすることができる。
。さらに!fc%NおよびP型区域はそれ自体基板上1
’c置かれる゛眠気絶縁材料によって支持される半導体
層内で好都合に画成される。半導体1傷はGaAs、I
n8b、InP 等のごとき、1ll−V族単結晶ま
たは多結晶シリコンの形にすることができる。
二酸化ケイ素(StO2)からなるwIに工って支持さ
れる単結晶シリコン半導体の使用が好適である。
れる単結晶シリコン半導体の使用が好適である。
これらの材料は容易で良好に制御される実施のおよび上
記条件を満足することの利点を有する。
記条件を満足することの利点を有する。
メモリセル全アドレッシングするための手段およびとく
にメモリセルを形成するためのMISトランジスタは適
宜な電圧″ltMIS)う/リスタのゲート電極、ソー
スおよびドレインに供給する電源に減じられることがで
きる。
にメモリセルを形成するためのMISトランジスタは適
宜な電圧″ltMIS)う/リスタのゲート電極、ソー
スおよびドレインに供給する電源に減じられることがで
きる。
本発明はまた、前記で定義された現のスタティックメモ
リセルに2進情報を記憶するための方法に関する。
リセルに2進情報を記憶するための方法に関する。
この方法ll:X、基皐電位基土電位れ之ソースに関連
して、 (a) ケート電極にMISトランリスタic、c9バ
イポーラトランジスタをトリガするためにしきい値電圧
VBi以下の電圧VG1に7)”つドレインに、状態「
0」ま几は「1」の1つを維持するためにトリガされた
バイポーラトランジスタを維持するためにしきい値電圧
VDQより誦い電圧VD1全印加し、 (b)ドレインに電圧VDIをかつゲート′亀愼に、状
態「1」の書込みを許容するように、電圧VB1より高
い電圧VG2またはMISおよびバイポーラトランジス
タをトリガするのに十分な小さなパルスをかつ次いで電
圧VG1y2印加し、(C)ゲート′電極に電圧VG1
’iiかつドレインに状態「0」を書き込むtめにしき
い値電圧VD0以下の電圧VDZをかつ次いで′電圧V
DIを印加することからなる。
して、 (a) ケート電極にMISトランリスタic、c9バ
イポーラトランジスタをトリガするためにしきい値電圧
VBi以下の電圧VG1に7)”つドレインに、状態「
0」ま几は「1」の1つを維持するためにトリガされた
バイポーラトランジスタを維持するためにしきい値電圧
VDQより誦い電圧VD1全印加し、 (b)ドレインに電圧VDIをかつゲート′亀愼に、状
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い電圧VG2またはMISおよびバイポーラトランジス
タをトリガするのに十分な小さなパルスをかつ次いで電
圧VG1y2印加し、(C)ゲート′電極に電圧VG1
’iiかつドレインに状態「0」を書き込むtめにしき
い値電圧VD0以下の電圧VDZをかつ次いで′電圧V
DIを印加することからなる。
本発明はま之、アドレッシング行および列に接続される
前記で定義されたようなメモリセルのアレイからなるス
タティックメモリに関し、該メモリのアドレッシングは
、基準電位に上昇されたソースに関連して、 (a)各アドレッシング行にMISトランジスタにより
バイポーラトランジスタをトリガするためにしきい値電
圧791以下の電圧VEQiかつ各アドレッシング列に
、記憶され定状態「0」または「1」を維持するように
、トリガされたバイポーラトランジスタを維持する定め
にしきい値電圧VDOより高い電圧VM1を印加し、 tb) 被アドレッシングメモリセルのアドレッシング
列に電圧VMIより高い電圧7M2全〃為り被アドレッ
シングメモリセルのアドレッシング列に電圧VM2に対
して電圧VI31より高くかつ電圧VM1に対して電圧
VBiより低い電圧VR1’i、他のアドレッシング行
に電圧vwO’jr:かつ他のアドレッシング列にアド
レッシングされたメモリセルに「1」金書き込むtめに
電圧VM1i印加し、(C)他のすべてのアドレッシン
グ行に′峨圧v81をかつ他のすべてのアドレッシング
列に電圧VM1をそして被アドレッシングセルのアドレ
ッシンy 行17CX圧V FL Q f @hつその
アドレッシング列に電圧VDQより低い電圧vMOをか
つ次いで電圧VM1をそして最後に、アドレッシングさ
れたメモリセルに状態「0」全書き込むために、すべて
のアドレッシング行に電圧VIEQ’i印加することか
らなる。メモリの各セルのアドレッシング回路は、好都
合には、一方で対応するアドレッシング列にかつ他方で
セルのドレインに接続さり、る第1ダイオードおよび一
方で対応するアドレッシング列およびセルのゲート電極
にかつ他方でそのドレインに接続される第2ダイオード
を有する。
前記で定義されたようなメモリセルのアレイからなるス
タティックメモリに関し、該メモリのアドレッシングは
、基準電位に上昇されたソースに関連して、 (a)各アドレッシング行にMISトランジスタにより
バイポーラトランジスタをトリガするためにしきい値電
圧791以下の電圧VEQiかつ各アドレッシング列に
、記憶され定状態「0」または「1」を維持するように
、トリガされたバイポーラトランジスタを維持する定め
にしきい値電圧VDOより高い電圧VM1を印加し、 tb) 被アドレッシングメモリセルのアドレッシング
列に電圧VMIより高い電圧7M2全〃為り被アドレッ
シングメモリセルのアドレッシング列に電圧VM2に対
して電圧VI31より高くかつ電圧VM1に対して電圧
VBiより低い電圧VR1’i、他のアドレッシング行
に電圧vwO’jr:かつ他のアドレッシング列にアド
レッシングされたメモリセルに「1」金書き込むtめに
電圧VM1i印加し、(C)他のすべてのアドレッシン
グ行に′峨圧v81をかつ他のすべてのアドレッシング
列に電圧VM1をそして被アドレッシングセルのアドレ
ッシンy 行17CX圧V FL Q f @hつその
アドレッシング列に電圧VDQより低い電圧vMOをか
つ次いで電圧VM1をそして最後に、アドレッシングさ
れたメモリセルに状態「0」全書き込むために、すべて
のアドレッシング行に電圧VIEQ’i印加することか
らなる。メモリの各セルのアドレッシング回路は、好都
合には、一方で対応するアドレッシング列にかつ他方で
セルのドレインに接続さり、る第1ダイオードおよび一
方で対応するアドレッシング列およびセルのゲート電極
にかつ他方でそのドレインに接続される第2ダイオード
を有する。
示されfc電圧はすべて絶対値を示す。N型トランジス
タの場合において、電圧は正でかつダイオードはアドレ
ッシング行お工び列の伝導方向においてトランジスタに
接続される。P型トランジスタの場合において、電圧は
負でかつダイオードは逆方向に接続される。
タの場合において、電圧は正でかつダイオードはアドレ
ッシング行お工び列の伝導方向においてトランジスタに
接続される。P型トランジスタの場合において、電圧は
負でかつダイオードは逆方向に接続される。
以下に、本発明を非限定的な実施例および図面に関連し
てより詳細に説明する。
てより詳細に説明する。
以下の説明はシリコンオンインシュレータ技術における
利点金心に留めながら、この技術において製造されるM
OSスタティックメモリセルに関する。し刀)しながら
、前述されたように、本発明が非常に全般的な用途を有
することは明白である。
利点金心に留めながら、この技術において製造されるM
OSスタティックメモリセルに関する。し刀)しながら
、前述されたように、本発明が非常に全般的な用途を有
することは明白である。
サラニ、MOSトランジスタのソースおよびドレインは
、P型ドレインおよびソースおよびN型チャンネル全便
用することができるけれども、N型からなりかつそのチ
ャンネルはP型からなる。この場合1c使用される電圧
および′α流の符号全変えることのみを必要とする。
、P型ドレインおよびソースおよびN型チャンネル全便
用することができるけれども、N型からなりかつそのチ
ャンネルはP型からなる。この場合1c使用される電圧
および′α流の符号全変えることのみを必要とする。
第1図を参照して、本発明によるメモリセルかつとくに
その双安定フリップフロラ11は単結晶シリコン半導体
基板2上に形成さり、該基板2はその上面3上に単結晶
シリコン半導体層6が上方にあるシリコン酸化2層4全
有している。
その双安定フリップフロラ11は単結晶シリコン半導体
基板2上に形成さり、該基板2はその上面3上に単結晶
シリコン半導体層6が上方にあるシリコン酸化2層4全
有している。
絶縁層4および半導体層6はそれぞれ300および20
0nmの厚さ全盲している。それらはとくに、1983
年209/2)0、ニュークリヤ・インスツルメンツー
アンド・メソーズの第157〜164頁にかつ「扁投与
−lの酸素の打込みによるシリコン中の埋込み絶縁層の
形成」と題され比ピー◆エルeエフeヘメント等による
論文に記載されたサイモツクス法によって得られる。
0nmの厚さ全盲している。それらはとくに、1983
年209/2)0、ニュークリヤ・インスツルメンツー
アンド・メソーズの第157〜164頁にかつ「扁投与
−lの酸素の打込みによるシリコン中の埋込み絶縁層の
形成」と題され比ピー◆エルeエフeヘメント等による
論文に記載されたサイモツクス法によって得られる。
この技術は基板中に高投与量酸素イオン全灯ち込みかつ
次いで埋込み絶縁1彊を得るために高温で打ち込まれた
基板をアニーリングすることからなる。埋込み絶縁層全
得るためのこの方法は本発明によるセルの動作に必要な
高Bem値(最大Be値、Beはバイポーラ作用の利得
の%性を示す、第3図参照〕の獲得金可能にする。
次いで埋込み絶縁1彊を得るために高温で打ち込まれた
基板をアニーリングすることからなる。埋込み絶縁層全
得るためのこの方法は本発明によるセルの動作に必要な
高Bem値(最大Be値、Beはバイポーラ作用の利得
の%性を示す、第3図参照〕の獲得金可能にする。
それぞれN、Pお工びNでドーピングされ、したがって
2つのN−P接合8−10および10−12を画成する
6つの半導体区域8,10.12は半導体層6内の公知
の方法でのイオン打ち込み(注入)によって形成される
。区域8お工び12は約5・1015のヒ素イオ//−
をかつ区域10は約5−1013のホウ素イオ;i/c
a**んでいる。
2つのN−P接合8−10および10−12を画成する
6つの半導体区域8,10.12は半導体層6内の公知
の方法でのイオン打ち込み(注入)によって形成される
。区域8お工び12は約5・1015のヒ素イオ//−
をかつ区域10は約5−1013のホウ素イオ;i/c
a**んでいる。
メモリセルフリップフロップはまた2 5nmの厚さの
810絶縁材料14全有し、該材料14はP型領域10
全完全に被覆しかつこの領域10を例えば5〜10チの
リンでドーピングされかつ400nmの厚さを有する多
結晶シリコンゲート電極16炉ら電気的に絶縁または隔
離する。
810絶縁材料14全有し、該材料14はP型領域10
全完全に被覆しかつこの領域10を例えば5〜10チの
リンでドーピングされかつ400nmの厚さを有する多
結晶シリコンゲート電極16炉ら電気的に絶縁または隔
離する。
X極16お工びN型外部半導体区域8および12はとく
にアルミニウムによって作られた3つの接続G、Sお工
びDによってセルの外部に接続される。適宜にエツチン
グされ几絶縁N118はこれら6つの接続B、Gお工び
Dの電気的絶縁を確実にする。118はとくに400n
mの厚さの8io2層である。接続S、Gお工びDはと
くに適宜にエツチングされた1 000nmの厚さのア
ルミニウム層において製造される。
にアルミニウムによって作られた3つの接続G、Sお工
びDによってセルの外部に接続される。適宜にエツチン
グされ几絶縁N118はこれら6つの接続B、Gお工び
Dの電気的絶縁を確実にする。118はとくに400n
mの厚さの8io2層である。接続S、Gお工びDはと
くに適宜にエツチングされた1 000nmの厚さのア
ルミニウム層において製造される。
本発明によれば、中央のP型区域10は本発明によるメ
モリセルの外部に接続されずかつ同様にそれたら810
2)1によって絶縁される。
モリセルの外部に接続されずかつ同様にそれたら810
2)1によって絶縁される。
本発明によるメモリセルは、容積において電極16お工
び接合バイポーラトランジスタの下に、表記上のMOS
トランジスタの物理的効果を積み重ね、前記2つの効果
はメモリセルの操作に必要である。
び接合バイポーラトランジスタの下に、表記上のMOS
トランジスタの物理的効果を積み重ね、前記2つの効果
はメモリセルの操作に必要である。
本発明に工れば、N型区域8おLび12はそれぞれMO
・Sトランジスタのソースおよびドレインを刀)つP型
区域10はそのチャンネル全構成する。
・Sトランジスタのソースおよびドレインを刀)つP型
区域10はそのチャンネル全構成する。
さらに、区域8,10お工び12はそれぞれバイポーラ
トランジスタのエミッタ、ベースお工びコレクタ全構成
する。
トランジスタのエミッタ、ベースお工びコレクタ全構成
する。
第2図は第1図のメモリセルの双安定フリップ70ツブ
1の等価回路図である。トランジスタは記号で示され、
MOSトランジスタは符号20をカッバイポーラトラン
ジスタは符号22を有する。
1の等価回路図である。トランジスタは記号で示され、
MOSトランジスタは符号20をカッバイポーラトラン
ジスタは符号22を有する。
点8でのメモリセルの電位は基準として取られその結果
一方で点G、D、Bと他方で8との間の゛電圧はそれぞ
れVG、’/Dお工びVOで示される。
一方で点G、D、Bと他方で8との間の゛電圧はそれぞ
れVG、’/Dお工びVOで示される。
これらの電圧は2つの電源23お工ひ25によって印加
され、電源23はソースとゲート電極の間にかつ電源2
5はソースとドレインとの間に接続される。分岐m、c
、eお工びbに流れる電流はそれぞれIm、Ic、Ie
お工びIbで示され、1mはドレインからソースへ流れ
る電流t、Icはコレクタに入る電流全、工eはエミッ
タ?出る電流をかつII)はベースに入る電流を示で。
され、電源23はソースとゲート電極の間にかつ電源2
5はソースとドレインとの間に接続される。分岐m、c
、eお工びbに流れる電流はそれぞれIm、Ic、Ie
お工びIbで示され、1mはドレインからソースへ流れ
る電流t、Icはコレクタに入る電流全、工eはエミッ
タ?出る電流をかつII)はベースに入る電流を示で。
以下に、MOSトランジスタの絶縁動作、次いでバイポ
ーラトランジスタの絶縁動作および最後に情報「1」箇
たは「0」の記憶のためのMo8およびバイポーラトラ
ンジスタの組み合された動作について示す。
ーラトランジスタの絶縁動作および最後に情報「1」箇
たは「0」の記憶のためのMo8およびバイポーラトラ
ンジスタの組み合された動作について示す。
1、MoSトランジスタの絶縁動作
VOが正でかつVDlで固定されるので、電圧iJ:
V G = V G ’I’であり、その結果VG<V
GTに関してMo8トランジスタ20は1mゼロまたは
無視可能で遮断されかつVG>VGTIIC関してMO
SトランジスタはI m ) Dで導通している。VG
TはMOSトランジスタをトリガするためにしきい値電
圧に対応する。
V G = V G ’I’であり、その結果VG<V
GTに関してMo8トランジスタ20は1mゼロまたは
無視可能で遮断されかつVG>VGTIIC関してMO
SトランジスタはI m ) Dで導通している。VG
TはMOSトランジスタをトリガするためにしきい値電
圧に対応する。
Imがゼロでないとき、電流工mの通過は主としてN−
P接合(ドレイン側)10〜12において、増倍現象の
結果として℃子十正孔の電気キャリヤからなる対の情報
に至る。作られるキャリヤの数はImお工びVOの増大
する関数である。作られた正孔は第2図において対応す
る非ゼロ値より1を11)に帰するのと等価であるP型
中央区域10會充電する。
P接合(ドレイン側)10〜12において、増倍現象の
結果として℃子十正孔の電気キャリヤからなる対の情報
に至る。作られるキャリヤの数はImお工びVOの増大
する関数である。作られた正孔は第2図において対応す
る非ゼロ値より1を11)に帰するのと等価であるP型
中央区域10會充電する。
Mo8およびバイポーラトランジスタの組み合された製
作において前記電流Ifi1はバイポーラトランジスタ
の動作全開始するのに役立つ。
作において前記電流Ifi1はバイポーラトランジスタ
の動作全開始するのに役立つ。
■、バイポーラトランジスタの絶縁動作VDが正で刀1
つ一定であるので、VD>VDMに関して、前記バイポ
ーラトランジスタ22が場合N−P(ドレインI!tl
) 10〜12におけるアバランシェ現象の結果とし
て非常に導電性であるような′電圧VDMが存する。こ
の「空気中でのペース破壊」現象は接続Bがメモリセル
の外部に接続されないためこの工うに呼ばれる。VD(
VDMに関して、電子十正孔対の削出に至るyH@N−
p10〜12において低い増倍現象がある。
つ一定であるので、VD>VDMに関して、前記バイポ
ーラトランジスタ22が場合N−P(ドレインI!tl
) 10〜12におけるアバランシェ現象の結果とし
て非常に導電性であるような′電圧VDMが存する。こ
の「空気中でのペース破壊」現象は接続Bがメモリセル
の外部に接続されないためこの工うに呼ばれる。VD(
VDMに関して、電子十正孔対の削出に至るyH@N−
p10〜12において低い増倍現象がある。
この現象にMo3)ランリスタ20の動作のため記載さ
れた増倍現象に一致する。またそれはVDお工び工C双
方の増大する関数である。正孔電流Ibはこの場合にI
b2に等しい。正孔電流は比より 2/I cvc対応
する値Muによって特徴づけられ刀1つ説明全明瞭にす
るために、単lCVDに依存するものと仮定され、Mu
はVOの増大する関数である。
れた増倍現象に一致する。またそれはVDお工び工C双
方の増大する関数である。正孔電流Ibはこの場合にI
b2に等しい。正孔電流は比より 2/I cvc対応
する値Muによって特徴づけられ刀1つ説明全明瞭にす
るために、単lCVDに依存するものと仮定され、Mu
はVOの増大する関数である。
さらに、一定の値のICに関して、Beと呼ばれるメモ
リセルのバイポーラ効果t−特徴付ける値である。88
はMo8およびバイポーラトランジスタの組み合された
動作の場合においてIel=Ib1+より2で比I c
/ I、bとして定義される。
リセルのバイポーラ効果t−特徴付ける値である。88
はMo8およびバイポーラトランジスタの組み合された
動作の場合においてIel=Ib1+より2で比I c
/ I、bとして定義される。
Icの関数としての80の変化が@5図に示される。実
際に1−1c第3因の曲線はLog(Ic)の関数とし
てLogBeを示す。関数80はICが増大するとき最
大値を有する関数である。最大値の座標は[3emおよ
び工amである。第3図にはまt最大値の両側でIc1
および工C2で示されるXcの2つの値がプロットされ
ている。
際に1−1c第3因の曲線はLog(Ic)の関数とし
てLogBeを示す。関数80はICが増大するとき最
大値を有する関数である。最大値の座標は[3emおよ
び工amである。第3図にはまt最大値の両側でIc1
および工C2で示されるXcの2つの値がプロットされ
ている。
より=Ib2に関して、先行の関係I c = B e
eよりおLびI c * M u = r b 2は2
つの解答、すなわち積MuXBeが1力為まtはI c
= I b =0全導く。最初の場合はバイポーラト
ランジスタ22の電流の自己維持に対応する。丁なわち
トランジスタはトリガされたままである。一定値Muに
関しては、3つの場合が生じる。
eよりおLびI c * M u = r b 2は2
つの解答、すなわち積MuXBeが1力為まtはI c
= I b =0全導く。最初の場合はバイポーラト
ランジスタ22の電流の自己維持に対応する。丁なわち
トランジスタはトリガされたままである。一定値Muに
関しては、3つの場合が生じる。
a)Bemが低く過ぎかつM u X B e m (
jで、自己維持が出来ず、バイポーラトランジスタの単
に可能な動作点がI C=I t)=Oである。
jで、自己維持が出来ず、バイポーラトランジスタの単
に可能な動作点がI C=I t)=Oである。
b)Bemが正確に1 / M uでかつIcnoであ
る自己維持を保証するIcの1つのみの可能な値がある
。
る自己維持を保証するIcの1つのみの可能な値がある
。
c)Beのが17 M uを越えかつrcの2つの可能
な値、すなわち工C1およびIcZがらり、これらは弐
B e X M u = 1を満足させ、これら2つの
メの低い方Ic1は不安定な平衡に至りかつその妨害は
補強されたつ点I (=より=Qに回ってかまたは安定
平衡である第2の値1cに向って不安定になる。
な値、すなわち工C1およびIcZがらり、これらは弐
B e X M u = 1を満足させ、これら2つの
メの低い方Ic1は不安定な平衡に至りかつその妨害は
補強されたつ点I (=より=Qに回ってかまたは安定
平衡である第2の値1cに向って不安定になる。
1[、MOIllおLびバイポーラトランジスタの組み
合された動作 この動作は非動作状態、「1」の書込みサイクル、「1
」または「0」の記憶「または維持状態」および「0」
の警込み状態を伴なう。
合された動作 この動作は非動作状態、「1」の書込みサイクル、「1
」または「0」の記憶「または維持状態」および「0」
の警込み状態を伴なう。
明細薔の残部にズSいて、VDQは、M u = 1/
Bemに対応する、ソースとドレインとの間の電圧を示
すのV′Cv!用される。さらに、V[)QはVOMよ
り低い。VDQはバイポーラ効果をトリガして維持する
ためのしきい値に対応する。さらに、VBiは一定の電
圧VOについてMOSトランジスタによって発生され′
fi:、電流よりlによりバイポーラトランジスタをト
リガする電圧Vσである。
Bemに対応する、ソースとドレインとの間の電圧を示
すのV′Cv!用される。さらに、V[)QはVOMよ
り低い。VDQはバイポーラ効果をトリガして維持する
ためのしきい値に対応する。さらに、VBiは一定の電
圧VOについてMOSトランジスタによって発生され′
fi:、電流よりlによりバイポーラトランジスタをト
リガする電圧Vσである。
このしきい値電圧’i’Blf、、ドレイ/に印加され
た電圧VDの減少する関数である。
た電圧VDの減少する関数である。
1)非動作状態
4%16にVG=VG1(VG1ijvBi以下である
)のような電位が印加されかつドレイン12)cVD=
VD 1 (VD lj:VDMより低くかつVD0よ
り高い)のような電位が印加され、その結果Muな1
/ B e m工9高い(第3図参照〕。電流Imはそ
の場合にゼロでありかつバイポーラトランジスタは点I
C= より=0において遮断される。この非動作状態は
まt「0」全記憶する状態である。
)のような電位が印加されかつドレイン12)cVD=
VD 1 (VD lj:VDMより低くかつVD0よ
り高い)のような電位が印加され、その結果Muな1
/ B e m工9高い(第3図参照〕。電流Imはそ
の場合にゼロでありかつバイポーラトランジスタは点I
C= より=0において遮断される。この非動作状態は
まt「0」全記憶する状態である。
2)rIJ書込みサイクル
電圧1/D1はソースとドレインとの間に維持されかつ
ゲートにVGが′電流1+10お工び増倍電流より1の
通過に対応するVG1より高い値VG2)C進む工うな
′電圧が一時的に印加される。電流1を)1は開始する
かまたはバイポーラトランジスタに切り換りそしてII
)1が十分に篩いたでたけVG2)VBiならば、Ic
は積13eXMuが1である値rc1(第3図参照)V
D達する。この点は不安定であ1りかつバイポーラトラ
ンジスタは次いでIC= x c 2、安定自己維持点
で安定化する。状態「1」は次いで記憶される。不安定
点Icまたら安定点IC2への通過はバイポーラトラン
ジスタのトリガに対応する。VBi以下のVGに再び降
下する。
ゲートにVGが′電流1+10お工び増倍電流より1の
通過に対応するVG1より高い値VG2)C進む工うな
′電圧が一時的に印加される。電流1を)1は開始する
かまたはバイポーラトランジスタに切り換りそしてII
)1が十分に篩いたでたけVG2)VBiならば、Ic
は積13eXMuが1である値rc1(第3図参照)V
D達する。この点は不安定であ1りかつバイポーラトラ
ンジスタは次いでIC= x c 2、安定自己維持点
で安定化する。状態「1」は次いで記憶される。不安定
点Icまたら安定点IC2への通過はバイポーラトラン
ジスタのトリガに対応する。VBi以下のVGに再び降
下する。
3)rIJの記憶状態
バイポーラトランジスタ1−JI C: I C2Tf
定化しかつMOSトランジスタにバイポーラトランジス
タ全トリガするのに十分高くない電流より1を発生しか
つそれは例えば遮断される。この非ゼロ電流Ic2の存
在は2進情報「1」の記憶の画像である。
定化しかつMOSトランジスタにバイポーラトランジス
タ全トリガするのに十分高くない電流より1を発生しか
つそれは例えば遮断される。この非ゼロ電流Ic2の存
在は2進情報「1」の記憶の画像である。
4)rOJ誉込みサイクル
「1」全記憶する状態または非動作状態から出発して、
VDは、積Bθm X M uが1より低いような言伝
において、VDQ以下の電圧VD2に持ち釆たされる。
VDは、積Bθm X M uが1より低いような言伝
において、VDQ以下の電圧VD2に持ち釆たされる。
これらの条件により、バイポーラトランジスタの唯一の
動作点は、MOSトランジスタによる電流1を)1の不
存在に2いて、IC=1+p=0であり、状態「0」が
そのコ易合に記憶される。VOは次いでその非動作状態
値VD1に持ち米たされる。
動作点は、MOSトランジスタによる電流1を)1の不
存在に2いて、IC=1+p=0であり、状態「0」が
そのコ易合に記憶される。VOは次いでその非動作状態
値VD1に持ち米たされる。
前述されたと同様なメモリセルの使用は、第4図に示さ
れるように、マトリクスまたはアレイの形でこれらのセ
ルの幾つPk再区分することができるときより魅力のあ
るものとされ、これらのセルば行L1お工び列Cjにし
九がってアドレスされ、1お工びjは正の整数(1,2
,5等)である。一定の行L1お工O・一定の列Cjの
アドレッシングは単一メモリセル1jに対応する。岑体
A1はメモリセル1jのソース全基準電位に上昇する。
れるように、マトリクスまたはアレイの形でこれらのセ
ルの幾つPk再区分することができるときより魅力のあ
るものとされ、これらのセルば行L1お工び列Cjにし
九がってアドレスされ、1お工びjは正の整数(1,2
,5等)である。一定の行L1お工O・一定の列Cjの
アドレッシングは単一メモリセル1jに対応する。岑体
A1はメモリセル1jのソース全基準電位に上昇する。
単一メモリセルのアドレッシングを実線するために、メ
モリセルは1行および1列の作用に単に反応することが
必要である。このために、前述されたフリップフロップ
1にアドレッシング回路が付加される。このアドレッシ
ング回路に、上述したMOS)ランリスタ(第1図)ま
たにフリップフロップに加えて、メモリの実際のメモリ
セルを形成する。メモリの完全なメモリセルは第5図に
示しである。
モリセルは1行および1列の作用に単に反応することが
必要である。このために、前述されたフリップフロップ
1にアドレッシング回路が付加される。このアドレッシ
ング回路に、上述したMOS)ランリスタ(第1図)ま
たにフリップフロップに加えて、メモリの実際のメモリ
セルを形成する。メモリの完全なメモリセルは第5図に
示しである。
第5図に示したアドレッシング回路は2個のダイオード
24お工び26にLつて構放さhる。かかる回路は本発
明による単一MO3)ランリスタによって形成される記
憶手段1に完全に迫台させられる。ダイオード26は一
対で対応するアドレッシング列cjvcvsり他方でセ
ル1jのMOSトランジスタのドレインIC4通方向に
おいて接続される。ダイオード24は導通方向において
一方でセル1jのアドレッシング行L1およびゲート電
極にかつ他方でそのドレインに接続される。
24お工び26にLつて構放さhる。かかる回路は本発
明による単一MO3)ランリスタによって形成される記
憶手段1に完全に迫台させられる。ダイオード26は一
対で対応するアドレッシング列cjvcvsり他方でセ
ル1jのMOSトランジスタのドレインIC4通方向に
おいて接続される。ダイオード24は導通方向において
一方でセル1jのアドレッシング行L1およびゲート電
極にかつ他方でそのドレインに接続される。
第5図には′電位が接続Aに関連して示される。
一方で点印お工びMと他方で点Aとの間に存する電圧は
以下にそれぞれ、点Eがビットのアドレッシング行Li
に対応するvE′I/cよってかつMがメモリセルワー
ドのアドレッシング列Cjに対応するVMによって示さ
れる。点Aの′電位はメモリセルの基準電位でありかつ
MOSトランジスタのソース8に連続して印加される。
以下にそれぞれ、点Eがビットのアドレッシング行Li
に対応するvE′I/cよってかつMがメモリセルワー
ドのアドレッシング列Cjに対応するVMによって示さ
れる。点Aの′電位はメモリセルの基準電位でありかつ
MOSトランジスタのソース8に連続して印加される。
簡単化するために、ダイオード24および26は理想的
な形状である。すなわちダイオードに順方向電圧ま7c
は逆方向電流を持たない。
な形状である。すなわちダイオードに順方向電圧ま7c
は逆方向電流を持たない。
VBiがパラグラフ■で定義されたバイポーラトランジ
スタ22についてのトリガし白い値電圧であることによ
り、分類され7’c2つの電圧値vgは以下のようにv
gO(vsi(VGlが′電圧VM2)C関してかつV
ECO〈V E 1 <V 81が電圧VM1に関し
て便用される。さらに、VDQがVM(積BeωX M
u == 1に対応する〕の境界電圧であることによ
り、以下のようICVMQ(V DQ(VMl(7M2
<VDMICO類された6つの′電圧値VMが使用され
る。
スタ22についてのトリガし白い値電圧であることによ
り、分類され7’c2つの電圧値vgは以下のようにv
gO(vsi(VGlが′電圧VM2)C関してかつV
ECO〈V E 1 <V 81が電圧VM1に関し
て便用される。さらに、VDQがVM(積BeωX M
u == 1に対応する〕の境界電圧であることによ
り、以下のようICVMQ(V DQ(VMl(7M2
<VDMICO類された6つの′電圧値VMが使用され
る。
さらに、状態「1」の書込みが対vg1お工びVMlの
場合であるMOSトランジスタにおいて行なわれず、−
1他の対に関して、VGiお工びVM2に関連して印加
される状態「1」の書込みが行なわれるような電圧対V
&およびVMが存在する。最後に、我々はVEii1=
VM1を得る。したがって、電圧VE1およびVMlげ
MOSトランジスタに工って発生される′電流Ifi1
が十分に低いように選択され、このような低い値ぼ電比
IcがsexMu(1がバイポーラトランジスタのトリ
ガリング?許容しないようfxBeの値に至ることを保
証する。さらに、電圧VE1お工び7M2はバイポーラ
トランジスタをトリガするように選ばれる(より1はr
c ) I c 1である〕。
場合であるMOSトランジスタにおいて行なわれず、−
1他の対に関して、VGiお工びVM2に関連して印加
される状態「1」の書込みが行なわれるような電圧対V
&およびVMが存在する。最後に、我々はVEii1=
VM1を得る。したがって、電圧VE1およびVMlげ
MOSトランジスタに工って発生される′電流Ifi1
が十分に低いように選択され、このような低い値ぼ電比
IcがsexMu(1がバイポーラトランジスタのトリ
ガリング?許容しないようfxBeの値に至ることを保
証する。さらに、電圧VE1お工び7M2はバイポーラ
トランジスタをトリガするように選ばれる(より1はr
c ) I c 1である〕。
次に、本発明によるメモリセルのアレイICおけるメモ
リ回路11のアドレッシングの簡単化され元方法を示す
。
リ回路11のアドレッシングの簡単化され元方法を示す
。
A)非υω作状態
すべてのアドレッシング行r、1.L2等v>りしたが
ってメモリセルの電極ycvp=vgaのような電圧が
印加され、一方すべてのドレインまたはアドレッシング
列c1.c2,03等にvy=VM1のような電圧が印
加される。MO8hランジスタリスはバイポーラトラン
ジスタ全トリガできずかつ後者はゼロかまたは、記憶さ
れた状態(「0」まtば「1」〕の関数として、第3図
にひいて点Ic2で定義される電流を有する。
ってメモリセルの電極ycvp=vgaのような電圧が
印加され、一方すべてのドレインまたはアドレッシング
列c1.c2,03等にvy=VM1のような電圧が印
加される。MO8hランジスタリスはバイポーラトラン
ジスタ全トリガできずかつ後者はゼロかまたは、記憶さ
れた状態(「0」まtば「1」〕の関数として、第3図
にひいて点Ic2で定義される電流を有する。
B)r1j書込みサイクル
メモリセル11の電極ま几はアドレッシング行L1にV
E=VE1の工うな電圧が印加されかつ前記セルのドレ
イン−f7cijアドレッシング列C1にVM=VM2
のような電圧が印力[]される。他の行L2等および列
C2、C!3等は非動作状態Aのままである。これらの
染件により、当該セル11は状態「1」に移り、−万能
のすべてはそれらの従前の状態を記憶し続ける(それに
電圧対v80゜VMlまた[VEO,17M2ま之uV
FL1eVM1が印加される0とに関係なく)。矢いで
こhらの電圧は非動作状悪人に持ち栄たされる。
E=VE1の工うな電圧が印加されかつ前記セルのドレ
イン−f7cijアドレッシング列C1にVM=VM2
のような電圧が印力[]される。他の行L2等および列
C2、C!3等は非動作状態Aのままである。これらの
染件により、当該セル11は状態「1」に移り、−万能
のすべてはそれらの従前の状態を記憶し続ける(それに
電圧対v80゜VMlまた[VEO,17M2ま之uV
FL1eVM1が印加される0とに関係なく)。矢いで
こhらの電圧は非動作状悪人に持ち栄たされる。
C)rOJの書込みサイクル
行L1以外のすべてのアドレッシング行L2等にVE=
V[iilのような電圧が印加されかつ列C1以外のす
べての列(2PC3等に電圧17M1が印加され、そし
て行L1’Eたはアドレスされた電極にV[1i=VE
Oのような電圧がかつアドレスされた列c’+−tfC
はアドレスされたドレインicVM:VMOのような′
電圧がl:l]加さhる。アドレスされ几セルはその状
態「1」を維持することができずかつそれゆえ状態rO
jに持ち米几される。
V[iilのような電圧が印加されかつ列C1以外のす
べての列(2PC3等に電圧17M1が印加され、そし
て行L1’Eたはアドレスされた電極にV[1i=VE
Oのような電圧がかつアドレスされた列c’+−tfC
はアドレスされたドレインicVM:VMOのような′
電圧がl:l]加さhる。アドレスされ几セルはその状
態「1」を維持することができずかつそれゆえ状態rO
jに持ち米几される。
他のメモリセルはそれらの従前の状態全記憶する。とく
にこれらのセルはアドレスされたセル11と同一の列C
lIC関して電圧vg1(vgl>vMO)によりダイ
オード24を横切って第5図のノード・でに供給される
。ダイオード26はこの場合に電圧VE1が点MIC云
達5れるのを阻止する。
にこれらのセルはアドレスされたセル11と同一の列C
lIC関して電圧vg1(vgl>vMO)によりダイ
オード24を横切って第5図のノード・でに供給される
。ダイオード26はこの場合に電圧VE1が点MIC云
達5れるのを阻止する。
同じ方法において、ダイオード24に゛紙圧VMがvu
)vF2であるすべての場合に点1にvc伝達されない
こと全保証する。
)vF2であるすべての場合に点1にvc伝達されない
こと全保証する。
この「0」会込みの動作の後、メモリセル11の電圧V
MはVMiになり力)つ次いですべての行がvEOに移
行される。丁べてのメモリセルは次いで非劾作状態Aに
なる。
MはVMiになり力)つ次いですべての行がvEOに移
行される。丁べてのメモリセルは次いで非劾作状態Aに
なる。
D)読取りサイクル
実際には読取りサイクルは存在しない。し九がって、従
前の状態の決定を可能にするMに接続された列C1への
追加電流の任意の通過によって考え得る状態の変化の同
時検知により一定の状態「1」または「0」の書込みが
行なわれ、そこで読み取らfi友値が再び書込まれる。
前の状態の決定を可能にするMに接続された列C1への
追加電流の任意の通過によって考え得る状態の変化の同
時検知により一定の状態「1」または「0」の書込みが
行なわれ、そこで読み取らfi友値が再び書込まれる。
考え得る状態の変化の検知は通常の方法において行なわ
れることができる。
れることができる。
本発明にjるスタティックメモリセルに能動的な方法に
おいてMOSトランジスタおよびMO13構造に固有な
バイポーラトランジスタを使用する。
おいてMOSトランジスタおよびMO13構造に固有な
バイポーラトランジスタを使用する。
本発明のスタティックメモリは4個に代えて単一(7)
MOSト、7ンジスタのみを使用して従来ノMO8スタ
テイツクセルと同一方法で状態「1」または「0」の記
憶を許容する。それゆえ、前記メモリセルの全体寸法は
当該単一MOSトランジスタの全体寸法と同一である。
MOSト、7ンジスタのみを使用して従来ノMO8スタ
テイツクセルと同一方法で状態「1」または「0」の記
憶を許容する。それゆえ、前記メモリセルの全体寸法は
当該単一MOSトランジスタの全体寸法と同一である。
本発明にメモリセルにより非常に精密なメモリ作用を得
るためには、パラメータ80を増大するために雇め込ま
れたシリコン酸化、喚層4を■する単結晶シリコン基板
2を便用するのが好ましいことが示される(第1図つ。
るためには、パラメータ80を増大するために雇め込ま
れたシリコン酸化、喚層4を■する単結晶シリコン基板
2を便用するのが好ましいことが示される(第1図つ。
約1600°Cl7)温度でアニーリングされるこの畦
込み層は基板2の′電気的特性かつしたがって層乙の電
気的特性、ならびにバイポーラトランジスタの利得Be
の増加に至る酸化膜層の′電気的特性の改善を可能にす
る。さらに、NPN’l’tは多分PNPa!を造およ
び急激なN−P接台の選択はパラメータMuの増加を町
n目にする。非常に短刀)いMOS)ランリスタ(約1
μm)の使用はさらにパラメータBeを増加する。
込み層は基板2の′電気的特性かつしたがって層乙の電
気的特性、ならびにバイポーラトランジスタの利得Be
の増加に至る酸化膜層の′電気的特性の改善を可能にす
る。さらに、NPN’l’tは多分PNPa!を造およ
び急激なN−P接台の選択はパラメータMuの増加を町
n目にする。非常に短刀)いMOS)ランリスタ(約1
μm)の使用はさらにパラメータBeを増加する。
簡単化された方法において以下にサイモツクス法によっ
て製造された本発明によるメモリセルに印加される種々
の電圧値が示される。このメモリセルは5・1015ヒ
素イオン/C!lのNドーピング、1・1013ホウ素
イオン/dのPドーピング、11000nの長さのチャ
ンネル、300nmの厚さの埋込み8102層、200
nlOの厚さの単結晶シリコン層、25nmの厚さのゲ
ート酸化膜、400nmの摩すの多結晶シリコンゲート
お工び11000nの厚さのアルミニウムソース、ドレ
インおよびゲートi続を有している。
て製造された本発明によるメモリセルに印加される種々
の電圧値が示される。このメモリセルは5・1015ヒ
素イオン/C!lのNドーピング、1・1013ホウ素
イオン/dのPドーピング、11000nの長さのチャ
ンネル、300nmの厚さの埋込み8102層、200
nlOの厚さの単結晶シリコン層、25nmの厚さのゲ
ート酸化膜、400nmの摩すの多結晶シリコンゲート
お工び11000nの厚さのアルミニウムソース、ドレ
インおよびゲートi続を有している。
a)メモリセル単独
VDO=’5.5V、VD1=37.VD2=47VB
i=[L5V、l7G1=0 ソース基準電圧=QV VG2=4 v b)プレイ中のメモリセル VDO=3t5V、VEO=OV、VI131=4VV
Bi=α5V、I/MQ=3V、7M1=47゜7M2
=57 上記メモリセルのバイポーラトランジスタおよびMID
)ランリスタのトリガリングはまた1μW/μ/m2の
パワーを有するプロジェクタ型ランプICよって供給さ
れる白色光によってトランジスタ(第1図)を照明する
ことにより得られることができる。
i=[L5V、l7G1=0 ソース基準電圧=QV VG2=4 v b)プレイ中のメモリセル VDO=3t5V、VEO=OV、VI131=4VV
Bi=α5V、I/MQ=3V、7M1=47゜7M2
=57 上記メモリセルのバイポーラトランジスタおよびMID
)ランリスタのトリガリングはまた1μW/μ/m2の
パワーを有するプロジェクタ型ランプICよって供給さ
れる白色光によってトランジスタ(第1図)を照明する
ことにより得られることができる。
第1図は本発明によりスタティックメモリセルの双安定
フリツプフロツブヲ構成するMOSトランジスリス略示
する長手方向断面図、 第2図は本発明によるメモリセルの動作の説明を可能に
する第1図のフリップフロップを示す概略回路グ、 第3図は本発明によるメモリセルのバイポーラ効果のバ
イポーラトランジスタの電流利得である日eとバイポー
ラトランジスタのコレクタを流れる電流icとの関係を
、Icの関数としてBeの変化を示すグラフ図、 第4図は本発明によるメモリセルからなるアレイによっ
て形成されるスタティックメモリの部分回路、 第5図にセルからなるアレイ中の前記セルのアドレッシ
ング回路を示す本発明による完成メモリセルの回路図で
ある。 図中、1は双安定フリップフロップ、4は電気絶縁材料
、6は半導体層、8はソース、10はチャンネル、12
はドレイン、16はゲート電極、20UMISトランジ
スタ、22はバイポーラトランジスタ、25.25はア
ドレッシング回路(第1および第2電源〕、24.26
はアドレッシング回路(第1および第2ダイオード〕で
ある。 (外3名)l、 1′ ヤー/−ゝ\ くt こつ 51べ μつ (り 一
フリツプフロツブヲ構成するMOSトランジスリス略示
する長手方向断面図、 第2図は本発明によるメモリセルの動作の説明を可能に
する第1図のフリップフロップを示す概略回路グ、 第3図は本発明によるメモリセルのバイポーラ効果のバ
イポーラトランジスタの電流利得である日eとバイポー
ラトランジスタのコレクタを流れる電流icとの関係を
、Icの関数としてBeの変化を示すグラフ図、 第4図は本発明によるメモリセルからなるアレイによっ
て形成されるスタティックメモリの部分回路、 第5図にセルからなるアレイ中の前記セルのアドレッシ
ング回路を示す本発明による完成メモリセルの回路図で
ある。 図中、1は双安定フリップフロップ、4は電気絶縁材料
、6は半導体層、8はソース、10はチャンネル、12
はドレイン、16はゲート電極、20UMISトランジ
スタ、22はバイポーラトランジスタ、25.25はア
ドレッシング回路(第1および第2電源〕、24.26
はアドレッシング回路(第1および第2ダイオード〕で
ある。 (外3名)l、 1′ ヤー/−ゝ\ くt こつ 51べ μつ (り 一
Claims (7)
- (1)A)双安定フリップフロップがMOSトランジス
タおよびMISトランジスタの構造による寄生バイポー
ラトランジスタによつて実質上形成され、MISトラン
ジスタのソースおよびドレインがそれぞれ前記バイポー
ラトランジスタのエミッタおよびコレクタを構成し、前
記ソースとドレインとの間のMISトランジスタのチャ
ンネル領域が前記バイポーラトランジスタ用ベースとし
て役立ち、該ベースがメモリセルの外部から完全に絶縁
され、MISトランジスタのゲート電極が前記チャンネ
ル領域から電気的に絶縁され、 B)フリップフロップ用のアドレッシング回路が設けら
れ、該回路は基準電位に上昇されたソースに関連して、 (a)前記ゲート電極に前記MISトランジスタにより
前記バイポーラトランジスタをトリガするためにしきい
値電圧VBi以下の電圧VG1をかつ前記ドレインに状
態「0」または「1」の1つを維持するために前記バイ
ポーラトランジスタをトリガされた状態に維持するため
にしきい値電圧VD0以上の電圧VD1を印加し、 (b)前記ドレインに前記電圧VD1をかつ前記ゲート
電極に、状態「1」を書き込むためにしきい値電圧VB
iより高い電圧VG2またはMISおよびバイポーラト
ランジスタをトリガするのに適当な小さなパルスをかつ
次いで電圧VG1を印加し、 (c)前記ゲート電極に前記、圧VG1をかつ前記ドレ
インに、状態「0」を書き込むためにしきい値電圧VD
0より低い電圧VD2をかつ次いで電圧VD1を印加す
ることを特徴とするスタティックメモリセル。 - (2)前記ソースおよびドレインは第1伝導度型式の区
域から形成され、前記チャンネルは第2導電度型式の区
域から形成され、前記両区域は電気絶縁材料によつて支
持された半導体層に画成されることを特徴とする請求項
1に記載のスタティックメモリセル。 - (3)前記半導体層は単結晶ケイ素からなることを特徴
とする請求項2に記載のスタティックメモリセル。 - (4)前記絶縁材は二酸化ケイ素からなることを特徴と
する請求項2に記載のスタティックメモリセル。 - (5)前記アドレッシング回路は前記ソースとゲート電
極との間に接続された第1電源および前記ソースとドレ
インとの間に接続された第2電源からなることを特徴と
する請求項1に記載のスタティックメモリセル。 - (6)そのゲート電極がチャンネル区域から電気的に絶
縁されるMISトランジスタおよび該MISトランジス
タの構造による寄生バイポーラトランジスタによつて実
質上形成される双安定フリップフロップからなり、前記
MISトランジスタのソースおよびドレインがそれぞれ
前記バイポーラトランジスタのエミッタおよびコレクタ
を構成し、前記ソースとドレインとの間に置かれるMI
Sトランジスタのチャンネル領域が前記バイポーラトラ
ンジスタ用ベースとして役立ち、該ベースがメモリセル
の外部から完全に電気的に絶縁されるスタティックメモ
リセルへ2進情報を記憶するスタティックメモリセルへ
の2進情報記憶方法において、該方法が基準電位に上昇
されたソースに関連して、 (a)前記ゲート電極に前記MISトランジスタにより
前記バイポーラトランジスタをトリガするためにしきい
値電圧VBi以下の電圧VG1をかつ前記ドレインに、
状態「0」または「1」の1つを維持するために、トリ
ガされた前記バイポーラトランジスタを維持するために
しきい値電圧VD0より高い電圧VD1を印加し、 (b)前記ドレインに電圧VD1をかつ前記ゲート電極
に、状態「1」の書込みを許容するように、電圧VBi
より高い電圧VG2またはMISおよびバイポーラトラ
ンジスタをトリガするのに十分な小さなパルスをかつ次
いで電圧VG1を印加し、(c)前記ゲート電極に前記
電圧VG1をかつ前記ドレインに状態「0」を書き込む
ためにしきい値電圧VD0以下の電圧VD2をかつ次い
で電圧VD1を印加することからなることを特徴とする
スタティックメモリセルへの2進情報記憶方法。 - (7)アドレッシング行(Li)および列(Cj)に沿
つて分布されるメモリセルのアレイからなるスタティッ
クメモリセルにおいて、各メモリセルが、A)双安定フ
リップフロップがMOSトランジスタおよびMISトラ
ンジスタの構造による寄生バイポーラトランジスタによ
つて実質上形成され、MISトランジスタのソースおよ
びドレインがそれぞれ前記バイポーラトランジスタのエ
ミッタおよびコレクタを構成し、前記ソースとドレイン
との間のMISトランジスタのチャンネル領域が前記バ
イポーラトランジスタ用ベースとして役立と該ベースが
メモリセルの外部から完全に絶縁され、MISトランジ
スタのゲート電極が前記チャンネル領域から電気的に絶
縁され、 B)フリップフロップ用のアドレッシング回路が設けら
れ、メモリセルのアドレッシングは基準電位に上昇され
たMISトランジスタのソースに関連して、 (a)各アドレッシング行にMISトランジスタにより
バイポーラトランジスタをトリガするためにしきい値電
圧VBi以下の電圧VB0をかつ各アドレッシング列に
、記憶された状態「0」または「1」を維持するように
、トリガされたバイポーラトランジスタを維持するため
にしきい値電圧VD0より高い電圧VM1を印加し、 (b)被アドレッシングメモリセルのアドレッシング列
に電圧VM1より高い電圧VM2をかつ被アドレッシン
グメモリセルのアドレッシング列に電圧VM2に対して
電圧VB1より高くかつ電圧VM1に対して電圧VBi
より低い電圧VE1を、他のアドレッシング行に電圧V
E0をかつ他のアドレッシング列にアドレッシングされ
たメモリセルに「1」を書き込むために電圧VM1を印
加し、(c)他のすべてのアドレッシング行に電圧VE
1をかつ他のすべてのアドレッシング列に電圧VM1を
そして被アドレッシングセルのアドレッシング行に電圧
VE0をかつそのアドレッシング列に電圧VD0より低
い電圧VM0をかつ次いで電圧VM1をそして最後に、
アドレッシングされたメモリセルに状態「0」を書き込
むために、すべてのアドレッシング行に電圧VE0を印
加することからなることを特徴とするスタティックメモ
リ。 各フリップフロップのアドレッシング回路はワードのア
ドレッシングのための対応MISトランジスタのドレイ
ンに接続された第1ダイオードおよび前記MISトラン
ジスタのゲートに接続されるアドレッシングビット用の
第2ダイオードからなることを特徴とする請求項7に記
載のスタティックメモリ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
FR8804815A FR2629941B1 (fr) | 1988-04-12 | 1988-04-12 | Memoire et cellule memoire statiques du type mis, procede de memorisation |
FR8804815 | 1988-04-12 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0212868A true JPH0212868A (ja) | 1990-01-17 |
Family
ID=9365222
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1078707A Pending JPH0212868A (ja) | 1988-04-12 | 1989-03-31 | スタテイックメモリセル、該セルへの2進情報記憶方法およびスタテイックメモリ |
Country Status (5)
Country | Link |
---|---|
US (1) | US4954989A (ja) |
EP (1) | EP0337870B1 (ja) |
JP (1) | JPH0212868A (ja) |
DE (1) | DE68908937T2 (ja) |
FR (1) | FR2629941B1 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009507384A (ja) * | 2005-09-07 | 2009-02-19 | イノヴァティーヴ シリコン イエスイ ソシエテ アノニム | 電気的フローティングボディトランジスタを有するメモリセル及びメモリセルアレイ、及び該メモリセル及びメモリセルアレイを動作する方法 |
JP2009163855A (ja) * | 2008-01-02 | 2009-07-23 | Hynix Semiconductor Inc | 1−トランジスタ型dram駆動方法 |
JP2009163856A (ja) * | 2008-01-02 | 2009-07-23 | Hynix Semiconductor Inc | 1−トランジスタ型dram駆動方法 |
Families Citing this family (50)
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---|---|---|---|---|
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US6385075B1 (en) * | 2001-06-05 | 2002-05-07 | Hewlett-Packard Company | Parallel access of cross-point diode memory arrays |
US6478231B1 (en) * | 2001-06-29 | 2002-11-12 | Hewlett Packard Company | Methods for reducing the number of interconnects to the PIRM memory module |
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US7683430B2 (en) | 2005-12-19 | 2010-03-23 | Innovative Silicon Isi Sa | Electrically floating body memory cell and array, and method of operating or controlling same |
US7542345B2 (en) | 2006-02-16 | 2009-06-02 | Innovative Silicon Isi Sa | Multi-bit memory cell having electrically floating body transistor, and method of programming and reading same |
US7492632B2 (en) | 2006-04-07 | 2009-02-17 | Innovative Silicon Isi Sa | Memory array having a programmable word length, and method of operating same |
US7606098B2 (en) | 2006-04-18 | 2009-10-20 | Innovative Silicon Isi Sa | Semiconductor memory array architecture with grouped memory cells, and method of controlling same |
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