JPH0316789B2 - - Google Patents
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- JPH0316789B2 JPH0316789B2 JP55065818A JP6581880A JPH0316789B2 JP H0316789 B2 JPH0316789 B2 JP H0316789B2 JP 55065818 A JP55065818 A JP 55065818A JP 6581880 A JP6581880 A JP 6581880A JP H0316789 B2 JPH0316789 B2 JP H0316789B2
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- 239000012535 impurity Substances 0.000 claims description 21
- 238000009825 accumulation Methods 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 9
- 238000003860 storage Methods 0.000 claims description 8
- 238000009826 distribution Methods 0.000 claims description 3
- 230000006735 deficit Effects 0.000 claims 4
- 230000015654 memory Effects 0.000 description 70
- 239000003990 capacitor Substances 0.000 description 18
- 230000001066 destructive effect Effects 0.000 description 15
- 230000007423 decrease Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 230000003321 amplification Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 238000003199 nucleic acid amplification method Methods 0.000 description 5
- 108091006146 Channels Proteins 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000035945 sensitivity Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 238000005215 recombination Methods 0.000 description 3
- 230000006798 recombination Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000000779 depleting effect Effects 0.000 description 1
- 230000004941 influx Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/402—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration individual to each memory cell, i.e. internal refresh
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7841—Field effect transistors with field effect produced by an insulated gate with floating body, e.g. programmable transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- General Physics & Mathematics (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
本発明は、メモリ情報を非破壊に読み出せ、メ
モリ情報をダイナミツクにも、また半スタテイツ
ク（Semi−Static）にも読み出し可能でかつ高
集積化されたメモリセルよりなるメモリシステム
に関する。
モリ情報をダイナミツクにも、また半スタテイツ
ク（Semi−Static）にも読み出し可能でかつ高
集積化されたメモリセルよりなるメモリシステム
に関する。
半導体メモリには大きくわけて、ダイナミツク
メモリ（ｄ−RAM）、スタテイツクメモリ（Ｓ
−RAM）、リードオンリメモリ（ROM）、シリ
アルメモリがあることは周知である。本発明のメ
モリは動作的には上記の大きな分類のうちダイナ
ミツクメモリ（ｄ−RAM）に属する。スタテイ
ツクメモリ（Ｓ−RAM）では２つのフリツプ・
フロツプトランジスタの導通、非導通の情報をデ
イジタル情報“０”，“１”に対応させ、電源電圧
が印加されているかぎりはこの情報は保持される
わけであり、電源電圧が印加されているという条
件のもとにほぼ永久的に情報の蓄積が可能と考え
ることができる。
メモリ（ｄ−RAM）、スタテイツクメモリ（Ｓ
−RAM）、リードオンリメモリ（ROM）、シリ
アルメモリがあることは周知である。本発明のメ
モリは動作的には上記の大きな分類のうちダイナ
ミツクメモリ（ｄ−RAM）に属する。スタテイ
ツクメモリ（Ｓ−RAM）では２つのフリツプ・
フロツプトランジスタの導通、非導通の情報をデ
イジタル情報“０”，“１”に対応させ、電源電圧
が印加されているかぎりはこの情報は保持される
わけであり、電源電圧が印加されているという条
件のもとにほぼ永久的に情報の蓄積が可能と考え
ることができる。
ダイナミツクメモリで現在の4K，16K，64K或
いは最近ISSCC（1980）で発表のあつた256K，
512Kのメモリの素子部分はMOSFETとキヤパシ
タそれぞれ１個ずつで構成された１トランジス
タ／１キヤパシタ方式のメモリセルとなつてい
る。
いは最近ISSCC（1980）で発表のあつた256K，
512Kのメモリの素子部分はMOSFETとキヤパシ
タそれぞれ１個ずつで構成された１トランジス
タ／１キヤパシタ方式のメモリセルとなつてい
る。
一般にこのようなキヤパシタに蓄積される情報
（電荷量）をスイツチとして動作するトランジス
タ１個のゲート（ワード線）の開閉で読み出す場
合、蓄積電圧Vs、蓄積容量をCs、ビツト線の寄
生容量をCBとすれば、ビツト線上に現われる電
圧変化はCs／（Cs＋CB）Vsのように容量分割さ
れて、信号電圧は小さくなる。さらにこのタイプ
のメモリでは一旦、情報が読み出されてしまう
と、キヤパシタに蓄積されていた電荷が流出して
しまうため、情報を再書き込みするリフレツシユ
動作が必要である。このように容量分割されて信
号が小さくなつた電圧を高感度に増幅し、かつ増
幅動作とともにリフレツシユ動作も行なえるよう
にビツト線上に回路的な工夫を施す必要がある。
このような機能を果すものがダイナミツクメモリ
のセンスアツプと呼ばれるものであり、通常、バ
ランス型フリツプフロツプ回路構成となつてい
る。例えば、16Kタイプのメモリを構成するとき
一例としてワード線128本、ビツト線128本の128
×128のマトリツクスで構成する場合、任意の一
本のビツト線上には128個のメモリセルが並び、
センスアンプはその中央に回路的に位置する。即
ちセンスアンプの左右にビツト線上64個ずつのメ
モリセルが並び、さらにダミーセルと呼ばれるセ
ルが１個ずつ左右に配置される。予め、ワード線
を開く前にセンスアンプの両側のビツト線は同電
位にプリチヤージされ、それが完了してから片側
の読み出すべきセルのワード線を開き、同時に反
対側の電源電圧の半分程度に蓄積されたダミーセ
ルのワード線を開く。これによつてメモリ信号は
ビツト線に出力され、この情報がフリツプフロツ
プトランジスタのゲートに入るようにセンスアン
プ部分の各種パルスが動作を開始し、左右のビツ
ト線上に現われた微小な電位差をフリツプフロツ
プトランジスタの動作によつて増幅を行なうよう
にパルス動作を行なう。一旦、増幅動作が完了し
た状態では既に、今までHighレベルの信号が蓄
積されていたセルの側のビツト線は、ほぼ電源電
圧程度となり、ワード線が開いていることから読
し出したメモリセルに再書き込みを行うことにな
る。あるいは逆に今までLowレベルの信号が蓄
積されていたセルの側のビツト線はほぼOV
（VS：アース電位）となりそのセルへはやはり
OV（Lowレベル）が蓄積されることになる。こ
れらのビツト線上の増幅された信号電圧が出力バ
ツフア、出力回路へと導かれデータアウト信号と
なる。このような増幅、リフレツシユ機能を備え
たセンスアンプが上記のタイプの16Kメモリの例
では128本各々のビツト線に配置されている。
（電荷量）をスイツチとして動作するトランジス
タ１個のゲート（ワード線）の開閉で読み出す場
合、蓄積電圧Vs、蓄積容量をCs、ビツト線の寄
生容量をCBとすれば、ビツト線上に現われる電
圧変化はCs／（Cs＋CB）Vsのように容量分割さ
れて、信号電圧は小さくなる。さらにこのタイプ
のメモリでは一旦、情報が読み出されてしまう
と、キヤパシタに蓄積されていた電荷が流出して
しまうため、情報を再書き込みするリフレツシユ
動作が必要である。このように容量分割されて信
号が小さくなつた電圧を高感度に増幅し、かつ増
幅動作とともにリフレツシユ動作も行なえるよう
にビツト線上に回路的な工夫を施す必要がある。
このような機能を果すものがダイナミツクメモリ
のセンスアツプと呼ばれるものであり、通常、バ
ランス型フリツプフロツプ回路構成となつてい
る。例えば、16Kタイプのメモリを構成するとき
一例としてワード線128本、ビツト線128本の128
×128のマトリツクスで構成する場合、任意の一
本のビツト線上には128個のメモリセルが並び、
センスアンプはその中央に回路的に位置する。即
ちセンスアンプの左右にビツト線上64個ずつのメ
モリセルが並び、さらにダミーセルと呼ばれるセ
ルが１個ずつ左右に配置される。予め、ワード線
を開く前にセンスアンプの両側のビツト線は同電
位にプリチヤージされ、それが完了してから片側
の読み出すべきセルのワード線を開き、同時に反
対側の電源電圧の半分程度に蓄積されたダミーセ
ルのワード線を開く。これによつてメモリ信号は
ビツト線に出力され、この情報がフリツプフロツ
プトランジスタのゲートに入るようにセンスアン
プ部分の各種パルスが動作を開始し、左右のビツ
ト線上に現われた微小な電位差をフリツプフロツ
プトランジスタの動作によつて増幅を行なうよう
にパルス動作を行なう。一旦、増幅動作が完了し
た状態では既に、今までHighレベルの信号が蓄
積されていたセルの側のビツト線は、ほぼ電源電
圧程度となり、ワード線が開いていることから読
し出したメモリセルに再書き込みを行うことにな
る。あるいは逆に今までLowレベルの信号が蓄
積されていたセルの側のビツト線はほぼOV
（VS：アース電位）となりそのセルへはやはり
OV（Lowレベル）が蓄積されることになる。こ
れらのビツト線上の増幅された信号電圧が出力バ
ツフア、出力回路へと導かれデータアウト信号と
なる。このような増幅、リフレツシユ機能を備え
たセンスアンプが上記のタイプの16Kメモリの例
では128本各々のビツト線に配置されている。
以上のような高感度なセンスアンプの性能が動
作のパフオーマンスを決める１トランジスタ／１
キヤパシタ方式の半導体ダイナミツクメモリとは
別に、半導体メモリが世界で初めて計算機のメイ
ンメモリとして使用されたメモリとしてインテル
社のｉ−1103に代表される３トランジスタ／セル
タイプのメモリがある。第１図はそのメモリセル
の回路表現である。このメモリは、前述の１トラ
ンジスタ／１キヤパシタタイプのメモリと違い動
作は非破壊読み出しである。すなわち、第１図に
おいて、Q1は書き込み用MOSトランジスタ、Q2
は、そのゲート部分に情報の蓄積されるMOSト
ランジスタであり、Q3は読み出し用トランジス
タである。書き込み動作時にはQ1のゲートの書
き込み選択線２が開かれデータ入力線１より情報
がQ2のゲート部の蓄積容量Cs５に蓄積される。
読し出し時には読み出し用トランジスタQ3のゲ
ートの読み出し選択線４が開かれ、トランジスタ
Q2の導通時には（CSに情報が蓄積されている状
態）Q3，Q2を通して電流が流れ、読み出しデー
タ線３の電位は下がることになる。一方、トラン
ジスタQ2の非導通時には（CSにデータ“０”が
蓄積されているとき）読み出しデータ線３の電位
はHighレベルのままである。トランジスタQ2の
ゲート部分にたまつた情報はQ1を通してのリー
ク電流、もしくは発生、再結合過程で減少するわ
けであり、数10秒程度で急激に減少する。しか
し、この減少する前の時間範囲内では読み出し選
択線４を何回開いても、読み出しデータ線３上に
現われる電圧変化は同じであり、前述の１トラン
ジスタ／１キヤパシタタイプのダイナミツクメモ
リでは一旦メモリ情報が読み出されてしまうとメ
モリ内容が消えてしまう破壊読み出しであつたの
に対して、大きなちがいがある非破壊読み出しで
ある。上記の破壊読み出しメモリ、非破壊読み出
しメモリの大きなちがいは、破壊読み出しメモリ
ではキヤパシタに蓄積された情報を直接的にキヤ
パシタを通る電流で読し出すのに対して、非破壊
読み出しメモリではキヤパシタに蓄積された電圧
を、そのキヤパシタを通る電流情報で読み出すの
ではなく電圧情報として取り出す点にある。
作のパフオーマンスを決める１トランジスタ／１
キヤパシタ方式の半導体ダイナミツクメモリとは
別に、半導体メモリが世界で初めて計算機のメイ
ンメモリとして使用されたメモリとしてインテル
社のｉ−1103に代表される３トランジスタ／セル
タイプのメモリがある。第１図はそのメモリセル
の回路表現である。このメモリは、前述の１トラ
ンジスタ／１キヤパシタタイプのメモリと違い動
作は非破壊読み出しである。すなわち、第１図に
おいて、Q1は書き込み用MOSトランジスタ、Q2
は、そのゲート部分に情報の蓄積されるMOSト
ランジスタであり、Q3は読み出し用トランジス
タである。書き込み動作時にはQ1のゲートの書
き込み選択線２が開かれデータ入力線１より情報
がQ2のゲート部の蓄積容量Cs５に蓄積される。
読し出し時には読み出し用トランジスタQ3のゲ
ートの読み出し選択線４が開かれ、トランジスタ
Q2の導通時には（CSに情報が蓄積されている状
態）Q3，Q2を通して電流が流れ、読み出しデー
タ線３の電位は下がることになる。一方、トラン
ジスタQ2の非導通時には（CSにデータ“０”が
蓄積されているとき）読み出しデータ線３の電位
はHighレベルのままである。トランジスタQ2の
ゲート部分にたまつた情報はQ1を通してのリー
ク電流、もしくは発生、再結合過程で減少するわ
けであり、数10秒程度で急激に減少する。しか
し、この減少する前の時間範囲内では読み出し選
択線４を何回開いても、読み出しデータ線３上に
現われる電圧変化は同じであり、前述の１トラン
ジスタ／１キヤパシタタイプのダイナミツクメモ
リでは一旦メモリ情報が読み出されてしまうとメ
モリ内容が消えてしまう破壊読み出しであつたの
に対して、大きなちがいがある非破壊読み出しで
ある。上記の破壊読み出しメモリ、非破壊読み出
しメモリの大きなちがいは、破壊読み出しメモリ
ではキヤパシタに蓄積された情報を直接的にキヤ
パシタを通る電流で読し出すのに対して、非破壊
読み出しメモリではキヤパシタに蓄積された電圧
を、そのキヤパシタを通る電流情報で読み出すの
ではなく電圧情報として取り出す点にある。
第１図に示された３トランジスタ／セルメモリ
は１セルに情報を記憶させるのに３つのトランジ
スタが必要であり、一旦、情報を読み出してもメ
モリ内容が消えないという利点があるものの、集
積度消費電力は１トランジスタ／セルタイプのメ
モリに比べ劣り、メモリの大容量化という点で
は、１トランジスタ／セル方式の方が優れてい
る。従つて現在の大型計算機ではダイナミツクメ
モリとして１トランジスタ／セル方式のメモリを
用いる傾向が強い。
は１セルに情報を記憶させるのに３つのトランジ
スタが必要であり、一旦、情報を読み出してもメ
モリ内容が消えないという利点があるものの、集
積度消費電力は１トランジスタ／セルタイプのメ
モリに比べ劣り、メモリの大容量化という点で
は、１トランジスタ／セル方式の方が優れてい
る。従つて現在の大型計算機ではダイナミツクメ
モリとして１トランジスタ／セル方式のメモリを
用いる傾向が強い。
これに対して従来の３トランジスタ／セルタイ
プのメモリに見られた非破壊動作の特性を持ちな
がら、集積度は１トランジスタ／セルタイプのメ
モリ程度になされたダイナミツクメモリが提案さ
れている（例えば特開昭52−106280号公報）。こ
のダイナミツクメモリは保持時間が比較的長いだ
けでなく、比較的高いレベルの信号出力を有する
などの特長がある。
プのメモリに見られた非破壊動作の特性を持ちな
がら、集積度は１トランジスタ／セルタイプのメ
モリ程度になされたダイナミツクメモリが提案さ
れている（例えば特開昭52−106280号公報）。こ
のダイナミツクメモリは保持時間が比較的長いだ
けでなく、比較的高いレベルの信号出力を有する
などの特長がある。
本発明の目的はさらに保持時間や信号出力が改
良されたメモリセルを提供することを目的とす
る。
良されたメモリセルを提供することを目的とす
る。
具体的に本発明の目的の一つは、n+p+in+（もし
くはp+n+ip+でもよい）構造からなるフツク
（hook）構造においてn+p+（或いはp+n+）領域が
ともにフローテイングになされた構造を利用し、
p+領域（もしくはn+領域）に正孔（電子）を蓄
積させる手段を有し、この蓄積動作によりn+
（p+）領域から電子（正孔）を高抵抗ｉ層へ注入
させてフローテイング状態になされたn+（p+）領
域が空乏化することによつて電圧情報が蓄積され
るようなメモリを提供することであり、読み出し
は空乏化されたn+（p+）領域へ電子（もしくは正
孔）を流入させることによつて完了する。即ち、
本発明のメモリセルの情報はフツク構造（hook
structure）内に蓄積されることになる。従来の
３トランジスタ／セルメモリではMOSFETのゲ
ート部分のキヤパシタに情報が蓄積されたのに対
して、本発明のメモリはフツク構造に蓄積され、
前述のp+（n+）領域内の正孔（もしくは電子）は
発生、再結合過程で消滅する時間以前では蓄積さ
れたままであり、空乏化されたn+（p+）領域の電
圧情報を何回読し出しても、情報は消えることは
ない。従つて非破壊読み出しであり、リフレツシ
ユ時間内ではSemi−Staticな動作も可能である。
さらに読み出し時にはフツク構造は丁度電源のよ
うな働きをし、n+（p+）領域へ電子（正孔）が流
入して一回読み出されても、それらの領域に隣接
したp+（n+）領域内に書き込み情報の正孔（電
子）が蓄積されており、すぐに高抵抗ｉ層へ向け
て電子（正孔）が注入されるため、やはりn+
（p+）領域は電圧情報が蓄積されたままとなつて
いるのであり、云わば電源に読み出しスイツチが
ついた構造のメモリとなつている。以下sdRAM
と呼ぶ。
くはp+n+ip+でもよい）構造からなるフツク
（hook）構造においてn+p+（或いはp+n+）領域が
ともにフローテイングになされた構造を利用し、
p+領域（もしくはn+領域）に正孔（電子）を蓄
積させる手段を有し、この蓄積動作によりn+
（p+）領域から電子（正孔）を高抵抗ｉ層へ注入
させてフローテイング状態になされたn+（p+）領
域が空乏化することによつて電圧情報が蓄積され
るようなメモリを提供することであり、読み出し
は空乏化されたn+（p+）領域へ電子（もしくは正
孔）を流入させることによつて完了する。即ち、
本発明のメモリセルの情報はフツク構造（hook
structure）内に蓄積されることになる。従来の
３トランジスタ／セルメモリではMOSFETのゲ
ート部分のキヤパシタに情報が蓄積されたのに対
して、本発明のメモリはフツク構造に蓄積され、
前述のp+（n+）領域内の正孔（もしくは電子）は
発生、再結合過程で消滅する時間以前では蓄積さ
れたままであり、空乏化されたn+（p+）領域の電
圧情報を何回読し出しても、情報は消えることは
ない。従つて非破壊読み出しであり、リフレツシ
ユ時間内ではSemi−Staticな動作も可能である。
さらに読み出し時にはフツク構造は丁度電源のよ
うな働きをし、n+（p+）領域へ電子（正孔）が流
入して一回読み出されても、それらの領域に隣接
したp+（n+）領域内に書き込み情報の正孔（電
子）が蓄積されており、すぐに高抵抗ｉ層へ向け
て電子（正孔）が注入されるため、やはりn+
（p+）領域は電圧情報が蓄積されたままとなつて
いるのであり、云わば電源に読み出しスイツチが
ついた構造のメモリとなつている。以下sdRAM
と呼ぶ。
以下、図面を参照しながら、本発明実施例を説
明する。
明する。
第２図は本発明のダイナミツクラム（ｄ−
RAM）セルの断面構造図及び１セル部分の回路
表現である。各部分を説明する。２１は基板電極
であり、Ａもしくはドープドポリシリコンで形
成される。２２はｐ基板、２３はn+フローテイ
ング領域であるとともにスイツチング
MOSFETQ1のドレイン（もしくはソース）を形
成している。２４はp+フローテイング領域であ
るとともに書き込み及びリフレツシユ用バイポー
ラトランジスタQ2のコレクタ領域となつている。
２５はｎ型ベース領域、２６はp+エミツタ領域
である。また２７はｎ領域で、n+（２３）p+（２
４）ｎ（２５）n+（２７）構造でフツク構造が形
成されている。すなわち、n+領域２７はn+領域
２３の電子が抜けて行く所であり、バイポーラト
ランジスタQ2のエミツタ２６から注入された正
孔はフツク構造のp+領域２４に蓄積される。こ
の領域２４に蓄積された正孔の効果でn+（２３）
p+（２４）接合の拡散電位VbiはＱ／Cfだけ下が
り、従つてn+領域２３から電子が注入され、n+
領域２７へ抜けて行くことになる。
RAM）セルの断面構造図及び１セル部分の回路
表現である。各部分を説明する。２１は基板電極
であり、Ａもしくはドープドポリシリコンで形
成される。２２はｐ基板、２３はn+フローテイ
ング領域であるとともにスイツチング
MOSFETQ1のドレイン（もしくはソース）を形
成している。２４はp+フローテイング領域であ
るとともに書き込み及びリフレツシユ用バイポー
ラトランジスタQ2のコレクタ領域となつている。
２５はｎ型ベース領域、２６はp+エミツタ領域
である。また２７はｎ領域で、n+（２３）p+（２
４）ｎ（２５）n+（２７）構造でフツク構造が形
成されている。すなわち、n+領域２７はn+領域
２３の電子が抜けて行く所であり、バイポーラト
ランジスタQ2のエミツタ２６から注入された正
孔はフツク構造のp+領域２４に蓄積される。こ
の領域２４に蓄積された正孔の効果でn+（２３）
p+（２４）接合の拡散電位VbiはＱ／Cfだけ下が
り、従つてn+領域２３から電子が注入され、n+
領域２７へ抜けて行くことになる。
ｐ領域２８はQ1のチヤンネル領域であり、２
９はQ1のソース（もしくはドレイン）n+領域で
あり、ビツト線２９′に接続されている。３０は
MOSFETQ1のゲート電極でありワード線３０′
に接続されている。２６′及び２７′はそれぞれ
p+領域２６，n+領域２７に接続されており、n+
（２３）p+（２４）ｎ（２５）n+（２７）のフツク
構造がフツク動作をするようにそれぞれ第２図ｃ
に示すような電圧関係で書き込み、リフレツシユ
動作を行なうパルス電圧φS及びφG与えられる。
領域３１は酸化物、ポリイミド等の絶縁物であ
る。書き込み時、φSにはVH（約5V程度）、φGには
Q2のベース電位を下げる意味でVH−0.8V（＝
4.2V）程度印加する。このときp+領域２６の正
孔が注入され、p+領域２４に集められる。ここ
でp+領域２４にたまつた正孔の電荷量をQ1p+領
域２４の寄生容量（主にn+領域２３との間の接
合容量）をCfとすると、Ｑ／Cfだけn+（２３）p+
（２４）接合の拡散電位は下げられることになり、
従つて、φGがVH（Ｖ）にもどると、n+領域２３の
電子が、n+領域２７へ向けて注入され、電極２
７′に流入することになる。
９はQ1のソース（もしくはドレイン）n+領域で
あり、ビツト線２９′に接続されている。３０は
MOSFETQ1のゲート電極でありワード線３０′
に接続されている。２６′及び２７′はそれぞれ
p+領域２６，n+領域２７に接続されており、n+
（２３）p+（２４）ｎ（２５）n+（２７）のフツク
構造がフツク動作をするようにそれぞれ第２図ｃ
に示すような電圧関係で書き込み、リフレツシユ
動作を行なうパルス電圧φS及びφG与えられる。
領域３１は酸化物、ポリイミド等の絶縁物であ
る。書き込み時、φSにはVH（約5V程度）、φGには
Q2のベース電位を下げる意味でVH−0.8V（＝
4.2V）程度印加する。このときp+領域２６の正
孔が注入され、p+領域２４に集められる。ここ
でp+領域２４にたまつた正孔の電荷量をQ1p+領
域２４の寄生容量（主にn+領域２３との間の接
合容量）をCfとすると、Ｑ／Cfだけn+（２３）p+
（２４）接合の拡散電位は下げられることになり、
従つて、φGがVH（Ｖ）にもどると、n+領域２３の
電子が、n+領域２７へ向けて注入され、電極２
７′に流入することになる。
この時n+領域２３は電子が空乏化した分に相
当するＱ／Cf（Ｖ）だけ正にセルフバイアスされ
る。この電圧をMOSFETQ1のゲート（ワード
線）を開いてやることにより、ビツト線に読み出
してやれば読み出し動作が完了する。続み出し時
のビツト線上の電位の変化の様子を第２図ｃに同
時に示してある。読し出し時にはn+領域２９か
ら電子がn+領域２３に流入するが、p+領域２４
にはＱ（Ｃ）なる過剰正孔がたまつており、即座
に読み出し時に流れる電子量がn+領域２７に流
入する。従つて、読し出しは非破壊であり、ビツ
ト線上に読み出される電圧もＱ／Cf（Ｖ）であ
る。ビツト線の容量CBとの間の容量分割で読み
出されるわけではなく、あたかもＱ／Cf（Ｖ）な
る電源電圧がQ1により読み出される動作となつ
ている。これが本発明のダイナミツクメモリの一
つの大きな特徴である。リフレツシユ時にはφSの
電位をOVから負に下げてやり、p+領域２４にた
まつた正孔を引き出してやればよい。第２図ｂ
は、第２図ａの１セル部分の回路表現である。
当するＱ／Cf（Ｖ）だけ正にセルフバイアスされ
る。この電圧をMOSFETQ1のゲート（ワード
線）を開いてやることにより、ビツト線に読み出
してやれば読み出し動作が完了する。続み出し時
のビツト線上の電位の変化の様子を第２図ｃに同
時に示してある。読し出し時にはn+領域２９か
ら電子がn+領域２３に流入するが、p+領域２４
にはＱ（Ｃ）なる過剰正孔がたまつており、即座
に読み出し時に流れる電子量がn+領域２７に流
入する。従つて、読し出しは非破壊であり、ビツ
ト線上に読み出される電圧もＱ／Cf（Ｖ）であ
る。ビツト線の容量CBとの間の容量分割で読み
出されるわけではなく、あたかもＱ／Cf（Ｖ）な
る電源電圧がQ1により読み出される動作となつ
ている。これが本発明のダイナミツクメモリの一
つの大きな特徴である。リフレツシユ時にはφSの
電位をOVから負に下げてやり、p+領域２４にた
まつた正孔を引き出してやればよい。第２図ｂ
は、第２図ａの１セル部分の回路表現である。
第３図は本発明によるダイナミツクメモリの別
の実施例である。第３図ａは断面構造図、第３図
ｂは１セル部分の回路表現、第３図ｃは平面図を
示す。
の実施例である。第３図ａは断面構造図、第３図
ｂは１セル部分の回路表現、第３図ｃは平面図を
示す。
本実施例では書き込み及びリフレツシユ用のト
ランジスタQ2がｎチヤンネルMOSFET（もちろ
んMOSSITでもよい）、読み出し用トランジスタ
Q1がｐチヤンネルのMOSFET（MOSSITでもよ
い）の例である。基板電極１３１は正電圧VS
（＋）にバイアスされており、p+領域１３５から
ｎ型チヤンネル１３４及び高抵抗ｉ層１３３に注
入された正孔がほとんどp+領域１３６にたまる
構造となつている。１３２はn+基板である。１
３４はトランジスタQ2のチヤンネル領域であり、
ｎ形としてある。ａ図ではn+（１３７）p+（１３
６）ｉ（１３３）n+（１３２）からなるフツク構
造が形成されており、n+領域１３２はVS（＋）に
バイアスされ、ほぼ高抵抗層の厚み全領域が空
乏化するように設計されている。この状態でQ2
のゲート電極１３４″にφGなるパルスを入れ、Q2
をオンさせ、書き込み及びリフレツシユライン１
３５′に接続されているp+領域１３５からパルス
φSにより正孔を注入させると、ほぼ注入された正
孔はフツク構造の中のp+領域１３６にたまる。
n+（１３７）p+（１３６）接合の容量をCfとする
と、Ｑ／Cf（Ｖ）だけp+領域の電位は下がること
になる。ここでＱは蓄積された正孔の電荷量であ
る。従つて、n+（１３７）p+（１３６）の接合の
電位が下がつた分だけn+領域１３７から電子が
高抵抗層へ注入されるというフツク動作が行なわ
れ、n+領域は電子が空乏化した分に相当する分
だけ正に帯電することになる。この電圧はほぼ
Ｑ／Cf（Ｖ）であり、従つてこの電圧を読み出し
トランジスタQ1を介してビツト線に読み出して
やればよい。ここで、１３８はSiO2等の絶縁物
の層であり、SIMOX技術、もしくは酸化膜上の
ポリシリコンのレーザアニールによる単結晶化の
技術をここで用いることが望まれる。１３９は読
み出しトランジスタのn+ドレインでありビツト
線１３９′に接続されている。１４０′はQ1のゲ
ート絶縁膜、１４０″はゲート電極であり、ワー
ド線に接続されている。１３７′はn+領域１３７
の電極であり、ドープドポリシリコンで形成さ
れ、１３７″はその上に形成されて薄い絶縁層で
あり、アース電極ライン１３７との間に容量
Csを形成している。また１４１は絶縁物である。
第３図ｃはａ図に対応した平面図であり、各部の
番号がａ図と対応している。第３図ｄは書き込み
及びリフレツシユラインのパルスφS及び、書き込
み選択ゲートパルスφG、ワード線パルスによる
書き込み、読み出し、リフレツシユのタイムチヤ
ートを示す。同時にビツト線上の電位変化も示し
てある。リフレツシユ時にはφGでゲート１３
４″を開いてφSのパルスを負方向に振つてやれば、
p+領域１３６にたまつた正孔はリフレツシユラ
イン１３５′に流出する。第３図の実施例もメモ
リ動作の基本はフツク構造によるものであり、フ
ツク構造に書き込み用（リフレツシユ用）トラン
ジスタQ2と読み出し用トランジスタQ1が接続さ
れた構造となつている。ｎ領域１３７の不純物密
度は1017〜1021cm-3程度、ｐ領域の不純物密度は
1016〜1019cm-3程度に選ぶことは容易である。本
実施例においても読み出される電圧は容量分割に
よるものではなく、n+領域１３７の電圧がその
ままビツト線上に現われる。
ランジスタQ2がｎチヤンネルMOSFET（もちろ
んMOSSITでもよい）、読み出し用トランジスタ
Q1がｐチヤンネルのMOSFET（MOSSITでもよ
い）の例である。基板電極１３１は正電圧VS
（＋）にバイアスされており、p+領域１３５から
ｎ型チヤンネル１３４及び高抵抗ｉ層１３３に注
入された正孔がほとんどp+領域１３６にたまる
構造となつている。１３２はn+基板である。１
３４はトランジスタQ2のチヤンネル領域であり、
ｎ形としてある。ａ図ではn+（１３７）p+（１３
６）ｉ（１３３）n+（１３２）からなるフツク構
造が形成されており、n+領域１３２はVS（＋）に
バイアスされ、ほぼ高抵抗層の厚み全領域が空
乏化するように設計されている。この状態でQ2
のゲート電極１３４″にφGなるパルスを入れ、Q2
をオンさせ、書き込み及びリフレツシユライン１
３５′に接続されているp+領域１３５からパルス
φSにより正孔を注入させると、ほぼ注入された正
孔はフツク構造の中のp+領域１３６にたまる。
n+（１３７）p+（１３６）接合の容量をCfとする
と、Ｑ／Cf（Ｖ）だけp+領域の電位は下がること
になる。ここでＱは蓄積された正孔の電荷量であ
る。従つて、n+（１３７）p+（１３６）の接合の
電位が下がつた分だけn+領域１３７から電子が
高抵抗層へ注入されるというフツク動作が行なわ
れ、n+領域は電子が空乏化した分に相当する分
だけ正に帯電することになる。この電圧はほぼ
Ｑ／Cf（Ｖ）であり、従つてこの電圧を読み出し
トランジスタQ1を介してビツト線に読み出して
やればよい。ここで、１３８はSiO2等の絶縁物
の層であり、SIMOX技術、もしくは酸化膜上の
ポリシリコンのレーザアニールによる単結晶化の
技術をここで用いることが望まれる。１３９は読
み出しトランジスタのn+ドレインでありビツト
線１３９′に接続されている。１４０′はQ1のゲ
ート絶縁膜、１４０″はゲート電極であり、ワー
ド線に接続されている。１３７′はn+領域１３７
の電極であり、ドープドポリシリコンで形成さ
れ、１３７″はその上に形成されて薄い絶縁層で
あり、アース電極ライン１３７との間に容量
Csを形成している。また１４１は絶縁物である。
第３図ｃはａ図に対応した平面図であり、各部の
番号がａ図と対応している。第３図ｄは書き込み
及びリフレツシユラインのパルスφS及び、書き込
み選択ゲートパルスφG、ワード線パルスによる
書き込み、読み出し、リフレツシユのタイムチヤ
ートを示す。同時にビツト線上の電位変化も示し
てある。リフレツシユ時にはφGでゲート１３
４″を開いてφSのパルスを負方向に振つてやれば、
p+領域１３６にたまつた正孔はリフレツシユラ
イン１３５′に流出する。第３図の実施例もメモ
リ動作の基本はフツク構造によるものであり、フ
ツク構造に書き込み用（リフレツシユ用）トラン
ジスタQ2と読み出し用トランジスタQ1が接続さ
れた構造となつている。ｎ領域１３７の不純物密
度は1017〜1021cm-3程度、ｐ領域の不純物密度は
1016〜1019cm-3程度に選ぶことは容易である。本
実施例においても読み出される電圧は容量分割に
よるものではなく、n+領域１３７の電圧がその
ままビツト線上に現われる。
次に本発明によるフツク構造を利用した非破壊
読み出しのダイナミツクメモリの別の実施例を説
明する。第４図は第３図の読み出し用トランジス
タをほぼセルの上部に製造した例である。絶縁膜
上のポリシリコンをレーザアニールすることによ
り単結晶化を計り、その後ドーピングプロセスに
より、ドレイン、チヤンネル、ソース部分等が製
造される。各部分を説明する。n+基板４２の電
極４１には正電圧Vs（＋）が印加されている。４
３は高抵抗層である。書き込み用トランジスタ
Q2のチヤンネルの不純物密度と同程度なｎ形で
あつてもよい。高抵抗層４３の厚みはバイアス
電圧Vs（＋）によりほぼ全領域空乏化するように
選ばれている。４４は書き込み用トランジスタ
Q2のソース（もしくはドレイン）領域であり、
書き込み及びリフレツシユライン４４′に接続さ
れている。４５はp+領域で不純物密度は1017〜
1019cm-3程度に選ぶ。４６はn+領域であり不純物
密度は1019〜1021cm-3程度に選ぶ。４７はn+領域
４６に接続されたn+領域であり、読み出し用ト
ランジスタQ1のソース（もしくはドレイン）領
域である。４８はQ1のゲート電極であり、ワー
ド線に接続されている。４９は絶縁層であり、５
０は読み出し用トランジスタQ1のドレイン（も
しくはソース）n+領域でドーブドポリシリコン
もしくはＷ，Mo等の高融点金属のシリサイド等
で形成されるビツト線５０′に接続されている。
５１はｐ形のチヤンネル領域である。第４図ｂに
平面図が示されており、Ａ−A′に沿つて切つた
断面図がａ，Ｂ−B′に沿つて切つた断面図がｃ
に示されている。第４図ｄは１セル部分の回路表
現であり、φS，φG，ワード線，ビツト線上の電
位変化等のタイムチヤートは第３図ｄと同様であ
る。第４図ではn+（４６）p+（４５）ｉ（４３）n+
（４２）構造部分がフツク構造となつている。
読み出しのダイナミツクメモリの別の実施例を説
明する。第４図は第３図の読み出し用トランジス
タをほぼセルの上部に製造した例である。絶縁膜
上のポリシリコンをレーザアニールすることによ
り単結晶化を計り、その後ドーピングプロセスに
より、ドレイン、チヤンネル、ソース部分等が製
造される。各部分を説明する。n+基板４２の電
極４１には正電圧Vs（＋）が印加されている。４
３は高抵抗層である。書き込み用トランジスタ
Q2のチヤンネルの不純物密度と同程度なｎ形で
あつてもよい。高抵抗層４３の厚みはバイアス
電圧Vs（＋）によりほぼ全領域空乏化するように
選ばれている。４４は書き込み用トランジスタ
Q2のソース（もしくはドレイン）領域であり、
書き込み及びリフレツシユライン４４′に接続さ
れている。４５はp+領域で不純物密度は1017〜
1019cm-3程度に選ぶ。４６はn+領域であり不純物
密度は1019〜1021cm-3程度に選ぶ。４７はn+領域
４６に接続されたn+領域であり、読み出し用ト
ランジスタQ1のソース（もしくはドレイン）領
域である。４８はQ1のゲート電極であり、ワー
ド線に接続されている。４９は絶縁層であり、５
０は読み出し用トランジスタQ1のドレイン（も
しくはソース）n+領域でドーブドポリシリコン
もしくはＷ，Mo等の高融点金属のシリサイド等
で形成されるビツト線５０′に接続されている。
５１はｐ形のチヤンネル領域である。第４図ｂに
平面図が示されており、Ａ−A′に沿つて切つた
断面図がａ，Ｂ−B′に沿つて切つた断面図がｃ
に示されている。第４図ｄは１セル部分の回路表
現であり、φS，φG，ワード線，ビツト線上の電
位変化等のタイムチヤートは第３図ｄと同様であ
る。第４図ではn+（４６）p+（４５）ｉ（４３）n+
（４２）構造部分がフツク構造となつている。
以上、第２図乃至第４図まで図面を参照しなが
ら本発明実施例について説明してきたが、ここで
重要部分をまとめると、次のようになる。
ら本発明実施例について説明してきたが、ここで
重要部分をまとめると、次のようになる。
本発明のダイナミツクメモリは非破壊読み出し
である。メモリ動作は次のように行なわれる。
n+ 1領域及びp+領域がフローテイングになされて
いるn+ 1p+in2 +構造（当然のことながら逆導電型
でも可能）のフツク構造においてn+ 2領域に正の
バイアス電圧を印加して、ほぼ高抵抗層厚み全域
に空乏層が広がるような条件にしておきp+領域
に正孔を蓄積させその蓄積された正孔による
n+ 1p+接合の拡散電位の減少分に相当する電子注
入を引き起こさせて、n+ 1領域から電子を引き出
し、n1 +領域を正に帯電させることによつて情報
は蓄積される。同時にp+領域もフローテイング
になされているため過剰な正孔が蓄積される。こ
の状態は発生，再結合過程でp+領域内の過剰な
正孔が消失するまで保持されるが、約10秒程度で
あり、ダイナミツクメモリ動作となる。読み出し
動作n1 +領域の正の電圧をスイツチングトランジ
スタを介してビツト線に取り出してやればよい。
読み出し時にワード線パルスにより読み出しトラ
ンジスタがONすると電子n1 +領域に流入するが、
正孔がp+領域にたまつているため、即座に高抵
抗層への流入した分の電子注入が行なわれ、再び
n1 +領域はもとの帯電状態になる。従つて読み出
しは非破壊動作となる。本発明のメモリセルの読
み出し電圧はn1 +領域の正電圧そのものが出てく
るわけで、その値はほぼＱ／Cfに等しい。ここ
でＱはp+領域へ蓄積された正孔の電荷量であり、
Cfはn1 +p+接合部分の容量が大部分である。従つ
て、読み出される電圧を大きくするにはCfを小
さくしてやればよく、このことは即ちセル面積を
できるだけ小さくしてやればそれだけ読み出し電
圧が大きいということを意味する。これは従来の
１トランジスタ／１キヤパシタタイプのメモリで
はセル面積を小さくすれば、それだけ蓄積容量CS
が減少してしかも読み出し時にビツト線容量CB
との容量分割により Ｑ／CS＋CB＝CS／Cs＋CBVst となつて出てくる（VstはCBの電圧）ため、でき
るだけCs／CBを大きくする必要があるのとはま
つたく逆の方向である。むしろ、本発明のダイナ
ミツクメモリではフツク構造を利用した非破壊読
み出しであるが故に、Cf／CBはできるだけ小さい
方がよい。つまりビツト線に出てくる電圧は絶対
値としてＱ／Cfであり、読み出し時の時定数を考
慮するとビツト線上の電圧Ｄ（ｔ）はほぼ Ｄ（ｔ）＝Ｑ／Cf（１−e-t/RBCB） となる。ここでRBはスイツチングトランジスタ
のON状態の抵抗であり例えばMOSSITもしくは
Ｊ−SITを用いれば、極めて小さくすることが容
易でありRBCBは1nsec以下に設計することは容易
である。従来の非破壊読み出しの３トランジス
タ／セルタイプのメモリでは、大容量化の点で難
点があつたため、１トランジスタ／セル方式が優
勢となつてしまつたのであるが、本発明によるダ
イナミツクメモリでは集積度は２層ポリシリコン
による１トランジスタ／セル方式もしくはスタツ
クハイキヤパシタ方式と同程度であり、セル面積
をさらに小さくすればCfが減つて出力電圧はさら
に大きくなるのに対し、従来の１トランジスタ／
セル方式ではセル面積を小さくすればCsが減少
し、出力電圧も減少し、センスアンプへの負担が
大きくなる。
である。メモリ動作は次のように行なわれる。
n+ 1領域及びp+領域がフローテイングになされて
いるn+ 1p+in2 +構造（当然のことながら逆導電型
でも可能）のフツク構造においてn+ 2領域に正の
バイアス電圧を印加して、ほぼ高抵抗層厚み全域
に空乏層が広がるような条件にしておきp+領域
に正孔を蓄積させその蓄積された正孔による
n+ 1p+接合の拡散電位の減少分に相当する電子注
入を引き起こさせて、n+ 1領域から電子を引き出
し、n1 +領域を正に帯電させることによつて情報
は蓄積される。同時にp+領域もフローテイング
になされているため過剰な正孔が蓄積される。こ
の状態は発生，再結合過程でp+領域内の過剰な
正孔が消失するまで保持されるが、約10秒程度で
あり、ダイナミツクメモリ動作となる。読み出し
動作n1 +領域の正の電圧をスイツチングトランジ
スタを介してビツト線に取り出してやればよい。
読み出し時にワード線パルスにより読み出しトラ
ンジスタがONすると電子n1 +領域に流入するが、
正孔がp+領域にたまつているため、即座に高抵
抗層への流入した分の電子注入が行なわれ、再び
n1 +領域はもとの帯電状態になる。従つて読み出
しは非破壊動作となる。本発明のメモリセルの読
み出し電圧はn1 +領域の正電圧そのものが出てく
るわけで、その値はほぼＱ／Cfに等しい。ここ
でＱはp+領域へ蓄積された正孔の電荷量であり、
Cfはn1 +p+接合部分の容量が大部分である。従つ
て、読み出される電圧を大きくするにはCfを小
さくしてやればよく、このことは即ちセル面積を
できるだけ小さくしてやればそれだけ読み出し電
圧が大きいということを意味する。これは従来の
１トランジスタ／１キヤパシタタイプのメモリで
はセル面積を小さくすれば、それだけ蓄積容量CS
が減少してしかも読み出し時にビツト線容量CB
との容量分割により Ｑ／CS＋CB＝CS／Cs＋CBVst となつて出てくる（VstはCBの電圧）ため、でき
るだけCs／CBを大きくする必要があるのとはま
つたく逆の方向である。むしろ、本発明のダイナ
ミツクメモリではフツク構造を利用した非破壊読
み出しであるが故に、Cf／CBはできるだけ小さい
方がよい。つまりビツト線に出てくる電圧は絶対
値としてＱ／Cfであり、読み出し時の時定数を考
慮するとビツト線上の電圧Ｄ（ｔ）はほぼ Ｄ（ｔ）＝Ｑ／Cf（１−e-t/RBCB） となる。ここでRBはスイツチングトランジスタ
のON状態の抵抗であり例えばMOSSITもしくは
Ｊ−SITを用いれば、極めて小さくすることが容
易でありRBCBは1nsec以下に設計することは容易
である。従来の非破壊読み出しの３トランジス
タ／セルタイプのメモリでは、大容量化の点で難
点があつたため、１トランジスタ／セル方式が優
勢となつてしまつたのであるが、本発明によるダ
イナミツクメモリでは集積度は２層ポリシリコン
による１トランジスタ／セル方式もしくはスタツ
クハイキヤパシタ方式と同程度であり、セル面積
をさらに小さくすればCfが減つて出力電圧はさら
に大きくなるのに対し、従来の１トランジスタ／
セル方式ではセル面積を小さくすればCsが減少
し、出力電圧も減少し、センスアンプへの負担が
大きくなる。
従来の１トランジスタ／セル方式と本発明のダ
イナミツクメモリの感度を比べると本発明のメモ
リの方が出力電圧の感度は（Cs＋CB）／Cf倍良
い。CB≫CsCfと仮定してもCB／Cf倍は良好であ
る。ここでCsは従来の１トランジスタ／セル方式
での蓄積容量であり、Cfは本発明のメモリセルの
フツク構造部のnp接合部分の容量にほぼ等しい。
CsCfという仮定はセル面積にほぼ比例して容量
が小さくなるとしても本発明のメモリセルにとつ
てはかなりきびしい仮定であるが（というのは１
トランジスタ／１キヤパシタ方式ではキヤパシタ
Csをなるべく大きくする工夫がなされている）そ
れでもCB／Cf倍は良好となる。
イナミツクメモリの感度を比べると本発明のメモ
リの方が出力電圧の感度は（Cs＋CB）／Cf倍良
い。CB≫CsCfと仮定してもCB／Cf倍は良好であ
る。ここでCsは従来の１トランジスタ／セル方式
での蓄積容量であり、Cfは本発明のメモリセルの
フツク構造部のnp接合部分の容量にほぼ等しい。
CsCfという仮定はセル面積にほぼ比例して容量
が小さくなるとしても本発明のメモリセルにとつ
てはかなりきびしい仮定であるが（というのは１
トランジスタ／１キヤパシタ方式ではキヤパシタ
Csをなるべく大きくする工夫がなされている）そ
れでもCB／Cf倍は良好となる。
単なるキヤパシタを蓄積容量とする従来のメモ
リと違い本発明のダイナミツクメモリはフツク構
造を利用したメモリであり、内部で増幅作用があ
りしかも非破壊読み出しであるため、バランス型
フリツプフロツプ方式の高感度なセンスアンプに
対する要求負担を軽くし、周辺回路が簡単にな
り、かつフツク構造内の寄生n+p+接合容量Cfが
小さければ小さいほど出力電圧が大きくなるとい
う特徴がある。微細加工化が進めば進むほど大容
量化の点で威力を発揮するダイナミツクメモリで
ある。
リと違い本発明のダイナミツクメモリはフツク構
造を利用したメモリであり、内部で増幅作用があ
りしかも非破壊読み出しであるため、バランス型
フリツプフロツプ方式の高感度なセンスアンプに
対する要求負担を軽くし、周辺回路が簡単にな
り、かつフツク構造内の寄生n+p+接合容量Cfが
小さければ小さいほど出力電圧が大きくなるとい
う特徴がある。微細加工化が進めば進むほど大容
量化の点で威力を発揮するダイナミツクメモリで
ある。
p+領域に正孔が蓄積したとき、同じくこのp+
領域に隣接して存在する浮遊領域となされたn+
領域から電子がp+領域に注入されそのまま高抵
抗領域に流れ出て基板電極に吸収されるわけであ
るが、このときp+領域に蓄積された正孔も隣接
したn+領域に流れこもうとするわけである。n+
領域からは電子がどんどん流れ出て、p+領域の
正孔は流出しないようにするにはn+領域及びp+
領域の不純物分布に勾配を設ければよい。p+領
域にはn+領域との接合面から離れるに従い不純
物密度が低くなるような分布を設け、n+領域に
はp+領域との接合面から離れるに従い不純物密
度が高くなるように分布させる。このようにすれ
ば、p+領域に入つた電子はドリフト電界で加速
されて高抵抗領域に流れ込むが、n+領域に入つ
た正孔は減速電界により押し戻されてしまうわけ
である。不純物密度が例えば指数関数的に分布し
ているときに発生する電界強度Ｅはほぼ Ｅ＝kT／ｑ １／ＷｎN2／N1 で与えられる。但し、ｋ：ボルツマン定数，Ｔ：
温度，N2：接合面不純物密度，N1：接合面から
Ｗだけ離れた場所の不純物密度である。N2／N1
＝100のとき、Ｗ＝0.5μmとすると、室温でＥ＝
2.4×103V／cm，Ｗ＝1μmなら、Ｅ＝1.2×103V／
cmとなる。例えばn+領域を接合面で１×1019cm-3
程度、離れるに従い１×1021cm-3程度に増加させ
て、p+領域は接合面で１×1018cm-3程度にして、
接合面から離れるに従つて１×1016cm-3程度にす
るというようにする。N2／N1の差は何も100に
限るものではなく、これより大きくても小さくて
もよい。要するに電子はどんどん流れて、正孔は
流れないようにすればよいわけである。n+領域
の不純物密度を高くして、p+領域の不純物密度
を低くすることも有効である。
領域に隣接して存在する浮遊領域となされたn+
領域から電子がp+領域に注入されそのまま高抵
抗領域に流れ出て基板電極に吸収されるわけであ
るが、このときp+領域に蓄積された正孔も隣接
したn+領域に流れこもうとするわけである。n+
領域からは電子がどんどん流れ出て、p+領域の
正孔は流出しないようにするにはn+領域及びp+
領域の不純物分布に勾配を設ければよい。p+領
域にはn+領域との接合面から離れるに従い不純
物密度が低くなるような分布を設け、n+領域に
はp+領域との接合面から離れるに従い不純物密
度が高くなるように分布させる。このようにすれ
ば、p+領域に入つた電子はドリフト電界で加速
されて高抵抗領域に流れ込むが、n+領域に入つ
た正孔は減速電界により押し戻されてしまうわけ
である。不純物密度が例えば指数関数的に分布し
ているときに発生する電界強度Ｅはほぼ Ｅ＝kT／ｑ １／ＷｎN2／N1 で与えられる。但し、ｋ：ボルツマン定数，Ｔ：
温度，N2：接合面不純物密度，N1：接合面から
Ｗだけ離れた場所の不純物密度である。N2／N1
＝100のとき、Ｗ＝0.5μmとすると、室温でＥ＝
2.4×103V／cm，Ｗ＝1μmなら、Ｅ＝1.2×103V／
cmとなる。例えばn+領域を接合面で１×1019cm-3
程度、離れるに従い１×1021cm-3程度に増加させ
て、p+領域は接合面で１×1018cm-3程度にして、
接合面から離れるに従つて１×1016cm-3程度にす
るというようにする。N2／N1の差は何も100に
限るものではなく、これより大きくても小さくて
もよい。要するに電子はどんどん流れて、正孔は
流れないようにすればよいわけである。n+領域
の不純物密度を高くして、p+領域の不純物密度
を低くすることも有効である。
第１図は３トランジスタ／セルメモリのセル部
分の回路表現、第２図は本発明の実施例でａは断
面構造図、ｂは１セル部分の回路表現、ｃは動作
タイミングチヤート、第３図は本発明の実施例で
ａは断面構造図、ｂは１セル部分の回路表現、ｃ
は平面図、ｄは動作タイミングチヤート、第４図
は本発明の実施例でａは断面構造図、ｂは平面
図、ｃは別な角度での断面構造図、ｄは１セル部
分の回路表現である。
分の回路表現、第２図は本発明の実施例でａは断
面構造図、ｂは１セル部分の回路表現、ｃは動作
タイミングチヤート、第３図は本発明の実施例で
ａは断面構造図、ｂは１セル部分の回路表現、ｃ
は平面図、ｄは動作タイミングチヤート、第４図
は本発明の実施例でａは断面構造図、ｂは平面
図、ｃは別な角度での断面構造図、ｄは１セル部
分の回路表現である。
Claims (1)
- 【特許請求の範囲】 １ 一方の導電型で高不純物密度の過剰多数キヤ
リア蓄積領域を具備し、前記過剰多数キヤリア蓄
積領域をドレイン（もしくはソース）となした書
き込みトランジスタを有する半導体メモリにおい
て、前記過剰多数キヤリア蓄積領域と少なくとも
一部は直接接した、他方の導電型で高不純物密度
の多数キヤリア不足量蓄積領域を具備し、前記多
数キヤリア不足量蓄積領域をドレイン（もしくは
ソース）となし、かつ前記書き込みトランジスタ
とは共通部分を持たない読み出しトランジスタを
有することを特徴とした半導体メモリ。 ２ 前記セルを複数個アレイ状に配置したことを
特徴とする前記特許請求の範囲第１項記載の半導
体メモリ。 ３ 前記多数キヤリア不足量蓄積領域の不純物密
度を、前記過剰多数キヤリア蓄積領域の不純物密
度より高くしたことを特徴とする前記特許請求の
範囲第１項乃至第２項記載の半導体メモリ。 ４ 前記多数キヤリア不足量蓄積領域の不純物密
度が、前記過剰多数キヤリア蓄積領域との接合面
から離れるに従い、次第に高くなるような不純物
密度分布を少なくとも一部に備えたことを特徴と
する前記特許請求の範囲第３項記載の半導体メモ
リ。 ５ 前記過剰多数キヤリア蓄積領域の不純物密度
が、前記多数キヤリア不足量蓄積領域との前記接
合面より離れるに従い、次第に低くなるべく構成
された部分を少なくとも一部に備えたことを特徴
とする前記特許請求の範囲第３項乃至第４項記載
の半導体メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6581880A JPS56163585A (en) | 1980-05-17 | 1980-05-17 | Semiconductor memory |
| US06/260,297 US4408304A (en) | 1980-05-17 | 1981-05-04 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6581880A JPS56163585A (en) | 1980-05-17 | 1980-05-17 | Semiconductor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56163585A JPS56163585A (en) | 1981-12-16 |
| JPH0316789B2 true JPH0316789B2 (ja) | 1991-03-06 |
Family
ID=13297980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6581880A Granted JPS56163585A (en) | 1980-05-17 | 1980-05-17 | Semiconductor memory |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4408304A (ja) |
| JP (1) | JPS56163585A (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0646655B2 (ja) * | 1985-04-01 | 1994-06-15 | キヤノン株式会社 | 固体撮像装置 |
| EP0213425B1 (de) * | 1985-08-26 | 1992-05-06 | Siemens Aktiengesellschaft | Integrierte Schaltung in komplementärer Schaltungstechnik mit einem Substratvorspannungs-Generator und einer Schottky-Diode |
| JPH0654957B2 (ja) * | 1985-11-13 | 1994-07-20 | キヤノン株式会社 | 光電変換装置 |
| US5032529A (en) * | 1988-08-24 | 1991-07-16 | Harris Corporation | Trench gate VCMOS method of manufacture |
| US4951102A (en) * | 1988-08-24 | 1990-08-21 | Harris Corporation | Trench gate VCMOS |
| US5060194A (en) * | 1989-03-31 | 1991-10-22 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a bicmos memory cell |
| JPH0457363A (ja) * | 1990-06-27 | 1992-02-25 | Nec Corp | 半導体メモリ装置 |
| JP4164241B2 (ja) * | 2001-02-15 | 2008-10-15 | 株式会社ルネサステクノロジ | 半導体装置 |
| US20040232476A1 (en) * | 2003-05-20 | 2004-11-25 | Kang Sung-Taeg | EEPROM cell structures having non-uniform channel-dielectric thickness and methods of making the same |
| US7187610B1 (en) | 2003-07-17 | 2007-03-06 | Actel Corporation | Flash/dynamic random access memory field programmable gate array |
| US6891769B2 (en) * | 2003-07-17 | 2005-05-10 | Actel Corporation | Flash/dynamic random access memory field programmable gate array |
| US20050179111A1 (en) * | 2004-02-12 | 2005-08-18 | Iwen Chao | Semiconductor device with low resistive path barrier |
| CN102612714B (zh) * | 2009-11-13 | 2016-06-29 | 株式会社半导体能源研究所 | 半导体器件及其驱动方法 |
| SG182538A1 (en) | 2010-02-07 | 2012-08-30 | Zeno Semiconductor Inc | Semiconductor memory device having electrically floating body transistor, and having both volatile and non-volatile functionality and method |
| DE102014115204B4 (de) * | 2014-10-20 | 2020-08-20 | Infineon Technologies Ag | Testen von Vorrichtungen |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52106280A (en) * | 1976-03-01 | 1977-09-06 | Ibm | Semiconductor transistor memory cell |
| JPS54115083A (en) * | 1978-02-28 | 1979-09-07 | Cho Lsi Gijutsu Kenkyu Kumiai | Semiconductor |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0005601B1 (en) * | 1978-05-11 | 1983-03-02 | Nippon Telegraph and Telephone Public Corporation | Semiconductor integrated memory circuit |
| US4323986A (en) * | 1980-06-30 | 1982-04-06 | International Business Machines Corporation | Electronic storage array having DC stable conductivity modulated storage cells |
-
1980
- 1980-05-17 JP JP6581880A patent/JPS56163585A/ja active Granted
-
1981
- 1981-05-04 US US06/260,297 patent/US4408304A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52106280A (en) * | 1976-03-01 | 1977-09-06 | Ibm | Semiconductor transistor memory cell |
| JPS54115083A (en) * | 1978-02-28 | 1979-09-07 | Cho Lsi Gijutsu Kenkyu Kumiai | Semiconductor |
Also Published As
| Publication number | Publication date |
|---|---|
| US4408304A (en) | 1983-10-04 |
| JPS56163585A (en) | 1981-12-16 |
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