JP2829088B2 - 半導体記憶装置 - Google Patents
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Description
装置に関する。
力、コレクタ電流を出力とする電流増幅素子として用い
られて来た。例えばNPNバイポーラトランジスタでは、
正のコレクタ、エミッタ間電圧VCE、ベース、エミッタ
間電圧VBE(VCE>VBE)を与えると、VBEの種々の値に対
してコレクタ電流ICは増幅された正の値を取り、この
時、またベース電流IBも正である。
的な動作のため応用範囲もまた限られている。
電流の他に、逆方向にベース電流を流すことができる新
規なバイポーラトランジスタを用いてメモリを構成する
半導体装置を提供することを目的とする。
コレクタ、ベース間の逆方向ベース電流を夫々IBE,ICB
とした時、ベース電位に応じてIBE<ICBとなるようにコ
レクタ、エミッタ間電圧VCEを設定したバイポーラトラ
ンジスタを用いこれにスイッチング素子を接続してワー
ド線、ビット線を取付け、メモリを構成した半導体装置
を提供するものである。
より、ベース電位、即ちベース、エミッタ間電圧VBEの
変化に対してベース、エミッタ間の順方向ベース電流I
BEより大きなコレクタ、ベース間の逆方向ベース電流I
CBを流すことができ、ベース電流が従来の正領域に加え
負の領域を持ったトランジスタが実現できる。
用を行なわせることができる。
断面図である。
めN+型押込み層22が設けられ、更にP-型エピタキシャル
シリコン層23が設けられている。このP-型エピタキシャ
ルシリコン層23にはリンが導入されてN型ウェル24が形
成されている。そして表面にはフィールド酸化膜25が形
成され、開口部にはN+型押込み層22に達するコレクタ取
出し層26が、また、他の開口にはP-型ベース領域27が設
けられている。P-型ベース領域27の一部には2μm×5
μmのサイズのN+型のエミッタ領域28が形成され、更に
エミッタポリサイド29が設けられている。またP-型ベー
ス領域27内にはエミッタポリサイド29に自己整合してP+
型層30が形成され、更にコレクタ取出し層26表面には、
重ねてN+型層31が形成されている。
開口には、Ti/TiN膜33を介してAl−Si34よりなるコレク
タ、ベース、エミッタ電極35,36,37が設けられている。
3雰囲気で1250℃,25分,Sbを熱拡散してN+型押込み層22
を形成する。次いで、SiH2Cl2+B2H6雰囲気で1150℃,10
分の処理により、P-型エピタキシャルシリコン層23を成
長させた。その後、リンP+を加速電圧160KeV,ドーズ量
5×1012cm-2でイオン注入し、N2雰囲気中で1100℃,290
分の拡散によりN型ウェル24を形成した。そしてフィー
ルド酸化膜25形成後、リンP+をイオン注入してN+型のコ
レクタ取出し層26を形成し、更にボロンB+を加速電圧30
KeV,ドーズ量5×1013cm-2イオン注入してP-型ベース領
域27を形成した。この後、表面に薄いシリコン酸化膜を
形成し、これに開口してポリシリコンを500Å被着し、
ヒ素As+を60KeV,ドーズ量5×1015cm-2イオン注入し、
更にMoSiを被着してパターニングし、エミッタポリサイ
ド29を形成する。そして、ボロンB+をイオン注入してP+
型層30、更にヒ素As+をイオン注入してN+型層31を設け
る。この後、シリコン酸化膜32を堆積し、コンタクト開
口を設け、コンタクト孔底部にTi/TiN33を被着し、更に
Al−Si34を堆積してパターニングし、コレクタ、ベー
ス、エミッタ電極25,36,37を形成する。
ンジスタの不純物分布図である。
シャルシリコン層23表面からの接合深さ0.15μm,ベース
は、3×1018cm-3で接合深さ0.3μm,コレクタは、ウェ
ル領域でおよそ4×1016cm-3である。
を示す回路図である。
電圧VCEとした時、VBEに対するコレクタ電流IC、ベース
電流IBを第4図に示す。
<0.45VではVBEの電源の正の端子からベース13に流れ込
む正のベース電流IB,0.45V<VBE<0.87Vではベース13か
らVBEの電源の正の端子に流れ出す負のベース電流−IB,
0.87VVBEでは再びVBEの電源の正の端子から流れ込む
正のベース電流IBとなることが判った。
ス電流IBが負になるVBE領域は、0.50<VBE<0.66Vであ
る。
と、VBEの全領域(VBE0)で負のベース電流は観測さ
れず、IBは常に正であった。
ースからエミッタに流れる順方向のベース電流IBE(順
方向であるので図中IBFと表わしている)と、ベースコ
レクタ間のPN接合においてなだれ増倍現象によって発生
するキャリアによるコレクタ、ベース間の逆方向ベース
電流ICB(逆方向であるのでIBRと表わしている)の大小
関係によって説明される。
BE<0.45V及び0.87V<VBEの領域で観測されるように正
のベース電流IBとなり、|IBE|<|ICB|のときは、0.45V
<VBE<0.87Vの領域で観測されるように負のベース電流
−IBとなる。
乏領域に入ると、これらの電子はコレクタ電圧がなだれ
降伏の方向に大きな電圧とされているためインパクトイ
オン化によって電子−正孔対を発生する。そして、発生
した電子と正孔はベースとコレクタ間の電界によってコ
レクタとベースに夫々ドリフト移動する。ベースにドリ
フトした正孔は負のベース電流IBRを作り出す。ベース
からエミッタへの正のベース電流IBFは固定されたベー
ス・エミッタ間電圧VBEで制御される。この結果、IBRが
IBFより大きい時、逆方向ベース電流が観測される。他
方、この逆方向ベース電流が現われる場合において、発
生した電子は、その電子電流がエミッタからの注入電子
電流より小さいため、コレクタ電流の大きさに僅かに加
わることになる。
では、コレクタ電流ICOとベース電流IBFは(1)及び
(2)で表わされる。
流、ICSはコレクタ、ベース接合の逆方向飽和電流、α
Fはエミッタ、ベース接合を横切って流れた電流のう
ち、コレクタに到達した電流の割合、αRはコレクタ、
ベース接合を横切って流れ電流のうちエミッタに到達し
た電流の割合を表わす。
量である。
コレクタ間のPN接合におけるなだれ増倍効果が無視でき
なくなる場合、コレクタ電流ICは、 となり、ここで、ICOはなだれ増倍効果を無視した場合
のコレクタ電流、nは係数、BVCBOはエミッタ開放時の
ベース、コレクタ間の耐圧を表わす。
電界によってベースに流れ込み、逆方向のベース電流I
BRとなる。
と逆方向のベース電流IBRの差として表わせ、 IB=IBF−IBR=IBF−(M−1)ICO ={1−(M−1)hFE}IBF ……(6) となる。尚、エミッタ電流IEはIE=ICO+IBFで表わされ
る。ここでhFEは電流利得(hFE=ICO/IBF)を表わす。
なく、PNPバイポーラトランジスタにおいても同様に説
明できる。
ンジスタは新しい応用分野を有している。
にフリップフロップがある。しかし、フリップフロップ
は6個の素子により構成されるため高集積化に問題があ
る。
ースとエミッタ間に容量性の負荷が存在する場合を考え
る。
荷に蓄積された電荷はベースからエミッタに流れ出すの
で負荷の両端の電圧VBEは下降して0Vに近づく。一方、
0.45V<VBE<0.87Vである場合、逆方向ベース電流によ
って負荷に電荷が蓄積されるので負荷両端の電圧VBEは
上昇して0.87Vに近づき、一方、VBE>0.87Vであるとき
は正のベース電流によって負荷の電荷はベースからエミ
ッタに流れ出すので負荷両端の電圧VBEは下降してやは
り0.87Vに近づく。以上の様に、VBEは0Vもしくは0.87V
に保持されるので自己増幅機能をもった電圧の保持が可
能である。
MOSトランジスタQ1を用い、そのドレインもしくはソー
スを、NPNバイポーラトランジスタQ2のベースに接続す
る。
され、他端にはクロックφBが与えられる。
あり、コレクタ、ベース間の接合容量もやはり負荷容量
として機能する。
Aと、入力クロックφB、そしてMOSトランジスタQ1と
バイポーラトランジスタQ2の接続ノードに設けられた出
力端子の電圧レベルを示している。VHは0.87V,VPは0.4
5,VLは0Vを示す。
り、その後φAがロウレベルになると、ベースに印加さ
れたハイレベル電圧は正のベース電流によって放電され
0.87Vに落ち着く。次に、ベースに0.45V<φB<0.87V
が印加された場合、負のベース電流によって出力電位は
上昇し0.87Vとなる。そして、ベースにφB<0.45Vが印
加された場合、正のベース電流によって0Vに収束する。
持出力し、φB<0.45Vの場合、0Vを保持出力する事が
可能となる。
プに代わる電圧保持回路に使用できる事に他ならない。
に示した様にコレクタ、エミッタ間電圧VCE=1Vの場合
は、全てのVBEに対して正のベース電流となるので放電
モードとなり電圧保持ができなくなる。
スタの接続ノードを出力端としたが、保持後、再度MOS
トランジスタQ1をオンさせてφB入力端子を出力端とな
ることもできる。
とは別にMOSキャパシタ等の容量素子Cを接続したもの
であり、その容量素子で、先の充放電を積極的に行なわ
せる様にしたものである。この場合、φBの入力端を出
力端としても用いているが、Q1とQ2のベースの接続部に
出力端を置いても良い。
す。
素子であるMOSトランジスタQ1のソース又はドレインと
上述したバイポーラトランジスタQ2のベースが接続され
ている。ここではQ1としてpチャネル(又はnチャネ
ル)MOSトランジスタ、Q2としてNPNバイポーラトランジ
スタを用いた。
またドレインもしくはソースはビット線BLnに夫々接続
されている。Q1とQ2の接続ノードはセルの記憶ノードS
であり、Q2のにベース、エミッタ間の接合容量CBE及び
ベースコレクタ間の接合容量CBCからなるCS=CBE+CBC
の蓄積容量CSが存在する。あるいはこれと共に、MOSキ
ャパシタ等の容量素子C1を設けてもよい。容量素子C1を
設ける場合は、その他端は適当なプレート電位、あるい
は基板又はウェル電位が印加される。また所望により、
ベース、エミッタ間に抵抗素子Rを設けてもよい。
S、即ちベース、エミッタ間電圧とベース電流の関係を
表わしている。
“1"の記憶状態、VBE00Vが“0"の記憶状態である。書
込みは、セルノードにVBE1又は0Vを書込むことにより行
なう。読出しは、蓄積容量Cの電荷をビット線BLnに転
送し、その電位変化を増幅器で増幅することにより行な
う。
図である。
N×N=N2個配列されている。メモリ領域は、この例で
は横方向のN個、縦方向のM個のN×M個を単位とした
ブロックに分かれている。ビット線BL1/BLM,……,BL
(N−M+1)〜BLNは、カラム選択信号CSL1〜CSLM,…
…CSL(N−M+1)〜CSLNでオン、オフ制御されるト
ランスファゲート、例えばnチャネルのMOSトランジス
タT1を介してブロック毎に設けられたサブI/O線(pre I
/O 1〜pre I/O N/M)に接続されている。そして、ブロ
ック毎に、サブI/Oセンスアンプ(pre I/O S/A)が1つ
づつ設けられている。
制御されビット線▲▼…,▲▼に接続
されたダミーセルD/Cが1つづつ設けられ、サブI/O線に
平行にレイアウトされたサブI/O線(pre ▲▼ 1,
……,pre ▲▼ N/M)にメモリセルM/Cと同様に接
続されている。
▲▼線に接続さりており、サブI/O,▲▼線
の増幅電位はカラム選択信号CSLM′D……,CSLN′Dで
制御されるトランスファゲート、例えばnチャネルMOS
トランジスタT2を介して入出力線I/O,▲▼に伝達
される。
(DIN)バッファ回路及び、主I/Oセンスアンプ(I/O S/
A)が設けられている。主I/Oセンスアンプの出力は、デ
ータ出力(Dout)バッファ回路を介してDoutピンから出
力される。
アンプ、第16図にダミーセルの回路図を示した。センス
アンプはここではダイナミック型センスアンプを用い
た。
状態を有しており、ロウアドレスストローブ▲▼
(あるいはチップセレクト▲▼)でこれを選択す
る。以下では1ピンのコントロール信号でチップ動作が
基本的に決定される場合を述べるが、従来のDRAMの様に
ロウアドレスとカラムアドレスを時間で分けて▲
▼,▲▼で取り込むアドレスマルチプレクサ方式
を用いてもよい。
ルのMOSトランジスタQ2を、ワード線WLn(n=1,……,
N)を“H"レベルにしてオフする。そして、ビット線BL1
〜BLM,……,BL(N−M+1)〜BLN,▲▼〜▲
▼N′及びサブI/O,▲▼線(pre I/O 1 pre
▲▼ N/M,pre ▲▼ 1〜pre ▲▼ N/
M),I/O,▲▼線を第12図のVP電位にプリチャージ
する。この時、ダミーセルD/CにもVP電位を書込んでお
く。
と、例えば第13図のメモリセルAを選択する場合、ワー
ド線WL1及びカラム選択線CSLMが活性化される。これに
よりメモリセルのストレージノードSに蓄積されていた
電荷VBE1×CS(CSは蓄積容量Cのキャパシタンス)は、
ビット線BLM及びpre I/O 1線に伝達される。ビット
線BLMの配線の寄生容量をCB、サブI/O(pre I/O 1)の
配線の寄生容量をCpre I/Oとすると、メモリセルに“1"
が書込まれている場合、サブI/O線(pre I/O 1)の電位
はブリチャージ電位に対し、 だけ上昇する。そして、負のベース電流により△V′
(最大VBE1−VPまで)まで上昇する。
ト線▲▼,pre ▲▼ 1線の電位はVPの
ままである。従ってpre I/O 1線とpre ▲▼
1線の電位差は上記△V′となる。
ブI/Oセンスアンプ(pre I/O S/A)でSANを“H"にする
ことにより増幅し、より大きな電位差となってpre I/O
1,pre ▲▼ 1間に現われる。そして次にCSL
M′Dを立ち上げ、このデータをI/O,▲▼線に転
送する。そして同様にI/O,▲▼線に接続された主
センスアンプ(I/O / S/A)をクロックφ1を“H"にす
ることにより活性化し、Doutバッファへデータを転送す
る。そして最後にDoutパッドから出力する。
10mV程度とすると、VBE1−VP≒0.5V,CB=0.5pF,Cpre I/
O=0.5pFとしてCSは例えば20fF以上あれば良い。所望に
より、ビット線をサブI/Oセンスアンプを介さず、MOSト
ランジスタT1を介して直接I/O,▲▼線に接続し、
主センスアンプ(I/O S/A)で直接センスすることも可
能である。
ンジスタQ2がVBE0,VBE1の2つの安定点を持つので元の
“1"又は“0"に復帰する。
かったメモリセルのストレージノードSの電位は、“1"
であれば+△V,“0"であれば、−△V,VPに対して変動
し、“1"の場合は負のベース電流(−)IB,“0"の場合
は正のベース電流IBによって夫々VBE1,VBE00Vに、ワ
ード線をオフした後、戻る。この様に上記メモリセルは
自己増巾能力があるので非破壊読出しであり、DRAMの様
にビット線対毎にセンスアンプを設けなくてもよくな
る。
トイネーブ信号WEを“L"とし、DINバッファからI/O線、
pre I/O線、ビット線を経由してワード線で選択された
メモリセル第18図はメモリセルAへの書込みを示すに所
定の電位を書込むことにより行なう。DINバッファの電
流供給能力をメモリセルのNPNトランジスタの流せるベ
ース電流IBより大と設定し、“1"の場合はVBE1,“0"の
場合はVBE0をストレージノードSに強制的に書込む。
“1"の場合、VP<,“1"の場合VP>を書込んでもよい。
キングさせた場合のメモリセル動作を以下に説明する。
のメモリセルにおいて、トランスファーゲートにはPMOS
が用いられ、バイポーラトランジスタにはNPNが用いら
れる。第21図(a),(b)はメモリセルの記憶ノード
Sに“0",“1"をそれぞれ記憶している状態を表わして
おり、記憶ノードSの電位VSはそれぞれ、1V,2Vとなっ
ている。この場合、バイポーラトランジスタのベース
(記憶ノードS)は、ベース・コレクタ間接合も、ベー
ス・エミッタ間接合も逆バイアスされているために、フ
ローティング状態である。従って、記憶ノードSに蓄え
られている電荷(ベース・コレクタ間接合容量および、
ベース・エミッタ間接合容量に蓄えられている電荷)
は、DRAMのように、ある保持特性に従い保持される。こ
のメモリセルのリフレッシュサイクルは、メモリセルの
データ保持特性に従って、決定すれば良い。
(c),(d)に示されている。WLn=5V→0Vとワード
線が選択されると同時に、ワード線により選択されたセ
ルのエミッタ電位もVEn=3V→1Vとなる。これにより、
バイポーラトランジスタのベース・エミッタ間接合が順
バイアスされ、バイポーラトランジスタが活性化され
る。コレクタ、エミッタ間電圧VCEとして、逆方向ベー
ス電流特性が現われる電圧、例えば、4V(5V−1V)と高
くすると、ベース・エミッタ間の電圧に従って、第20図
に示したベース電流IBが流れる。
即ちベース・エミッタ間の電圧が0V(VBE0)の時、ベー
ス電流はほぼ0に等しく、ビット線BLnの電位変動はな
い。一方、第21図(d)のように、VS=2V,VEn=1Vの
時、即ちベース・エミッタ間の電圧が1V(VBE1)の時
は、記憶ノードSの電位VS=2Vに対して、読み出し始め
にビット線の電位はBLn=1Vと低いため、バイポーラの
コレクタからベースへ向って、逆方向のベース電流が流
れ、それがトランスファーゲートを介して、ビット線BL
nに流れ込み、ビット線の電位をVSと等しい2Vまで上昇
させる。
き込みはBLnを2Vとして、ワード線WLnを0V、エミッタVE
nを1Vにする。読み出しまたは書き込みが終了したら、
再びワード線及び、エミッタの電圧を元の電圧、即ち、
WLn=5V、VEn=3Vに戻される。このように、この発明の
メモリセルは、データ記憶時は、記憶ノードに接続され
ている容量をフローティングとして、DRAMのようにデー
タを記憶するが、読み出し時には、バイポーラトランジ
スタを活性化させ、特に“1"読み出し時に、ゲイン(Ga
in)セルとして作動する。
化させずに一定として、読み出し時にのみ、変化させて
も本発明は有効に働く。また、エミッタ電位の変化は、
ワード線の電位の変化と同時にする必要はなく、先にエ
ミッタ電位を変化させても、また、先のワード線の電位
を変化させても、本発明は有効に働く。
間接合の容量、ベース・エミッタ間接合の容量以外に、
静電容量を付加しても良い。静電容量としては、現DRAM
で用いられている、埋め込み型(トレンチ)キャパシタ
や、積み上げ型(スタック)キャパシタを使用した場合
でも本発明は有効に働く。付加する静電容量の値は、ソ
フトエラー率から決定すれば良い。
続され、両者に同じ電圧が印加される。即ち、WLn=WEn
=5Vとなる。第4図(a)に示す状態では、VS=0V,WEn
=5Vであり、この状態では、“0"が記憶されている。第
22図(b)に示す状態では、VS=1V,VEn=5Vであり、こ
の状態では、“1"が記憶されている。データを読み出す
とき、ワード線WLnおよびエミッタ電圧VEnが0Vにされ
る。この時、エミッタ・コレクタ間に逆方向電流特性が
現われる電圧、即ち5V(VC−VEn:5V−0V)が印加され、
ベース・エミッタ間電圧に従って、第20図に示すように
ベース電流が流れる。第22図(c)の場合、ベース、エ
ミッタ間電圧が0Vであるので、ベース電流はほぼ0に等
しく、ビット線BLnの電位変動しない。即ち、“0"が読
み出される。これに対して、第22図(d)の場合、ベー
ス、エミッタ間電圧が1Vであり、記憶ノードSの電位VS
に対してビット線BLnの電位が1Vと低いので、バイポー
ラトランジスタのコレクタからベースに向かって逆方向
のベース電流が流れ、この電流がトランスファーゲート
を介してビット線BLnに流れ込み、ビット線の電位をVS
と等しい1Vまで上昇させる。この時、“1"が読み出され
る。
値電圧を0V以上に設計しても良い。
る。メモリセル選択時/非選択時のエミッタ電極線の電
位振幅を△VEとすると、記憶ノードSの電位は容量結合
により△VCELLだけ振幅する。この振幅の値はベース・
コレクタ間接合の容量CBEとベース・コレクタ間接合の
容量CBC(その他の容量は無視する)と、△VEとから次
式により決まる。
接合が逆バイアスになり、記憶ノードSがフローティン
グ状態となる条件は次式のようになる。
ット線WBLとベースとの間に、書き込み用のワード線WWL
がゲート入力する書き込み用のトランスファートランジ
スタQ2を有し、読み出し用ビット線RBLとエミッタとの
間に、読み出し用のワード線RWLがゲート入力する読み
出し用のトランスファートランジスタQ3を有するメモリ
セルの実施例について、以下に説明する。
た、第25図は、メモリセルアレイと周辺回路のレイアウ
ト図である。第24図で示したメモリセルは記号M/Cで表
らされ、N×N=N2個配列されている。メモリ領域は、
この例では、横方向のN個、縦方向のM個のN×M個を
単位としたブロックに分かれている。書き込みビット線
WBL1〜WBLM,……,WBL(N−M+1)〜WBLNは書き込み
用カラム選択信号WCSL1〜WCSLM,……,WCSL(N−M+
1)〜WCSLMでオン、オフ制御される書き込み用トラン
スファゲート、例えば、nチャネルのMOSトランジスタT
Mを介して、ブロック毎に設けられたサブI線(pre I1
〜pre IN/M)に接続されている。そして、ブロック毎に
インプットバッファが1つずつ設けられている。各ブロ
ックのインプットバッファは、書き込み用カラム選択信
号WCSL1′……WCSLM/M′で制御されるトランスファゲ
ート、例えば、nチャネルMOSトランジスタWT2を介し
て、書き込み線Iに接続されている。そして、このO線
には、データ入力(DIN)バッファ回路が設けられてい
る。
−M+1)〜RBLNは読み出し用カラム選択信号RCSL1〜R
CSLM,……,RCSL(N−M+1)〜RCSLNでオン、オフ制
御される読み出し用シランスファゲート、例えばnチャ
ネルのMOSトランジスタTR1を介して、ブロック毎に設け
られたサブO線(pre O1〜pre ON/M)に接続されてい
る。そして、ブロック毎にサブOセンスアンプ(pre O
S/A)が1つずつ設けられている。各ブロックのサブO
センスアンプは、夫々サブO線に接続されており、サブ
O線の増幅電位は、読み出し用カラム選択信号
RCSL1′,……,RCSLN/M′で制御されるトランスファゲ
ート、例えばnチャネルMOSトランジスタTR2を介して、
読み出し線O,線に伝達される。そして、このO,線に
は、主Oセンスアンプ(O S/A)が設けられている。主
Oセンスアンプの出力は、データ出力(Dout)バッファ
回路を介して、Doutピンから出力される。書き込みは、
第26図に示した様に▲▼およびライトイネーブルバ
ー信号▲▼を“L"とし、DINバッファから、O線、p
re O線書き込み用ビット線を経由して、書き込み用ワ
ード線で選択されたメモリセル第26図は、メモリセルA
への書き込みを示すに所定の電位を書き込むことにより
行なう。DINバッファの電流供給能力をメモリセルのNPN
トランジスタの流せるベース電流IBより大と設定し、
“1"の場合はVBE1,“0"の場合はVBE0をストレージノー
ドSに強制的に書き込む。“1"の場合VP以上,“0"の場
合VP以下を書き込んでもよい。
る。読み出しワード線が非選択状態にある時、 のバイポーラトランジスタのエミッタ電位は“H"状態に
あり、ベース・エミッタ間のPN接合には逆バイアス電位
が加わるように、エミッタノードはVEnにより充電され
ている。
例えば第25図のメモリセルAを選択する場合、読み出し
用ワード線RWL1および読み出し用カラム選択線RCSLMが
活性化される。
なり、メモリセルのバイポーラトランジスタのベース・
エミッタ間のPN接合が順バイアス状態になり、記憶ノー
ドであるベース電位に応じて、コレクタからエミッタへ
の直流電流が流れる。このエミッタ電流を第28図に示し
たサブOセンスアンプpre O S/Aで検出して、その情
報を読み出し線O,に伝達する。メモリセルの読み出し
電流であるバイポーラトランジスタのエミッタ電流は、
ベース電位がVBE0(“0"記憶時)とVBE1(“1"記憶時)
と数桁異なり、ベース電位がVBE1の時の読み出し電流
は、例えば、10μA以上ある。O,に伝達されたデータ
は、主読み出しセンスアンプO S/Aで増幅され、最後
にDoutバッファから、Doutパッドへデータの出力が行な
われる。
ド線RWL1が非選択状態に戻る前に、第25図、第28図のV
En GeneratorのφPが“H"になることにより、選択メモ
リセルのバイポーラトランジスタのエミッタノードはV
Enが充電される。これにより、バイポーラトランジスタ
のベース・エミッタ間のPN接合には逆バイアスが印加さ
れる。
ード線を選択して行なう。この場合、バイポーラトラン
ジスタのベース・エミッタ間接合が順バイアスされる
と、コレクタ・エミッタ間に直流電流が流れ、ベース・
コレクタ間のPN接合におけるインパクトイオン化によ
り、記憶ノードであるベースのリフレッシュが行なわれ
る。こうして、自己増幅能力のあるベースノードのリフ
レッシュが終了すると、再びエミッタをVEnに充電し、
ベース・エミッタ間のPN接合を逆バイアス状態にして選
択して、読み出し用ワード線を“L"にしてリフレッシュ
動作を終了する。
(a)は平面図、(b)はそのA−A′断面図である。
具体的にその製造工程を説明すると、まず、P-型シリコ
ン基板1にSb2O8雰囲気で1250℃,25分,Sbを熱拡散し
て、N+型埋込み層2を形成する。
より、P-型エピタキシャルシリコン膜を成長させた。こ
の後、リンP+を加速電圧160Kev,ドーズ量5×1012cm-2
でイオン注入し、N2雰囲気中で1100℃,290分の拡散によ
りN型ウェル3を形成した。そして、コプラナ法による
熱酸化膜であるフィールド酸化膜4により、素子分離を
行なう。
ジスタのゲート6がリンドープポリシリコンにより設け
られている。このゲート電極6はメモリセルアレイのワ
ード線として使う。
ジスタのソース,ドレインとなるP+型層71,72が設けら
れている。この際、層71,72は同一工程で作られてもよ
いが、別工程として、NPNバイポーラトランジスタのベ
ースにもなる層72の濃度を71よりも低くしても良い。
パターニング後、書き込み用PチャネルMOSトランジス
タのゲート電極6とフィールド酸化膜4との間の開口部
9に、ヒ素を注入してn型エミッタ層10を形成する。n
型エミッタ12の不純物濃度は2×1020cm-3、整合深さ0.
15μm,P-型ベースである82の不純物濃度は3×1018c
m-3,整合深さ0.3μmである。
ビット線となる。
線P+層に接続している第1層目のAl12上にコンタクト14
を開ける。
ビット線15として、全面に保護膜16を堆積させて完成す
る。
イポーラトランジスタでSRAMを構成する例を示してきた
が、全く逆にして、N型MOSトランジスタとPNP型バイポ
ーラトランジスタを用いた場合でも本発明は有効であ
る。
エミッタn+をインプランテーション(不純物注入)によ
って形成する例を示してきたが、n+ドープしたポリシリ
コンをベースに接触させ、ポリシリコンを通して、エミ
ッタn+層を形成した場合でも、本発明は有効である。
いメモリを提供することができる。
路図、第2図はバイポーラトランジスタの断面図、第3
図はその不純物プロファイルを示す図、第4図はVCE=
6.25Vの場合のベース電流を示す図、第5図はVCE=5.75
Vの場合を示す図、第6図はVCE=1.0Vの場合を示す図、
第7図はその動作を説明する図、第8図は電圧保持回路
に適用した場合を説明する図、第9図はその動作を説明
するための図、第10図は他の例を示す図、第11図、第12
図、第13図、第14図、第15図、第16図、第17図、第18図
はメモリに適用した場合を示す図、第19図はこの発明の
1実施例に従った半導体記憶装置のメモリセルの回路
図、第20図はバイポーラトランジスタの動作特性図、第
21図は第1図のメモリセルの動作を説明する図、第22図
はその他の実施例であるワード線とエミッタ電極選択線
を接続したメモリセルの動作を説明する図、第23図は記
憶ノードの容量結合を説明する図であり、(a)はメモ
リセルの断面、(b)および(c)はメモリセルの各部
の電位を示す図、第24図は、この発明の1実施例に従っ
た半導体記憶装置のメモリセルの回路図、第25図は、メ
モリセルアレイと周辺回路図のレイアウト図、第26図、
第27図は、書き込み時、読み出し時の主要クロックの動
作タイミング波形図、第28図はVEn Generator,サブO
センスアンプpre O S/Aの回路図、第29図は、このメ
モリセルの製図工程を示す図で(a)は平面図、(b)
はそのA−A′断面図である。
Claims (4)
- 【請求項1】ベース、エミッタ間電圧が増大するに従
い、ベース電流の極性が正と負で変化するようにコレク
タ、エミッタ間電圧を設定する手段を有するバイポーラ
トランジスタと、このバイポーラトランジスタのベース
とビット線との間に設けられ、ワード線でオンオフを制
御されるスイッチング素子とを備え、前記設定手段によ
り設定されたコレクタ、エミッタ間電圧において、前記
ベース電流の極性が正と負で変化するベース電流変化電
位を記憶データとして用いる事を特徴とする半導体記憶
装置。 - 【請求項2】ベース、エミッタ間電圧が増大するに従
い、ベース電流の極性が変化するようにコレクタ、エミ
ッタ間電圧を設定する手段を有するバイポーラトランジ
スタと、このバイポーラトランジスタのベースと書き込
み用の第1のビット線との間に設けられ、書き込み用の
第1のワード線で制御されるスイッチング素子と、前記
バイポーラトランジスタのエミッタと、読み出し用の第
2のビット線との間に設けられ、読み出し用の第2のワ
ード線で制御されるスイッチング素子とを備えた事を特
徴とする請求項1記載の半導体記憶装置。 - 【請求項3】前記半導体記憶装置はメモリセルであり、
このメモリセルが配列形成され、前記書き込み用ビット
線を介してメモリセルに書き込みを行ない、メモリセル
のデータを読み出し用ビット線を介して読み出すように
した事を特徴とする請求項2記載の半導体記憶装置。 - 【請求項4】前記半導体記憶装置は、書き込み動作と読
み出し動作が同時に行えることを特徴とする請求項2記
載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2081122A JP2829088B2 (ja) | 1990-03-30 | 1990-03-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2081122A JP2829088B2 (ja) | 1990-03-30 | 1990-03-30 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03283082A JPH03283082A (ja) | 1991-12-13 |
JP2829088B2 true JP2829088B2 (ja) | 1998-11-25 |
Family
ID=13737584
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2081122A Expired - Lifetime JP2829088B2 (ja) | 1990-03-30 | 1990-03-30 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2829088B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6362542B2 (ja) * | 2012-02-16 | 2018-07-25 | ジーノ セミコンダクター, インコーポレイテッド | 第1および第2のトランジスタを備えるメモリセルおよび動作の方法 |
-
1990
- 1990-03-30 JP JP2081122A patent/JP2829088B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH03283082A (ja) | 1991-12-13 |
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