JP2829088B2

JP2829088B2 - 半導体記憶装置

Info

Publication number: JP2829088B2
Application number: JP2081122A
Authority: JP
Inventors: 康司作井; 常明布施; 武裕長谷川; 重佳渡辺; 富士雄舛岡
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1990-03-30
Filing date: 1990-03-30
Publication date: 1998-11-25
Anticipated expiration: 2013-11-25
Also published as: JPH03283082A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明はバイポーラトランジスタを用いた半導体記憶
装置に関する。

（従来の技術）従来、バイポーラトランジスタは、ベース電流を入
力、コレクタ電流を出力とする電流増幅素子として用い
られて来た。例えばNPNバイポーラトランジスタでは、
正のコレクタ、エミッタ間電圧V_CE、ベース、エミッタ
間電圧V_BE（V_CE＞V_BE）を与えると、V_BEの種々の値に対
してコレクタ電流I_Cは増幅された正の値を取り、この
時、またベース電流I_Bも正である。

（発明が解決しようとする課題）しかし、従来のバイポーラトランジスタは、その画一
的な動作のため応用範囲もまた限られている。

本発明は、ベース電位に応じて、この順方向のベース
電流の他に、逆方向にベース電流を流すことができる新
規なバイポーラトランジスタを用いてメモリを構成する
半導体装置を提供することを目的とする。

［発明の構成］（課題を解決するための手段）本発明は、ベース、エミッタ間の順方向ベース電流、
コレクタ、ベース間の逆方向ベース電流を夫々I_BE,I_CB
とした時、ベース電位に応じてI_BE＜I_CBとなるようにコ
レクタ、エミッタ間電圧V_CEを設定したバイポーラトラ
ンジスタを用いこれにスイッチング素子を接続してワー
ド線、ビット線を取付け、メモリを構成した半導体装置
を提供するものである。

（作用）コレクタ、エミッタ間電圧を高電圧に設定することに
より、ベース電位、即ちベース、エミッタ間電圧V_BEの
変化に対してベース、エミッタ間の順方向ベース電流I
_BEより大きなコレクタ、ベース間の逆方向ベース電流I
_CBを流すことができ、ベース電流が従来の正領域に加え
負の領域を持ったトランジスタが実現できる。

そして、正負のベース電流の境界電位を用いて記憶作
用を行なわせることができる。

（実施例）以下、本発明の実施例を面図を参照して説明する。

第２図は本実施例で用いたバイポーラトランジスタの
断面図である。

P^-型シリコン基板21表面にはコレクタ抵抗を下げるた
めN⁺型押込み層22が設けられ、更にP^-型エピタキシャル
シリコン層23が設けられている。このP^-型エピタキシャ
ルシリコン層23にはリンが導入されてＮ型ウェル24が形
成されている。そして表面にはフィールド酸化膜25が形
成され、開口部にはN⁺型押込み層22に達するコレクタ取
出し層26が、また、他の開口にはP^-型ベース領域27が設
けられている。P^-型ベース領域27の一部には２μｍ×５
μｍのサイズのN⁺型のエミッタ領域28が形成され、更に
エミッタポリサイド29が設けられている。またP^-型ベー
ス領域27内にはエミッタポリサイド29に自己整合してP⁺
型層30が形成され、更にコレクタ取出し層26表面には、
重ねてN⁺型層31が形成されている。

この全体は、シリコン酸化膜32で覆われ、コンタクト
開口には、Ti/TiN膜33を介してAl−Si34よりなるコレク
タ、ベース、エミッタ電極35,36,37が設けられている。

製造においては、先ず、P^-型シリコン基板21に、Sb₂O
₃雰囲気で1250℃,25分,Sbを熱拡散してN⁺型押込み層22
を形成する。次いで、SiH₂Cl₂＋B₂H₆雰囲気で1150℃,10
分の処理により、P^-型エピタキシャルシリコン層23を成
長させた。その後、リンP⁺を加速電圧160KeV,ドーズ量
５×10¹²cm^-2でイオン注入し、N₂雰囲気中で1100℃,290
分の拡散によりＮ型ウェル24を形成した。そしてフィー
ルド酸化膜25形成後、リンP⁺をイオン注入してN⁺型のコ
レクタ取出し層26を形成し、更にボロンB⁺を加速電圧30
KeV,ドーズ量５×10¹³cm^-2イオン注入してP^-型ベース領
域27を形成した。この後、表面に薄いシリコン酸化膜を
形成し、これに開口してポリシリコンを500Å被着し、
ヒ素As⁺を60KeV,ドーズ量５×10¹⁵cm^-2イオン注入し、
更にMoSiを被着してパターニングし、エミッタポリサイ
ド29を形成する。そして、ボロンB⁺をイオン注入してP⁺
型層30、更にヒ素As⁺をイオン注入してN⁺型層31を設け
る。この後、シリコン酸化膜32を堆積し、コンタクト開
口を設け、コンタクト孔底部にTi/TiN33を被着し、更に
Al−Si34を堆積してパターニングし、コレクタ、ベー
ス、エミッタ電極25,36,37を形成する。

第３図は、その様にして形成したNPNバイポーラトラ
ンジスタの不純物分布図である。

エミッタは不純物濃度1.5×10²⁰cm^-3でP^-型エピタキ
シャルシリコン層23表面からの接合深さ0.15μm,ベース
は、３×10¹⁸cm^-3で接合深さ0.3μm,コレクタは、ウェ
ル領域でおよそ４×10¹⁶cm^-3である。

第１図は、このNPNバイポーラトランジスタ11の動作
を示す回路図である。

ベース、エミッタ間電圧V_BE、コレクタ、エミッタ間
電圧V_CEとした時、V_BEに対するコレクタ電流I_C、ベース
電流I_Bを第４図に示す。

第４図は、V_CEを6.25Vに設定した時の値で、0VV_BE
＜0.45VではV_BEの電源の正の端子からベース13に流れ込
む正のベース電流I_B,0.45V＜V_BE＜0.87Vではベース13か
らV_BEの電源の正の端子に流れ出す負のベース電流−I_B,
0.87VV_BEでは再びV_BEの電源の正の端子から流れ込む
正のベース電流I_Bとなることが判った。

第５図は、V_CEを5.75Vに設定した場合の結果で、ベー
ス電流I_Bが負になるV_BE領域は、0.50＜V_BE＜0.66Vであ
る。

しかしながら、第６図に示すように、V_CE＝1Vとする
と、V_BEの全領域（V_BE０）で負のベース電流は観測さ
れず、I_Bは常に正であった。

上述した負のベース電流は、第７図に示すように、ベ
ースからエミッタに流れる順方向のベース電流I_BE（順
方向であるので図中I_BFと表わしている）と、ベースコ
レクタ間のPN接合においてなだれ増倍現象によって発生
するキャリアによるコレクタ、ベース間の逆方向ベース
電流I_CB（逆方向であるのでI_BRと表わしている）の大小
関係によって説明される。

即ち、|I_BE|＞|I_CB|のときは、第４図における0VV
_BE＜0.45V及び0.87V＜V_BEの領域で観測されるように正
のベース電流I_Bとなり、|I_BE|＜|I_CB|のときは、0.45V
＜V_BE＜0.87Vの領域で観測されるように負のベース電流
−I_Bとなる。

エミッタからの注入電子がベース・コレクタ接合の空
乏領域に入ると、これらの電子はコレクタ電圧がなだれ
降伏の方向に大きな電圧とされているためインパクトイ
オン化によって電子−正孔対を発生する。そして、発生
した電子と正孔はベースとコレクタ間の電界によってコ
レクタとベースに夫々ドリフト移動する。ベースにドリ
フトした正孔は負のベース電流I_BRを作り出す。ベース
からエミッタへの正のベース電流I_BFは固定されたベー
ス・エミッタ間電圧V_BEで制御される。この結果、I_BRが
I_BFより大きい時、逆方向ベース電流が観測される。他
方、この逆方向ベース電流が現われる場合において、発
生した電子は、その電子電流がエミッタからの注入電子
電流より小さいため、コレクタ電流の大きさに僅かに加
わることになる。

これを式を用いて以下に説明する。

Ebers−Mollのモデルにおいて、通常のトランジスタ
では、コレクタ電流I_COとベース電流I_BFは（１）及び
（２）で表わされる。

ここでI_ESはエミッタ、ベース接合の逆方向飽和電
流、I_CSはコレクタ、ベース接合の逆方向飽和電流、α
_Ｆはエミッタ、ベース接合を横切って流れた電流のう
ち、コレクタに到達した電流の割合、α_Ｒはコレクタ、
ベース接合を横切って流れ電流のうちエミッタに到達し
た電流の割合を表わす。

また、ｋはボルツマン定数、Ｔは絶対温度、ｑは電荷
量である。

更に、コレクタ、ベース間電圧V_CEが高く、ベース、
コレクタ間のPN接合におけるなだれ増倍効果が無視でき
なくなる場合、コレクタ電流I_Cは、となり、ここで、I_COはなだれ増倍効果を無視した場合
のコレクタ電流、ｎは係数、BV_CBOはエミッタ開放時の
ベース、コレクタ間の耐圧を表わす。

第７図に示すようになだれ増倍で発生したホールは、
電界によってベースに流れ込み、逆方向のベース電流I
_BRとなる。

よって、I_BRは、 I_BR＝（Ｍ−１）I_CO ……（５）となり、結局、ベース電流I_Bは順方向のベース電流I_BF
と逆方向のベース電流I_BRの差として表わせ、 I_B＝I_BF−I_BR＝I_BF−（Ｍ−１）I_CO ＝｛１−（Ｍ−１）h_FE｝I_BF ……（６）となる。尚、エミッタ電流I_EはI_E＝I_CO＋I_BFで表わされ
る。ここでh_FEは電流利得（h_FE＝I_CO/I_BF）を表わす。

尚、この動作は、NPNバイポーラトランジスタだけで
なく、PNPバイポーラトランジスタにおいても同様に説
明できる。

さて、この様な負のベース電流を示すバイポーラトラ
ンジスタは新しい応用分野を有している。

例えば、従来、電圧保持装置として知られているもの
にフリップフロップがある。しかし、フリップフロップ
は６個の素子により構成されるため高集積化に問題があ
る。

さて、第１図のバイポーラトランジスタにおいて、ベ
ースとエミッタ間に容量性の負荷が存在する場合を考え
る。

この時、ベース電圧V_BEが0VV_BE＜0.45Vの場合、負
荷に蓄積された電荷はベースからエミッタに流れ出すの
で負荷の両端の電圧V_BEは下降して0Vに近づく。一方、
0.45V＜V_BE＜0.87Vである場合、逆方向ベース電流によ
って負荷に電荷が蓄積されるので負荷両端の電圧V_BEは
上昇して0.87Vに近づき、一方、V_BE＞0.87Vであるとき
は正のベース電流によって負荷の電荷はベースからエミ
ッタに流れ出すので負荷両端の電圧V_BEは下降してやは
り0.87Vに近づく。以上の様に、V_BEは0Vもしくは0.87V
に保持されるので自己増幅機能をもった電圧の保持が可
能である。

第８図に、その電圧保持回路の一例を示す。

この実施例では、スイッチング素子としてｎチャネル
MOSトランジスタQ₁を用い、そのドレインもしくはソー
スを、NPNバイポーラトランジスタQ₂のベースに接続す
る。

MOSトランジスタQ₁のゲートにはクロックφ_Ａが印加
され、他端にはクロックφ_Ｂが与えられる。

この場合の容量は、ベース、エミッタ間の接合容量で
あり、コレクタ、ベース間の接合容量もやはり負荷容量
として機能する。

第９図は、MOSトランジスタQ₁の制御クロックφ
_Ａと、入力クロックφ_Ｂ、そしてMOSトランジスタQ₁と
バイポーラトランジスタQ₂の接続ノードに設けられた出
力端子の電圧レベルを示している。V_Hは0.87V,V_Pは0.4
5,V_Lは0Vを示す。

φ_Ａがハイレベルとなり、ベースにφ_Ｂ＞0.87Vが入
り、その後φ_Ａがロウレベルになると、ベースに印加さ
れたハイレベル電圧は正のベース電流によって放電され
0.87Vに落ち着く。次に、ベースに0.45V＜φ_Ｂ＜0.87V
が印加された場合、負のベース電流によって出力電位は
上昇し0.87Vとなる。そして、ベースにφ_Ｂ＜0.45Vが印
加された場合、正のベース電流によって0Vに収束する。

かくして、φ_Ｂ＞0.45Vの場合、境界電位の0.87Vを保
持出力し、φ_Ｂ＜0.45Vの場合、0Vを保持出力する事が
可能となる。

この事は、本回路が、少ない素子数でフリップフロッ
プに代わる電圧保持回路に使用できる事に他ならない。

これは、ベース電流に負電流が生じるからで、第６図
に示した様にコレクタ、エミッタ間電圧V_CE＝1Vの場合
は、全てのV_BEに対して正のベース電流となるので放電
モードとなり電圧保持ができなくなる。

第９図ではMOSトランジスタQ₁とバイポーラトランジ
スタの接続ノードを出力端としたが、保持後、再度MOS
トランジスタQ₁をオンさせてφ_Ｂ入力端子を出力端とな
ることもできる。

第10図は、上記接続ノードにバイポーラトランジスタ
とは別にMOSキャパシタ等の容量素子Ｃを接続したもの
であり、その容量素子で、先の充放電を積極的に行なわ
せる様にしたものである。この場合、φ_Ｂの入力端を出
力端としても用いているが、Q₁とQ₂のベースの接続部に
出力端を置いても良い。

第11図〜第18図にメモリに適用する場合の一例を示
す。

第11図は、メモリセルの回路図である。スイッチング
素子であるMOSトランジスタQ₁のソース又はドレインと
上述したバイポーラトランジスタQ₂のベースが接続され
ている。ここではQ₁としてｐチャネル（又はｎチャネ
ル）MOSトランジスタ、Q₂としてNPNバイポーラトランジ
スタを用いた。

そしてMOSトランジスタQ₁のゲートはワード線WL_nに、
またドレインもしくはソースはビット線BL_nに夫々接続
されている。Q₁とQ₂の接続ノードはセルの記憶ノードＳ
であり、Q₂のにベース、エミッタ間の接合容量C_BE及び
ベースコレクタ間の接合容量C_BCからなるC_S＝C_BE＋C_BC
の蓄積容量C_Sが存在する。あるいはこれと共に、MOSキ
ャパシタ等の容量素子C₁を設けてもよい。容量素子C₁を
設ける場合は、その他端は適当なプレート電位、あるい
は基板又はウェル電位が印加される。また所望により、
ベース、エミッタ間に抵抗素子Ｒを設けてもよい。

第12図は、その動作特性を示し、第11図の記憶ノード
Ｓ、即ちベース、エミッタ間電圧とベース電流の関係を
表わしている。

正、負のベース電流の高レベル側の境界電位V_BE1が
“1"の記憶状態、V_BE00Vが“0"の記憶状態である。書
込みは、セルノードにV_BE1又は0Vを書込むことにより行
なう。読出しは、蓄積容量Ｃの電荷をビット線BL_nに転
送し、その電位変化を増幅器で増幅することにより行な
う。

第13図は、メモリセルアレイと周辺回路のレイアウト
図である。

第11図で示したメモリセルは、記号M/Cで表わされ、
Ｎ×Ｎ＝N²個配列されている。メモリ領域は、この例で
は横方向のＮ個、縦方向のＭ個のＮ×Ｍ個を単位とした
ブロックに分かれている。ビット線BL₁/BLM,……,BL
（Ｎ−Ｍ＋１）〜BLNは、カラム選択信号CSL₁〜CSLM,…
…CSL（Ｎ−Ｍ＋１）〜CSLNでオン、オフ制御されるト
ランスファゲート、例えばｎチャネルのMOSトランジス
タT₁を介してブロック毎に設けられたサブI/O線（pre I
/O 1〜pre I/O N/M）に接続されている。そして、ブロ
ック毎に、サブI/Oセンスアンプ（pre I/O S/A）が１つ
づつ設けられている。

この実施例では、各ブロックにダミーワード線DWLで
制御されビット線▲▼…，▲▼に接続
されたダミーセルD/Cが１つづつ設けられ、サブI/O線に
平行にレイアウトされたサブI/O線（pre ▲▼ 1,
……,pre ▲▼ N/M）にメモリセルM/Cと同様に接
続されている。

各ブロックのサブI/Oセンスアンプは、夫々サブI/O,
▲▼線に接続さりており、サブI/O,▲▼線
の増幅電位はカラム選択信号CSLM′Ｄ……,CSLN′Ｄで
制御されるトランスファゲート、例えばｎチャネルMOS
トランジスタT₂を介して入出力線I/O,▲▼に伝達
される。

そしてこのI/O,▲▼線には、データ入力
（D_IN）バッファ回路及び、主I/Oセンスアンプ（I/O S/
A）が設けられている。主I/Oセンスアンプの出力は、デ
ータ出力（Dout）バッファ回路を介してDoutピンから出
力される。

第14図にサブI/Oセンスアンプ、第15図に主I/Oセンス
アンプ、第16図にダミーセルの回路図を示した。センス
アンプはここではダイナミック型センスアンプを用い
た。

上記半導体メモリは、アクティブ状態とプリチャージ
状態を有しており、ロウアドレスストローブ▲▼
（あるいはチップセレクト▲▼）でこれを選択す
る。以下では１ピンのコントロール信号でチップ動作が
基本的に決定される場合を述べるが、従来のDRAMの様に
ロウアドレスとカラムアドレスを時間で分けて▲
▼，▲▼で取り込むアドレスマルチプレクサ方式
を用いてもよい。

次に、第17図を参照しながら読出し動作を説明する。

▲▼が“H"のプリチャージ状態では、メモリセ
ルのMOSトランジスタQ₂を、ワード線WL_n（ｎ＝1,……,
N）を“H"レベルにしてオフする。そして、ビット線BL₁
〜BLM,……,BL（Ｎ−Ｍ＋１）〜BLN,▲▼〜▲
▼Ｎ′及びサブI/O,▲▼線（pre I/O 1 pre
▲▼ N/M,pre ▲▼ 1〜pre ▲▼ N/
M）,I/O,▲▼線を第12図のV_P電位にプリチャージ
する。この時、ダミーセルD/CにもV_P電位を書込んでお
く。

次に▲▼が“L"になりアドレスが取り込まれる
と、例えば第13図のメモリセルＡを選択する場合、ワー
ド線WL₁及びカラム選択線CSLMが活性化される。これに
よりメモリセルのストレージノードＳに蓄積されていた
電荷V_BE1×C_S（C_Sは蓄積容量Ｃのキャパシタンス）は、
ビット線BLM及びpre I/O １線に伝達される。ビット
線BLMの配線の寄生容量をC_B、サブI/O（pre I/O 1）の
配線の寄生容量をCpre I/Oとすると、メモリセルに“1"
が書込まれている場合、サブI/O線（pre I/O 1）の電位
はブリチャージ電位に対し、だけ上昇する。そして、負のベース電流により△Ｖ′
（最大V_BE1−V_Pまで）まで上昇する。

ダミーワード線DWLも同様に選ばれるが、ダミービッ
ト線▲▼,pre ▲▼ １線の電位はV_Pの
ままである。従ってpre I/O １線とpre ▲▼
１線の電位差は上記△Ｖ′となる。

この電位差は、ダイナミック型センスアンプであるサ
ブI/Oセンスアンプ（pre I/O S/A）でSANを“H"にする
ことにより増幅し、より大きな電位差となってpre I/O
1,pre ▲▼ １間に現われる。そして次にCSL
M′Ｄを立ち上げ、このデータをI/O,▲▼線に転
送する。そして同様にI/O,▲▼線に接続された主
センスアンプ（I/O / S/A）をクロックφ_１を“H"にす
ることにより活性化し、Doutバッファへデータを転送す
る。そして最後にDoutパッドから出力する。

サブI/Oセンスアンプ（pre I/O I/A）の最小感度を〜
10mV程度とすると、V_BE1−V_P≒0.5V,C_B＝0.5pF,Cpre I/
O＝0.5pFとしてC_Sは例えば20fF以上あれば良い。所望に
より、ビット線をサブI/Oセンスアンプを介さず、MOSト
ランジスタT₁を介して直接I/O,▲▼線に接続し、
主センスアンプ（I/O S/A）で直接センスすることも可
能である。

読み出しが行なわれたメモリセルは、バイポーラトラ
ンジスタQ₂がV_BE0,V_BE1の２つの安定点を持つので元の
“1"又は“0"に復帰する。

他方、ワード線で選択されながらDoutから読出されな
かったメモリセルのストレージノードＳの電位は、“1"
であれば＋△V,“0"であれば、−△V,V_Pに対して変動
し、“1"の場合は負のベース電流（−）I_B,“0"の場合
は正のベース電流I_Bによって夫々V_BE1,V_BE00Vに、ワ
ード線をオフした後、戻る。この様に上記メモリセルは
自己増巾能力があるので非破壊読出しであり、DRAMの様
にビット線対毎にセンスアンプを設けなくてもよくな
る。

書込みは、第18図に示した様に、▲▼及びライ
トイネーブ信号WEを“L"とし、D_INバッファからI/O線、
pre I/O線、ビット線を経由してワード線で選択された
メモリセル第18図はメモリセルＡへの書込みを示すに所
定の電位を書込むことにより行なう。D_INバッファの電
流供給能力をメモリセルのNPNトランジスタの流せるベ
ース電流I_Bより大と設定し、“1"の場合はV_BE1,“0"の
場合はV_BE0をストレージノードＳに強制的に書込む。
“1"の場合、V_P＜，“1"の場合V_P＞を書込んでもよい。

バイポーラトランジスタのエミッタ電位V_Enをクロッ
キングさせた場合のメモリセル動作を以下に説明する。

第21図は、第19図のメモリセルの動作状態を示し、こ
のメモリセルにおいて、トランスファーゲートにはPMOS
が用いられ、バイポーラトランジスタにはNPNが用いら
れる。第21図（ａ），（ｂ）はメモリセルの記憶ノード
Ｓに“0",“1"をそれぞれ記憶している状態を表わして
おり、記憶ノードＳの電位VSはそれぞれ、1V,2Vとなっ
ている。この場合、バイポーラトランジスタのベース
（記憶ノードＳ）は、ベース・コレクタ間接合も、ベー
ス・エミッタ間接合も逆バイアスされているために、フ
ローティング状態である。従って、記憶ノードＳに蓄え
られている電荷（ベース・コレクタ間接合容量および、
ベース・エミッタ間接合容量に蓄えられている電荷）
は、DRAMのように、ある保持特性に従い保持される。こ
のメモリセルのリフレッシュサイクルは、メモリセルの
データ保持特性に従って、決定すれば良い。

次に、このメモリセルの読み出しの状態が第21図
（ｃ），（ｄ）に示されている。WL_n＝5V→0Vとワード
線が選択されると同時に、ワード線により選択されたセ
ルのエミッタ電位もVE_n＝3V→1Vとなる。これにより、
バイポーラトランジスタのベース・エミッタ間接合が順
バイアスされ、バイポーラトランジスタが活性化され
る。コレクタ、エミッタ間電圧V_CEとして、逆方向ベー
ス電流特性が現われる電圧、例えば、4V（5V−1V）と高
くすると、ベース・エミッタ間の電圧に従って、第20図
に示したベース電流I_Bが流れる。

即ち、第21図（ｃ）のように、V_S＝1V,VE_n＝1Vの時、
即ちベース・エミッタ間の電圧が0V（V_BE0）の時、ベー
ス電流はほぼ０に等しく、ビット線BL_nの電位変動はな
い。一方、第21図（ｄ）のように、V_S＝2V,VE_n＝1Vの
時、即ちベース・エミッタ間の電圧が1V（V_BE1）の時
は、記憶ノードＳの電位V_S＝2Vに対して、読み出し始め
にビット線の電位はBL_n＝1Vと低いため、バイポーラの
コレクタからベースへ向って、逆方向のベース電流が流
れ、それがトランスファーゲートを介して、ビット線BL
_nに流れ込み、ビット線の電位をV_Sと等しい2Vまで上昇
させる。

書き込み時は、“0"書き込みはBL_nを1Vとし、“1"書
き込みはBL_nを2Vとして、ワード線WL_nを0V、エミッタVE
_nを1Vにする。読み出しまたは書き込みが終了したら、
再びワード線及び、エミッタの電圧を元の電圧、即ち、
WL_n＝5V、VE_n＝3Vに戻される。このように、この発明の
メモリセルは、データ記憶時は、記憶ノードに接続され
ている容量をフローティングとして、DRAMのようにデー
タを記憶するが、読み出し時には、バイポーラトランジ
スタを活性化させ、特に“1"読み出し時に、ゲイン（Ga
in）セルとして作動する。

なお、エミッタ電位（VE_n）は、書き込み時には、変
化させずに一定として、読み出し時にのみ、変化させて
も本発明は有効に働く。また、エミッタ電位の変化は、
ワード線の電位の変化と同時にする必要はなく、先にエ
ミッタ電位を変化させても、また、先のワード線の電位
を変化させても、本発明は有効に働く。

また、記憶ノードＳの容量として、ベース・コレクタ
間接合の容量、ベース・エミッタ間接合の容量以外に、
静電容量を付加しても良い。静電容量としては、現DRAM
で用いられている、埋め込み型（トレンチ）キャパシタ
や、積み上げ型（スタック）キャパシタを使用した場合
でも本発明は有効に働く。付加する静電容量の値は、ソ
フトエラー率から決定すれば良い。

第22図の実施例では、ワード線WL_nとエミッタとが接
続され、両者に同じ電圧が印加される。即ち、WL_n＝WE_n
＝5Vとなる。第４図（ａ）に示す状態では、V_S＝0V,WE_n
＝5Vであり、この状態では、“0"が記憶されている。第
22図（ｂ）に示す状態では、V_S＝1V,VE_n＝5Vであり、こ
の状態では、“1"が記憶されている。データを読み出す
とき、ワード線WL_nおよびエミッタ電圧VE_nが0Vにされ
る。この時、エミッタ・コレクタ間に逆方向電流特性が
現われる電圧、即ち5V（V_C−VE_n:5V−0V）が印加され、
ベース・エミッタ間電圧に従って、第20図に示すように
ベース電流が流れる。第22図（ｃ）の場合、ベース、エ
ミッタ間電圧が0Vであるので、ベース電流はほぼ０に等
しく、ビット線BL_nの電位変動しない。即ち、“0"が読
み出される。これに対して、第22図（ｄ）の場合、ベー
ス、エミッタ間電圧が1Vであり、記憶ノードＳの電位V_S
に対してビット線BL_nの電位が1Vと低いので、バイポー
ラトランジスタのコレクタからベースに向かって逆方向
のベース電流が流れ、この電流がトランスファーゲート
を介してビット線BL_nに流れ込み、ビット線の電位をV_S
と等しい1Vまで上昇させる。この時、“1"が読み出され
る。

尚、上記実施例において、トランスファーゲートの閾
値電圧を0V以上に設計しても良い。

第23図は、記憶ノードＳの電位ＶCELLを示した図であ
る。メモリセル選択時／非選択時のエミッタ電極線の電
位振幅を△VEとすると、記憶ノードＳの電位は容量結合
により△ＶCELLだけ振幅する。この振幅の値はベース・
コレクタ間接合の容量ＣBEとベース・コレクタ間接合の
容量ＣBC（その他の容量は無視する）と、△VEとから次
式により決まる。

従って、メモリセルの非選択時にベース・エミッタ間
接合が逆バイアスになり、記憶ノードＳがフローティン
グ状態となる条件は次式のようになる。

次に、このバイポーラトランジスタQ₁の書き込み用ビ
ット線W_BLとベースとの間に、書き込み用のワード線W_WL
がゲート入力する書き込み用のトランスファートランジ
スタQ₂を有し、読み出し用ビット線R_BLとエミッタとの
間に、読み出し用のワード線R_WLがゲート入力する読み
出し用のトランスファートランジスタQ₃を有するメモリ
セルの実施例について、以下に説明する。

第24図は、そのメモリセルの等価回路図である。ま
た、第25図は、メモリセルアレイと周辺回路のレイアウ
ト図である。第24図で示したメモリセルは記号M/Cで表
らされ、Ｎ×Ｎ＝N²個配列されている。メモリ領域は、
この例では、横方向のＮ個、縦方向のＭ個のＮ×Ｍ個を
単位としたブロックに分かれている。書き込みビット線
W_BL1〜W_BLM,……,W_BL（Ｎ−Ｍ＋１）〜W_BLNは書き込み
用カラム選択信号W_CSL1〜W_CSLM,……,W_CSL（Ｎ−Ｍ＋
１）〜W_CSLMでオン、オフ制御される書き込み用トラン
スファゲート、例えば、ｎチャネルのMOSトランジスタT
_Mを介して、ブロック毎に設けられたサブＩ線（pre I₁
〜pre IN/M）に接続されている。そして、ブロック毎に
インプットバッファが１つずつ設けられている。各ブロ
ックのインプットバッファは、書き込み用カラム選択信
号W_CSL1′……Ｗ_CSLM/M′で制御されるトランスファゲ
ート、例えば、ｎチャネルMOSトランジスタW_T2を介し
て、書き込み線Ｉに接続されている。そして、このＯ線
には、データ入力（D_IN）バッファ回路が設けられてい
る。

同様に、読み出しビット線R_BL1〜R_BLM,……,R_BL（Ｎ
−Ｍ＋１）〜R_BLNは読み出し用カラム選択信号R_CSL1〜R
_CSLM,……,R_CSL（Ｎ−Ｍ＋１）〜R_CSLNでオン、オフ制
御される読み出し用シランスファゲート、例えばｎチャ
ネルのMOSトランジスタT_R1を介して、ブロック毎に設け
られたサブＯ線（pre O₁〜pre ON/M）に接続されてい
る。そして、ブロック毎にサブＯセンスアンプ（pre O
S/A）が１つずつ設けられている。各ブロックのサブＯ
センスアンプは、夫々サブＯ線に接続されており、サブ
Ｏ線の増幅電位は、読み出し用カラム選択信号
R_CSL1′，……,R_CSLN/M′で制御されるトランスファゲ
ート、例えばｎチャネルMOSトランジスタT_R2を介して、
読み出し線O,線に伝達される。そして、このO,線に
は、主Ｏセンスアンプ（O S/A）が設けられている。主
Ｏセンスアンプの出力は、データ出力（Dout）バッファ
回路を介して、Doutピンから出力される。書き込みは、
第26図に示した様に▲▼およびライトイネーブルバ
ー信号▲▼を“L"とし、D_INバッファから、Ｏ線、p
re Ｏ線書き込み用ビット線を経由して、書き込み用ワ
ード線で選択されたメモリセル第26図は、メモリセルＡ
への書き込みを示すに所定の電位を書き込むことにより
行なう。D_INバッファの電流供給能力をメモリセルのNPN
トランジスタの流せるベース電流I_Bより大と設定し、
“1"の場合はV_BE1,“0"の場合はV_BE0をストレージノー
ドＳに強制的に書き込む。“1"の場合V_P以上，“0"の場
合V_P以下を書き込んでもよい。

次に、第27図を参照しながら読み出し動作を説明す
る。読み出しワード線が非選択状態にある時、のバイポーラトランジスタのエミッタ電位は“H"状態に
あり、ベース・エミッタ間のPN接合には逆バイアス電位
が加わるように、エミッタノードはV_Enにより充電され
ている。

▲▼が“L"となり、アドレスが取り込まれると、
例えば第25図のメモリセルＡを選択する場合、読み出し
用ワード線R_WL1および読み出し用カラム選択線R_CSLMが
活性化される。

読み出し用ビット線R_BLM、サブＯ線pre O₁は、“L"に
なり、メモリセルのバイポーラトランジスタのベース・
エミッタ間のPN接合が順バイアス状態になり、記憶ノー
ドであるベース電位に応じて、コレクタからエミッタへ
の直流電流が流れる。このエミッタ電流を第28図に示し
たサブＯセンスアンプpre Ｏ S/Aで検出して、その情
報を読み出し線O,に伝達する。メモリセルの読み出し
電流であるバイポーラトランジスタのエミッタ電流は、
ベース電位がV_BE0（“0"記憶時）とV_BE1（“1"記憶時）
と数桁異なり、ベース電位がV_BE1の時の読み出し電流
は、例えば、10μＡ以上ある。O,に伝達されたデータ
は、主読み出しセンスアンプＯ S/Aで増幅され、最後
にDoutバッファから、Doutパッドへデータの出力が行な
われる。

読み出しが終了すると、選択された読み出し用のワー
ド線R_WL1が非選択状態に戻る前に、第25図、第28図のV
_En Generatorのφ_Ｐが“H"になることにより、選択メモ
リセルのバイポーラトランジスタのエミッタノードはV
_Enが充電される。これにより、バイポーラトランジスタ
のベース・エミッタ間のPN接合には逆バイアスが印加さ
れる。

このメモリセルのリフレッシュ動作は、読み出し用ワ
ード線を選択して行なう。この場合、バイポーラトラン
ジスタのベース・エミッタ間接合が順バイアスされる
と、コレクタ・エミッタ間に直流電流が流れ、ベース・
コレクタ間のPN接合におけるインパクトイオン化によ
り、記憶ノードであるベースのリフレッシュが行なわれ
る。こうして、自己増幅能力のあるベースノードのリフ
レッシュが終了すると、再びエミッタをV_Enに充電し、
ベース・エミッタ間のPN接合を逆バイアス状態にして選
択して、読み出し用ワード線を“L"にしてリフレッシュ
動作を終了する。

第29図を用いてこのメモリセルの製造工程を示す。
（ａ）は平面図、（ｂ）はそのＡ−Ａ′断面図である。
具体的にその製造工程を説明すると、まず、P^-型シリコ
ン基板１にSb₂O₈雰囲気で1250℃,25分,Sbを熱拡散し
て、N⁺型埋込み層２を形成する。

次いで、SiH₂Cl＋B₂H₆雰囲気で1150℃,10分の処理に
より、P^-型エピタキシャルシリコン膜を成長させた。こ
の後、リンP⁺を加速電圧160Kev,ドーズ量５×10¹²cm^-2
でイオン注入し、N₂雰囲気中で1100℃,290分の拡散によ
りＮ型ウェル３を形成した。そして、コプラナ法による
熱酸化膜であるフィールド酸化膜４により、素子分離を
行なう。

次に、ゲート酸化膜５を形成後ＰチャネルMOSトラン
ジスタのゲート６がリンドープポリシリコンにより設け
られている。このゲート電極６はメモリセルアレイのワ
ード線として使う。

ゲート電極６に自己整合して、ＰチャネルMOSトラン
ジスタのソース，ドレインとなるP⁺型層7₁,7₂が設けら
れている。この際、層7₁,7₂は同一工程で作られてもよ
いが、別工程として、NPNバイポーラトランジスタのベ
ースにもなる層7₂の濃度を7₁よりも低くしても良い。

次にビット線P⁺領域を保護するためのCVDSiD₂膜８を
パターニング後、書き込み用ＰチャネルMOSトランジス
タのゲート電極６とフィールド酸化膜４との間の開口部
９に、ヒ素を注入してｎ型エミッタ層10を形成する。ｎ
型エミッタ12の不純物濃度は２×10²⁰cm^-3、整合深さ0.
15μm,P^-型ベースである8₂の不純物濃度は３×10¹⁸c
m^-3,整合深さ0.3μｍである。

次にP⁺層8₂上に、コンタクト孔11が開けられる。

次に第１層目のAl12がパターニングされ、書き込み用
ビット線となる。

次に全面にCVDSi₂膜13を堆積させ、読み出し用ビット
線P⁺層に接続している第１層目のAl12上にコンタクト14
を開ける。

最後に、第２層目のAlをパターニングして読み出し用
ビット線15として、全面に保護膜16を堆積させて完成す
る。

以上までの説明では、Ｐ型MOSトランジスタとNPN型バ
イポーラトランジスタでSRAMを構成する例を示してきた
が、全く逆にして、Ｎ型MOSトランジスタとPNP型バイポ
ーラトランジスタを用いた場合でも本発明は有効であ
る。

なお、以上までの説明は、バイポーラトランジスタの
エミッタn⁺をインプランテーション（不純物注入）によ
って形成する例を示してきたが、n⁺ドープしたポリシリ
コンをベースに接触させ、ポリシリコンを通して、エミ
ッタn⁺層を形成した場合でも、本発明は有効である。

［発明の効果］本発明によれば、逆方向ベース電流を用いた全く新し
いメモリを提供することができる。

【図面の簡単な説明】

第１図は、NPNバイポーラトランジスタを用いた動作回
路図、第２図はバイポーラトランジスタの断面図、第３
図はその不純物プロファイルを示す図、第４図はV_CE＝
6.25Vの場合のベース電流を示す図、第５図はV_CE＝5.75
Vの場合を示す図、第６図はV_CE＝1.0Vの場合を示す図、
第７図はその動作を説明する図、第８図は電圧保持回路
に適用した場合を説明する図、第９図はその動作を説明
するための図、第10図は他の例を示す図、第11図、第12
図、第13図、第14図、第15図、第16図、第17図、第18図
はメモリに適用した場合を示す図、第19図はこの発明の
１実施例に従った半導体記憶装置のメモリセルの回路
図、第20図はバイポーラトランジスタの動作特性図、第
21図は第１図のメモリセルの動作を説明する図、第22図
はその他の実施例であるワード線とエミッタ電極選択線
を接続したメモリセルの動作を説明する図、第23図は記
憶ノードの容量結合を説明する図であり、（ａ）はメモ
リセルの断面、（ｂ）および（ｃ）はメモリセルの各部
の電位を示す図、第24図は、この発明の１実施例に従っ
た半導体記憶装置のメモリセルの回路図、第25図は、メ
モリセルアレイと周辺回路図のレイアウト図、第26図、
第27図は、書き込み時、読み出し時の主要クロックの動
作タイミング波形図、第28図はV_En Generator,サブＯ
センスアンプpre Ｏ S/Aの回路図、第29図は、このメ
モリセルの製図工程を示す図で（ａ）は平面図、（ｂ）
はそのＡ−Ａ′断面図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者渡辺重佳神奈川県川崎市幸区小向東芝町１番地株式会社東芝総合研究所内 (72)発明者舛岡富士雄神奈川県川崎市幸区小向東芝町１番地株式会社東芝総合研究所内 (56)参考文献特開昭56−98783（ＪＰ，Ａ) 特開平２−228068（ＪＰ，Ａ) 特開平２−1158（ＪＰ，Ａ) 特開平２−189795（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 27/108 H01L 21/8242 G11C 11/403

Claims

(57)【特許請求の範囲】

【請求項１】ベース、エミッタ間電圧が増大するに従
い、ベース電流の極性が正と負で変化するようにコレク
タ、エミッタ間電圧を設定する手段を有するバイポーラ
トランジスタと、このバイポーラトランジスタのベース
とビット線との間に設けられ、ワード線でオンオフを制
御されるスイッチング素子とを備え、前記設定手段によ
り設定されたコレクタ、エミッタ間電圧において、前記
ベース電流の極性が正と負で変化するベース電流変化電
位を記憶データとして用いる事を特徴とする半導体記憶
装置。
【請求項２】ベース、エミッタ間電圧が増大するに従
い、ベース電流の極性が変化するようにコレクタ、エミ
ッタ間電圧を設定する手段を有するバイポーラトランジ
スタと、このバイポーラトランジスタのベースと書き込
み用の第１のビット線との間に設けられ、書き込み用の
第１のワード線で制御されるスイッチング素子と、前記
バイポーラトランジスタのエミッタと、読み出し用の第
２のビット線との間に設けられ、読み出し用の第２のワ
ード線で制御されるスイッチング素子とを備えた事を特
徴とする請求項１記載の半導体記憶装置。
【請求項３】前記半導体記憶装置はメモリセルであり、
このメモリセルが配列形成され、前記書き込み用ビット
線を介してメモリセルに書き込みを行ない、メモリセル
のデータを読み出し用ビット線を介して読み出すように
した事を特徴とする請求項２記載の半導体記憶装置。
【請求項４】前記半導体記憶装置は、書き込み動作と読
み出し動作が同時に行えることを特徴とする請求項２記
載の半導体記憶装置。