JPH021162A - 半導体装置 - Google Patents
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- JPH021162A JPH021162A JP63158190A JP15819088A JPH021162A JP H021162 A JPH021162 A JP H021162A JP 63158190 A JP63158190 A JP 63158190A JP 15819088 A JP15819088 A JP 15819088A JP H021162 A JPH021162 A JP H021162A
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Landscapes
- Bipolar Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
(産業上の利用分野)
本発明はバイポーラトランジスタを用いた半導体装置に
関する。
関する。
(従来の技術)
従来、バイポーラトランジスタは、ベース電流を入力、
コレクタ電流を出力とする電流増幅素子として用いられ
て来た。例えばNPNバイポーラトランジスタでは、正
のコレクタ、エミッタ間電圧VCE、ベース、エミッタ
間電圧BE(VCε〉VBε)を与えると、Vnεの種
々の値に対してコレクタ電流Icは増幅された正の値を
取り、この時、またベース電流IBも正である。
コレクタ電流を出力とする電流増幅素子として用いられ
て来た。例えばNPNバイポーラトランジスタでは、正
のコレクタ、エミッタ間電圧VCE、ベース、エミッタ
間電圧BE(VCε〉VBε)を与えると、Vnεの種
々の値に対してコレクタ電流Icは増幅された正の値を
取り、この時、またベース電流IBも正である。
(発明が解決しようとする課題)
しかし、従来のバイポーラトランジスタは、その画一的
な動作のため応用範囲もまた限られている。
な動作のため応用範囲もまた限られている。
本発明は、ベース電位に応じて、この順方向のベース電
流の他に、逆方向にベース電流を流すことかできる新規
なバイポーラトランジスタを用いてメモリを構成する半
導体装置を提供することを目的とする。
流の他に、逆方向にベース電流を流すことかできる新規
なバイポーラトランジスタを用いてメモリを構成する半
導体装置を提供することを目的とする。
(発明の構成)
(課題を解決するための手段)
本発明は、ベース、エミッタ間の順方向ベース電流、コ
レクタ、ベース間の逆方向ベース電流を夫々Inp、I
cnとした時、ベース電位に応じてIBIE<108と
なるようにコレクタ、エミッタ間電圧Vcεを設定した
バイポーラトランジスタを用いこれにスイッチング素子
を接続してワード線、ビット線を取(=J (:J、メ
モリを構成した半導体装置を提供するものである。
レクタ、ベース間の逆方向ベース電流を夫々Inp、I
cnとした時、ベース電位に応じてIBIE<108と
なるようにコレクタ、エミッタ間電圧Vcεを設定した
バイポーラトランジスタを用いこれにスイッチング素子
を接続してワード線、ビット線を取(=J (:J、メ
モリを構成した半導体装置を提供するものである。
(作 用)
コレクタ、エミッタ間電圧を高電圧に設定することによ
り、ベース電位、即ちベース、エミッタ間電圧VBHの
変化に対してベース、エミッタ間の順方向ベース電流I
DEより大きなコレクタ、ベース間の逆方向ベース電流
■cBを流すことができ、ベース電流が従来の正領域に
加え負の領域を持ったトランジスタが実現できる。
り、ベース電位、即ちベース、エミッタ間電圧VBHの
変化に対してベース、エミッタ間の順方向ベース電流I
DEより大きなコレクタ、ベース間の逆方向ベース電流
■cBを流すことができ、ベース電流が従来の正領域に
加え負の領域を持ったトランジスタが実現できる。
そして、正負のベース電流の境界電位を用いて記゛臘作
用を行なわせることができる。
用を行なわせることができる。
(実施例)
以下、本発明の実施例を面図を参照して説明する。
第2図は本実施例で用いたバイポーラトランジスタの断
面図である。
面図である。
P−型シリコン基板21表面にはコレクタ抵抗を下げる
ためN+型埋込み層22が設けられ、更にP−型エピタ
キシャルシリコン層23が設けられている。このP−型
エピタキシャルシリコン層23にはリンが導入されてN
型ウェル24が形成されている。そして表面にはフィー
ルド酸化膜25が形成され、開口部にはN+型埋込み層
22に達するコレクタ取出し層26が、また、伯の開口
にはP−型ベース領域27が設けられている。P−型ベ
ース領域27の一部には2−×5凱のサイズのN上型の
エミッタ領域28が形成され、更にエミッタポリサイド
29が設けられている。またP−型ベース領域27内に
はエミッタポリサイド29に自己整合してP上型層30
か形成され、更にコレクタ取出し層26表面には、重ね
てN+型層31が形成されている。
ためN+型埋込み層22が設けられ、更にP−型エピタ
キシャルシリコン層23が設けられている。このP−型
エピタキシャルシリコン層23にはリンが導入されてN
型ウェル24が形成されている。そして表面にはフィー
ルド酸化膜25が形成され、開口部にはN+型埋込み層
22に達するコレクタ取出し層26が、また、伯の開口
にはP−型ベース領域27が設けられている。P−型ベ
ース領域27の一部には2−×5凱のサイズのN上型の
エミッタ領域28が形成され、更にエミッタポリサイド
29が設けられている。またP−型ベース領域27内に
はエミッタポリサイド29に自己整合してP上型層30
か形成され、更にコレクタ取出し層26表面には、重ね
てN+型層31が形成されている。
この全体は、シリコン酸化膜32で覆われ、コンタクト
開口には、Ti/TiN膜33を介してAJ23i34
よりなるコレクタ、ベース、エミッタ電(勇35,36
.377)福旧プられている。
開口には、Ti/TiN膜33を介してAJ23i34
よりなるコレクタ、ベース、エミッタ電(勇35,36
.377)福旧プられている。
製造においては、先ず、P−型シリコン基板21に、5
b203雰囲気テ1250’C,25分、sbを熱拡散
してN+型埋込み層22を形成する。次いで、S1ト1
2 Cf12+B2 He雰囲気−(’”50’C,1
0分の処理により、P−型エピタキシャルシリコン層2
3を成長ざぼた。その後、リンP十を加速電圧160K
e V 、 ドーズm 5 X 1012cm−2で
イオン注入し、N2雰囲気中で”00’C,290分の
拡散によりNff1ウエル24を形成した。そしてフィ
ールド酸化膜25形成後、リンP十をイオン注入してN
+型のコレクタ取出し層26を形成し、更にボロンB+
を加速電圧30K e V 、ドーズi5 X 101
3cm ”イオン注入してP−型ベース領域27を形成
した。この後、表面に薄いシリコン酸化膜を形成し、こ
れに開口してポリシリコンを500人被着し、ヒ素AS
+を60K e V 、 ドースFA 5 x 101
’cm−2イオン注入し、更にMOS iを被着してパ
ターニングし、エミッタポリサイド29を形成する。そ
して、ボロンB+をイオン注入してP+型f’J30、
更にヒ素AS+をイオン注入してN上型層31を設ける
。この後、シリコン酸化膜32を堆積し、コンタクト開
口を設(プ、コンタクト孔底部にTi/TiN33を被
着し、更にAE−si34を堆積してパターニングし、
コレクタ、ベース、エミッタ電極35.36.37を形
成する。
b203雰囲気テ1250’C,25分、sbを熱拡散
してN+型埋込み層22を形成する。次いで、S1ト1
2 Cf12+B2 He雰囲気−(’”50’C,1
0分の処理により、P−型エピタキシャルシリコン層2
3を成長ざぼた。その後、リンP十を加速電圧160K
e V 、 ドーズm 5 X 1012cm−2で
イオン注入し、N2雰囲気中で”00’C,290分の
拡散によりNff1ウエル24を形成した。そしてフィ
ールド酸化膜25形成後、リンP十をイオン注入してN
+型のコレクタ取出し層26を形成し、更にボロンB+
を加速電圧30K e V 、ドーズi5 X 101
3cm ”イオン注入してP−型ベース領域27を形成
した。この後、表面に薄いシリコン酸化膜を形成し、こ
れに開口してポリシリコンを500人被着し、ヒ素AS
+を60K e V 、 ドースFA 5 x 101
’cm−2イオン注入し、更にMOS iを被着してパ
ターニングし、エミッタポリサイド29を形成する。そ
して、ボロンB+をイオン注入してP+型f’J30、
更にヒ素AS+をイオン注入してN上型層31を設ける
。この後、シリコン酸化膜32を堆積し、コンタクト開
口を設(プ、コンタクト孔底部にTi/TiN33を被
着し、更にAE−si34を堆積してパターニングし、
コレクタ、ベース、エミッタ電極35.36.37を形
成する。
第3図は、この様にして形成したNPNバイポーラトラ
ンジスタの不純物弁イ■図である。
ンジスタの不純物弁イ■図である。
エミッタは不純物温度1.5x 1020cm−3でP
−型エビタキシPルシリコン層23表面からの接合深さ
0.15”n、ベースは、3 x 1018cm−3で
接合深さ0.3N1、コレクタは、ウェル領域でおよそ
4×1016cm−3である。
−型エビタキシPルシリコン層23表面からの接合深さ
0.15”n、ベースは、3 x 1018cm−3で
接合深さ0.3N1、コレクタは、ウェル領域でおよそ
4×1016cm−3である。
第1図は、このNPNバイポーラトランジスタ”の動作
を示す回路図である。
を示す回路図である。
ベース、エミッタ間電圧VBE、コレクタ、エミッタ間
電圧Vc[Eとした時、VBHに対するコレクタ電流[
c、ベース電流IBを第4図に示す。
電圧Vc[Eとした時、VBHに対するコレクタ電流[
c、ベース電流IBを第4図に示す。
第4図は、VC[Eを6.25 Vに設定した時の値で
、oy≦lsp< 0.45 ’JではVBHの電源の
正の端子からベース13に流れ込む正のベース電流IB
。
、oy≦lsp< 0.45 ’JではVBHの電源の
正の端子からベース13に流れ込む正のベース電流IB
。
O1/15 V<Vr3r:< 0.87 Vテハヘー
ス13カらVBHの電源の正の端子に流れ出す負のベー
ス電流Ia 、 0.87 V、 VnpテLt再(
f V BHの電源の正の端子から流れ込む正のベース
電流IBとなることか判った。
ス13カらVBHの電源の正の端子に流れ出す負のベー
ス電流Ia 、 0.87 V、 VnpテLt再(
f V BHの電源の正の端子から流れ込む正のベース
電流IBとなることか判った。
第5図は、VCEを5.75Vに設定した場合の結末で
、ベース電流IBが負になるVBε領域は、0、50
< VBE< 0.66 Vである。
、ベース電流IBが負になるVBε領域は、0、50
< VBE< 0.66 Vである。
しかしながら、第6図に示すように、V CE −1V
とすると、VB[Eの全領域(VBE≧O)で負のベー
ス電流は観測されず、IBは常に正であった。
とすると、VB[Eの全領域(VBE≧O)で負のベー
ス電流は観測されず、IBは常に正であった。
上述した負のベース電流は、第7図に示すように、ベー
スからエミッタに流れる順方向のベース電流IBE(順
方向であるので図中IBFと表わしている)と、ベース
、コレクタ間のPN接合においてなだれ僧侶現象によっ
て発生するキャリアによる]レツタ、ベース間の逆方向
ベース電流1cB(逆方向であるのでIBRと表わして
いる)の大小関係によって説明される。
スからエミッタに流れる順方向のベース電流IBE(順
方向であるので図中IBFと表わしている)と、ベース
、コレクタ間のPN接合においてなだれ僧侶現象によっ
て発生するキャリアによる]レツタ、ベース間の逆方向
ベース電流1cB(逆方向であるのでIBRと表わして
いる)の大小関係によって説明される。
即ち、l IBEI > l Icn1のときは、第4
図にお(プロ 0V’:Vaa< 0,45 V及(j
O,87V < VBEの領域で観測されるように正
のベース電流IBとなり、l IBEI < l Ic
n1のときは、0.45V<VBE< 0.87 Vの
領域で観測されるように負のベース電流−IBとなる。
図にお(プロ 0V’:Vaa< 0,45 V及(j
O,87V < VBEの領域で観測されるように正
のベース電流IBとなり、l IBEI < l Ic
n1のときは、0.45V<VBE< 0.87 Vの
領域で観測されるように負のベース電流−IBとなる。
エミッタからの注入電子がベース・コレクタ接合の空乏
領域に入ると、これらの電子はコレクタ電圧がなだれ降
伏の方向に大きな電圧とされているためインパクトイオ
ン化によって電子−正孔対を発生する。そして、発生し
た電子と正孔はベースとコレクタ間の電界によってコレ
クタとベースに夫々ドリフト移動する。ベースにトリッ
トした正孔は負のベース電流I BRを作り出す。ベー
スからエミッタへの正のベース電流IBFは固定された
ベース・エミッタ間電圧Vnpで制限される。この結末
、ll3RがIr3pJ:り大きい時、逆方向ベース電
流が観測される。他方、この逆方向ベース電流が現われ
る場合において、発生した電子は、その電子電流がエミ
ッタからの注入電子電流より小さいため、コレクタ電流
の大きさに僅かに加わることになる。
領域に入ると、これらの電子はコレクタ電圧がなだれ降
伏の方向に大きな電圧とされているためインパクトイオ
ン化によって電子−正孔対を発生する。そして、発生し
た電子と正孔はベースとコレクタ間の電界によってコレ
クタとベースに夫々ドリフト移動する。ベースにトリッ
トした正孔は負のベース電流I BRを作り出す。ベー
スからエミッタへの正のベース電流IBFは固定された
ベース・エミッタ間電圧Vnpで制限される。この結末
、ll3RがIr3pJ:り大きい時、逆方向ベース電
流が観測される。他方、この逆方向ベース電流が現われ
る場合において、発生した電子は、その電子電流がエミ
ッタからの注入電子電流より小さいため、コレクタ電流
の大きさに僅かに加わることになる。
これを式を用いて以下に説明する。
Eb(!rS−Hollのモデルにおいて、通常の1〜
ランジスクでは、コレクタ電流I coとベース電流I
n+:は(1)及び■で表わされる。
ランジスクでは、コレクタ電流I coとベース電流I
n+:は(1)及び■で表わされる。
ここでIE3はエミッタ、ベース接合の逆方向飽和電流
、Icsはコレクタ、ベース接合の逆方向飽和電流、α
Fはエミッタ、ベース接合を横切って流れた電流のうち
、コレクタに到達した電流のハ1合、αRはコレクタ、
ベース接合を横切って流れ電流のうちエミッタに到達し
た電流の割合を表わす。
、Icsはコレクタ、ベース接合の逆方向飽和電流、α
Fはエミッタ、ベース接合を横切って流れた電流のうち
、コレクタに到達した電流のハ1合、αRはコレクタ、
ベース接合を横切って流れ電流のうちエミッタに到達し
た電流の割合を表わす。
また、鉱はボルツマン定数、王は絶対温度、汐は電荷量
である。
である。
更に、コレクタ、ベース間電圧VCEが高く、ベース、
コレクタ間のPN接合におけるなだれ増倍効果が無視で
きなくなる場合、コレクタ電流Icは、 Ic=MIco ・・・・・・・・・
■となり、ここで、I coはなだれ増倍効果を無視し
た場合のコレクタ電流、nは係数、BVOBOはエミッ
タ開放時のベース、コレクタ間の耐圧を表わす。
コレクタ間のPN接合におけるなだれ増倍効果が無視で
きなくなる場合、コレクタ電流Icは、 Ic=MIco ・・・・・・・・・
■となり、ここで、I coはなだれ増倍効果を無視し
た場合のコレクタ電流、nは係数、BVOBOはエミッ
タ開放時のベース、コレクタ間の耐圧を表わす。
第7図に示すようになだれ増倍で発生したホールは、電
界によってベースに流れ込み、逆方向のベース電流I
BRとなる。
界によってベースに流れ込み、逆方向のベース電流I
BRとなる。
J、って、I BRは、
I Br< −(M −1) I co
””(5)と4^す、結局、ベース電流1a
は順方向のベース電流1 rspと逆方向のベース電流
IBHの差として表わせ、 IB = IBF −1n+<= lap = (M
−1) Ic。
””(5)と4^す、結局、ベース電流1a
は順方向のベース電流1 rspと逆方向のベース電流
IBHの差として表わせ、 IB = IBF −1n+<= lap = (M
−1) Ic。
−(1−(M −1) hpIE) IBp・・・・・
・(6) となる。尚、エミッタ電流IEはIE=ICO十I B
r=で表わされる。ここでhF[は電流和17(h+・
E−Ico/IBI〕)を表わす。
・(6) となる。尚、エミッタ電流IEはIE=ICO十I B
r=で表わされる。ここでhF[は電流和17(h+・
E−Ico/IBI〕)を表わす。
尚、この動1乍は、NPNバイポーラトランジスタだり
でなく、PNPバイポーラトランジスタにおいても同様
に説明できる。
でなく、PNPバイポーラトランジスタにおいても同様
に説明できる。
さて、この様な負のベース電流を示すバイポーラトラン
ジスタは新しい応用分野を有している。
ジスタは新しい応用分野を有している。
例えば、従来、電圧保持装置として知られているものに
7リツプフロツプがある。しかし、フリップフロップは
6個の素子により構成されるため高集積化に問題がある
。
7リツプフロツプがある。しかし、フリップフロップは
6個の素子により構成されるため高集積化に問題がある
。
さて、第1図のバイポーラトランジスタにおいて、ベー
スとエミッタ間に容量性の負荷が存在する場合を考える
。
スとエミッタ間に容量性の負荷が存在する場合を考える
。
この時、ベース電圧VBEがOV’;Vnさく0.45
Vの場合、負荷に蓄積された電荷はベースからエミッ
タに流れ出すので負荷の両端の電圧VBEは下降してO
Vに近づく。一方、0.45V<VBE< 0.87
Vである場合、逆方向ベース電流によって負荷に電荷が
蓄積されるので負荷両端の電圧VBEは上昇して0.8
7 Vに近づき、一方、VBE> 0.87 Vである
ときは正のベース電流によって負荷の電荷はベースから
エミッタに流れ出すので負荷両端の電圧VBεは下降し
てやはり0.87 Vに近づく。以上の様に、VBEは
OVもしくは0.87Vに保持されるので自己増幅機能
をもった電圧の保持が可能である。
Vの場合、負荷に蓄積された電荷はベースからエミッ
タに流れ出すので負荷の両端の電圧VBEは下降してO
Vに近づく。一方、0.45V<VBE< 0.87
Vである場合、逆方向ベース電流によって負荷に電荷が
蓄積されるので負荷両端の電圧VBEは上昇して0.8
7 Vに近づき、一方、VBE> 0.87 Vである
ときは正のベース電流によって負荷の電荷はベースから
エミッタに流れ出すので負荷両端の電圧VBεは下降し
てやはり0.87 Vに近づく。以上の様に、VBEは
OVもしくは0.87Vに保持されるので自己増幅機能
をもった電圧の保持が可能である。
第8図に、その電圧保持回路の一例を示す。
この実施例では、スイッチング素子としてnチャネルM
OSトランジスタQ1を用い、そのトレインもしくはソ
ースを、NPNバイポーラトランジスタQ2のベースに
接続する。
OSトランジスタQ1を用い、そのトレインもしくはソ
ースを、NPNバイポーラトランジスタQ2のベースに
接続する。
MOSトランジスタQ1のゲートにはクロックφAが印
加され、他端にはクロックφBが与えられる。
加され、他端にはクロックφBが与えられる。
この場合の8量は、ベース、エミッタ間の接合容量であ
り、コレクタ、ベース間の接合容量もやはり負荷容けと
して機能する。
り、コレクタ、ベース間の接合容量もやはり負荷容けと
して機能する。
第9図は、MOSトランンスタQ1の制御クロックψA
と、入力クロックφB、そしてMOS I〜ランジスタ
Q1とバイポーラトランジスタQ2の接続ノードに設け
られた出力端子の電圧レベルを示している。Vllは0
.87 V、 VPは0.45 。
と、入力クロックφB、そしてMOS I〜ランジスタ
Q1とバイポーラトランジスタQ2の接続ノードに設け
られた出力端子の電圧レベルを示している。Vllは0
.87 V、 VPは0.45 。
VLはOVを小す。
φAがハイレへルとなり、ベースにφB〉0.87.V
が入り、その後φAがロウレベルになると、ベースに印
加されたハイレベル電圧は正のベース電流によって放電
され0.87 Vに落ち着く。
が入り、その後φAがロウレベルになると、ベースに印
加されたハイレベル電圧は正のベース電流によって放電
され0.87 Vに落ち着く。
次に、ベースに0145VくφB < 0.87 Vか
印加された場合、負のベース電流によって出力電位1は
上昇し0.87 Vとなる。そして、ベースにφβく0
.45 Vが印加された場合、正のベース電流によって
OVに収束する。
印加された場合、負のベース電流によって出力電位1は
上昇し0.87 Vとなる。そして、ベースにφβく0
.45 Vが印加された場合、正のベース電流によって
OVに収束する。
かくして、φB> 0.45 Vの場合、境界型1つの
0.87 Vを保持出力し、φB < 0.45 Vの
場合、OVを保持出力する事が可能となる。
0.87 Vを保持出力し、φB < 0.45 Vの
場合、OVを保持出力する事が可能となる。
この事は、本回路が、少ない素子数でフリップフロップ
に代わる電圧保持回路に使用できる事に池ならない。
に代わる電圧保持回路に使用できる事に池ならない。
これは、ベース電流に負電流が生じるからで、第6図に
示した様にコレクタ、エミッタ間電圧VCE= IVの
場合は、全てのVBεに対して正のベース電流となるの
で放電モードとなり電圧保持ができなくなる。
示した様にコレクタ、エミッタ間電圧VCE= IVの
場合は、全てのVBεに対して正のベース電流となるの
で放電モードとなり電圧保持ができなくなる。
第9図ではMO3I−ランジスタQ1とバイポーラトラ
ンジスタの接続ノードを出力端としたが、保持後、再度
MOSトランジスタQ1をオンさせてφB入力端子を出
力端とすることもできる。
ンジスタの接続ノードを出力端としたが、保持後、再度
MOSトランジスタQ1をオンさせてφB入力端子を出
力端とすることもできる。
第10図は、上記接続ノードにバイポーラトランジスタ
とは別にMOSキャパシタ等の容量索子Cを接続したも
のであり、この容量素子で、先の充放電を積極的に行な
わける様にしたものである。
とは別にMOSキャパシタ等の容量索子Cを接続したも
のであり、この容量素子で、先の充放電を積極的に行な
わける様にしたものである。
この場合、φBの入力端を出力端としても用いているが
、Qlと02のベースの接続部に出力端を置いても良い
。
、Qlと02のベースの接続部に出力端を置いても良い
。
第”図〜第18図にメモリに適用する場合の一例を示す
。
。
第”図は、メモリセルの回路図である。スイッヂング素
子であるMOSトランジスタQ1のソース又はドレイン
と上述したバイポーラトランジスタQ2のベースが接続
されている。ここではQlとしてpチャネル(又はnf
ヤネル)MOS トランジスタ、Q2としてNPNバイ
ポーラトランジスタを用いた。
子であるMOSトランジスタQ1のソース又はドレイン
と上述したバイポーラトランジスタQ2のベースが接続
されている。ここではQlとしてpチャネル(又はnf
ヤネル)MOS トランジスタ、Q2としてNPNバイ
ポーラトランジスタを用いた。
そしてMOSトランジスタQ1のゲートはワード線WL
nに、またドレインもしくはソースはビット線BLnに
夫々接続させている。QlとQ2の接続ノードはセルの
記憶ノードSてあり、Q2のにベース、エミッタ間の接
合容ffi CBE及びベースコレクタ間の接合容IC
BcからなるC3=CBε十C[3Cの蓄積容NCsが
存在する。あるいはこれと共に、MOSキャパシタ等の
容量索子C1を設けてもよい。容量索子C1を設ける場
合は、その他端は適当なプレート電位、あるいは基板又
はウェル電位が印加される。また所望により、ベース。
nに、またドレインもしくはソースはビット線BLnに
夫々接続させている。QlとQ2の接続ノードはセルの
記憶ノードSてあり、Q2のにベース、エミッタ間の接
合容ffi CBE及びベースコレクタ間の接合容IC
BcからなるC3=CBε十C[3Cの蓄積容NCsが
存在する。あるいはこれと共に、MOSキャパシタ等の
容量索子C1を設けてもよい。容量索子C1を設ける場
合は、その他端は適当なプレート電位、あるいは基板又
はウェル電位が印加される。また所望により、ベース。
エミッタ間に抵抗素子Rを設Cプでもよい。
第12図は、その動作1h性を示し、第”図の記憶ノー
ドS、即ちベース、エミッタ間電圧とベース電流の関係
を表わしている。
ドS、即ちベース、エミッタ間電圧とベース電流の関係
を表わしている。
正、負のベース電流の高レベル側の境界電位VBIE1
が””#の記憶状態、VBEo=OVが“O”の記゛践
状態である。書込みは、セルノードにVBε1又はOV
を書込むことにより行なう。読出しは、蓄積容量Cの電
荷をビット線BLnに転送し、その電位変化を増幅器で
増幅することにより行なう。
が””#の記憶状態、VBEo=OVが“O”の記゛践
状態である。書込みは、セルノードにVBε1又はOV
を書込むことにより行なう。読出しは、蓄積容量Cの電
荷をビット線BLnに転送し、その電位変化を増幅器で
増幅することにより行なう。
第13図は、メモリセルアレイと周辺回路のレイアウト
図である。
図である。
第”図で示したメモリセルは、記号M/Cで表わされ、
NXN=N2個配列されている。メモリ領域は、この例
では横方向のN個、縦方向のM個のN X M個を単位
としたブロックに分かれている。
NXN=N2個配列されている。メモリ領域は、この例
では横方向のN個、縦方向のM個のN X M個を単位
としたブロックに分かれている。
ビット線BL1〜BLM、・・・・・・、BL(N−M
+1)〜BLNは、カラム選択信号C3L1〜C8LM
、・・・・・・C3L (N−M+1 )〜C3LNで
オン、オン制御されるトランスファゲート、例えばnチ
ルネルのMOSトランジスタT1を介してブロワ゛り毎
に設置ノられたサブI10線(pre Ilo 1〜p
re Ilo N/M )に接続されている。そして、
ブロック毎(こ、サブI10センスアンプ(pre I
lo S/八)か1つづつ設けられている。
+1)〜BLNは、カラム選択信号C3L1〜C8LM
、・・・・・・C3L (N−M+1 )〜C3LNで
オン、オン制御されるトランスファゲート、例えばnチ
ルネルのMOSトランジスタT1を介してブロワ゛り毎
に設置ノられたサブI10線(pre Ilo 1〜p
re Ilo N/M )に接続されている。そして、
ブロック毎(こ、サブI10センスアンプ(pre I
lo S/八)か1つづつ設けられている。
この実施例では、各ブロックにダミーワード線DWLで
制御されビット線BLM”・・・、BLN−に接続され
たダミーセルD/Cが1つづつ92cブられ、サブI1
0線に平行にレイアウトされたサブI10線(pre
Ilo 1 、・−・−・、pre Ilo N/M
)にメモリセルI−1/Cと同様に接続されている。
制御されビット線BLM”・・・、BLN−に接続され
たダミーセルD/Cが1つづつ92cブられ、サブI1
0線に平行にレイアウトされたサブI10線(pre
Ilo 1 、・−・−・、pre Ilo N/M
)にメモリセルI−1/Cと同様に接続されている。
各10ツクのサブI10センスアンプは、夫々サブI1
0. I10線に接続されており、サブI10. I1
0線の増幅電位はカラム選択信号C3L I(’D・・
・・・・・・・、C3L N’Dで制御されるトランス
ファゲート、例えばnチャネルMOSトランジスタT2
を介して入出)〕線I10. Iloに伝達される。
0. I10線に接続されており、サブI10. I1
0線の増幅電位はカラム選択信号C3L I(’D・・
・・・・・・・、C3L N’Dで制御されるトランス
ファゲート、例えばnチャネルMOSトランジスタT2
を介して入出)〕線I10. Iloに伝達される。
そしてこのIlo、 T10線には、データ入力(DI
N>バッフ1回路及び、主I10センスアンプ(17O
3/A)が設けられている。主I10センスアンプの出
力は、データ出力(DOut)バッファ回路を介してD
ou t−ピンから出力される。
N>バッフ1回路及び、主I10センスアンプ(17O
3/A)が設けられている。主I10センスアンプの出
力は、データ出力(DOut)バッファ回路を介してD
ou t−ピンから出力される。
第14図にサブT10センスアンプ、第15図に主I1
0センスアンプ、第16図にダミーセルの回路図を示し
た。センスアンプはここではダイナミック型センスアン
プを用いた。
0センスアンプ、第16図にダミーセルの回路図を示し
た。センスアンプはここではダイナミック型センスアン
プを用いた。
上記半導体メモリは、アクティブ状態とプリチャージ状
態を有しており、ロウアドレスス1〜ローブRAS (
あるいはチップセレクトC8)でこれを選択する。以下
では1ピンのコントロール信号でチップ動作が基本的に
決定される場合を述べるが、従来のDRAMの様にロウ
アドレスとカラムアドレスを時間で分けてI(AS、U
AS−(−取り込むアトレスマルヂプレクス方式を用い
てもよい。
態を有しており、ロウアドレスス1〜ローブRAS (
あるいはチップセレクトC8)でこれを選択する。以下
では1ピンのコントロール信号でチップ動作が基本的に
決定される場合を述べるが、従来のDRAMの様にロウ
アドレスとカラムアドレスを時間で分けてI(AS、U
AS−(−取り込むアトレスマルヂプレクス方式を用い
てもよい。
用いてもよい。
次に、第17図を参照しながら読出し動作を説明づる。
RA Sがll HIIのプリチャージ状態では、メモ
リセルのMO3I−ランジスタQ2を、ワード線〜VL
n(rl−1,・・・・・・、N)を“”パレベルにし
てオフする。そして、ビット線BL1〜BLM、・・・
・・・、BL (N−M+1 )〜BLN、BLM′〜
BLN−及び!ナブI10. T10線(pre Il
o 1〜preI10 N/H,pre Ilo 1〜
ore Ilo N/)l ) 、Ilo、T10線を
第12図のVp電位にプリチャ−ジする。この時、ダミ
ーセルD/CにもVp電位lj−書込んでおく。
リセルのMO3I−ランジスタQ2を、ワード線〜VL
n(rl−1,・・・・・・、N)を“”パレベルにし
てオフする。そして、ビット線BL1〜BLM、・・・
・・・、BL (N−M+1 )〜BLN、BLM′〜
BLN−及び!ナブI10. T10線(pre Il
o 1〜preI10 N/H,pre Ilo 1〜
ore Ilo N/)l ) 、Ilo、T10線を
第12図のVp電位にプリチャ−ジする。この時、ダミ
ーセルD/CにもVp電位lj−書込んでおく。
次にRASがL ”レベルになりアドレスか取り込まれ
ると、例えば第13図のメモリセルAを選択する場合、
ワード線WL1及びカラム選択線C3LMが活性化され
る。これによりメモリセルのストレージノードSに蓄積
されていた電’WjV[3e1XCr、(Csは蓄積容
量Cのキャパシタンス)は、ス)は、ビット線BLM及
びpre Ilo 1線に伝達される。ピッ1〜線BL
Mの配線の寄生容量をCa、サブ T10線(pre
Ilo 1 )の配線の奇生容量をCpre Iloと
すると、メモリセルに““1”′が書込まれている場合
、サブT10線(pre Ilo 1 )の電位はプリ
チャージ電位に対し、 だけ上昇する。そして、負のベース電流によりΔV′(
最大VBE1−Vρまで)まで上昇する。
ると、例えば第13図のメモリセルAを選択する場合、
ワード線WL1及びカラム選択線C3LMが活性化され
る。これによりメモリセルのストレージノードSに蓄積
されていた電’WjV[3e1XCr、(Csは蓄積容
量Cのキャパシタンス)は、ス)は、ビット線BLM及
びpre Ilo 1線に伝達される。ピッ1〜線BL
Mの配線の寄生容量をCa、サブ T10線(pre
Ilo 1 )の配線の奇生容量をCpre Iloと
すると、メモリセルに““1”′が書込まれている場合
、サブT10線(pre Ilo 1 )の電位はプリ
チャージ電位に対し、 だけ上昇する。そして、負のベース電流によりΔV′(
最大VBE1−Vρまで)まで上昇する。
ダミーワード線DWLも同様に選ばれるが、ダミービッ
ト線BLM−1pre Ilo 1線の電位はVpのま
まである。従ってI)I’e Ilo 1線とpreI
101線の電位差は上記ΔV′となる。
ト線BLM−1pre Ilo 1線の電位はVpのま
まである。従ってI)I’e Ilo 1線とpreI
101線の電位差は上記ΔV′となる。
この電位差は、ダイナミック型センスアンプであるサブ
T10センスアンプ(pre Ilo S/A )でS
ANを“H+tにすることにより増幅し、より大きな電
位差となって1)re Ilo 1.pre Ilo
1間に現われる。そして次にC3LH’Dを立ら上げ、
このデータをIlo、”0線に転送する。そして同様に
Ilo、 T10線に接続された主センスアンプ<17
0 /S/A )をクロックφ1を′H″にすることに
より活性化し、oou tバッフ?ヘデータを転送する
。そして最後にDou lパッドから出カフる。
T10センスアンプ(pre Ilo S/A )でS
ANを“H+tにすることにより増幅し、より大きな電
位差となって1)re Ilo 1.pre Ilo
1間に現われる。そして次にC3LH’Dを立ら上げ、
このデータをIlo、”0線に転送する。そして同様に
Ilo、 T10線に接続された主センスアンプ<17
0 /S/A )をクロックφ1を′H″にすることに
より活性化し、oou tバッフ?ヘデータを転送する
。そして最後にDou lパッドから出カフる。
リゾI10 センスアンプ(pre Ilo I/A
)の最小rt、、3IQ、 ヲ〜10771 V程度ト
スルト、Vf3c1−Vp 40.5V、 Cr5=
0.5pF、 Cpre I、10 = 0.5pFと
してCsは例えば20fF以上あれば良い。所望により
、ビット線をサブT10センスアンプを介さす、MOS
トランジスタT1を介して直接I10. T10線に接
続し、主センスアンプ(”0S/A )で直接センスす
ることも司1止である。
)の最小rt、、3IQ、 ヲ〜10771 V程度ト
スルト、Vf3c1−Vp 40.5V、 Cr5=
0.5pF、 Cpre I、10 = 0.5pFと
してCsは例えば20fF以上あれば良い。所望により
、ビット線をサブT10センスアンプを介さす、MOS
トランジスタT1を介して直接I10. T10線に接
続し、主センスアンプ(”0S/A )で直接センスす
ることも司1止である。
読み出しか行イ【われたメモリセルは、バイポーラトラ
ンジスタQ2かVBEO、VBElの2つの安定点を持
つので元の゛′1パ又は1(OT+に復帰する。
ンジスタQ2かVBEO、VBElの2つの安定点を持
つので元の゛′1パ又は1(OT+に復帰する。
他方、ワード線で選択されなからI)ou tがら読出
されなかったメモリセルのストレージノートSの電位は
、“1″であれば+ΔV、“Oooであれば、ΔV、V
ρに対して変動し、″′1パの場合は負のベース電流(
−)IB、”01!の場合は正のベース電流II′3に
よって人々VB[1、VBrEo =OVに、ワード線
をオフした後、戻る。この様に上記メモリセルは自己増
巾能力があるので非破壊読出しであり、DRAMの様に
ピッ1〜線対毎にセンスアンプを設けなくてしよくなる
。
されなかったメモリセルのストレージノートSの電位は
、“1″であれば+ΔV、“Oooであれば、ΔV、V
ρに対して変動し、″′1パの場合は負のベース電流(
−)IB、”01!の場合は正のベース電流II′3に
よって人々VB[1、VBrEo =OVに、ワード線
をオフした後、戻る。この様に上記メモリセルは自己増
巾能力があるので非破壊読出しであり、DRAMの様に
ピッ1〜線対毎にセンスアンプを設けなくてしよくなる
。
書込みは、第18図に示した様に、II A S及びラ
イトイネーブル信gWEを“L Ttとし、D+Nバッ
ファからI10線、pre I10線、ビット線を経由
してワード線で選択されたメモリセル第18図はメモリ
セルAへの書込みを示すに所定の電位を書込むことによ
り行なう。DINバッファの電流供給能力をメモリセル
のNPNトランジスタの流せるベース電流IBより大と
設定し、“1″の場合はVI3E1 、”O”の場合は
V [3IE OをストレージノートSに強制的に出込
む。”1 T1の場合Vρく、“O”の場合Vp >を
書込んでもよい。
イトイネーブル信gWEを“L Ttとし、D+Nバッ
ファからI10線、pre I10線、ビット線を経由
してワード線で選択されたメモリセル第18図はメモリ
セルAへの書込みを示すに所定の電位を書込むことによ
り行なう。DINバッファの電流供給能力をメモリセル
のNPNトランジスタの流せるベース電流IBより大と
設定し、“1″の場合はVI3E1 、”O”の場合は
V [3IE OをストレージノートSに強制的に出込
む。”1 T1の場合Vρく、“O”の場合Vp >を
書込んでもよい。
第19図はメモリセルの平面図、第20図はそのA−A
′断面図である。
′断面図である。
第20図において、P−型シリコン基板41表面にコレ
クタ抵抗を下げるためN+型埋込み層42が設【プられ
、更にボロン温度1 x 10”0l5”程度、厚さけ
られ、更にボロン)開度1 x 1015cm−3程度
、厚さ例えば2.5JIInの1〕−型エピタキシャル
シリコン層43が設りられている。このP−型エピタキ
シャルシリコン層43に以リンが導入されて不純物濃度
およそ4 X 1016cm−3のN型ウェル44が形
成されている。そして表面にはフィールド酸化膜45が
形成されている。開口部の1つにはN上型埋込み層42
に達するコレクタ取出し層46が設けられている。他の
開口部上にはpチャネルMOSトランジスタQ1のグー
1〜47がリンドープポリシリコンにより設けられてい
る。このゲート電極47↓はメートリセルアレイのワー
ド線として使う。グー1〜電極47に自己整合してMO
Sトランジスタのソース、トレインとなるPト型層48
、P−型層49が設りられている。
クタ抵抗を下げるためN+型埋込み層42が設【プられ
、更にボロン温度1 x 10”0l5”程度、厚さけ
られ、更にボロン)開度1 x 1015cm−3程度
、厚さ例えば2.5JIInの1〕−型エピタキシャル
シリコン層43が設りられている。このP−型エピタキ
シャルシリコン層43に以リンが導入されて不純物濃度
およそ4 X 1016cm−3のN型ウェル44が形
成されている。そして表面にはフィールド酸化膜45が
形成されている。開口部の1つにはN上型埋込み層42
に達するコレクタ取出し層46が設けられている。他の
開口部上にはpチャネルMOSトランジスタQ1のグー
1〜47がリンドープポリシリコンにより設けられてい
る。このゲート電極47↓はメートリセルアレイのワー
ド線として使う。グー1〜電極47に自己整合してMO
Sトランジスタのソース、トレインとなるPト型層48
、P−型層49が設りられている。
層48.49は同一工程で作ってもよいか、ここでは別
工程として濃度を変えた。
工程として濃度を変えた。
2〜層49はNPNバイポーラトランジスタQ2のベー
スとしても用いられる。
スとしても用いられる。
全体上にはCVD5!02膜50が被着され、エミッタ
、コレクタ開口を形成して、厚さ、500〜1000人
のポリシリコン51が形成され、またヒ素を開口内にポ
リシリコン51の上からドープしてn+型エミッタ52
、n中型層53が形成されている。
、コレクタ開口を形成して、厚さ、500〜1000人
のポリシリコン51が形成され、またヒ素を開口内にポ
リシリコン51の上からドープしてn+型エミッタ52
、n中型層53が形成されている。
n+型エミッタ52の不純物濃度は2 x 1o20c
m=、接合深さ0.15譚、P−型ベース49の不純物
濃度は3 X 1018ctl−3、接合深さ0.3−
である。開口に形成したポリシリコン51上には例えば
3000A厚のMo3i膜52が被着され、パターニン
グしてエミッタ電極53、コレクタ電極54が形成され
ている。
m=、接合深さ0.15譚、P−型ベース49の不純物
濃度は3 X 1018ctl−3、接合深さ0.3−
である。開口に形成したポリシリコン51上には例えば
3000A厚のMo3i膜52が被着され、パターニン
グしてエミッタ電極53、コレクタ電極54が形成され
ている。
更に、シリコン酸化膜55を被着し、ビット線コンタク
トを開けてAl1−Cu−3iからなるビット線56が
形成されている。
トを開けてAl1−Cu−3iからなるビット線56が
形成されている。
第19図に示すように、エミッタ、コレクタ電極53、
54はワード線方向に各セル共通に配設され、ビット線
56はこれと直交して各セル共通に配設されている。第
21図はI−1″断面を示す。
54はワード線方向に各セル共通に配設され、ビット線
56はこれと直交して各セル共通に配設されている。第
21図はI−1″断面を示す。
製造工程は、P−型シリコン基板41表面に5b203
ガス雰囲気で1250’C125分のsb拡散を行ない
N上型埋込み層42を形成した後、81F12cJ22
と82H6の混合ガス雰囲気中、”50’C”0分で約
2.5鴻厚のエピタキシVルシリコン層43を形成する
。
ガス雰囲気で1250’C125分のsb拡散を行ない
N上型埋込み層42を形成した後、81F12cJ22
と82H6の混合ガス雰囲気中、”50’C”0分で約
2.5鴻厚のエピタキシVルシリコン層43を形成する
。
次に、フォトリソグラフィー技術を用いて、上記浬込み
層の上部にのみリンPトを160Key、5 X 10
12cm ”イオン注入し、また埋込み図上部以外の部
分にはボロンB(を100Key、6X1012cm−
2イオン注入してN2雰囲気中で”00’C1290分
、拡散させてn型ウェル44及びp型ウェル(図示しな
い)を形成する。そして例えばLOCO3法により80
00人のフィールド酸化膜45を形成する。次にコレク
タ部分に選択的にリンP+をBOKeV 、1xlQ1
cl、、−2イオン注入する。次いで200人のゲート
酸化膜を形成した後、ゲートポリシリコン47を形成し
、これにリンを拡散して後、パターニングする。
層の上部にのみリンPトを160Key、5 X 10
12cm ”イオン注入し、また埋込み図上部以外の部
分にはボロンB(を100Key、6X1012cm−
2イオン注入してN2雰囲気中で”00’C1290分
、拡散させてn型ウェル44及びp型ウェル(図示しな
い)を形成する。そして例えばLOCO3法により80
00人のフィールド酸化膜45を形成する。次にコレク
タ部分に選択的にリンP+をBOKeV 、1xlQ1
cl、、−2イオン注入する。次いで200人のゲート
酸化膜を形成した後、ゲートポリシリコン47を形成し
、これにリンを拡散して後、パターニングする。
そして小ロンをBF2+により30Keyで3XIQ1
5c、−2、ゲートの片側に選択的にイオン注入しP上
型層48を形成した後、ボロンをB十により30Kev
、I X 1014cm−2選択的にイオン注入して
べ−スとなるP−型層49を形成する。
5c、−2、ゲートの片側に選択的にイオン注入しP上
型層48を形成した後、ボロンをB十により30Kev
、I X 1014cm−2選択的にイオン注入して
べ−スとなるP−型層49を形成する。
次に全面にCVD5 ! 02膜50を3000人堆積
し、エミッタ部、]コレクタを開口し、ポリシリコン摸
51を500〜1000人堆積し、ヒ素As+を60K
eV、1 X 1016cm−2イオン注入する。
し、エミッタ部、]コレクタを開口し、ポリシリコン摸
51を500〜1000人堆積し、ヒ素As+を60K
eV、1 X 1016cm−2イオン注入する。
次に、アニールを行なってヒ素を基板内に拡散させた後
、例えばMO3i52を3000人スパッタ法で被着す
る。
、例えばMO3i52を3000人スパッタ法で被着す
る。
次に、シリコン酸化膜55を堆積し、ビット線コンタク
トを開孔してAn−Cu−3i 56を8000人堆積
し、所定の形状にエツチングする。
トを開孔してAn−Cu−3i 56を8000人堆積
し、所定の形状にエツチングする。
この場合も、第4図〜第6図に示したのと同様の特性を
持つ。
持つ。
回路図に直してみれば判るように、MOSトランジスタ
Q1のソース又はトレインとバイポーラトランジスタQ
2のベースが接続されている。1口し、Qlの1つの拡
散層がバイポーラトランジスタQ2のベースとして用い
られている。そして、その拡散層の中にエミッタか形成
され、高集積化に適した構造となっている。
Q1のソース又はトレインとバイポーラトランジスタQ
2のベースが接続されている。1口し、Qlの1つの拡
散層がバイポーラトランジスタQ2のベースとして用い
られている。そして、その拡散層の中にエミッタか形成
され、高集積化に適した構造となっている。
第22図はメ−しリセルアレイの変形例を示す平面図、
第23図はそのA−A ′断面図を示す。
第23図はそのA−A ′断面図を示す。
1つのメ[りセルは第22図に領域Mとして示されてい
る。
る。
このレイアウトの特徴の1つは、メモリセルアレイか共
通のn型ウェル44の中に収められており、n置型コレ
クタ取出し領域46は図中、右端に配列されており、コ
レクタ電極54がワード線方、向に共通に設けられてい
る事である。勿論「]十上型レクツタ出し領域46はコ
レクタ電(へ54配設方向に連続rJ域として形成され
ていてもよい。
通のn型ウェル44の中に収められており、n置型コレ
クタ取出し領域46は図中、右端に配列されており、コ
レクタ電極54がワード線方、向に共通に設けられてい
る事である。勿論「]十上型レクツタ出し領域46はコ
レクタ電(へ54配設方向に連続rJ域として形成され
ていてもよい。
また、他の特徴はビット線方向に隣り合うメモリセル同
志でP+型層48を共有しヒツト線コンタク]・を減少
させていることである。
志でP+型層48を共有しヒツト線コンタク]・を減少
させていることである。
史に他の特徴は、エミッタ化、)々53をメ−しリセル
アレイに対し共通プレートとし、これにビット線コンタ
クトのための開口が設けられていることである。あるい
は、エミッタ電極53をストライプ状にしてワード線方
向のメモリセルに対してのみエミッタ電極53を共通に
レイアウトすることや、第23図の断面図に示されるエ
ミッタ電極断面を持つエミッタ電極53をワード線方向
にストライプ状に配設する。即ち、フィールドをはさむ
エミッタ化、曝同志を共通にしながらワード線方向に配
設するようにしてもよい。
アレイに対し共通プレートとし、これにビット線コンタ
クトのための開口が設けられていることである。あるい
は、エミッタ電極53をストライプ状にしてワード線方
向のメモリセルに対してのみエミッタ電極53を共通に
レイアウトすることや、第23図の断面図に示されるエ
ミッタ電極断面を持つエミッタ電極53をワード線方向
にストライプ状に配設する。即ち、フィールドをはさむ
エミッタ化、曝同志を共通にしながらワード線方向に配
設するようにしてもよい。
第22図、第23図の実施例にJ:ればより一層の高集
積化が可能である。
積化が可能である。
第24図に、第23図の変形例を示す。
ここでは、エミッタ52は、ソース、ドレイン領域48
.49°とは別にP−ベース領域49″の中に形成され
ている。エミッタ電極53は、フィールドを介して隣接
するもの同志が共通とされ、ワード線配設方向に配設さ
れている。
.49°とは別にP−ベース領域49″の中に形成され
ている。エミッタ電極53は、フィールドを介して隣接
するもの同志が共通とされ、ワード線配設方向に配設さ
れている。
ソース、ドレイン領域の一方49゛は、P−ベース領域
49″と隣接しており、相互結線の電極を不用としてい
る。
49″と隣接しており、相互結線の電極を不用としてい
る。
上記実施例ではNPNバイポーラトランジスタを用いた
かPNPバイポーラトランジスタを用いてメモリを構成
することもできる。
かPNPバイポーラトランジスタを用いてメモリを構成
することもできる。
第25図は、第2図のトランジスタにおいて、Vcc−
7Vとした時のnpnバイポーラトランジスタのベース
、エミッタ聞電圧Vncとコレクタ電流Ic、ベース電
流Iaの関係を示す図である。
7Vとした時のnpnバイポーラトランジスタのベース
、エミッタ聞電圧Vncとコレクタ電流Ic、ベース電
流Iaの関係を示す図である。
先述した様に2つの安定点VBEO=OV、 VBEl
−1,05Vを持つ。この2つの安定点を利用すること
により、第26図に示すように従来のフリップフロップ
に代わるスタティック・ラム(S F< A M )の
メモリセルが実現できる。
−1,05Vを持つ。この2つの安定点を利用すること
により、第26図に示すように従来のフリップフロップ
に代わるスタティック・ラム(S F< A M )の
メモリセルが実現できる。
メ[リセル非選択時のビット線電位は、基準電位発生回
路により、例えば、Vp定電位定常的に設定しておく。
路により、例えば、Vp定電位定常的に設定しておく。
メモリセルへの出込みは、ビット線電位を79以上又は
Vρ以下とし、ワード線WL8オンして、Ql、Q2接
続部のセルノードにVBIEO又はVBFElを出込む
。
Vρ以下とし、ワード線WL8オンして、Ql、Q2接
続部のセルノードにVBIEO又はVBFElを出込む
。
読出しは、ワード線W[をオンすると、記憶されていた
メモリセルの“′1パ、“Oeeの情報により、ヒツト
線電位は、基準電位発生回路で設定されたVpから増減
する。すなわら、例えば、“1パのデータを蓄積したメ
モリセルを読出す際には、ビット線電位VBLは、ワー
ド線〜VLをオンすると、VBL= VP カラVP
< V[SL< VB[El マチ上l’f ルし、“
0゛のデータを蓄積したメモリセルを読出す際には、ビ
ット線電位■βLは、ワード線WLをオンすとると、V
BL=VPから、VI3EO<VBL<Vpまで低下す
る。
メモリセルの“′1パ、“Oeeの情報により、ヒツト
線電位は、基準電位発生回路で設定されたVpから増減
する。すなわら、例えば、“1パのデータを蓄積したメ
モリセルを読出す際には、ビット線電位VBLは、ワー
ド線〜VLをオンすると、VBL= VP カラVP
< V[SL< VB[El マチ上l’f ルし、“
0゛のデータを蓄積したメモリセルを読出す際には、ビ
ット線電位■βLは、ワード線WLをオンすとると、V
BL=VPから、VI3EO<VBL<Vpまで低下す
る。
“′1″ “OII読出し時のビット線電位VI3Lの
j辰幅を大きくするためには、基準電位発生回路VPを
保持しようとする定常的なインピーダンスよりもメー[
リセルの安定点V [SE O又はVBElを保持しよ
うとす定常的なインピーダンスを小さくすればよい。
j辰幅を大きくするためには、基準電位発生回路VPを
保持しようとする定常的なインピーダンスよりもメー[
リセルの安定点V [SE O又はVBElを保持しよ
うとす定常的なインピーダンスを小さくすればよい。
また、ビット線電位VBLの振幅を“1パセルを読出し
た場合と“Oreのセルを読出した場合とでほぼ等しく
するためには、メモリセルの安定点VBEO又はVBE
lを保持するための定常的なインピーダンスを等しくす
る。
た場合と“Oreのセルを読出した場合とでほぼ等しく
するためには、メモリセルの安定点VBEO又はVBE
lを保持するための定常的なインピーダンスを等しくす
る。
このために、メモリセルのベースとエミッタ間に抵抗素
子R1を設けることができる。ベースとエミッタ間に抵
抗素子R1=20MΩを設けた場合を第27図に)(ハ
)に示す。0図において破線は抵抗素子を設【プない場
合を比較として示している。
子R1を設けることができる。ベースとエミッタ間に抵
抗素子R1=20MΩを設けた場合を第27図に)(ハ
)に示す。0図において破線は抵抗素子を設【プない場
合を比較として示している。
R1の介挿により、R1を流れる電流、I=VBIE/
R1が児か【プ上、ベース電流に乗るため、低レベル側
の正のベース電流IBは増大する。これにより、“O″
、すなわらVBEOの書込みや読出し速度をより高速に
することができる。
R1が児か【プ上、ベース電流に乗るため、低レベル側
の正のベース電流IBは増大する。これにより、“O″
、すなわらVBEOの書込みや読出し速度をより高速に
することができる。
また、R1により、低レベル側の正のベース電流の値が
増加し、VPのレベルが正方向にシフトする。
増加し、VPのレベルが正方向にシフトする。
第28は、メモリセルアレイとセンスアンプのレイアウ
ト図である。第26図で述べたスタティック・ラム(S
RAM)のメしリセル151がビット線(BL”/BL
2In>および、カラム選(尺ゲート152を介して、
ごンスアンプである差動増幅器153に接続されている
。差動増幅器の出力は出力線OL、01に接続されてい
る。各ビット線(BL”〜BL2In〉にはそれぞれビ
ット線電位VBLをVpとする基準電位発生回路154
が接続されている。
ト図である。第26図で述べたスタティック・ラム(S
RAM)のメしリセル151がビット線(BL”/BL
2In>および、カラム選(尺ゲート152を介して、
ごンスアンプである差動増幅器153に接続されている
。差動増幅器の出力は出力線OL、01に接続されてい
る。各ビット線(BL”〜BL2In〉にはそれぞれビ
ット線電位VBLをVpとする基準電位発生回路154
が接続されている。
また、各ビット線(BL”〜B L 21Tl >は出
込みグー1〜155、カラム選択ゲート152を介して
入力線”.ILに接続されている。
込みグー1〜155、カラム選択ゲート152を介して
入力線”.ILに接続されている。
第29図、第30図に第28図の本発明システムの読出
し時、書込み時の主要クロックの動作タイミング図を示
す。
し時、書込み時の主要クロックの動作タイミング図を示
す。
最初に第29図の読出しサイクルについて説明する。
外部入力信号C8がアクティブ状態になると、ロウアド
レスで選ばれたワード線がW[がオンする。メモリセル
のベース電位Vce1lは記憶データが“1″の時Vc
引−VI3IE1、記憶データが“Oパの時Vce1l
=VBcoとなっているが、ワード線WLが選択される
と、ピッ1〜線に接続されている基準電位発生回路との
レシオ電位、すなわら、““1”′の場合は、Vr <
Vceu < VBElに、1(O”の場合はVBE
O< Vce1l < VPになる。この時のビット線
の電位VBL!、tVceuに等しい。
レスで選ばれたワード線がW[がオンする。メモリセル
のベース電位Vce1lは記憶データが“1″の時Vc
引−VI3IE1、記憶データが“Oパの時Vce1l
=VBcoとなっているが、ワード線WLが選択される
と、ピッ1〜線に接続されている基準電位発生回路との
レシオ電位、すなわら、““1”′の場合は、Vr <
Vceu < VBElに、1(O”の場合はVBE
O< Vce1l < VPになる。この時のビット線
の電位VBL!、tVceuに等しい。
差動増幅器153には、メモリセルを選択しているビッ
ト線とメモリセルを選択していないヒツト線か入力して
いる。すなわら、差動増幅器153は、VI′31.=
VPとVr> <VBL<VBEl (” 1 ”読
出し)若しくはVBI。−VPとVBEO<VI3L<
VP(”0I+読出し)の電位差を増幅として、カラム
選択信号C3Lで指定されたビット線の情報を出力線O
L、OLに出力して、データアウトDou tから、“
1″、“0”のデータが読出される。
ト線とメモリセルを選択していないヒツト線か入力して
いる。すなわら、差動増幅器153は、VI′31.=
VPとVr> <VBL<VBEl (” 1 ”読
出し)若しくはVBI。−VPとVBEO<VI3L<
VP(”0I+読出し)の電位差を増幅として、カラム
選択信号C3Lで指定されたビット線の情報を出力線O
L、OLに出力して、データアウトDou tから、“
1″、“0”のデータが読出される。
次に、第30図を用いて、書込み動作を説明する。
外部入力信号C8の次に、出込み制御信号WEがアクテ
ィブ状態になると、出込み動作が始まる。
ィブ状態になると、出込み動作が始まる。
最初、ワード線W[がオンすると、読出しサイクルと同
様に、メモリセルの情報がビット線BLに伝達される。
様に、メモリセルの情報がビット線BLに伝達される。
次に書込みグー1〜155がオンすると、外部入力のデ
ータインD+Nの情報が入力線I「を介して、ビット線
Bl−に書込まれる。この時、前もって、出込むビット
線はカラム選択信号C8Lによって指定されている。第
17図では、“1″→“0”、“OIT→“1′°とい
うように記゛臘していた情報と逆のデータを書込む場合
を示している。
ータインD+Nの情報が入力線I「を介して、ビット線
Bl−に書込まれる。この時、前もって、出込むビット
線はカラム選択信号C8Lによって指定されている。第
17図では、“1″→“0”、“OIT→“1′°とい
うように記゛臘していた情報と逆のデータを書込む場合
を示している。
“1″書込み時のビット線の電位VBLはV BL =
Vcc Vth(Vthはカラム選択ゲート152、
出込みゲート155の閾い値電圧)となる。カラム選択
信号CSL、=込みゲート制御信号φ―をもとに、Vc
c+VthLX上に電圧すれば、この時のビット線電位
VBLはVth落らせずに、VBL=VCCとなる。
Vcc Vth(Vthはカラム選択ゲート152、
出込みゲート155の閾い値電圧)となる。カラム選択
信号CSL、=込みゲート制御信号φ―をもとに、Vc
c+VthLX上に電圧すれば、この時のビット線電位
VBLはVth落らせずに、VBL=VCCとなる。
第31図、第32図はメモリセル151の具体的な回路
図であり、メモリセルのバイポーラトランジスタのベー
スとエミッタとの間に第31図のようにR1の抵抗素子
を付加した場合も本発明は有効であり、また、第32図
のように抵抗素子R1に変えて、MOS l〜ランジス
タTR,1にして、そのゲート電圧VMをTR,1の閾
い値電圧以下にして、すなわら、TR,1をサブスレッ
シュルド領域で動作させた場合にも本発明は有効である
。
図であり、メモリセルのバイポーラトランジスタのベー
スとエミッタとの間に第31図のようにR1の抵抗素子
を付加した場合も本発明は有効であり、また、第32図
のように抵抗素子R1に変えて、MOS l〜ランジス
タTR,1にして、そのゲート電圧VMをTR,1の閾
い値電圧以下にして、すなわら、TR,1をサブスレッ
シュルド領域で動作させた場合にも本発明は有効である
。
第33図には、差動増幅器153の回路図の一例を示す
。クロックφBEが口1クレベルになると、差動増幅器
153が活性化される。
。クロックφBEが口1クレベルになると、差動増幅器
153が活性化される。
第34図には、基準電位発生回路154の回路図の一例
を示す。
を示す。
定常状態のビット線BLの電位VBLがV BL =V
Pとなるように、Vl φP、φPの電位が設定され
る。
Pとなるように、Vl φP、φPの電位が設定され
る。
本発明によれば、逆方向ベース電流を用いた全く新しい
メしりを提供することができる。
メしりを提供することができる。
第1図は、NPNバイポーラトランジスタを用いた動作
回路図、第2図はバイポーラトランジスタの断面図、第
3図はその不純物プロファイルを示1図、第4図はVa
E= 6.25 Vの場合のベース電流を示す図、第5
図はVcc= 5.75 vの場合を示1図、第6図は
Vcc= 1.OVの場合を示す図、第7図はその動作
を説明する図、第8図は電圧保持回路に適用した場合を
説明する図、第9図はその動作を説明するための図、第
10図は他の例を示す図、第”図、第12図、第13図
、第14図、第15図。 第16図、第17図、第18図はメモリに適用した場合
を示す図、第19図、第20図、第21図、第22図、
第23図、第24図はメモリセルの例を示す図、第25
図。 第26図、第27図、第28図、第29図、第30図、
第31図、第32図、第33図、第371図は他の実施
例を説明する図である。 代理人 弁理士 則 近 憲 佑 同 松山光之 第1図 第4図 第 図 第 図 第 図 第 図 第 図 第 図 第 図 VPtAた 第 図 第 図 理=(、tL−1 第 図 第 22図 第 図 第 図 第 26図
回路図、第2図はバイポーラトランジスタの断面図、第
3図はその不純物プロファイルを示1図、第4図はVa
E= 6.25 Vの場合のベース電流を示す図、第5
図はVcc= 5.75 vの場合を示1図、第6図は
Vcc= 1.OVの場合を示す図、第7図はその動作
を説明する図、第8図は電圧保持回路に適用した場合を
説明する図、第9図はその動作を説明するための図、第
10図は他の例を示す図、第”図、第12図、第13図
、第14図、第15図。 第16図、第17図、第18図はメモリに適用した場合
を示す図、第19図、第20図、第21図、第22図、
第23図、第24図はメモリセルの例を示す図、第25
図。 第26図、第27図、第28図、第29図、第30図、
第31図、第32図、第33図、第371図は他の実施
例を説明する図である。 代理人 弁理士 則 近 憲 佑 同 松山光之 第1図 第4図 第 図 第 図 第 図 第 図 第 図 第 図 第 図 VPtAた 第 図 第 図 理=(、tL−1 第 図 第 22図 第 図 第 図 第 26図
Claims (8)
- (1)ベース、エミッタ間電圧が増大するに従いベース
電流の極性が変化するようにコレクタ、エミッタ間電圧
を設定したバイポーラトランジスタと、このバイポーラ
トランジスタのベースとビット線との間に設けられ、ワ
ード線で制御されるスイッチング素子とを有するメモリ
セルが配列形成され、前記ビット線を介してメモリセル
に書込みを行ない、メモリセルのデータを増幅器を介し
て読み出すようにした事を特徴とする半導体装置。 - (2)増幅器は複数のビット線に対してトランスファー
ゲートを介して共通に設けられた第1のセンスアンプと
、複数の第1のセンスアンプがトランスファーゲートを
介して接続する入出力線に設けられた第2のセンスアン
プにより構成されている請求項1記載の半導体装置。 - (3)第1のセンスアンプがダイナミック型センスアッ
プである請求項2記載の半導体装置。 - (4)ベース、エミッタ間電圧の増大に伴ないベース電
流に正、負、正のモードが順に現われ、高レベル側の正
負の境界のベース電位を“1”、0ボルト近傍のベース
電位を“0”としてベース電位に2値の安定電位を有し
、ビット線からベースに“1”又は“0”を書込むこと
を特徴とする請求項1記載の半導体装置。 - (5)増幅器はビット線が接続される差動増幅器を有す
ることを特徴とする請求項1記載の半導体装置。 - (6)ビット線をメモリセルの非選択時に基準電位に設
定することを特徴とする請求項1、3又は5記載の半導
体装置。 - (7)ビット線を低レベル側の正負の境界電位に予めプ
リチャージしておいて読出しを行なうことを特徴とする
請求項6記載の半導体装置。 - (8)基準電位に電源電位とソース電位の間に直列接続
された複数のMOSトランジスタをレシオ動作させるこ
とにより発生することを特徴とする請求項6記載の半導
体装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63158190A JPH021162A (ja) | 1988-01-29 | 1988-06-28 | 半導体装置 |
DE3900426A DE3900426B4 (de) | 1988-01-08 | 1989-01-09 | Verfahren zum Betreiben einer Halbleiteranordnung |
US08/268,728 US6232822B1 (en) | 1988-01-08 | 1994-06-30 | Semiconductor device including a bipolar transistor biased to produce a negative base current by the impact ionization mechanism |
US09/755,143 US6292390B1 (en) | 1988-01-08 | 2001-01-08 | Semiconductor device |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63-17386 | 1988-01-29 | ||
JP1738688 | 1988-01-29 | ||
JP63158190A JPH021162A (ja) | 1988-01-29 | 1988-06-28 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH021162A true JPH021162A (ja) | 1990-01-05 |
Family
ID=26353895
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63158190A Pending JPH021162A (ja) | 1988-01-08 | 1988-06-28 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH021162A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0547673A2 (en) * | 1991-12-16 | 1993-06-23 | Koninklijke Philips Electronics N.V. | Semiconductor device comprising at least one memory cell |
JP2004509709A (ja) * | 2000-09-28 | 2004-04-02 | バイエル・ヘルスケア・エルエルシー | 投与量調節可能な注射器 |
-
1988
- 1988-06-28 JP JP63158190A patent/JPH021162A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0547673A2 (en) * | 1991-12-16 | 1993-06-23 | Koninklijke Philips Electronics N.V. | Semiconductor device comprising at least one memory cell |
EP0547673A3 (ja) * | 1991-12-16 | 1994-03-02 | Koninkl Philips Electronics Nv | |
JP2004509709A (ja) * | 2000-09-28 | 2004-04-02 | バイエル・ヘルスケア・エルエルシー | 投与量調節可能な注射器 |
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