JPH021162A

JPH021162A - 半導体装置

Info

Publication number: JPH021162A
Application number: JP63158190A
Authority: JP
Inventors: Shigeyoshi Watanabe; 重佳渡辺; Yasushi Sakui; 康司作井; Tsuneaki Fuse; 布施　常明; Takehiro Hasegawa; 武裕長谷川; Toshiki Seshimo; 敏樹瀬下; Akihiro Nitayama; 仁田山　晃寛; Seiichi Aritome; 誠一有留; Fumio Horiguchi; 文男堀口; Fujio Masuoka; 富士雄舛岡
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-01-29
Filing date: 1988-06-28
Publication date: 1990-01-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明はバイポーラトランジスタを用いた半導体装置に
関する。

（従来の技術）従来、バイポーラトランジスタは、ベース電流を入力、
コレクタ電流を出力とする電流増幅素子として用いられ
て来た。例えばＮＰＮバイポーラトランジスタでは、正
のコレクタ、エミッタ間電圧ＶＣＥ、ベース、エミッタ
間電圧ＢＥ（ＶＣε〉ＶＢε）を与えると、Ｖｎεの種
々の値に対してコレクタ電流Ｉｃは増幅された正の値を
取り、この時、またベース電流ＩＢも正である。

（発明が解決しようとする課題）しかし、従来のバイポーラトランジスタは、その画一的
な動作のため応用範囲もまた限られている。

本発明は、ベース電位に応じて、この順方向のベース電
流の他に、逆方向にベース電流を流すことかできる新規
なバイポーラトランジスタを用いてメモリを構成する半
導体装置を提供することを目的とする。

（発明の構成）（課題を解決するための手段）本発明は、ベース、エミッタ間の順方向ベース電流、コ
レクタ、ベース間の逆方向ベース電流を夫々Ｉｎｐ、Ｉ
ｃｎとした時、ベース電位に応じてＩＢＩＥ＜１０８と
なるようにコレクタ、エミッタ間電圧Ｖｃεを設定した
バイポーラトランジスタを用いこれにスイッチング素子
を接続してワード線、ビット線を取（＝Ｊ　（：Ｊ、メ
モリを構成した半導体装置を提供するものである。

（作　用）コレクタ、エミッタ間電圧を高電圧に設定することによ
り、ベース電位、即ちベース、エミッタ間電圧ＶＢＨの
変化に対してベース、エミッタ間の順方向ベース電流Ｉ
ＤＥより大きなコレクタ、ベース間の逆方向ベース電流
■ｃＢを流すことができ、ベース電流が従来の正領域に
加え負の領域を持ったトランジスタが実現できる。

そして、正負のベース電流の境界電位を用いて記゛臘作
用を行なわせることができる。

（実施例）以下、本発明の実施例を面図を参照して説明する。

第２図は本実施例で用いたバイポーラトランジスタの断
面図である。

Ｐ−型シリコン基板２１表面にはコレクタ抵抗を下げる
ためＮ＋型埋込み層２２が設けられ、更にＰ−型エピタ
キシャルシリコン層２３が設けられている。このＰ−型
エピタキシャルシリコン層２３にはリンが導入されてＮ
型ウェル２４が形成されている。そして表面にはフィー
ルド酸化膜２５が形成され、開口部にはＮ＋型埋込み層
２２に達するコレクタ取出し層２６が、また、伯の開口
にはＰ−型ベース領域２７が設けられている。Ｐ−型ベ
ース領域２７の一部には２−×５凱のサイズのＮ上型の
エミッタ領域２８が形成され、更にエミッタポリサイド
２９が設けられている。またＰ−型ベース領域２７内に
はエミッタポリサイド２９に自己整合してＰ上型層３０
か形成され、更にコレクタ取出し層２６表面には、重ね
てＮ＋型層３１が形成されている。

この全体は、シリコン酸化膜３２で覆われ、コンタクト
開口には、Ｔｉ／ＴｉＮ膜３３を介してＡＪ２３ｉ３４
よりなるコレクタ、ベース、エミッタ電（勇３５，３６
．３７７）福旧プられている。

製造においては、先ず、Ｐ−型シリコン基板２１に、５
ｂ２０３雰囲気テ１２５０’Ｃ，２５分、ｓｂを熱拡散
してＮ＋型埋込み層２２を形成する。次いで、Ｓ１ト１
２　Ｃｆ１２＋Ｂ２　Ｈｅ雰囲気−（’”５０’Ｃ，１
０分の処理により、Ｐ−型エピタキシャルシリコン層２
３を成長ざぼた。その後、リンＰ十を加速電圧１６０Ｋ
　ｅ　Ｖ　、　ドーズｍ　５　Ｘ　１０１２ｃｍ−２で
イオン注入し、Ｎ２雰囲気中で”００’Ｃ，２９０分の
拡散によりＮｆｆ１ウエル２４を形成した。そしてフィ
ールド酸化膜２５形成後、リンＰ十をイオン注入してＮ
＋型のコレクタ取出し層２６を形成し、更にボロンＢ＋
を加速電圧３０Ｋ　ｅ　Ｖ　、ドーズｉ５　Ｘ　１０１
３ｃｍ　”イオン注入してＰ−型ベース領域２７を形成
した。この後、表面に薄いシリコン酸化膜を形成し、こ
れに開口してポリシリコンを５００人被着し、ヒ素ＡＳ
＋を６０Ｋ　ｅ　Ｖ　、　ドースＦＡ　５　ｘ　１０１
’ｃｍ−２イオン注入し、更にＭＯＳ　ｉを被着してパ
ターニングし、エミッタポリサイド２９を形成する。そ
して、ボロンＢ＋をイオン注入してＰ＋型ｆ’Ｊ３０、
更にヒ素ＡＳ＋をイオン注入してＮ上型層３１を設ける
。この後、シリコン酸化膜３２を堆積し、コンタクト開
口を設（プ、コンタクト孔底部にＴｉ／ＴｉＮ３３を被
着し、更にＡＥ−ｓｉ３４を堆積してパターニングし、
コレクタ、ベース、エミッタ電極３５．３６．３７を形
成する。

第３図は、この様にして形成したＮＰＮバイポーラトラ
ンジスタの不純物弁イ■図である。

エミッタは不純物温度１．５ｘ　１０２０ｃｍ−３でＰ
−型エビタキシＰルシリコン層２３表面からの接合深さ
０．１５”ｎ、ベースは、３　ｘ　１０１８ｃｍ−３で
接合深さ０．３Ｎ１、コレクタは、ウェル領域でおよそ
４×１０１６ｃｍ−３である。

第１図は、このＮＰＮバイポーラトランジスタ”の動作
を示す回路図である。

ベース、エミッタ間電圧ＶＢＥ、コレクタ、エミッタ間
電圧Ｖｃ［Ｅとした時、ＶＢＨに対するコレクタ電流［
ｃ、ベース電流ＩＢを第４図に示す。

第４図は、ＶＣ［Ｅを６．２５　Ｖに設定した時の値で
、ｏｙ≦ｌｓｐ＜　０．４５　’ＪではＶＢＨの電源の
正の端子からベース１３に流れ込む正のベース電流ＩＢ
。

Ｏ１／１５　Ｖ＜Ｖｒ３ｒ：＜　０．８７　Ｖテハヘー
ス１３カらＶＢＨの電源の正の端子に流れ出す負のベー
ス電流Ｉａ　、　　０．８７　Ｖ、　ＶｎｐテＬｔ再（
ｆ　Ｖ　ＢＨの電源の正の端子から流れ込む正のベース
電流ＩＢとなることか判った。

第５図は、ＶＣＥを５．７５Ｖに設定した場合の結末で
、ベース電流ＩＢが負になるＶＢε領域は、０、５０　
＜　ＶＢＥ＜　０．６６　Ｖである。

しかしながら、第６図に示すように、Ｖ　ＣＥ　−１Ｖ
とすると、ＶＢ［Ｅの全領域（ＶＢＥ≧Ｏ）で負のベー
ス電流は観測されず、ＩＢは常に正であった。

上述した負のベース電流は、第７図に示すように、ベー
スからエミッタに流れる順方向のベース電流ＩＢＥ（順
方向であるので図中ＩＢＦと表わしている）と、ベース
、コレクタ間のＰＮ接合においてなだれ僧侶現象によっ
て発生するキャリアによる］レツタ、ベース間の逆方向
ベース電流１ｃＢ（逆方向であるのでＩＢＲと表わして
いる）の大小関係によって説明される。

即ち、ｌ　ＩＢＥＩ　＞　ｌ　Ｉｃｎ１のときは、第４
図にお（プロ　０Ｖ’：Ｖａａ＜　０，４５　Ｖ及（ｊ
　Ｏ，８７Ｖ　＜　ＶＢＥの領域で観測されるように正
のベース電流ＩＢとなり、ｌ　ＩＢＥＩ　＜　ｌ　Ｉｃ
ｎ１のときは、０．４５Ｖ＜ＶＢＥ＜　０．８７　Ｖの
領域で観測されるように負のベース電流−ＩＢとなる。

エミッタからの注入電子がベース・コレクタ接合の空乏
領域に入ると、これらの電子はコレクタ電圧がなだれ降
伏の方向に大きな電圧とされているためインパクトイオ
ン化によって電子−正孔対を発生する。そして、発生し
た電子と正孔はベースとコレクタ間の電界によってコレ
クタとベースに夫々ドリフト移動する。ベースにトリッ
トした正孔は負のベース電流Ｉ　ＢＲを作り出す。ベー
スからエミッタへの正のベース電流ＩＢＦは固定された
ベース・エミッタ間電圧Ｖｎｐで制限される。この結末
、ｌｌ３ＲがＩｒ３ｐＪ：り大きい時、逆方向ベース電
流が観測される。他方、この逆方向ベース電流が現われ
る場合において、発生した電子は、その電子電流がエミ
ッタからの注入電子電流より小さいため、コレクタ電流
の大きさに僅かに加わることになる。

これを式を用いて以下に説明する。

Ｅｂ（！ｒＳ−Ｈｏｌｌのモデルにおいて、通常の１〜
ランジスクでは、コレクタ電流Ｉ　ｃｏとベース電流Ｉ
　ｎ＋：は（１）及び■で表わされる。

ここでＩＥ３はエミッタ、ベース接合の逆方向飽和電流
、Ｉｃｓはコレクタ、ベース接合の逆方向飽和電流、α
Ｆはエミッタ、ベース接合を横切って流れた電流のうち
、コレクタに到達した電流のハ１合、αＲはコレクタ、
ベース接合を横切って流れ電流のうちエミッタに到達し
た電流の割合を表わす。

また、鉱はボルツマン定数、王は絶対温度、汐は電荷量
である。

更に、コレクタ、ベース間電圧ＶＣＥが高く、ベース、
コレクタ間のＰＮ接合におけるなだれ増倍効果が無視で
きなくなる場合、コレクタ電流Ｉｃは、Ｉｃ＝ＭＩｃｏ　　　　　　　　　・・・・・・・・・
■となり、ここで、Ｉ　ｃｏはなだれ増倍効果を無視し
た場合のコレクタ電流、ｎは係数、ＢＶＯＢＯはエミッ
タ開放時のベース、コレクタ間の耐圧を表わす。

第７図に示すようになだれ増倍で発生したホールは、電
界によってベースに流れ込み、逆方向のベース電流Ｉ　
ＢＲとなる。

Ｊ、って、Ｉ　ＢＲは、Ｉ　　Ｂｒ＜　−（Ｍ　−１）　　Ｉ　　ｃｏ　　　　
　　　　　””（５）と４＾す、結局、ベース電流１ａ
は順方向のベース電流１　ｒｓｐと逆方向のベース電流
ＩＢＨの差として表わせ、ＩＢ　＝　ＩＢＦ　−１ｎ＋＜＝　ｌａｐ　＝　（Ｍ　
−１）　Ｉｃ。

−（１−（Ｍ　−１）　ｈｐＩＥ）　ＩＢｐ・・・・・
・（６）となる。尚、エミッタ電流ＩＥはＩＥ＝ＩＣＯ十Ｉ　Ｂ
ｒ＝で表わされる。ここでｈＦ［は電流和１７（ｈ＋・
Ｅ−Ｉｃｏ／ＩＢＩ〕）を表わす。

尚、この動１乍は、ＮＰＮバイポーラトランジスタだり
でなく、ＰＮＰバイポーラトランジスタにおいても同様
に説明できる。

さて、この様な負のベース電流を示すバイポーラトラン
ジスタは新しい応用分野を有している。

例えば、従来、電圧保持装置として知られているものに
７リツプフロツプがある。しかし、フリップフロップは
６個の素子により構成されるため高集積化に問題がある
。

さて、第１図のバイポーラトランジスタにおいて、ベー
スとエミッタ間に容量性の負荷が存在する場合を考える
。

この時、ベース電圧ＶＢＥがＯＶ’；Ｖｎさく０．４５
　Ｖの場合、負荷に蓄積された電荷はベースからエミッ
タに流れ出すので負荷の両端の電圧ＶＢＥは下降してＯ
Ｖに近づく。一方、０．４５Ｖ＜ＶＢＥ＜　０．８７　
Ｖである場合、逆方向ベース電流によって負荷に電荷が
蓄積されるので負荷両端の電圧ＶＢＥは上昇して０．８
７　Ｖに近づき、一方、ＶＢＥ＞　０．８７　Ｖである
ときは正のベース電流によって負荷の電荷はベースから
エミッタに流れ出すので負荷両端の電圧ＶＢεは下降し
てやはり０．８７　Ｖに近づく。以上の様に、ＶＢＥは
ＯＶもしくは０．８７Ｖに保持されるので自己増幅機能
をもった電圧の保持が可能である。

第８図に、その電圧保持回路の一例を示す。

この実施例では、スイッチング素子としてｎチャネルＭ
ＯＳトランジスタＱ１を用い、そのトレインもしくはソ
ースを、ＮＰＮバイポーラトランジスタＱ２のベースに
接続する。

ＭＯＳトランジスタＱ１のゲートにはクロックφＡが印
加され、他端にはクロックφＢが与えられる。

この場合の８量は、ベース、エミッタ間の接合容量であ
り、コレクタ、ベース間の接合容量もやはり負荷容けと
して機能する。

第９図は、ＭＯＳトランンスタＱ１の制御クロックψＡ
と、入力クロックφＢ、そしてＭＯＳ　Ｉ〜ランジスタ
Ｑ１とバイポーラトランジスタＱ２の接続ノードに設け
られた出力端子の電圧レベルを示している。Ｖｌｌは０
．８７　Ｖ、　ＶＰは０．４５　。

ＶＬはＯＶを小す。

φＡがハイレへルとなり、ベースにφＢ〉０．８７．Ｖ
が入り、その後φＡがロウレベルになると、ベースに印
加されたハイレベル電圧は正のベース電流によって放電
され０．８７　Ｖに落ち着く。

次に、ベースに０１４５ＶくφＢ　＜　０．８７　Ｖか
印加された場合、負のベース電流によって出力電位１は
上昇し０．８７　Ｖとなる。そして、ベースにφβく０
．４５　Ｖが印加された場合、正のベース電流によって
ＯＶに収束する。

かくして、φＢ＞　０．４５　Ｖの場合、境界型１つの
０．８７　Ｖを保持出力し、φＢ　＜　０．４５　Ｖの
場合、ＯＶを保持出力する事が可能となる。

この事は、本回路が、少ない素子数でフリップフロップ
に代わる電圧保持回路に使用できる事に池ならない。

これは、ベース電流に負電流が生じるからで、第６図に
示した様にコレクタ、エミッタ間電圧ＶＣＥ＝　ＩＶの
場合は、全てのＶＢεに対して正のベース電流となるの
で放電モードとなり電圧保持ができなくなる。

第９図ではＭＯ３Ｉ−ランジスタＱ１とバイポーラトラ
ンジスタの接続ノードを出力端としたが、保持後、再度
ＭＯＳトランジスタＱ１をオンさせてφＢ入力端子を出
力端とすることもできる。

第１０図は、上記接続ノードにバイポーラトランジスタ
とは別にＭＯＳキャパシタ等の容量索子Ｃを接続したも
のであり、この容量素子で、先の充放電を積極的に行な
わける様にしたものである。

この場合、φＢの入力端を出力端としても用いているが
、Ｑｌと０２のベースの接続部に出力端を置いても良い
。

第”図〜第１８図にメモリに適用する場合の一例を示す
。

第”図は、メモリセルの回路図である。スイッヂング素
子であるＭＯＳトランジスタＱ１のソース又はドレイン
と上述したバイポーラトランジスタＱ２のベースが接続
されている。ここではＱｌとしてｐチャネル（又はｎｆ
ヤネル）ＭＯＳ　トランジスタ、Ｑ２としてＮＰＮバイ
ポーラトランジスタを用いた。

そしてＭＯＳトランジスタＱ１のゲートはワード線ＷＬ
ｎに、またドレインもしくはソースはビット線ＢＬｎに
夫々接続させている。ＱｌとＱ２の接続ノードはセルの
記憶ノードＳてあり、Ｑ２のにベース、エミッタ間の接
合容ｆｆｉ　ＣＢＥ及びベースコレクタ間の接合容ＩＣ
ＢｃからなるＣ３＝ＣＢε十Ｃ［３Ｃの蓄積容ＮＣｓが
存在する。あるいはこれと共に、ＭＯＳキャパシタ等の
容量索子Ｃ１を設けてもよい。容量索子Ｃ１を設ける場
合は、その他端は適当なプレート電位、あるいは基板又
はウェル電位が印加される。また所望により、ベース。

エミッタ間に抵抗素子Ｒを設Ｃプでもよい。

第１２図は、その動作１ｈ性を示し、第”図の記憶ノー
ドＳ、即ちベース、エミッタ間電圧とベース電流の関係
を表わしている。

正、負のベース電流の高レベル側の境界電位ＶＢＩＥ１
が””＃の記憶状態、ＶＢＥｏ＝ＯＶが“Ｏ”の記゛践
状態である。書込みは、セルノードにＶＢε１又はＯＶ
を書込むことにより行なう。読出しは、蓄積容量Ｃの電
荷をビット線ＢＬｎに転送し、その電位変化を増幅器で
増幅することにより行なう。

第１３図は、メモリセルアレイと周辺回路のレイアウト
図である。

第”図で示したメモリセルは、記号Ｍ／Ｃで表わされ、
ＮＸＮ＝Ｎ２個配列されている。メモリ領域は、この例
では横方向のＮ個、縦方向のＭ個のＮ　Ｘ　Ｍ個を単位
としたブロックに分かれている。

ビット線ＢＬ１〜ＢＬＭ、・・・・・・、ＢＬ（Ｎ−Ｍ
＋１）〜ＢＬＮは、カラム選択信号Ｃ３Ｌ１〜Ｃ８ＬＭ
、・・・・・・Ｃ３Ｌ　（Ｎ−Ｍ＋１　）〜Ｃ３ＬＮで
オン、オン制御されるトランスファゲート、例えばｎチ
ルネルのＭＯＳトランジスタＴ１を介してブロワ゛り毎
に設置ノられたサブＩ１０線（ｐｒｅ　Ｉｌｏ　１〜ｐ
ｒｅ　Ｉｌｏ　Ｎ／Ｍ　）に接続されている。そして、
ブロック毎（こ、サブＩ１０センスアンプ（ｐｒｅ　Ｉ
ｌｏ　Ｓ／八）か１つづつ設けられている。

この実施例では、各ブロックにダミーワード線ＤＷＬで
制御されビット線ＢＬＭ”・・・、ＢＬＮ−に接続され
たダミーセルＤ／Ｃが１つづつ９２ｃブられ、サブＩ１
０線に平行にレイアウトされたサブＩ１０線（ｐｒｅ　
Ｉｌｏ　１　、・−・−・、ｐｒｅ　Ｉｌｏ　Ｎ／Ｍ　
）にメモリセルＩ−１／Ｃと同様に接続されている。

各１０ツクのサブＩ１０センスアンプは、夫々サブＩ１
０．　Ｉ１０線に接続されており、サブＩ１０．　Ｉ１
０線の増幅電位はカラム選択信号Ｃ３Ｌ　Ｉ（’Ｄ・・
・・・・・・・、Ｃ３Ｌ　Ｎ’Ｄで制御されるトランス
ファゲート、例えばｎチャネルＭＯＳトランジスタＴ２
を介して入出）〕線Ｉ１０．　Ｉｌｏに伝達される。

そしてこのＩｌｏ、　Ｔ１０線には、データ入力（ＤＩ
Ｎ＞バッフ１回路及び、主Ｉ１０センスアンプ（１７Ｏ
３／Ａ）が設けられている。主Ｉ１０センスアンプの出
力は、データ出力（ＤＯｕｔ）バッファ回路を介してＤ
ｏｕ　ｔ−ピンから出力される。

第１４図にサブＴ１０センスアンプ、第１５図に主Ｉ１
０センスアンプ、第１６図にダミーセルの回路図を示し
た。センスアンプはここではダイナミック型センスアン
プを用いた。

上記半導体メモリは、アクティブ状態とプリチャージ状
態を有しており、ロウアドレスス１〜ローブＲＡＳ　（
あるいはチップセレクトＣ８）でこれを選択する。以下
では１ピンのコントロール信号でチップ動作が基本的に
決定される場合を述べるが、従来のＤＲＡＭの様にロウ
アドレスとカラムアドレスを時間で分けてＩ（ＡＳ、Ｕ
ＡＳ−（−取り込むアトレスマルヂプレクス方式を用い
てもよい。

用いてもよい。

次に、第１７図を参照しながら読出し動作を説明づる。

ＲＡ　Ｓがｌｌ　ＨＩＩのプリチャージ状態では、メモ
リセルのＭＯ３Ｉ−ランジスタＱ２を、ワード線〜ＶＬ
ｎ（ｒｌ−１，・・・・・・、Ｎ）を“”パレベルにし
てオフする。そして、ビット線ＢＬ１〜ＢＬＭ、・・・
・・・、ＢＬ　（Ｎ−Ｍ＋１　）〜ＢＬＮ、ＢＬＭ′〜
ＢＬＮ−及び！ナブＩ１０．　Ｔ１０線（ｐｒｅ　Ｉｌ
ｏ　１〜ｐｒｅＩ１０　Ｎ／Ｈ，ｐｒｅ　Ｉｌｏ　１〜
ｏｒｅ　Ｉｌｏ　Ｎ／）ｌ　）　、Ｉｌｏ、Ｔ１０線を
第１２図のＶｐ電位にプリチャ−ジする。この時、ダミ
ーセルＤ／ＣにもＶｐ電位ｌｊ−書込んでおく。

次にＲＡＳがＬ　”レベルになりアドレスか取り込まれ
ると、例えば第１３図のメモリセルＡを選択する場合、
ワード線ＷＬ１及びカラム選択線Ｃ３ＬＭが活性化され
る。これによりメモリセルのストレージノードＳに蓄積
されていた電’ＷｊＶ［３ｅ１ＸＣｒ、（Ｃｓは蓄積容
量Ｃのキャパシタンス）は、ス）は、ビット線ＢＬＭ及
びｐｒｅ　Ｉｌｏ　１線に伝達される。ピッ１〜線ＢＬ
Ｍの配線の寄生容量をＣａ、サブ　Ｔ１０線（ｐｒｅ　
Ｉｌｏ　１　）の配線の奇生容量をＣｐｒｅ　Ｉｌｏと
すると、メモリセルに““１”′が書込まれている場合
、サブＴ１０線（ｐｒｅ　Ｉｌｏ　１　）の電位はプリ
チャージ電位に対し、だけ上昇する。そして、負のベース電流によりΔＶ′（
最大ＶＢＥ１−Ｖρまで）まで上昇する。

ダミーワード線ＤＷＬも同様に選ばれるが、ダミービッ
ト線ＢＬＭ−１ｐｒｅ　Ｉｌｏ　１線の電位はＶｐのま
まである。従ってＩ）Ｉ’ｅ　Ｉｌｏ　１線とｐｒｅＩ
１０１線の電位差は上記ΔＶ′となる。

この電位差は、ダイナミック型センスアンプであるサブ
Ｔ１０センスアンプ（ｐｒｅ　Ｉｌｏ　Ｓ／Ａ　）でＳ
ＡＮを“Ｈ＋ｔにすることにより増幅し、より大きな電
位差となって１）ｒｅ　Ｉｌｏ　１．ｐｒｅ　Ｉｌｏ　
１間に現われる。そして次にＣ３ＬＨ’Ｄを立ら上げ、
このデータをＩｌｏ、”０線に転送する。そして同様に
Ｉｌｏ、　Ｔ１０線に接続された主センスアンプ＜１７
０　／Ｓ／Ａ　）をクロックφ１を′Ｈ″にすることに
より活性化し、ｏｏｕ　ｔバッフ？ヘデータを転送する
。そして最後にＤｏｕ　ｌパッドから出カフる。

リゾＩ１０　センスアンプ（ｐｒｅ　Ｉｌｏ　Ｉ／Ａ　
）の最小ｒｔ、、３ＩＱ、　ヲ〜１０７７１　Ｖ程度ト
スルト、Ｖｆ３ｃ１−Ｖｐ　４０．５Ｖ、　Ｃｒ５＝　
０．５ｐＦ、　Ｃｐｒｅ　Ｉ、１０　＝　０．５ｐＦと
してＣｓは例えば２０ｆＦ以上あれば良い。所望により
、ビット線をサブＴ１０センスアンプを介さす、ＭＯＳ
トランジスタＴ１を介して直接Ｉ１０．　Ｔ１０線に接
続し、主センスアンプ（”０Ｓ／Ａ　）で直接センスす
ることも司１止である。

読み出しか行イ【われたメモリセルは、バイポーラトラ
ンジスタＱ２かＶＢＥＯ、ＶＢＥｌの２つの安定点を持
つので元の゛′１パ又は１（ＯＴ＋に復帰する。

他方、ワード線で選択されなからＩ）ｏｕ　ｔがら読出
されなかったメモリセルのストレージノートＳの電位は
、“１″であれば＋ΔＶ、“Ｏｏｏであれば、ΔＶ、Ｖ
ρに対して変動し、″′１パの場合は負のベース電流（
−）ＩＢ、”０１！の場合は正のベース電流ＩＩ′３に
よって人々ＶＢ［１、ＶＢｒＥｏ　＝ＯＶに、ワード線
をオフした後、戻る。この様に上記メモリセルは自己増
巾能力があるので非破壊読出しであり、ＤＲＡＭの様に
ピッ１〜線対毎にセンスアンプを設けなくてしよくなる
。

書込みは、第１８図に示した様に、ＩＩ　Ａ　Ｓ及びラ
イトイネーブル信ｇＷＥを“Ｌ　Ｔｔとし、Ｄ＋Ｎバッ
ファからＩ１０線、ｐｒｅ　Ｉ１０線、ビット線を経由
してワード線で選択されたメモリセル第１８図はメモリ
セルＡへの書込みを示すに所定の電位を書込むことによ
り行なう。ＤＩＮバッファの電流供給能力をメモリセル
のＮＰＮトランジスタの流せるベース電流ＩＢより大と
設定し、“１″の場合はＶＩ３Ｅ１　、”Ｏ”の場合は
Ｖ　［３ＩＥ　ＯをストレージノートＳに強制的に出込
む。”１　Ｔ１の場合Ｖρく、“Ｏ”の場合Ｖｐ　＞を
書込んでもよい。

第１９図はメモリセルの平面図、第２０図はそのＡ−Ａ
′断面図である。

第２０図において、Ｐ−型シリコン基板４１表面にコレ
クタ抵抗を下げるためＮ＋型埋込み層４２が設【プられ
、更にボロン温度１　ｘ　１０”０ｌ５”程度、厚さけ
られ、更にボロン）開度１　ｘ　１０１５ｃｍ−３程度
、厚さ例えば２．５ＪＩＩｎの１〕−型エピタキシャル
シリコン層４３が設りられている。このＰ−型エピタキ
シャルシリコン層４３に以リンが導入されて不純物濃度
およそ４　Ｘ　１０１６ｃｍ−３のＮ型ウェル４４が形
成されている。そして表面にはフィールド酸化膜４５が
形成されている。開口部の１つにはＮ上型埋込み層４２
に達するコレクタ取出し層４６が設けられている。他の
開口部上にはｐチャネルＭＯＳトランジスタＱ１のグー
１〜４７がリンドープポリシリコンにより設けられてい
る。このゲート電極４７↓はメートリセルアレイのワー
ド線として使う。グー１〜電極４７に自己整合してＭＯ
Ｓトランジスタのソース、トレインとなるＰト型層４８
、Ｐ−型層４９が設りられている。

層４８．４９は同一工程で作ってもよいか、ここでは別
工程として濃度を変えた。

２〜層４９はＮＰＮバイポーラトランジスタＱ２のベー
スとしても用いられる。

全体上にはＣＶＤ５！０２膜５０が被着され、エミッタ
、コレクタ開口を形成して、厚さ、５００〜１０００人
のポリシリコン５１が形成され、またヒ素を開口内にポ
リシリコン５１の上からドープしてｎ＋型エミッタ５２
、ｎ中型層５３が形成されている。

ｎ＋型エミッタ５２の不純物濃度は２　ｘ　１ｏ２０ｃ
ｍ＝、接合深さ０．１５譚、Ｐ−型ベース４９の不純物
濃度は３　Ｘ　１０１８ｃｔｌ−３、接合深さ０．３−
である。開口に形成したポリシリコン５１上には例えば
３０００Ａ厚のＭｏ３ｉ膜５２が被着され、パターニン
グしてエミッタ電極５３、コレクタ電極５４が形成され
ている。

更に、シリコン酸化膜５５を被着し、ビット線コンタク
トを開けてＡｌ１−Ｃｕ−３ｉからなるビット線５６が
形成されている。

第１９図に示すように、エミッタ、コレクタ電極５３、
５４はワード線方向に各セル共通に配設され、ビット線
５６はこれと直交して各セル共通に配設されている。第
２１図はＩ−１″断面を示す。

製造工程は、Ｐ−型シリコン基板４１表面に５ｂ２０３
ガス雰囲気で１２５０’Ｃ１２５分のｓｂ拡散を行ない
Ｎ上型埋込み層４２を形成した後、８１Ｆ１２ｃＪ２２
と８２Ｈ６の混合ガス雰囲気中、”５０’Ｃ”０分で約
２．５鴻厚のエピタキシＶルシリコン層４３を形成する
。

次に、フォトリソグラフィー技術を用いて、上記浬込み
層の上部にのみリンＰトを１６０Ｋｅｙ、５　Ｘ　１０
１２ｃｍ　”イオン注入し、また埋込み図上部以外の部
分にはボロンＢ（を１００Ｋｅｙ、６Ｘ１０１２ｃｍ−
２イオン注入してＮ２雰囲気中で”００’Ｃ１２９０分
、拡散させてｎ型ウェル４４及びｐ型ウェル（図示しな
い）を形成する。そして例えばＬＯＣＯ３法により８０
００人のフィールド酸化膜４５を形成する。次にコレク
タ部分に選択的にリンＰ＋をＢＯＫｅＶ　、１ｘｌＱ１
ｃｌ、、−２イオン注入する。次いで２００人のゲート
酸化膜を形成した後、ゲートポリシリコン４７を形成し
、これにリンを拡散して後、パターニングする。

そして小ロンをＢＦ２＋により３０Ｋｅｙで３ＸＩＱ１
５ｃ、−２、ゲートの片側に選択的にイオン注入しＰ上
型層４８を形成した後、ボロンをＢ十により３０Ｋｅｖ
　、Ｉ　Ｘ　１０１４ｃｍ−２選択的にイオン注入して
べ−スとなるＰ−型層４９を形成する。

次に全面にＣＶＤ５　！　０２膜５０を３０００人堆積
し、エミッタ部、］コレクタを開口し、ポリシリコン摸
５１を５００〜１０００人堆積し、ヒ素Ａｓ＋を６０Ｋ
ｅＶ、１　Ｘ　１０１６ｃｍ−２イオン注入する。

次に、アニールを行なってヒ素を基板内に拡散させた後
、例えばＭＯ３ｉ５２を３０００人スパッタ法で被着す
る。

次に、シリコン酸化膜５５を堆積し、ビット線コンタク
トを開孔してＡｎ−Ｃｕ−３ｉ　５６を８０００人堆積
し、所定の形状にエツチングする。

この場合も、第４図〜第６図に示したのと同様の特性を
持つ。

回路図に直してみれば判るように、ＭＯＳトランジスタ
Ｑ１のソース又はトレインとバイポーラトランジスタＱ
２のベースが接続されている。１口し、Ｑｌの１つの拡
散層がバイポーラトランジスタＱ２のベースとして用い
られている。そして、その拡散層の中にエミッタか形成
され、高集積化に適した構造となっている。

第２２図はメ−しリセルアレイの変形例を示す平面図、
第２３図はそのＡ−Ａ　′断面図を示す。

１つのメ［りセルは第２２図に領域Ｍとして示されてい
る。

このレイアウトの特徴の１つは、メモリセルアレイか共
通のｎ型ウェル４４の中に収められており、ｎ置型コレ
クタ取出し領域４６は図中、右端に配列されており、コ
レクタ電極５４がワード線方、向に共通に設けられてい
る事である。勿論「］十上型レクツタ出し領域４６はコ
レクタ電（へ５４配設方向に連続ｒＪ域として形成され
ていてもよい。

また、他の特徴はビット線方向に隣り合うメモリセル同
志でＰ＋型層４８を共有しヒツト線コンタク］・を減少
させていることである。

史に他の特徴は、エミッタ化、）々５３をメ−しリセル
アレイに対し共通プレートとし、これにビット線コンタ
クトのための開口が設けられていることである。あるい
は、エミッタ電極５３をストライプ状にしてワード線方
向のメモリセルに対してのみエミッタ電極５３を共通に
レイアウトすることや、第２３図の断面図に示されるエ
ミッタ電極断面を持つエミッタ電極５３をワード線方向
にストライプ状に配設する。即ち、フィールドをはさむ
エミッタ化、曝同志を共通にしながらワード線方向に配
設するようにしてもよい。

第２２図、第２３図の実施例にＪ：ればより一層の高集
積化が可能である。

第２４図に、第２３図の変形例を示す。

ここでは、エミッタ５２は、ソース、ドレイン領域４８
．４９°とは別にＰ−ベース領域４９″の中に形成され
ている。エミッタ電極５３は、フィールドを介して隣接
するもの同志が共通とされ、ワード線配設方向に配設さ
れている。

ソース、ドレイン領域の一方４９゛は、Ｐ−ベース領域
４９″と隣接しており、相互結線の電極を不用としてい
る。

上記実施例ではＮＰＮバイポーラトランジスタを用いた
かＰＮＰバイポーラトランジスタを用いてメモリを構成
することもできる。

第２５図は、第２図のトランジスタにおいて、Ｖｃｃ−
７Ｖとした時のｎｐｎバイポーラトランジスタのベース
、エミッタ聞電圧Ｖｎｃとコレクタ電流Ｉｃ、ベース電
流Ｉａの関係を示す図である。

先述した様に２つの安定点ＶＢＥＯ＝ＯＶ、　ＶＢＥｌ
−１，０５Ｖを持つ。この２つの安定点を利用すること
により、第２６図に示すように従来のフリップフロップ
に代わるスタティック・ラム（Ｓ　Ｆ＜　Ａ　Ｍ　）の
メモリセルが実現できる。

メ［リセル非選択時のビット線電位は、基準電位発生回
路により、例えば、Ｖｐ定電位定常的に設定しておく。

メモリセルへの出込みは、ビット線電位を７９以上又は
Ｖρ以下とし、ワード線ＷＬ８オンして、Ｑｌ、Ｑ２接
続部のセルノードにＶＢＩＥＯ又はＶＢＦＥｌを出込む
。

読出しは、ワード線Ｗ［をオンすると、記憶されていた
メモリセルの“′１パ、“Ｏｅｅの情報により、ヒツト
線電位は、基準電位発生回路で設定されたＶｐから増減
する。すなわら、例えば、“１パのデータを蓄積したメ
モリセルを読出す際には、ビット線電位ＶＢＬは、ワー
ド線〜ＶＬをオンすると、ＶＢＬ＝　ＶＰ　カラＶＰ　
＜　Ｖ［ＳＬ＜　ＶＢ［Ｅｌ　マチ上ｌ’ｆ　ルし、“
０゛のデータを蓄積したメモリセルを読出す際には、ビ
ット線電位■βＬは、ワード線ＷＬをオンすとると、Ｖ
ＢＬ＝ＶＰから、ＶＩ３ＥＯ＜ＶＢＬ＜Ｖｐまで低下す
る。

“′１″　“ＯＩＩ読出し時のビット線電位ＶＩ３Ｌの
ｊ辰幅を大きくするためには、基準電位発生回路ＶＰを
保持しようとする定常的なインピーダンスよりもメー［
リセルの安定点Ｖ　［ＳＥ　Ｏ又はＶＢＥｌを保持しよ
うとす定常的なインピーダンスを小さくすればよい。

また、ビット線電位ＶＢＬの振幅を“１パセルを読出し
た場合と“Ｏｒｅのセルを読出した場合とでほぼ等しく
するためには、メモリセルの安定点ＶＢＥＯ又はＶＢＥ
ｌを保持するための定常的なインピーダンスを等しくす
る。

このために、メモリセルのベースとエミッタ間に抵抗素
子Ｒ１を設けることができる。ベースとエミッタ間に抵
抗素子Ｒ１＝２０ＭΩを設けた場合を第２７図に）（ハ
）に示す。０図において破線は抵抗素子を設【プない場
合を比較として示している。

Ｒ１の介挿により、Ｒ１を流れる電流、Ｉ＝ＶＢＩＥ／
Ｒ１が児か【プ上、ベース電流に乗るため、低レベル側
の正のベース電流ＩＢは増大する。これにより、“Ｏ″
、すなわらＶＢＥＯの書込みや読出し速度をより高速に
することができる。

また、Ｒ１により、低レベル側の正のベース電流の値が
増加し、ＶＰのレベルが正方向にシフトする。

第２８は、メモリセルアレイとセンスアンプのレイアウ
ト図である。第２６図で述べたスタティック・ラム（Ｓ
ＲＡＭ）のメしリセル１５１がビット線（ＢＬ”／ＢＬ
２Ｉｎ＞および、カラム選（尺ゲート１５２を介して、
ごンスアンプである差動増幅器１５３に接続されている
。差動増幅器の出力は出力線ＯＬ、０１に接続されてい
る。各ビット線（ＢＬ”〜ＢＬ２Ｉｎ〉にはそれぞれビ
ット線電位ＶＢＬをＶｐとする基準電位発生回路１５４
が接続されている。

また、各ビット線（ＢＬ”〜Ｂ　Ｌ　２１Ｔｌ　＞は出
込みグー１〜１５５、カラム選択ゲート１５２を介して
入力線”．ＩＬに接続されている。

第２９図、第３０図に第２８図の本発明システムの読出
し時、書込み時の主要クロックの動作タイミング図を示
す。

最初に第２９図の読出しサイクルについて説明する。

外部入力信号Ｃ８がアクティブ状態になると、ロウアド
レスで選ばれたワード線がＷ［がオンする。メモリセル
のベース電位Ｖｃｅ１ｌは記憶データが“１″の時Ｖｃ
引−ＶＩ３ＩＥ１、記憶データが“Ｏパの時Ｖｃｅ１ｌ
＝ＶＢｃｏとなっているが、ワード線ＷＬが選択される
と、ピッ１〜線に接続されている基準電位発生回路との
レシオ電位、すなわら、““１”′の場合は、Ｖｒ　＜
　Ｖｃｅｕ　＜　ＶＢＥｌに、１（Ｏ”の場合はＶＢＥ
Ｏ＜　Ｖｃｅ１ｌ　＜　ＶＰになる。この時のビット線
の電位ＶＢＬ！、ｔＶｃｅｕに等しい。

差動増幅器１５３には、メモリセルを選択しているビッ
ト線とメモリセルを選択していないヒツト線か入力して
いる。すなわら、差動増幅器１５３は、ＶＩ′３１．＝
ＶＰとＶｒ＞　＜ＶＢＬ＜ＶＢＥｌ　　（”　１　”読
出し）若しくはＶＢＩ。−ＶＰとＶＢＥＯ＜ＶＩ３Ｌ＜
ＶＰ（”０Ｉ＋読出し）の電位差を増幅として、カラム
選択信号Ｃ３Ｌで指定されたビット線の情報を出力線Ｏ
Ｌ、ＯＬに出力して、データアウトＤｏｕ　ｔから、“
１″、“０”のデータが読出される。

次に、第３０図を用いて、書込み動作を説明する。

外部入力信号Ｃ８の次に、出込み制御信号ＷＥがアクテ
ィブ状態になると、出込み動作が始まる。

最初、ワード線Ｗ［がオンすると、読出しサイクルと同
様に、メモリセルの情報がビット線ＢＬに伝達される。

次に書込みグー１〜１５５がオンすると、外部入力のデ
ータインＤ＋Ｎの情報が入力線Ｉ「を介して、ビット線
Ｂｌ−に書込まれる。この時、前もって、出込むビット
線はカラム選択信号Ｃ８Ｌによって指定されている。第
１７図では、“１″→“０”、“ＯＩＴ→“１′°とい
うように記゛臘していた情報と逆のデータを書込む場合
を示している。

“１″書込み時のビット線の電位ＶＢＬはＶ　ＢＬ　＝
Ｖｃｃ　　Ｖｔｈ（Ｖｔｈはカラム選択ゲート１５２、
出込みゲート１５５の閾い値電圧）となる。カラム選択
信号ＣＳＬ、＝込みゲート制御信号φ―をもとに、Ｖｃ
ｃ＋ＶｔｈＬＸ上に電圧すれば、この時のビット線電位
ＶＢＬはＶｔｈ落らせずに、ＶＢＬ＝ＶＣＣとなる。

第３１図、第３２図はメモリセル１５１の具体的な回路
図であり、メモリセルのバイポーラトランジスタのベー
スとエミッタとの間に第３１図のようにＲ１の抵抗素子
を付加した場合も本発明は有効であり、また、第３２図
のように抵抗素子Ｒ１に変えて、ＭＯＳ　ｌ〜ランジス
タＴＲ，１にして、そのゲート電圧ＶＭをＴＲ，１の閾
い値電圧以下にして、すなわら、ＴＲ，１をサブスレッ
シュルド領域で動作させた場合にも本発明は有効である
。

第３３図には、差動増幅器１５３の回路図の一例を示す
。クロックφＢＥが口１クレベルになると、差動増幅器
１５３が活性化される。

第３４図には、基準電位発生回路１５４の回路図の一例
を示す。

定常状態のビット線ＢＬの電位ＶＢＬがＶ　ＢＬ　＝Ｖ
Ｐとなるように、Ｖｌ　　φＰ、φＰの電位が設定され
る。

〔発明の効果〕

本発明によれば、逆方向ベース電流を用いた全く新しい
メしりを提供することができる。

【図面の簡単な説明】

第１図は、ＮＰＮバイポーラトランジスタを用いた動作
回路図、第２図はバイポーラトランジスタの断面図、第
３図はその不純物プロファイルを示１図、第４図はＶａ
Ｅ＝　６．２５　Ｖの場合のベース電流を示す図、第５
図はＶｃｃ＝　５．７５　ｖの場合を示１図、第６図は
Ｖｃｃ＝　１．ＯＶの場合を示す図、第７図はその動作
を説明する図、第８図は電圧保持回路に適用した場合を
説明する図、第９図はその動作を説明するための図、第
１０図は他の例を示す図、第”図、第１２図、第１３図
、第１４図、第１５図。第１６図、第１７図、第１８図はメモリに適用した場合
を示す図、第１９図、第２０図、第２１図、第２２図、
第２３図、第２４図はメモリセルの例を示す図、第２５
図。第２６図、第２７図、第２８図、第２９図、第３０図、
第３１図、第３２図、第３３図、第３７１図は他の実施
例を説明する図である。代理人　弁理士　則　近　憲　佑同　　松山光之第１図第４図第図第図第図第図第図第図第図ＶＰｔＡた第図第図理＝（、ｔＬ−１第図第２２図第図第図第２６図

Claims

【特許請求の範囲】

（１）ベース、エミッタ間電圧が増大するに従いベース
電流の極性が変化するようにコレクタ、エミッタ間電圧
を設定したバイポーラトランジスタと、このバイポーラ
トランジスタのベースとビット線との間に設けられ、ワ
ード線で制御されるスイッチング素子とを有するメモリ
セルが配列形成され、前記ビット線を介してメモリセル
に書込みを行ない、メモリセルのデータを増幅器を介し
て読み出すようにした事を特徴とする半導体装置。
（２）増幅器は複数のビット線に対してトランスファー
ゲートを介して共通に設けられた第１のセンスアンプと
、複数の第１のセンスアンプがトランスファーゲートを
介して接続する入出力線に設けられた第２のセンスアン
プにより構成されている請求項１記載の半導体装置。
（３）第１のセンスアンプがダイナミック型センスアッ
プである請求項２記載の半導体装置。
（４）ベース、エミッタ間電圧の増大に伴ないベース電
流に正、負、正のモードが順に現われ、高レベル側の正
負の境界のベース電位を“１”、０ボルト近傍のベース
電位を“０”としてベース電位に２値の安定電位を有し
、ビット線からベースに“１”又は“０”を書込むこと
を特徴とする請求項１記載の半導体装置。
（５）増幅器はビット線が接続される差動増幅器を有す
ることを特徴とする請求項１記載の半導体装置。
（６）ビット線をメモリセルの非選択時に基準電位に設
定することを特徴とする請求項１、３又は５記載の半導
体装置。
（７）ビット線を低レベル側の正負の境界電位に予めプ
リチャージしておいて読出しを行なうことを特徴とする
請求項６記載の半導体装置。
（８）基準電位に電源電位とソース電位の間に直列接続
された複数のＭＯＳトランジスタをレシオ動作させるこ
とにより発生することを特徴とする請求項６記載の半導
体装置。