JP2868816B2

JP2868816B2 - 半導体記憶装置

Info

Publication number: JP2868816B2
Application number: JP1344360A
Authority: JP
Inventors: 康司作井; 富士雄舛岡; 重佳渡辺; 常明布施; 武裕長谷川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-03-31
Filing date: 1989-12-28
Publication date: 1999-03-10
Anticipated expiration: 2014-03-10
Also published as: JPH03129768A

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明はバイポーラトランジスタを用いた半導体記憶
装置に関する。

（従来の技術）従来、バイポーラトランジスタは、ベース電流を入
力、コレクタ電流を出力とする電流増幅素子として用い
られていた。例えばNPNバイポーラトランジスタでは、
正のコレクタ・エミッタ間電圧ＶCE、ベース・エミッタ
間電圧ＶBE（ＶCE＞ＶBE）を与えると、ＶBEの種々の値
に対してコレクタ電流ＩCは増幅された正の値を取り、
この時、またベース電流ＩBも正である。

（発明が解決しようとする課題）従来のバイポーラトランジスタは、その画一的な動作
のため応用範囲もまた限られている。

本発明は、ベース電位に応じて、この順方向のベース
電流の他に、逆方向にベース電流を流すことができる新
規なバイポーラトランジスタを用いてメモリを構成する
半導体記憶装置を提供することを目的とする。

〔発明の構成〕

（課題を解決するための手段）本発明は、ベース・エミッタ間の順方向ベース電流、
コレクタ・ベース間の逆方向ベース電流を夫々ＩBE,ICB
とした時、ベース電位に応じてＩBE＜ＩCBとなるように
コレクタ・エミッタ間電圧ＶCEを設定したバイポーラト
ランジスタを用い、このバイポーラトランジスタにスイ
ッチング素子を接続し、更にワード線、ビット線、エミ
ッタ電極線を設け、データ記憶時にダイナミックメモリ
セルとして動作し、読み出し時にゲインメモリセルとし
て動作する半導体記憶装置を提供する。

この発明によると、ベース・エミッタ間電圧が増大す
るに従ってベース電流の極性が変化するようにコレクタ
・エミッタ間電圧が設定されたバイポーラトランジスタ
と、このバイポーラトランジスタのベースとビット線と
の間に設けられ、ワード線で制御されるスイッチングト
ランジスタとを有するメモリセルの配列により形成さ
れ、一定周期に少なくとも一回、一定時間の間、各メモ
リセルのバイポーラトランジスタのベース・エミッタ間
のPN接合が順バイアスになるように各メモリセルのエミ
ッタ電圧を変化させ、複数個ないしは全メモリセルのリ
フレッシュを一括して行い、更に、メモリセルのデータ
を読み出す際に、リフレッシュ動作と同様にワード線に
より選択されるメモリセルのバイポーラトランジスタの
ベース・エミッタ間のPN接合が順バイアスになるように
エミッタ電圧を変化させ、ベース電流が反転するバイポ
ーラトランジスタの特性を用いてメモリセルをゲインセ
ルとして働かせて、読み出し動作を行ない、リフレッシ
ュ動作時に読み出し動作時以外のスタンドバイ時には、
メモリセルのバイポーラトランジスタのベース・エミッ
タ間のPN接合が逆バイアスになるようにエミッタ電圧を
変化させる電圧可変手段を有する半導体記憶装置を提供
する。

この発明によると，以下に示す半導体記憶装置を提供
する．（１）ベース・エミッタ間電圧が増大するに従ってベー
ス電流の極性が変化するようにコレクタ・エミッタ間電
圧が制御されたバイポーラトランジスタと、このバイポ
ーラトランジスタのベースとビット線との間に設けら
れ、ワード線で制御されるスイッチングトランジスタと
を有するメモリセルの配列により形成され、メモリセル
のデータを読み出す際に、メモリセル非選択時に比べ
て、コレクタ・エミッタ間電圧を大きくするために，ワ
ード線により選択されるメモリセルのエミッタ電圧を変
化させる電圧可変手段を有する半導体記憶装置。

（２）前記可変手段は前記ワード線の選択に同期して、
前記ワード線により選択されるメモリセルのエミッタ電
圧を変動することを特徴とする第１項記載の半導体記憶
装置。

（３）前記メモリセルのワード線と前記バイポーラトラ
ンジスタのエミッタ電極とが接続されていることを特徴
とする第１項記載の半導体記憶装置。

（４）ベース・エミッタ間電圧が増大するに従ってベー
ス電流の極性が変化するようにコレクタ・エミッタ間電
圧が制御されたバイポーラトランジスタと、このバイポ
ーラトランジスタのベースとビット線との間に設けら
れ、ワード線で制御されるスイッチングトランジスタと
を有するメモリセルの配列により形成され、メモリセル
のデータを読み出す際に、メモリセル非選択時に比べ
て、コレクタ・エミッタ間電圧を大きくするために，ワ
ード線により選択されるメモリセルのエミッタ電圧を変
化させる電圧可変手段とで構成され、エミッタ電極線が
前記ワード線と平行に配置され、前記ワード線と同様に
前記エミッタ電極線がアドレスにより選択される半導体
記憶装置。

（５）前記電圧可変手段は前記エミッタ電極線を選択す
るためのデコーダ回路及び前記エミッタ電極線に信号を
入力するドライバ回路により構成される第４項記載の半
導体装置。

（６）前記メモリセルのリフレッシュ動作時には、前記
ワード線は全て非選択状態でリフレッシュが完了する第
４項記載の半導体装置。

（７）前記メモリセルに対してデータの書き込みおよび
読み出しを行なうときに選択されるエミッタ電極線の本
数よりもリフレッシュ動作時に選択されるエミッタ電極
線の本数が多いことを特徴とする第４項記載の半導体装
置。

（８）リフレッシュ動作時には、前記ビット線と直交す
る複数のエミッタ電極線を選択し、リフレッシュを一括
して行なう第１項記載の半導体装置。

（９）前記ワード線は第１層ポリシリコン電極線で形成
され、前記エミッタ電極線は第２層ポリシリコン電極に
より形成される特許請求の範囲第４項記載の半導体装
置。

（10）バイポーラトランジスタとスイチングトランジス
タとで構成されたメモリセルを複数個マトリックス状に
配列することにより形成された半導体記憶装置におい
て、メモリセルへのデータ書き込み、メモリセルのリフ
レッシュが行なわれることを特徴とする半導体記憶装
置。

（11）ベース・エミッタ間電圧が増大するに従ってベー
ス電流の極性が変化するようにコレクタ・エミッタ間電
圧が制御されたバイポーラトランジスタと、このバイポ
ーラトランジスタのベースとビット線との間に設けら
れ、ワード線によって制御されるスイッチングトランジ
スタとを有するメモリセルを複数個マトリックス状に配
列することにより形成された前記半導体記憶装置におい
て、ワード線選択・非選択の有無にかかわらず、一定周
期に少なくとも一回、一定時間、前記バイポーラトラン
ジスタのベース・エミッタ間のPN接合が順バイアスにな
るように各メモリセルのエミッタ電圧を変化させる電圧
可変手段を有することを特徴とする第10項に記載の半導
体装置。

（12）前記半導体装置のメモリセルアレイは複数個のサ
ブアレイに分割され、各サブアレイ内のメモリセルのバ
イポーラトランジスタのエミッタが全て共通のエミッタ
電極線に接続され、前記リフレッシュは各エミッタ電極
線毎に一定周期で行なわれることを特徴とする第10項ま
たは第11項記載の半導体記憶装置。

（13）前記エミッタ電極線は前記ワード線と平行に配置
され、データ読み出し動作時には、チップ内部アドレス
により、前記エミッタ電極線のみが選択されることを特
徴とする第10項ないし第12項のいずれか１に記載の半導
体記憶装置。

（14）前記チップ内部アドレスはチップ内部に設けられ
た時定数回路から出力される一定周期のクロックパルス
を入力とするアドレスカウンタ回路もしくはシフトレジ
スタ回路から出力されることを特徴とする第13項に記載
の半導体記憶装置。

（15）前記リフレッシュ動作と読み出し／書き込み動作
とは独立に行なわれるため、同一のエミッタ電極線が同
一時刻において、前記内部アドレスおよび前記外部アド
レスにより選択される場合があることを特徴とする第13
項記載の半導体記憶装置。

（16）ベース・エミッタ間電圧が増大するに従ってベー
ス電流の極性が変化するようにコレクタ・エミッタ間電
圧が制御されたバイポーラトランジスタと、このバイポ
ーラトランジスタのベースとビット線との間に設けら
れ、ワード線によって制御されるスイッチングトランジ
スタとを有するメモリセルを複数個マトリックス状に配
列することにより形成された前記半導体記憶装置におい
て、一定周期に少なくとも一回、一定時間、前記バイポー
ラトランジスタのベース・エミッタ間のPN接合が順バイ
アスになるように各メモリセルのエミッタ電圧を変化さ
せる電圧可変手段を有する半導体記憶装置。

（17）前記バイポーラトランジスタのベース・エミッタ
間のPN接合を一定周期に少なくとも一回、一定時間、順
バイアスにすることにより、前記メモリセルのリフレッ
シュを行なうことを特徴とする第16項記載の半導体記憶
装置。

（18）前記リフレッシュはメモリセルの書き込み、読み
出し動作とは独立に行なわれ、チップ内部のタイマー回
路から一定周期に一回発生されるクロックパルスによ
り、前記バイポーラトランジスタのベース・エミッタ間
のPN接合が順バイアスになることを特徴とする第16項ま
たは第17項記載の半導体記憶装置。

（19）前記リフレッシュは、複数個のメモリセルもしく
は全メモリセルに関して一括して行なわれることを特徴
とする第16項または第17項記載の半導体記憶装置。

（20）データ保持時に前記ベース・エミッタ間を非導通
状態にする手段を有することを特徴とする第16項ないし
第19項のいずれか１に記載の半導体記憶装置。

（作用）データ読み出し時にベース・エミッタ間のPN接合を順
バイアスにさせ、コレクタ・エミッタ間電圧を高電圧に
設定することにより、ベース電位、即ちベース・エミッ
タ間電圧ＶBEの変化に対してベース・エミッタ間の順方
向ベース電流ＩBEより大きなコレクタ・エミッタ間の逆
方向ベース電流ＩCBを流すことができ、正負のベース電
流の境界電位を用いて記憶作用を行なわせることができ
る。

また、リフレッシュ動作時にも、ベース・エミッタ間
のPN接合を順バイアスにさせ、コレクタ・エミッタ間電
圧を高電圧に設定することにより、メモリセルのデータ
記憶ノードであるベース電位、即ちベース・エミッタ間
電圧ＶBEの値により、ベース・エミッタ間の順方向ベー
ス電流ＩBEとコレクタ・エミッタ間の逆方向ベース電流
ＩCBの大小関係が決まり、正負いずれかのベースノード
を放電もしくは充電し、ベース電位を正負のベース電流
の境界電位に戻すことができる。

（実施例）以下、本発明の実施例を図面を参照して説明する。

第２図はこの発明に用いられるバイポーラトランジス
タの構造を示し、これによると、P^-型シリコン基板21表
面にはコレクタ抵抗を下げるためのN⁺型埋込み層22が設
けられる。更に、P^-型シリコン基板21表面にP⁺型エピタ
キシャルシリコン層23が設けられている。このP^-型エピ
タキシャルシリコン層23には、リンが導入されてＮ型ウ
ェル24が形成されている。シリコン層23及びＮ型ウエル
層24の表面にはフィールド酸化膜25が形成され、フィー
ルド酸化膜25の一方開口を介して、N⁺型埋込み層22に達
するコレクタ取出し層26が形成される。他の開口を介し
て、P^-型ベース領域27がＮ型ウエル層24に設けられてい
る。P^-型ベース領域27の一部には２μｍ×５μｍのサイ
ズのN⁺型のエミッタ領域28が形成され、更にエミッタポ
リサイド29が設けられている。またＰ−型ベース領域27
内にはエミッタポリサイド29に自己整合してＰ＋型層30
が形成され、更にコレクタ取出し層26表面には、重ねて
N⁺型層31が形成されている。

上記のように構成された半導体構造は、シリコン酸化
膜32で覆われ、このシリコン酸化膜32に形成されたコン
タクト開口には、Ti/TiN膜33を介してAl−Si34よりなる
コレクタ，ベース，エミッタ電極35,36,37が設けられて
いる。

上記の半導体装置の製造においては、先ず、P^-型シリ
コン基板21に、Sb2O3雰囲気で1250℃,25分、Sbを熱拡散
してＮ＋型埋込み層22が形成される。次いで、SiH₂C₁₂
＋B₂H₆雰囲気で1150℃,10分の処理により、P⁺型エピタ
キシャルシリコン層23が成長される。この後、リンが加
速電圧160KeV、ドーズ量５×10 12cm−２でシリコン層2
3にイオン注入され、更に1100℃のN₂雰囲気中で290分間
熱処理される。これにより、リンがシリコン層23に拡散
され、Ｎ型ウェル24が形成される。

次に、上記半導体構造の表面に、フィールド酸化膜25
が形成され、この後、リン（P⁺）がＮ型ウエル層24にイ
オン注入され、N⁺型のコレクタ取出し層26が形成され
る。更に、ボロン（B⁺）が加速電圧30KeV,ドーブ量５×
10¹³cm^-2でＮ型ウエル層24にイオン注入され、P^-型ベー
ス領域27が形成される。この後、半導体構造の表面に薄
いシリコン酸化膜が形成され、このシリコン酸化膜に開
口が形成され、この開口を介してベース領域27に500Å
のポリシリコンが被着される。このポリシリコンにヒ素
（As＋）が60KeV,ドーズ量５×10¹⁵cm^-2でイオン注入さ
れ、更にこのポリシリコンの表面にMoSiが被着され、パ
ターニングされ、これにより、エミッタポリサイド29が
形成される。

ボロン（B⁺）がベース領域27にイオン注入され、P⁺型
層30が形成される。更に、コレクタ取出し層26にヒ素
（As＋）がイオン注入され、N⁺型層31が形成される。こ
の後、シリコン酸化膜32が上記ステップで形成された半
導体構造の表面に堆積され、シリコン酸化膜32にコンタ
クト開口が設けられ、コンタクト開口の底部にTi/TiN33
が被着される。これにより形成された半導体構造の表面
にAl−Si層34が堆積され、パターニングされ、コレク
タ，エミッタ電極35,36,37が形成される。

上述のようにして構成された半導体装置のNPNバイポ
ーラトランジスタの不純物分布が第３図に示されてい
る。

エミッタは不純物濃度1.5×10²⁰cm^-3でＰ−型エピタ
キシャルシリコン層23の表面からの接合深さ0.15μｍ、
ベースは、不純物濃度３×10¹⁸cm^-3で接合深さ0.3μ
ｍ、コレクタは、ウェル領域においておよそ４×10¹⁶cm
^-3である。

上記条件により製造された半導体装置により、第１図
に示すNPNバイポーラトランジスタ回路が形成できる。
この回路において、ベース・エミッタ間電圧をＶBE、コ
レクタ・エミッタ間電圧をＶCEとした時、第４図に示す
ようにベース・エミッタ間電圧ＶBEに対してコレクタ電
流ＩC及びベース電流ＩBが変化する。

第４図によると、コレクタ・エミッタ間電圧ＶCEが6.
25Vに設定された時の電流特性が示され、0V＜ＶBE＜0.4
5Vにおいては、ベース・エミッタ間電圧ＶBEの電源の正
の端子からベースに流れ込む正のベース電流ＩBは実線
で示すような特性を示し、0.45V＜ＶBE＜0.87Vでは、ベ
ースからベース・エミッタ間電圧ＶBEの電源の正の端子
に流れ出す負のベース電流−ＩBは破線の特性を示し、
0.87V＜ＶBEでは、再びＶBEの電源の正の端子から流れ
込む正のベース電流ＩBは実線の特性を示す。

第５図には、コレクタ・エミッタ間電圧ＶCEが5.75V
に設定された場合のコレクタ電流及びベース電流特性が
示されている。この図から明らかなようにベース電流Ｉ
Bが負になるベース・エミッタ電圧ＶBEの範囲は、0.50
＜ＶBE＜0.66Vである。

上述した負のベース電流が流れる状態を第６図を参照
して説明する。

ベースからエミッタに流れる順方向のベース電流ＩBE
（順方向であるので図中ＩBFと表わしている）と、ベー
ス・コレクタのPN接合において、インパクトイオン化に
よって発生するキャリアにより形成されるコレクタ・ベ
ース路の逆方向ベース電流ＩCB（逆方向であるのでＩBR
と表わしている）との大小関係によって上記負電流が生
じる。

即ち、|IBE｜＞|ICB｜のときは、第４図における0V＜
ＶBE＜0.45V及び0.87V＜ＶBEの範囲で観測されるように
ベース電流は正のベース電流ＩBとなり、|IBE｜＜|ICB
｜のときは、0.45V＜ＶBE＜0.87Vの範囲で観測されるよ
うにベース電流は負のベース電流−ＩBとなる。

エミッタからの注入電子がベース・コレクタ接合の空
乏領域に入ると、これらの電子はコレクタ電圧がなだれ
降伏の方向に大きな電圧とされているためインパクトイ
オン化によって電子−正孔対を発生する。発生した電子
と正孔はベースとコレクタ間の電界によってコレクタと
ベースに夫々ドリフト移動する。ベースにドリフトした
正孔は負のベース電流ＩBRを形成する。ベースからエミ
ッタへの正のベース電流ＩBFは固定されたベース・エミ
ッタ電圧ＶBEで制限される。この結果、ＩBRがＩBFより
大きい時、逆方向ベース電流が観測される。他方、この
逆方向ベース電流が現われる場合において、発生した電
子は、その電子電流がエミッタからの注入電子電流より
小さいため、コレクタ電流の大きさに僅かに加わること
になる。この状態を式を用いて説明する。

Ebers−Mollのモデルにおいて、通常のトランジスタ
では、コレクタ電流ＩCOとベース電流ＩBFは式（１）よ
び（２）で表わされる。

ここで、ＩESはエミッタ・ベース接合の逆方向飽和電
流,ICSはコレクタ・ベース接合の逆方向飽和電流、αF
はエミッタ・ベース接合を横切って流れた電流のうち、
コレクタに到達した電流の割合、αRはコレクタ・ベー
ス接合を横切って流れた電流のうちエミッタに到達した
電流の割合を表わす。ｋはボルツマン点数、Ｔは絶対温
度、ｑは電荷量である。コレクタ・ベース電圧ＶCEが高
く、ベース・コレクタPN接合における、インパクトイオ
ン化が無視できなくなる場合、コレクタ電流ＩCは次式
で表わされる。

ここで、ＩCOはインパクトイオン化を無視した場合の
コレクタ電流、ｎは係数、BV CBOはエミッタ開放時のベ
ース，コレクタ間の耐圧を表わす。

第６図に示すようにインパクトイオン化で発生したホ
ールは、電界によってベースに流れ込み、逆方向のベー
ス電流ＩBRとなる。

従って、ＩBRは次式で求められる。

ＩBR＝（Ｍ−１）ＩCO ……（５）即ち、ベース電流ＩBは次式のように順方向のベース
電流ＩBFと逆方向のベース電流ＩBRの差として表わせ
る。

ＩB＝ＩBF−ＩBR＝ＩBF−（Ｍ−１）ＩCO ＝｛１−（Ｍ−１）hFE｝ＩBF ……（６）尚、エミッタ電流ＩEはＩE＝ＩCO＋ＩBEで表わされ
る。ここでhFEは電流利得（hFE＝ＩCO/IBF）を表わす。

なお、この動作は、NPNバイポーラトランジスタだけ
でなく、PNPバイポーラトランジスタにおいても同様に
説明できる。

第１図のバイポーラトランジスタ回路の動作を第４図
及び第５図を参照して説明したように、ベースとエミッ
タ間に容量性の負荷が存在すると考えると、ベース電圧
ＶBEがOV＜ＶBE＜0.45Vの場合、負荷に蓄積された電荷
はベースからエミッタに流れ出すので、負荷の両端の電
圧ＶBEは下降してOVに近づく。一方、0.45V＜ＶBE＜0.8
7Vである場合、逆方向ベース電流によって負荷に電荷が
蓄積されるので、負荷両端の電圧ＶBEは上昇して0.87V
に近づき、一方、ＶBE＞0.87Vであるときは、正のベー
ス電流がベースからエミッタに流れ出すので、負荷両端
の電圧ＶBEは下降してやはり0.87Vに近づく。以上の様
に、ＶBEは0Vもしくは0.87Vに保持されるので、自己増
幅機能をもった電圧の保持が可能である。

上記の電圧保持機能を利用した電圧保持回路が第７図
に示されている。

この回路によると、スイッチング素子としてｎチャネ
ルMOSトランジスタQ1が用いられ、このトランジスタの
ドレインもしくはソースはNPNバイポーラトランジスタQ
2のベースに接続される。MOSトランジスタQ1のゲートに
はクロックφＡが入力され、ソースまたはドレインには
クロックφＢが与えられる。この回路においては、容量
性負荷はベース，エミッタ間の接合容量及びコレクタ，
ベース間の接合容量により形成される。

第８図は、第７図における、MOSトランジスタQ1の制
御クロックφＡ、入力クロックφＢ、及びMOSトランジ
スタQ1とバイポーラトランジスタQ2の接続ノードに設け
られた出力端子の電圧レベルを示している。また、ＶH
は0.87V,Vpは0.45V,VLはOVを示す。

第７図において、クロックφＡがハイレベルとなる
と、MOSトランジスタQ1がオンする。この時、φＢ＞ＶH
（0.87V）がバイポーラトランジスタQ2のベースに入力
され、容量性負荷がＶH以上に充電される。その後、ク
ロックφＡが低レベルになり、MOSトランジスタQ1がオ
フとなると、ベースに印加された、容量性負荷のＶH以
上の充電電圧はトランジスタQ2のベース・エミッタ路を
介して放電され、即ち正のベース電流がベースに流れ、
ベース電圧は0.87Vに維持される。次に、0.45V＜φＢ＜
0.87VであるクロックφＢがベースに印加されると、ト
ランジスタQ2のコレクタ・ベース路を介して負のベース
電流が容量性負荷に流れ込み、出力電圧、即ちベース電
圧は上昇し0.87Vとなる。MOSトランジスタQ1を介してト
ランジスタQ2のベースにφＢ＜0.45Vが印加されると、
正のベース電流がベース・エミッタ路を介して流れ出
し、ベース電圧は０となる。即ち、φＢ＞0.45Vの場
合、境界電位の0.87Vが保持され、φＢ＜0.45Vの場合、
0Vが保持される。

第７図では、MOSトランジスタQ1とバイポーラトラン
ジスタとの接続ノードが出力端としているが、電圧保持
後に、再度MOSトランジスタQ1をオンさせることによっ
てクロックφＢの入力端子を出力端とすることができ
る。

第９図は、第７図の回路にバイポーラトランジスタQ2
とは別にMOSキャパシタ等の容量素子Ｃを接続した回路
を示している。この回路によると、ベースを介しての充
放電が容量素子Ｃによって積極的に行われる。この場
合、クロックφＢの入力端は出力端としても用いられる
が、トランジスタQ1とQ2のベースの接続部に出力端が設
けられてもよい。

上記のような電圧保持機能を利用してバイポーラトラ
ンジスタを用いてメモリが構成されるが、この場合、電
圧保持時、即ちデータ保持時と充電及び放電時、即ち書
込み及び読出し時とにおいて、バイポーラトランジスタ
に印加するコレクタ電圧が変えられる。この電圧切換え
について以下に説明する。

第１図の回路において、第４図に示すように電圧ＶCE
＝6.25Vのとき、ベース・エミッタ間電圧ＶBEの低レベ
ルは0Vであり、高レベルは0.87Vである。コレクタ・エ
ミッタ間電圧ＶCEが0.25Vで、電圧ＶBEが高レベルに保
持されている時、1.5×10−4Aのコレクタ電流Icが常に
メモリセルに流れる。しかしながら、第５図に示すよう
に電圧ＶCE＝5.75Vのとき、高レベルは0.66Vに保持さ
れ、コレクタ電流Icは５×10−6Aとなる。即ち、電圧Ｖ
CE＝5.75Vのとき、コレクタ電流IcはＶCE＝6.25Vのとき
の1/30に減少する、言替えれば、メモリセルの消費電力
が軽減できる。しかしながら、ＶCE＝5.75Vの状態で、
データを読出そうとすると、ワード線の立上がりや立下
がりの時に発生するノイズやビット線の容量充電によっ
てメモリセル内の高レベルが0.50V以下に低下し、順方
向のベース電流によってベース・エミッタ間電圧ＶBEが
0Vに低下する確立が多くなる。即ち、ノイズマージンが
0.66V〜0.50V＝0.16Vしか取れない。しかし、ＶCE＝6.2
5Vにおいてデータが読出されると、ノイズマージンは0.
87V−0.45V＝0.42Vと大きくなるためにデータ読出し時
に高レベルが低レベルに低下する確立が低くなる。従っ
て、セルデータを読出すときには、読出し時コレクタ電
位はデータ保持時のコレクタ電位より大きい値に設定さ
れると、メモリの誤動作を防止できる。

第10図のメモリセルにおいては、スイッチング素子で
あるMOSトランジスタQ1のソース又はドレインはバイポ
ーラトランジスタQ2のベースが接続されている。ここで
はトランジスタQ1としてｐチャネル（又はｎチャネル）
MOSトランジスタを用い、トランジスタQ2としてNPNバイ
ポーラトランジスタを用いた。このトランジスタはベー
ス・エミッタ間電圧が増大するに従ってベース電流の極
性が変化するようにコレクタ・エミッタ間電圧が設定さ
れている。

MOSトランジスタQ1のゲートはワード線WLnに、またド
レインもしくはソースはビット線BLnに夫々接続され
る。トランジスタQ1とQ2の接続ノードはセルの記憶ノー
ドＳであり、トランジスタQ2のベース・エミッタ間の接
合容量ＣBE及びベース・エミッタ間の接合容量ＣBCから
なる蓄積容量ＣS＝ＣBE＋ＣBCが存在する。あるいはこ
れと共に、MOSキャパシタ等の容量素子C1を設けてもよ
い。容量素子C1を設ける場合は、その他端は適当なプレ
ート電位、あるいは基板又はウェル電位が印加される。

第11図は、上記バイポーラトランジスタの動作特性を
示し、第10図の記憶ノードＳ、即ちベース・エミッタ間
電圧とベース電流の関係を表わしている。正、負のベー
ス電流の高レベル側の境界電位ＶBE1が“1"の記憶状
態、ＶBE0が“0"の記憶状態である。

第12図は、第10図のメモリセルの動作状態を示し、こ
のメモリセルにおいて、トランスファーゲートにはPMOS
が用いられ、バイポーラトランジスタにはNPNが用いら
れる。第12図（ａ）、（ｂ）はメモリセルの記憶ノード
Ｓに“0"、“1"をそれぞれ記憶している状態を表わして
おり、記憶ノードＳの電位ＶSはそれぞれ、1V,2Vとなっ
ている。この場合、バイポーラトランジスタのベース
（記憶ノードＳ）は、ベース・コレクタ間接合も、ベー
ス・エミッタ間接合も逆バイアスされているために、フ
ローティング状態である。従って、記憶ノードＳに蓄え
られている電荷（ベース・コレクタ間接合容量および、
ベース・エミッタ間接合容量に蓄えられている電荷）
は、DRAMのように、ある保持特性に従い保持される。但
し、メモリセルのリフレッシュにおいて、DRAMセルと大
きく異なる点はリフレッシュ時に、メモリセルのバイポ
ーラトランジスタのベース・エミッタ間のPN接合が順バ
イアス状態となるようにエミッタ電位を変動させること
により、データ記憶ノードノベース電位、即ちベース・
エミッタ間電圧の値に従った正、負のベース電流が生
じ、この正、負のベース電流により、メモリセルのデー
タがリフレッシュされる点である。この機能は丁度フリ
ップフロップで構成されるSRAMセルの自己増幅機能と同
じで、１個のMOSトランジスタと１個のバイポーラトラ
ンジスタとで構成されるメモリセル個々にDRAMのセンス
アンプと同様な増幅機能が内蔵されている。また、この
ように各メモリセルに自己増幅機能があるためにDRAMの
ようにリフレッシュサイクルをアクセスサイクルとは別
に設定する必要がなく、リフレッシュ動作はアクセスサ
イクルとは独立に行なうことができる。このため、この
メモリセルを用いた半導体記憶装置には、CPUからのア
クセスが不可能なリフレッシュサイクルによるデッドタ
イムがDRAMとは異なり、存在しない。このため、半導体
記憶装置はリフレッシュ動作は必要なもののユーザから
はSRAMと同様に使用することができる。

このメモリセルのリフレッシュのためのデューティレ
シオ（リフレッシュ期間＋フローディング期間に対する
リフレッシュ期間の割合）はメモリセルのデータ保持特
性に従って、決定すれば良い。例えば、このメモリセル
のデータ“1"保持時のコレクタ・エミッタ貫通電流が2.
5μA/セルである時、このメモリセルを用いて、1Mビッ
トの半導体記憶装置を構成した場合を考えると、エミッ
タ電位をクロッキングしない場合は、平均貫通電流は2.
5Aとなる。しかし、この発明のようにエミッタをクロッ
キングして、そのデューティレシオを1/100とすれば、
平均貫通電流は25mAに大幅に削減できる。

次に、このメモリセルの読み出しの状態が第12図
（ｃ），（ｄ）に示されている。WLn＝5V→OVとワード
線が選択されると同時に、ワード線により選択されたセ
ルのエミッタ電位もＶEｎ＝3V→1Vとなる。これによ
り、バイポーラトランジスタのベース・エミッタ間接合
が順バイアスされ、バイポーラトランジスタが活性化さ
れる。コレクタ・エミッタ間電圧ＶCEとして、逆方向ベ
ース電流特性が現われる電圧、例えば、4V（5V−1V）と
高くすると、ベース・エミッタ間の電圧に従って、第11
図に示したベース電流ＩBが流れる。

即ち、第12図（ｃ）のように、ＶS＝1V,VEｎ＝1Vの
時、即ちベース・エミッタ間の電圧が0V（ＶBE0）の
時、ベース電流はほぼ０に等しく、ビット線BLnの電位
変動はない。一方、第12図（ｄ）のように、ＶS＝2V,VE
ｎ＝1Vの時、即ちベース・エミッタ間の電圧が1V（ＶBE
1）の時は、記憶ノードＳの電位Vs＝2Vに対して、読み
出し始めにビット線の電位はBLn＝1Vと低いために、バ
イポーラのコレクタからベースへ向って、逆方向のベー
ス電流が流れ、それがトランスファーゲートを介して、
ビット線BLnに流れ込み、ビット線の電位をVsと等しい2
Vまで上昇させる。

書き込み時は、“0"書き込みはBLnを1Vとし、“1"書
き込みはBLnを2Vとして、ワード線WLnを0V、エミッタＶ
Eｎを1Vにする。読み出しまたは書き込みが終了した
ら、再びワード線及び、エミッタの電圧を元の電圧、即
ち、WLn＝5V、ＶEｎ＝3Vに戻される。このように、この
発明のメモリセルは、データ記憶時は、記憶ノードに接
続されている容量をフローティングとして、DRAMのよう
にデータを記憶するが、読み出し時には、バイポーラト
ランジスタを活性化させ、特に“1"読み出し時に、ゲイ
ン（Gain）セルとして作動する。

このフローティングとするためには、ベース・エミッ
タ間を非導通とすればよく、極端に言えばエミッタを切
断してもよい。

なお、エミッタ電圧（ＶEｎ）は、書き込み時には、
変化させずに一定として、読み出し時にのみ、変化させ
ても本発明は有効に働く。また、エミッタ電位の変化
は、ワード線の電位の変化と同時にする必要はなく、先
にエミッタ電位を変化させても、また、先にワード線の
電位を変化させても、本発明は有効に働く。

また、記憶ノードＳの容量として、ベース・コレクタ
間接合の容量、ベース・エミッタ間接合の容量以外に、
静電容量を付加しても良い。静電容量としては、現DRAM
で用いられている、埋め込み型（トレンチ）キャパシタ
や、積み上げ型（スタック）キャパシタを使用した場合
でも本発明は有効に働く。付加する静電容量の値は、ソ
フトエラー率から決定すれば良い。

第13図の実施例では、ワード線WLnとエミッタとが接
続され，両者に同じ電圧が印加される。即ち、WLn＝ＶE
ｎ＝5Vとなる。第13図（ａ）に示す状態では、Vs＝0V,V
Eｎ＝5Vであり、この状態では、“0"が記憶されてい
る。第13図（ｂ）に示す状態では、Vs＝1V,VEｎ＝5Vで
あり、この状態では、“1"が記憶されている。データを
読み出すとき、ワード線WLnおよびエミッタ電圧ＶEｎが
0Vにされる。この時、エミッタ・コレクタ間に逆方向電
流特性が現われる電圧、即ち5V（Vc−ＶEn:5V−0V）が
印加され、ベース・エミッタ間電圧に従って、第11図に
示すようにベース電流が流れる。第13図（ｃ）の場合、
ベース・エミッタ間電圧が0Vであるので、ベース電流は
ほぼ０に等しく、ビット線BLnの電位は変動しない。即
ち、“0"が読み出される。これに対して、第13図（ｄ）
の場合、ベース・エミッタ間電圧が1Vであり、記憶ノー
ドＳの電位Vsに対してビット線BLnの電位が1Vと低いの
で、バイポーラトランジスタのコレクタからベースに向
かって逆方向のベース電流が流れ、この電流がトランス
ファーゲートを介してビット線BLnに流れ込み、ビット
線の電位をVsと等しい1Vまで上昇させる。この時、“1"
が読み出される。

尚、上記実施例において、トランスファーゲートの閾
値電圧を0V以上に設計しても良い。

第14図は、記憶ノードＳの電位ＶCELLを示した図であ
る。メモリセル選択時／非選択時のエミッタ電極線の電
位振幅をΔＶEとすると、記憶ノードＳの電位は容量結
合によりΔＶCELLだけ振幅する。この振幅の値はベース
・コレクタ間接合の容量ＣBEと、ベース・コレクタ間接
合の容量ＣBC（その他の容量は無視する）と、ΔＶEと
から次式により決まる。

従って、メモリセルの非選択時にベース・エミッタ間
接合が逆バイアスになり、記憶ノードＳがフローテイン
グ状態となる条件は次式のようになる。

第15図は、メモリセルアレイと周辺回路のレイアウト
を示している。この図において、符号M/Cは第１図で示
したメモリセルを示しており、Ｎ×Ｎ＝N2個のメモリセ
ルが配列されている。メモリ領域は、この例では横方向
のＮ個、縦方向のＭ個のＮ×Ｍ個を単位としたブロック
に分かれている。ビット線BL1〜BLM、……、BL（Ｎ−Ｍ
＋１）〜BLNは、カラム選択信号CSL1〜CSLM、……CSL
（Ｎ−Ｍ＋１）〜CSLNでオン、オフ制御されるトランス
ファーゲート、例えばｎチャネルのMOSトランジスタT1
を介してブロック毎に設けられたサブI/O線（pre I/O 1
〜pre I/O N/M）に接続されている。ブロック毎に、サ
ブI/Oセンスアンプ（pre I/O S/A）が１つづつ設けられ
ている。

この実施例では、各ブロックにダミーワード線DWLで
制御されビット線BLM′…、BLN′に接続されたダミーセ
ルD/Cが１つづつ設けられ、サブI/O線に平行にレイアウ
トされたサブI/O線（pre I/O 1、……、pre I/O N/M）
にメモリセルM/Cと同様に接続されている。

各ワード線と平行に、エミッタ電極選択線がレイアウ
トされ、ワード線とエミッタ電極選択線はデコーダに接
続されている。

各ブロックのサブI/Oセンスアンプは、夫々サブI/O,I
/O線に接続されており、サブI/O,I/O線の増幅電位はカ
ラム選択信号CSL M′Ｄ………、CSL N′Ｄで制御される
トランスファーゲート、例えばｎチャネルMOSトランジ
スタT2を介して入出力線I/O,I/Oに伝達される。

I/O,I/O線には、データ入力（ＤIN）バッファ回路及
び、主I/Oセンスアンプ（I/O S/A）が設けられている。
主I/Oセンスアンプの出力は、データ出力（Dout）バッ
ファ回路を介してDoutピンから出力される。

上記半導体メモリは、アクティブ状態とプリチャージ
状態を有しており、ロウアドレスストローブRAS（ある
いはチップセレクトCS）でこれを選択する。

次に、１ピンコントロール信号によってチップ動作が
基本的に決定される場合を説明するが、この場合、従来
のDRAMと同様にロウアドレスとカラムアドレスを時間で
分けてRAS、CASで取り込むアドレスマルチプレクス方式
を用いてもよい。

先ず、第16図を参照しながら読出し動作を説明する。
RASが“H"のプリチャージ状態では、メモリセルM/CのMO
SトランジスタQ1がワード線WLn（ｎ＝１、……、Ｎ）を
“H"レベルにすることによりオフにされる。ビット線BL
1〜BLM、……、BL（Ｎ−Ｍ＋１）〜BLN、BLM′〜BLN′
及びサブI/O,I/O線（pre I/O 1〜pre I/O N/M、pre I/O
1〜pre I/O N/M）はＶP電位にプリチャージされる。こ
の場合、ＶP電位は、第10図のメモリセルにおいて、ノ
ードＳが“H"記憶時よりも低い電位に設定される。本実
施例では、このVp電位はノードＳの“L"記憶時における
低電位に設定される。

次に、RASが“L"レベルになり、アドレスが取り込ま
れると、例えば、第15図のメモリセルＡが選択される場
合、ワード線WL1、およびカラム選択線CSLMが活性化さ
れる。同時に、エミッタ電極選択線ＶE1も活性化され
る。この時、メモリセルＡに“1"が書込まれている場
合、ビット線BLMの電位はVpから、記憶ノードＳの電位V
sまで上昇する。

電位VsとVpの差、即ち電位差△Ｖ（＝Vs−Vp）がサブ
I/Oセンスアンプによって増幅される。サブI/Oセンスア
ンプ（pre I/O S/A）としては、ダイナミック型センス
アンプを用いても良いし、差動増幅器を用いても良い。
また、“1"読み出しのみを検知できるアンバランス型の
センスアンプを用いても良い。この場合には、ダミーセ
ルは不必要である。第15図のタイミングチャートは、ダ
ミーセルがなく、pre I/Oセンスアンプはアンバランス
型のものを用いた例を示している。

次に、CSLM′Ｄが立ち上げられ、このデータがI/O,▲
▼線に転送され、I/O,▲▼線に接続された
主センスアンプ（I/O S/A）を活性化し、Doutバッファ
から、データが出力される。即ち、データが読み出され
る。

第17図はデータの書き込み動作のタイミングチャート
を示している。この書き込み動作においては、RASおよ
びWEが“L"とされ、DINバッファからI/O線、pre I/O
線、およびビット線BLMを介して、ワード線で選択され
たメモリセル（例えば第15図のメモリセルＡ）に所定の
電位が書込まれる。この場合、DINバッファの電流供給
能力はメモリセルのNPNトランジスタに流せるベース電
流ＩBより大きな値に設定され、“1"の場合はＶBE1＋Ｖ
CELL、“0"の場合はＶBE0＋ΔＶCELLが記憶ノードＳに
強制的に書込まれる。第17図に示す書き込み動作では、
エミッタ電極選択線（ＶE1）は、書き込み時には変化さ
せないものとしている。

第18図はメモリセルリフレッシュ動作のタイミングチ
ャートを示している。このリフレッシュ動作において
は、チップセレクト信号などから独立したリフレッシュ
制御信号REFはチップの外部から入力されてもよい。こ
の制御信号REFがＬとなり、アドレスが入力されると、
ワード線は非選択状態のまま、エミッタ電極線のみが選
択され、エミッタ電極線がＨからＬとなる。アドレスは
チップの外部から入力される外部アドレス信号（ext.Ad
d）でも良く、チップの内部のアドレスカウンタから出
力されるリフレッシュ専用の内部アドレス信号（int.Ad
d）を用いることができる。また、この場合、アドレス
カウンタだけでなく、エミッタ電極線デコーダ回路にシ
フトレジスタを付加して高速に連続アドレスを発生する
ことも可能である。

また、チップ外部からの制御信号REFの代わりに従来
のDRAMに用いられるCASビフォアRAS（CASをRASよりも先
にＨからＬにするリフレッシュ動作専用のモード）を用
いることができる。さらに、チップ内部にオートリフレ
ッシュ用のタイマー回路を設け、ある特定の時間が経過
すると、自動的にリフレッシュが開始されるようにして
もよい。

第19図はデコーダをエミッタ電極線デコーダ／ドライ
バ回路とワード線デコーダ／ドライバ回路とに分離した
記憶装置を示している。この記憶装置によると、リフレ
ッシュ動作時には、ビット線BL0〜BLMと直交する複数の
エミッタ電極線ＶE0〜ＶENを同時に選択することができ
る。このように一括してリフレッシュを行なうことをフ
ラッシュリフレッシュ（Flash Refresh）と呼ばれる。

また、デコーダをエミッタ電極線デコーダ／ドライバ
回路とワード線デコーダ／ドライバ回路とに分離するこ
とにより、読み出し動作時にワード線より先行してエミ
ッタ電極線を選択することが可能となる。この場合、複
数のワード線と１本のエミッタ電極線とが上位アドレス
を共有化する。

第20図はデコーダをエミッタ電極線デコーダ／ドライ
バ回路とワード線デコーダ／ドライバ回路とに分離し、
更にエミッタ電極線デコーダ／ドライバ回路にシフトレ
ジスタ回路を付加した記憶装置を示している。この記憶
装置によると、リフレッシュ動作が開始されると、シフ
トレジスタ回路から高速に連続するアドレスがエミッタ
電極線デコーダ／ドライバ回路に出力される。これによ
り、ワード線は非選択状態のまま、エミッタ電極線デコ
ーダ／ドライバ回路はエミッタ電極線を高速に選択さ
れ、メモリセルのリフレッシュをおこなう。

次に他の実施例に基づいた半導体記憶装置のリフレッ
シュ動作に次いて説明する。

このリフレッシュ動作はDRAMのリフレッシュ動作とは
異なり、メモリセル個々に有する自己増幅機能を生か
し、ワード線非選択状態で行える特徴がある。即ち、リ
フレッシュ動作時には、メモリセルのバイポーラトラン
ジスタのベース・エミッタ間のPN接合が順バイアスにな
るようにエミッタ電位を変動させ、それによって生じる
正、負のベース電流により、データ記憶ノードであるベ
ースの放電、充電を行い、ベース電位はデータ書き込み
時の設定電位に再び戻る。

更に、DRAMと大きく異なる点は、リフレッシュのため
に半導体記憶装置へのデータ書き込み、また、半導体記
憶装置からのデータの読み出しが不可能となるデッドタ
イム（禁止時間）が不必要となる点である。即ち、リフ
レッシュ動作は通常の書き込み、読み出し動作とは全く
独立に行なうことができる。この結果、ユーザからみる
と、リフレッシュのためのデッドタイムが不必要なSRAM
と同様に使用することができる。

第21図は上記リフレッシュ動作に基づいた半導体記憶
装置を示している。これによると、半導体記憶装置105
がエミッタ電極線に関して複数個のメモリサブアレイに
分割されている。時定数回路106からの一定周期で出力
される信号クロックφがアドレスカウンタ回路107に入
力される。これを受けて、複数ビットのアドレスA0〜A3
がアドレスカウンタ回路107から出力され、エミッタ電
極線デコーダ／ドライバ回路108に入力され、エミッタ
電極線ＶE00〜ＶE33が順次、一定周期で連続的に選択さ
れる。この選択タイミングが第22図に示されている。こ
のタイミングチャートによると、エミッタ電極線ＶE0
0、ＶE01、・・・ＶE33が順次“ハイ（High）”から
“ロウ（Low）”になると、それぞれの“ロウ”の期間
にメモリサブアレイ00、01、02、・・・33が順次リフレ
ッシュされる。

上記の例では、全メモリアレイが16個のメモリサブア
レイに分割しているために全メモリアレイを一括してリ
フレッシュする場合に比べてリフレッシュ時の全メモリ
セルのバイポーラトランジスタのコレクタ・エミッタ間
の貫通電流は1/16になる。例えば、このメモリセルを用
いて、1Mビットの半導体装置が形成され、記憶データと
して全メモリセルに“1"が書き込まれている場合を考え
る。この場合、メモリセルのデータ“1"の保持時のコレ
クタ・エミッタ貫通電流が2.5μA/セルである時、全メ
モリセルが一括してリフレッシュされると、リフレッシ
ュ時には、2.5Aの貫通電流が流れる。しかし、全メモリ
アレイ賀16個のサブアレイに分割された場合には、リフ
レッシュ時の貫通電流は2.5Aの1/16、即ち156mAとな
る。メモリサブアレイの分割数が増加すれば、これに反
比例して、リフレッシュ時の貫通電流は減少する。但
し、この半導体記憶装置のスタンバイ時の（あるいは待
期時の）平均電流は大半、メモリセルのバイポーラトラ
ンジスタのコレクタ・エミッタ間の平均貫通電流によっ
て決まり、コレクタ・エミッタ貫通電流は前述したよう
にエミッタクロッキングのデューティレイシオにより決
定され、平均貫通電流はエミッタクロッキングをしない
場合に比べて、デューティレイシオ倍に減少する。

第23図及び第24図には、エミッタ電極線とワード線と
が平行に配置される場合の具体的なコア回路が示されて
いる。この回路によると、エミッタ電極線は読み出し動
作時とリフレッシュ動作時に独立して選択される。この
ため、チップ外部からランダムアクセスに入力されるロ
ウアドレスとリフレッシュのためにアドレスカウンタ回
路より出力される内部アドレスとが論理和（OR）され、
その論理和のアドレスがエミッタ電極デコーダ回路に入
力される。このような方式により、リフレッシュ動作と
読み出し動作とで共通のエミッタ電極が同時に選択され
ることも可能である。また、この発明の半導体記憶装置
は従来のDRAMと同様に設定されても、この実施例は所期
の効果を達成する。

次に、第25図を参照して第23図の実施例に関連する他
の実施例を説明する。

この実施例によると、時定数回路120から一定周期で
出力される信号クロックφがエミッタ電位ドライバ回路
121に入力される。エミッタ電位ドライバ回路121は、こ
のクロックφを受けて、エミッタ電位を変動する。この
時のタイミングが第26図に示されている。このタイミン
グ図によると、期間t1では、メモリセルのバイポーラト
ランジスタのベース・エミッタ間のPN接合が順バイアス
状態となり、データ記憶ノードであるベース電位がリフ
レッシュされる。また、期間t2では、ベース・エミッタ
間のPN接合が逆バイアス状態にあり、ベースノードがフ
ローティング状態となる。このタイミングにおいてｒ、
メモリセルにとって、全時間に対する期間t1,即ちt1/
（t1＋t2）がデューティレイシオと呼ばれる。

メモリセルのバイポーラトランジスタのコレクタ・エ
ミッタ間の平均貫通電流はエミッタクロッキングをしな
い場合に比べて、このデューティレイシオ倍まで減少す
る。例えば、デューティレイシオが1/100である場合、
エミッタクロッキングをしない場合に比べて、バイポー
ラトランジスタのコレクタ・エミッタ間の平均貫通電流
は1/100に減少する。このデューティレイシオはベース
ノードがフローティング状態にあるメモリセルのポーズ
タイム（データ保持期間）により決定される。

第27図に上記のメモリセルの具体的な回路が示されて
いる。これによると、メモリセルのバイポーラトランジ
スタとしてNPNトランジスタが用いられた場合、エミッ
タ電位はリフレッシュ時、および読み出し時にロウ（Lo
w）となり、その他の時には、ハイ（High）となる。こ
の関係は、PNPバイポーラトランジスタが用いられた場
合には逆になる。

〔発明の効果〕

本発明によれば、バイポーラトランジスタの逆方向ベ
ース電流特性を用いた新概念のDRAMを提供することがで
きる。すなわち、読出し時に、バイポーラトランジスタ
を活性化させ、逆方向ベース電流によりDRAMセルをゲイ
ンセルとして働かせる。読出し時にゲインセルとして働
くと、従来のDRAMのように読出し破壊型のセルとは異な
るために、ビット線の容量ＣBとメモリセルの容量ＣSと
の比ＣB/CSを従来より大きくできる。すなわち、一本の
ビット線に接続できるメモリセルの数を従来よりも増や
すことが可能となる。

これにより、高密度DRAMのアレイ設計が効率良くで
き、センスアンプの数を減少でき、チップ面積の減小を
計れる。

また、従来のDRAMのようにリフレッシュ動作時にワー
ド線を選択し、センスアンプを動作させることがなく、
この発明によれば、ワード線を選択／非選択の有無にか
かわらず、エミッタ電位を上下させるだけでリフレッシ
ュが完了するため、従来のDRAMのようなリフレッシュの
ための期間（デッドタイム）を設定する必要がなく、随
時、メモリセルへのアクセスがランダムに行えるためユ
ーザはこの発明の半導体記憶装置をSRAMと同様に扱える
ことができる。

また、エミッタ電位をクロッキングすることにより、
半導体記憶装置の平均電流の内、コレクタ・エミッタ間
の平均貫通電流がデューティレイシオ倍まで減少でき、
全体の平均電流が大幅に削減できる。更に、メモリセル
アレイを複数のサブアレイに分割し、各サブアレイ毎に
順次リフレッシュを行なうことによりリフレッシュ動作
時のコレクタ・エミッタ間の平均貫通電流はサブアレイ
の分割数に反比例して、大幅に減少させることが可能と
なる。

【図面の簡単な説明】

第１図はこの発明の一実施例に従ったバイポーラトラン
ジスタを用いた半導体装置の回路図、第２図はバイポー
ラトランジスタの断面図、第３図は第２図のバイポーラ
トランジスタの不純物プロファイルを示す図、第４図は
ＶCE＝6.25Vの時のベース・エミッタ間電圧とコレクタ
電流及びベース電流との関係を示す図、第５図はＶCE＝
5.75Vの時のベース・エミッタ間電圧とコレクタ電流及
びベース電流との関係を示す図、第６図はこの発明の半
導体装置の動作原理を説明するための図、第７図はメモ
リセルの回路図、第８図は第７図のメモリセルの動作タ
イミングチャートを示す図、第９図は他のメモリセルの
回路図、第10図はこの発明の他の実施例に従った半導体
記憶装置のメモリセルの回路図、第11図はバイポーラト
ランジスタの動作特性図、第12図は第10図のメモリセル
の動作を説明する図、第13図はその他の実施例であるワ
ード線とエミッタ電極選択線を接続したメモリセルの動
作を説明する図、第14図は記憶ノードの容量結合を説明
する図であり、（ａ）はメモリセルの断面、（ｂ）およ
び（ｃ）はメモリセルの各部の電位を示す図、第15図は
メモリセルアレイと周辺回路のレイアウト図、第16図お
よび第17図はそれぞれ、読出し時、書込み時のクロック
タイミング図、第18図はメモリセルリフレッシュ動作の
タイミングチャート図、第19図はワード線デコーダ／ド
ライバ回路とエミッタ電極線デコーダ／ドライバ回路と
を分離した記憶装置の回路図、第20図はエミッタ電極線
デコーダ／ドライバ回路にシフトレジスタ回路を付加し
た記憶装置の回路図、第21図は複数のメモリサブアレイ
に分割したメモリセルアレイの回路図、第22図はリフレ
ッシュ動作のタイミングを示すタイミングチャート図、
第23図はエミッタ電極線とワード線とが平行に配置され
た半導体記憶装置のブロック回路図、第24図は第23図の
メモリセルの具体的回路図、第25図はこの発明の他の実
施例にしたがった半導体記憶装置のブロック回路図、第
26図は第25図のメモリセルをリフレッシュするタイミン
グを示すタイミングチャート図、そして第27図は第25図
のメモリセルアレイの回路図である。 BLn……ビット線、WLn……ワード線、Q1……MOSトラン
ジスタ,Q2……バイポーラトランジスタ、Ｓ……記憶ノ
ード、ＶEｎ……エミッタ電位。

───────────────────────────────────────────────────── フロントページの続き (72)発明者布施常明神奈川県川崎市幸区小向東芝町１番地株式会社東芝総合研究所内 (72)発明者長谷川武裕神奈川県川崎市幸区小向東芝町１番地株式会社東芝総合研究所内 (56)参考文献特開平１−194195（ＪＰ，Ａ) 1988 ＩｎｔｅｒｎａｔｉｏｎａｌＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓＭｅｅｔｉｎｇ，ＴｅｃｈｎｉｃａｌＤｉｇｅｓｔｐｐ．44−47 (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 27/108 G11C 11/402

Claims

(57)【特許請求の範囲】

【請求項１】ベース・エミッタ間電圧が増大するに従っ
てベース電流の極性が変化するようにコレクタ・エミッ
タ間電圧が制御されたバイポーラトランジスタと、この
バイポーラトランジスタのベースとビット線との間に設
けられ、ワード線で制御されるスイッチングトランジス
タとを有するメモリセルの配列により形成され、メモリ
セルのデータを読み出す際に、メモリセル非選択時に比
べて、コレクタ・エミッタ間電圧を大きくするために，
ワード線により選択されるメモリセルのエミッタ電圧を
変化させる電圧可変手段を有する半導体記憶装置。
【請求項２】ベース・エミッタ間電圧が増大するに従っ
てベース電流の極性が変化するようにコレクタ・エミッ
タ間電圧が制御されたバイポーラトランジスタと、この
バイポーラトランジスタのベースとビット線との間に設
けられ、ワード線で制御されるスイッチングトランジス
タとを有するメモリセルの配列により形成され、メモリ
セルのデータを読み出す際に、メモリセル非選択時に比
べて、コレクタ・エミッタ間電圧を大きくするために，
ワード線により選択されるメモリセルのエミッタ電圧を
変化させる電圧可変手段とで構成され、エミッタ電極線
が前記ワード線と平行に配置され、前記ワード線と同様
に前記エミッタ電極線がアドレスにより選択される半導
体記憶装置。
【請求項３】バイポーラトランジスタとスイチングトラ
ンジスタとで構成されたメモリセルを複数個マトリック
ス状に配列することにより形成された半導体記憶装置に
おいて、メモリセルへのデータ書き込み、メモリセルの
リフレッシュが行なわれることを特徴とする半導体記憶
装置。
【請求項４】ベース・エミッタ間電圧が増大するに従っ
てベース電流の極性が変化するようにコレクタ・エミッ
タ間電圧が制御されたバイポーラトランジスタと、この
バイポーラトランジスタのベースとビット線との間に設
けられ、ワード線によって制御されるスイッチングトラ
ンジスタとを有するメモリセルを複数個マトリックス状
に配列することにより形成された前記半導体記憶装置に
おいて、一定周期に少なくとも一回、一定時間、前記バイポーラ
トランジスタのベース・エミッタ間のPN接合が順バイア
スになるように各メモリセルのエミッタ電圧を変化させ
る電圧可変手段を有する半導体記憶装置。