JP2000340679A - ボディ・コンタクト式ダイナミック・メモリ - Google Patents
ボディ・コンタクト式ダイナミック・メモリInfo
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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Abstract
(57)【要約】
【課題】 フローティング・ボディ・トランジスタ内の
固有バイポーラ・トランジスタ効果を利用して情報ビッ
トを記憶するダイナミック・メモリ回路を提供するこ
と。 【解決手段】 記憶トランジスタのフローティング・ボ
ディＢは、情報ビットを電荷の形で記憶する。フローテ
ィング・ボディＢは、データ書込み動作中に、アクセス
・トランジスタ２０４を介して充電および放電される。
フローティング・ボディ・トランジスタ内にある固有バ
イポーラ・トランジスタは、記憶ノードとして働くフロ
ーティング・ボディの実効キャパシタンスを増加させ、
それによって、記憶された情報ビットを表す、読取り動
作中の放電電流の強さを高める。
固有バイポーラ・トランジスタ効果を利用して情報ビッ
トを記憶するダイナミック・メモリ回路を提供するこ
と。 【解決手段】 記憶トランジスタのフローティング・ボ
ディＢは、情報ビットを電荷の形で記憶する。フローテ
ィング・ボディＢは、データ書込み動作中に、アクセス
・トランジスタ２０４を介して充電および放電される。
フローティング・ボディ・トランジスタ内にある固有バ
イポーラ・トランジスタは、記憶ノードとして働くフロ
ーティング・ボディの実効キャパシタンスを増加させ、
それによって、記憶された情報ビットを表す、読取り動
作中の放電電流の強さを高める。
Description
【０００１】
【発明の属する技術分野】本発明は、一般にダイナミッ
ク・ランダム・アクセス・メモリ（ＤＲＡＭ）回路、詳
細には、金属酸化物半導体電界効果トランジスタ（ＭＯ
ＳＦＥＴ）内のフローティング・ボディを利用して情報
ビットを記憶する方法およびシステムに関する。さらに
詳細には、本発明は、フローティング・ボディ・コンタ
クト式ＭＯＳＦＥＴ内の寄生バイポーラ・トランジスタ
効果を利用して、ダイナミック・メモリ・アレイ内のデ
ィジタル情報をより効率的に記憶し取り出す方法および
システムに関する。
ク・ランダム・アクセス・メモリ（ＤＲＡＭ）回路、詳
細には、金属酸化物半導体電界効果トランジスタ（ＭＯ
ＳＦＥＴ）内のフローティング・ボディを利用して情報
ビットを記憶する方法およびシステムに関する。さらに
詳細には、本発明は、フローティング・ボディ・コンタ
クト式ＭＯＳＦＥＴ内の寄生バイポーラ・トランジスタ
効果を利用して、ダイナミック・メモリ・アレイ内のデ
ィジタル情報をより効率的に記憶し取り出す方法および
システムに関する。
【０００２】
【従来の技術】メモリ回路は、以下「ビット・セル」と
称する記憶セルの集合体であり、このメモリ回路内の任
意の所望位置との間で情報を転送するために必要な、関
連する回路を伴っている。このような一般的なタイプの
メモリ回路がランダム・アクセス・メモリ（ＲＡＭ）で
ある。集積回路ＲＡＭユニットは２つの一般的なタイ
プ、すなわち、スタティックおよびダイナミックのいず
れか一方として入手可能である。スタティックＲＡＭ
は、本質的に２進情報を記憶する内部ラッチから構成さ
れる。このようにして記憶された任意の情報は、ユニッ
トに電力が供給されている限りそのままに保たれる。ダ
イナミックＲＡＭ、すなわちＤＲＡＭは、コンデンサに
蓄積された電荷の形で２進情報を記憶する。コンデンサ
は普通、ＭＯＳトランジスタにより集積回路の内部に形
成される。コンデンサは時間が経過するにつれて電荷を
失うため、ＤＲＡＭ回路には、ＲＡＭデバイスを連続的
にリフレッシュ（再充電）するロジックを含まなければ
ならない。従来のＤＲＡＭは、リフレッシュされている
間プロセッサが読み取ることができず、そのためＤＲＡ
Ｍの方がスタティック・ランダム・アクセス・メモリ・
デバイス（ＳＲＡＭ）より遅くなる。より遅いにもかか
わらず、ＤＲＡＭはその回路がより簡単であり、かつ集
積回路上の単位面積あたり数倍のデータを保持できるた
め、ＳＲＡＭにくらべてより一般的に利用されている。
称する記憶セルの集合体であり、このメモリ回路内の任
意の所望位置との間で情報を転送するために必要な、関
連する回路を伴っている。このような一般的なタイプの
メモリ回路がランダム・アクセス・メモリ（ＲＡＭ）で
ある。集積回路ＲＡＭユニットは２つの一般的なタイ
プ、すなわち、スタティックおよびダイナミックのいず
れか一方として入手可能である。スタティックＲＡＭ
は、本質的に２進情報を記憶する内部ラッチから構成さ
れる。このようにして記憶された任意の情報は、ユニッ
トに電力が供給されている限りそのままに保たれる。ダ
イナミックＲＡＭ、すなわちＤＲＡＭは、コンデンサに
蓄積された電荷の形で２進情報を記憶する。コンデンサ
は普通、ＭＯＳトランジスタにより集積回路の内部に形
成される。コンデンサは時間が経過するにつれて電荷を
失うため、ＤＲＡＭ回路には、ＲＡＭデバイスを連続的
にリフレッシュ（再充電）するロジックを含まなければ
ならない。従来のＤＲＡＭは、リフレッシュされている
間プロセッサが読み取ることができず、そのためＤＲＡ
Ｍの方がスタティック・ランダム・アクセス・メモリ・
デバイス（ＳＲＡＭ）より遅くなる。より遅いにもかか
わらず、ＤＲＡＭはその回路がより簡単であり、かつ集
積回路上の単位面積あたり数倍のデータを保持できるた
め、ＳＲＡＭにくらべてより一般的に利用されている。
【０００３】図１は、１個の指定された記憶コンデンサ
１０６、および１個のアクセス・トランジスタ１０４か
らなる従来のＤＲＡＭ回路１００を示す。記憶コンデン
サ１０６およびアクセス・トランジスタ１０４は、組み
合わさって単一トランジスタＤＲＡＭビット・セル１０
２を形成し、その中に１ビットのディジタル情報が記憶
できる。従来のＤＲＡＭ回路では、記憶コンデンサ１０
６は普通３０〜１００ｆＦの範囲のキャパシタンス値を
有する。ビット・セル１０２内には、２進データが記憶
コンデンサ１０６中の電荷の有無として任意の所与の時
間に記憶される。コンデンサ１０８は、データ入出力
（Ｉ／Ｏ）線１１０に付随する寄生キャパシタンスを表
す。コンデンサ１０８のキャパシタンスは、普通、記憶
コンデンサ１０６などメモリ・アレイ内の個々の記憶コ
ンデンサのそれよりはるかに大きく、ビット・セル１０
２の動作において、この差が重要な役割を果たす。
１０６、および１個のアクセス・トランジスタ１０４か
らなる従来のＤＲＡＭ回路１００を示す。記憶コンデン
サ１０６およびアクセス・トランジスタ１０４は、組み
合わさって単一トランジスタＤＲＡＭビット・セル１０
２を形成し、その中に１ビットのディジタル情報が記憶
できる。従来のＤＲＡＭ回路では、記憶コンデンサ１０
６は普通３０〜１００ｆＦの範囲のキャパシタンス値を
有する。ビット・セル１０２内には、２進データが記憶
コンデンサ１０６中の電荷の有無として任意の所与の時
間に記憶される。コンデンサ１０８は、データ入出力
（Ｉ／Ｏ）線１１０に付随する寄生キャパシタンスを表
す。コンデンサ１０８のキャパシタンスは、普通、記憶
コンデンサ１０６などメモリ・アレイ内の個々の記憶コ
ンデンサのそれよりはるかに大きく、ビット・セル１０
２の動作において、この差が重要な役割を果たす。
【０００４】記憶コンデンサ１０６に「０」ビットまた
は「１」ビットを送達する、「データ書込み」動作は比
較的簡単である。ビット・セル１０２に論理「１」を送
達する、すなわち「書き込む」には、外部書込み回路
（図示せず）によりデータ入出力線１１０を論理「１」
レベル（通常５ボルト以下の正の値）に上げる。論理
「１」が、データ入出力線１１０から記憶コンデンサ１
０６へ移るのを許すには、書込み動作中に、読取り／書
込みイネーブル線１１２をハイ（アクセス・トランジス
タ１０４がＮ型ＭＯＳＦＥＴすなわちＮＦＥＴの場合は
論理「１」）に引いて、アクセス・トランジスタ１０４
をイネーブル（オンに切替）しなければならない。すな
わち、記憶コンデンサ１０６は、アクセス・トランジス
タ１０４を介してデータ入出力線１１０から渡される電
荷を蓄積することにより、論理「１」に対応する電荷レ
ベルをとる。「０」の書込み動作は、データ入出力線１
１０を論理「０」（通常０ボルトの値）に引く以外は
「１」の書込みと同様であり、記憶コンデンサ１０６
は、アクセス・トランジスタ１０４を介して放電するこ
とによりこの値をとる。
は「１」ビットを送達する、「データ書込み」動作は比
較的簡単である。ビット・セル１０２に論理「１」を送
達する、すなわち「書き込む」には、外部書込み回路
（図示せず）によりデータ入出力線１１０を論理「１」
レベル（通常５ボルト以下の正の値）に上げる。論理
「１」が、データ入出力線１１０から記憶コンデンサ１
０６へ移るのを許すには、書込み動作中に、読取り／書
込みイネーブル線１１２をハイ（アクセス・トランジス
タ１０４がＮ型ＭＯＳＦＥＴすなわちＮＦＥＴの場合は
論理「１」）に引いて、アクセス・トランジスタ１０４
をイネーブル（オンに切替）しなければならない。すな
わち、記憶コンデンサ１０６は、アクセス・トランジス
タ１０４を介してデータ入出力線１１０から渡される電
荷を蓄積することにより、論理「１」に対応する電荷レ
ベルをとる。「０」の書込み動作は、データ入出力線１
１０を論理「０」（通常０ボルトの値）に引く以外は
「１」の書込みと同様であり、記憶コンデンサ１０６
は、アクセス・トランジスタ１０４を介して放電するこ
とによりこの値をとる。
【０００５】一方、ビット・セル１０２からデータを読
み取るには、特別の読取り／リフレッシュ回路１１４
が、ＤＲＡＭ回路１００に含まれていなければならな
い。読取り／リフレッシュ回路１１４が必要なのは、ビ
ット・セル１０２からのデータ「読取り」動作は、必然
的に「破壊的読取り」であり、すなわち読取り動作中に
記憶コンデンサ１０６内に記憶されたデータが失われる
ためである。読取り動作は、コンデンサ１０８の寄生キ
ャパシタンスが、プリチャージ・パス・トランジスタ１
１４を介してＶddにプリチャージされることから始ま
る。次いで、アクセス・トランジスタ１０４を活動化す
るために、読取り／書込みイネーブル線１１２が論理
「１」に引かれる。アクセス・トランジスタ１０４がイ
ネーブルされると（通過モード）ノード１１６が記憶コ
ンデンサ１０６と寄生コンデンサ１０８の間で共有され
る結果、電荷が共有され、はるかに小さな記憶コンデン
サ１０６の電荷が失われる。
み取るには、特別の読取り／リフレッシュ回路１１４
が、ＤＲＡＭ回路１００に含まれていなければならな
い。読取り／リフレッシュ回路１１４が必要なのは、ビ
ット・セル１０２からのデータ「読取り」動作は、必然
的に「破壊的読取り」であり、すなわち読取り動作中に
記憶コンデンサ１０６内に記憶されたデータが失われる
ためである。読取り動作は、コンデンサ１０８の寄生キ
ャパシタンスが、プリチャージ・パス・トランジスタ１
１４を介してＶddにプリチャージされることから始ま
る。次いで、アクセス・トランジスタ１０４を活動化す
るために、読取り／書込みイネーブル線１１２が論理
「１」に引かれる。アクセス・トランジスタ１０４がイ
ネーブルされると（通過モード）ノード１１６が記憶コ
ンデンサ１０６と寄生コンデンサ１０８の間で共有され
る結果、電荷が共有され、はるかに小さな記憶コンデン
サ１０６の電荷が失われる。
【０００６】この電荷共有の結果、ノード１１６の電圧
レベルは、電荷の再配分が起こるときわずかに増減す
る。普通、コンデンサ１０８のキャパシタンス値が大き
いため、電圧の変化すなわち「ディップ」は非常にわず
かであり、センス増幅器（図示せず）によって検出し使
用可能な信号レベルに増幅しなければならない。したが
って、「ライト・バック（write back）」すなわちリフ
レッシュ動作は、センス増幅器またはビット・セル自体
の内部にあるプリチャージ・トランジスタ１１４などの
プリチャージ／リフレッシュ・デバイスによって実行し
なければならない。いずれの場合も、この追加回路が最
新のサブミクロン技術ではますます少なくなっている貴
重なスペースを使ってしまう。
レベルは、電荷の再配分が起こるときわずかに増減す
る。普通、コンデンサ１０８のキャパシタンス値が大き
いため、電圧の変化すなわち「ディップ」は非常にわず
かであり、センス増幅器（図示せず）によって検出し使
用可能な信号レベルに増幅しなければならない。したが
って、「ライト・バック（write back）」すなわちリフ
レッシュ動作は、センス増幅器またはビット・セル自体
の内部にあるプリチャージ・トランジスタ１１４などの
プリチャージ／リフレッシュ・デバイスによって実行し
なければならない。いずれの場合も、この追加回路が最
新のサブミクロン技術ではますます少なくなっている貴
重なスペースを使ってしまう。
【０００７】ますますコンパクトな集積回路設計が求め
られているため、それに対応してＤＲＡＭなどのＩＣ部
品およびデバイスの寸法をさらに縮小する必要がある。
従来のＤＲＡＭ実施技術では、コンデンサを利用してビ
ット状態を「覚えている」のに必要な電荷を記憶する。
アドレス／デコーダ回路からビットを取り出す要求が行
われる、「読取り」動作では、この電荷はセンス増幅器
が検出できるのに十分なほど大きくなければならない。
コンデンサの寸法は、ビット・セル面積を犠牲にして、
そのように十分な電荷の蓄積を収容するため、相応に十
分なものでなければならない。
られているため、それに対応してＤＲＡＭなどのＩＣ部
品およびデバイスの寸法をさらに縮小する必要がある。
従来のＤＲＡＭ実施技術では、コンデンサを利用してビ
ット状態を「覚えている」のに必要な電荷を記憶する。
アドレス／デコーダ回路からビットを取り出す要求が行
われる、「読取り」動作では、この電荷はセンス増幅器
が検出できるのに十分なほど大きくなければならない。
コンデンサの寸法は、ビット・セル面積を犠牲にして、
そのように十分な電荷の蓄積を収容するため、相応に十
分なものでなければならない。
【０００８】したがって、必要な記憶素子の寸法を最小
限に抑えながら、ＤＲＡＭ回路の記憶容量を向上できる
ことが望ましい。さらに、最小寸法のメモリ・ビット・
セルを維持しながら、より大きな検知電流（充電または
放電）をもたらすことが望ましい。
限に抑えながら、ＤＲＡＭ回路の記憶容量を向上できる
ことが望ましい。さらに、最小寸法のメモリ・ビット・
セルを維持しながら、より大きな検知電流（充電または
放電）をもたらすことが望ましい。
【０００９】
【発明が解決しようとする課題】したがって、本発明の
一目的は、改良型のダイナミック・ランダム・アクセス
・メモリ（ＤＲＡＭ）デバイスを提供することである。
一目的は、改良型のダイナミック・ランダム・アクセス
・メモリ（ＤＲＡＭ）デバイスを提供することである。
【００１０】本発明の他の目的は、金属酸化物半導体電
界効果トランジスタ（ＭＯＳＦＥＴ）内のフローティン
グ・ボディを利用して、情報ビットを記憶する方法およ
びシステムを提供することである。
界効果トランジスタ（ＭＯＳＦＥＴ）内のフローティン
グ・ボディを利用して、情報ビットを記憶する方法およ
びシステムを提供することである。
【００１１】本発明の他の目的は、フローティング・ボ
ディ・コンタクト式ＭＯＳＦＥＴ内の寄生バイポーラ・
トランジスタ効果を利用して、ダイナミック・メモリ・
アレイ内のディジタル情報をより効率的に記憶し取り出
す方法およびシステムを提供することである。
ディ・コンタクト式ＭＯＳＦＥＴ内の寄生バイポーラ・
トランジスタ効果を利用して、ダイナミック・メモリ・
アレイ内のディジタル情報をより効率的に記憶し取り出
す方法およびシステムを提供することである。
【００１２】
【課題を解決するための手段】上記の目的は、以下に述
べるようにして達成される。フローティング・ボディ・
トランジスタ内の固有バイポーラ・トランジスタ効果を
使用して情報ビットを記憶するダイナミック・メモリ回
路を開示する。フローティング・ボディは、情報ビット
を電荷の形で記憶する。フローティング・ボディは、デ
ータ書込み動作中に、アクセス・トランジスタを介して
充電および放電される。フローティング・ボディ・トラ
ンジスタ内にある固有バイポーラ・トランジスタは、記
憶ノードとして働くフローティング・ボディの実効キャ
パシタンスを増加させ、それによって、読取り動作中
に、記憶された情報ビットを表す放電電流の強さを高め
る。
べるようにして達成される。フローティング・ボディ・
トランジスタ内の固有バイポーラ・トランジスタ効果を
使用して情報ビットを記憶するダイナミック・メモリ回
路を開示する。フローティング・ボディは、情報ビット
を電荷の形で記憶する。フローティング・ボディは、デ
ータ書込み動作中に、アクセス・トランジスタを介して
充電および放電される。フローティング・ボディ・トラ
ンジスタ内にある固有バイポーラ・トランジスタは、記
憶ノードとして働くフローティング・ボディの実効キャ
パシタンスを増加させ、それによって、読取り動作中
に、記憶された情報ビットを表す放電電流の強さを高め
る。
【００１３】
【発明の実施の形態】本発明の改良型ダイナミックＲＡ
Ｍ（ＤＲＡＭ）は、時には「バイポーラ・リーケッジ」
または「固有バイポーラ効果」と称される、「フローテ
ィング・ボディ」を有する金属酸化物半導体電界効果ト
ランジスタ（ＭＯＳＦＥＴ）内の特性を利用する。「フ
ローティング・ボディ」とは、集積回路（ＩＣ）チップ
内の電源レールまたは接地レールに結合されておらず、
したがってそれから絶縁されているトランジスタのボデ
ィを指す。したがって、トランジスタのフローティング
・ボディ内には、様々なレベルの電荷が蓄積される。図
を参照しながら以下に説明するように、フローティング
・ボディ・トランジスタは、シリコン・オン・インシュ
レータ（ＳＯＩ）技術を使って製造されるトランジスタ
の著しい特徴である。本明細書では、「固有バイポーラ
効果」とは、フローティング・ボディとＳＯＩ ＭＯＳ
ＦＥＴのソースとの間に電荷の差が蓄積されるときに生
じる、固有バイポーラ・トランジスタの効果を指す。
Ｍ（ＤＲＡＭ）は、時には「バイポーラ・リーケッジ」
または「固有バイポーラ効果」と称される、「フローテ
ィング・ボディ」を有する金属酸化物半導体電界効果ト
ランジスタ（ＭＯＳＦＥＴ）内の特性を利用する。「フ
ローティング・ボディ」とは、集積回路（ＩＣ）チップ
内の電源レールまたは接地レールに結合されておらず、
したがってそれから絶縁されているトランジスタのボデ
ィを指す。したがって、トランジスタのフローティング
・ボディ内には、様々なレベルの電荷が蓄積される。図
を参照しながら以下に説明するように、フローティング
・ボディ・トランジスタは、シリコン・オン・インシュ
レータ（ＳＯＩ）技術を使って製造されるトランジスタ
の著しい特徴である。本明細書では、「固有バイポーラ
効果」とは、フローティング・ボディとＳＯＩ ＭＯＳ
ＦＥＴのソースとの間に電荷の差が蓄積されるときに生
じる、固有バイポーラ・トランジスタの効果を指す。
【００１４】ここで、図、特に図２を参照すると、本発
明の教示によるボディ・コンタクト式ダイナミック・ラ
ンダム・アクセス・メモリ（ＢＣＤＲＡＭ）ビット・セ
ル２００が示される。ビット・セル２００は、Ｐ型ＭＯ
ＳＦＥＴ（ＰＦＥＴ）である書込みアクセス・トランジ
スタ２０４、およびＮ型ＭＯＳＦＥＴ（ＮＦＥＴ）であ
る記憶トランジスタ２０２を含む。
明の教示によるボディ・コンタクト式ダイナミック・ラ
ンダム・アクセス・メモリ（ＢＣＤＲＡＭ）ビット・セ
ル２００が示される。ビット・セル２００は、Ｐ型ＭＯ
ＳＦＥＴ（ＰＦＥＴ）である書込みアクセス・トランジ
スタ２０４、およびＮ型ＭＯＳＦＥＴ（ＮＦＥＴ）であ
る記憶トランジスタ２０２を含む。
【００１５】図２は、ビット・セル２００が２個のＭＯ
ＳＦＥＴからなる、本発明の一実施形態を示す。ただ
し、本発明の範囲を逸脱することなく、ビット・セル２
００内で異なる数のトランジスタを利用する代替実施形
態も可能なことに留意されたい。ただし、ビット・セル
内の少なくとも１個のトランジスタは、「フロートす
る」、したがって必要に応じて独立に充電および放電で
きるボディを有することが好ましい。したがって、図
３、図４および図５を参照しながら以下に詳細に説明す
るように、本発明の好ましい実施形態は、シリコン・オ
ン・インシュレータ（ＳＯＩ）技術を利用して構築され
たトランジスタを、ビット・セル内の記憶ノードとして
利用する。
ＳＦＥＴからなる、本発明の一実施形態を示す。ただ
し、本発明の範囲を逸脱することなく、ビット・セル２
００内で異なる数のトランジスタを利用する代替実施形
態も可能なことに留意されたい。ただし、ビット・セル
内の少なくとも１個のトランジスタは、「フロートす
る」、したがって必要に応じて独立に充電および放電で
きるボディを有することが好ましい。したがって、図
３、図４および図５を参照しながら以下に詳細に説明す
るように、本発明の好ましい実施形態は、シリコン・オ
ン・インシュレータ（ＳＯＩ）技術を利用して構築され
たトランジスタを、ビット・セル内の記憶ノードとして
利用する。
【００１６】ＳＯＩは、現在急速に開発されている集積
回路のクラスである。本発明の方法およびシステムの好
ましい実施形態は、ＳＯＩ ＣＭＯＳ ＭＯＳＦＥＴの
フローティング・ボディ特性を利用して記憶容量を向上
させる。したがって、本発明の好ましい実施形態は、Ｓ
ＯＩ技術を利用して実現される。ＳＯＩ技術では、キャ
リア・トランスポート層を基板上の絶縁層の上に配置す
る。
回路のクラスである。本発明の方法およびシステムの好
ましい実施形態は、ＳＯＩ ＣＭＯＳ ＭＯＳＦＥＴの
フローティング・ボディ特性を利用して記憶容量を向上
させる。したがって、本発明の好ましい実施形態は、Ｓ
ＯＩ技術を利用して実現される。ＳＯＩ技術では、キャ
リア・トランスポート層を基板上の絶縁層の上に配置す
る。
【００１７】キャリア・トランスポート層およびトラン
ジスタ・ボディは、基板から電気的に分離されている。
したがって、ＳＯＩの実施においては、トランジスタ・
ボディは接地および電源に対してフロートしている。電
圧源はトランジスタ・ボディに直接結合でき、したがっ
て、トランジスタ・ボディの電圧および電荷レベルは電
源および接地に対して変動し得る。
ジスタ・ボディは、基板から電気的に分離されている。
したがって、ＳＯＩの実施においては、トランジスタ・
ボディは接地および電源に対してフロートしている。電
圧源はトランジスタ・ボディに直接結合でき、したがっ
て、トランジスタ・ボディの電圧および電荷レベルは電
源および接地に対して変動し得る。
【００１８】記憶トランジスタ２０２が論理「１」を含
む（ボディに２ボルトが記憶されている）とき、ボディ
−ソース接合（ＰＮ接合）は順方向にバイアスされる。
この条件は、固有バイポーラ電流スパイクを引き起こ
し、その強さは、記憶ＳＯＩＭＯＳＦＥＴのボディに蓄
積した電荷に固有バイポーラ・トランジスタの電流利得
（ベータ値）を乗じた積に比例する。このようにして、
読取りビット線（ＲＢＬ）２１２において検知される放
電電流の強さの点で、実効キャパシタンス値がこの寄生
バイポーラ効果によって向上する。
む（ボディに２ボルトが記憶されている）とき、ボディ
−ソース接合（ＰＮ接合）は順方向にバイアスされる。
この条件は、固有バイポーラ電流スパイクを引き起こ
し、その強さは、記憶ＳＯＩＭＯＳＦＥＴのボディに蓄
積した電荷に固有バイポーラ・トランジスタの電流利得
（ベータ値）を乗じた積に比例する。このようにして、
読取りビット線（ＲＢＬ）２１２において検知される放
電電流の強さの点で、実効キャパシタンス値がこの寄生
バイポーラ効果によって向上する。
【００１９】図３および図４は、本発明の好ましい実施
形態に従って利用できる例示的なボディ・コンタクト式
ＳＯＩ ＮＦＥＴ３００の簡略化した断面図を示す。図
３に示すゲート接点３０４およびボディ接点３０２を通
る簡略化した断面図は、本発明の好ましい実施形態に利
用すると有利なＳＯＩ ＮＦＥＴ３００の特定の物理特
性を最もよく示している。
形態に従って利用できる例示的なボディ・コンタクト式
ＳＯＩ ＮＦＥＴ３００の簡略化した断面図を示す。図
３に示すゲート接点３０４およびボディ接点３０２を通
る簡略化した断面図は、本発明の好ましい実施形態に利
用すると有利なＳＯＩ ＮＦＥＴ３００の特定の物理特
性を最もよく示している。
【００２０】ＳＯＩ ＮＦＥＴ３００の断面図は、ゲー
ト接点３０４、接触するゲート３１４、ボディ接点３０
２、および接触するボディ３１２を含んでいる。本発明
の一実施形態によれば、図２を参照して記述したよう
に、アクセス・トランジスタ２０４のドレイン接点など
のデータ入力ソースは、ボディ接点３０２と電気的に接
続でき、それにより論理「０」または「１」をＭＯＳＦ
ＥＴボディ３１２に書き込むことが可能である。図３に
示すように、ＭＯＳＦＥＴボディ３１２は、絶縁層３０
８によって基板３１０から電気的に分離されている。こ
のボディと共通基板の間の絶縁は、本発明が依拠する基
本的な特性である。ボディ接点３０２を介してＭＯＳＦ
ＥＴボディ３１２によって記憶される電荷を、本明細書
では「ボディ電荷」と呼ぶ。
ト接点３０４、接触するゲート３１４、ボディ接点３０
２、および接触するボディ３１２を含んでいる。本発明
の一実施形態によれば、図２を参照して記述したよう
に、アクセス・トランジスタ２０４のドレイン接点など
のデータ入力ソースは、ボディ接点３０２と電気的に接
続でき、それにより論理「０」または「１」をＭＯＳＦ
ＥＴボディ３１２に書き込むことが可能である。図３に
示すように、ＭＯＳＦＥＴボディ３１２は、絶縁層３０
８によって基板３１０から電気的に分離されている。こ
のボディと共通基板の間の絶縁は、本発明が依拠する基
本的な特性である。ボディ接点３０２を介してＭＯＳＦ
ＥＴボディ３１２によって記憶される電荷を、本明細書
では「ボディ電荷」と呼ぶ。
【００２１】図４は、本発明によるボディ・コンタクト
式ＳＯＩ ＮＦＥＴ３００のソース接点３１８およびド
レイン接点３２２を通る断面図を示す。キャリア・トラ
ンスポート層３２６が、シリコン酸化物層３０８に隣接
して示されている。ＭＯＳＦＥＴボディ３１２（ボディ
電荷）とＮ拡散部３１６（ＳＯＩ ＮＦＥＴ３００のソ
ース）との間の電荷差が固有バイポーラ効果を引き起こ
し、これを利用してＮＦＥＴ３００の実効キャパシタン
スを高めることができる。
式ＳＯＩ ＮＦＥＴ３００のソース接点３１８およびド
レイン接点３２２を通る断面図を示す。キャリア・トラ
ンスポート層３２６が、シリコン酸化物層３０８に隣接
して示されている。ＭＯＳＦＥＴボディ３１２（ボディ
電荷）とＮ拡散部３１６（ＳＯＩ ＮＦＥＴ３００のソ
ース）との間の電荷差が固有バイポーラ効果を引き起こ
し、これを利用してＮＦＥＴ３００の実効キャパシタン
スを高めることができる。
【００２２】ＳＯＩ ＭＯＳＦＥＴは、基板材料３１０
内にシリコン酸化物の層を生成することにより製造す
る。広く利用されている基板材料はシリコンである。シ
リコン酸化物層はさまざまな方法で生成できる。１つの
方法は、当業者にサイモックスＳＩＭＯＸ、酸素注入に
よる分離）と呼ばれるもので、ＳＯＩ ＣＭＯＳを製造
するために利用されている。典型的なＳＩＭＯＸ法で
は、酸素原子によるシリコン基板への浸透深さを制御す
るボンバード技術により、酸素を単結晶シリコン・ウェ
ハ中に注入する。シリコン酸化物層３０８は、酸素原子
が浸透したシリコンの薄い層（すなわち、キャリア・ト
ランスポート層３２６）の下に形成される。もちろん、
本発明の精神または範囲から逸脱することなく、シリコ
ン基板材料上に絶縁層を形成する代替方法も可能であ
る。
内にシリコン酸化物の層を生成することにより製造す
る。広く利用されている基板材料はシリコンである。シ
リコン酸化物層はさまざまな方法で生成できる。１つの
方法は、当業者にサイモックスＳＩＭＯＸ、酸素注入に
よる分離）と呼ばれるもので、ＳＯＩ ＣＭＯＳを製造
するために利用されている。典型的なＳＩＭＯＸ法で
は、酸素原子によるシリコン基板への浸透深さを制御す
るボンバード技術により、酸素を単結晶シリコン・ウェ
ハ中に注入する。シリコン酸化物層３０８は、酸素原子
が浸透したシリコンの薄い層（すなわち、キャリア・ト
ランスポート層３２６）の下に形成される。もちろん、
本発明の精神または範囲から逸脱することなく、シリコ
ン基板材料上に絶縁層を形成する代替方法も可能であ
る。
【００２３】製造中、Ｎ拡散部３１６および３２４がキ
ャリア・トランスポート層３２６内に形成される。Ｎ拡
散部３１６および３２４は、ＳＯＩ ＮＦＥＴ３００の
ドレインおよびソースを形成する。ドーピングはトラン
ジスタの製造においてよく知られており、本明細書では
議論しない。ポリシリコン層３１４が表面酸化物層３２
０を覆って形成される。次いで、表面酸化物層３２０は
キャリア・トランスポート層３２６の上面に、Ｎウェル
３１６と３２４の間に形成される。
ャリア・トランスポート層３２６内に形成される。Ｎ拡
散部３１６および３２４は、ＳＯＩ ＮＦＥＴ３００の
ドレインおよびソースを形成する。ドーピングはトラン
ジスタの製造においてよく知られており、本明細書では
議論しない。ポリシリコン層３１４が表面酸化物層３２
０を覆って形成される。次いで、表面酸化物層３２０は
キャリア・トランスポート層３２６の上面に、Ｎウェル
３１６と３２４の間に形成される。
【００２４】図３および図４は、本発明に従って動作で
きる１つの例示的構造を示す。ただし、他の構築方法を
利用した他の多くの実施形態も、ＳＯＩ ＮＦＥＴ３０
０などキャパシタンスの改善されたＭＯＳＦＥＴを提供
することができる。例えば、本発明はシリコン構造に限
定されるものではない。シリコン・ゲルマニウムおよび
他の化合物は、特殊な要件を有する用途に改善された性
能を提供することができる。
きる１つの例示的構造を示す。ただし、他の構築方法を
利用した他の多くの実施形態も、ＳＯＩ ＮＦＥＴ３０
０などキャパシタンスの改善されたＭＯＳＦＥＴを提供
することができる。例えば、本発明はシリコン構造に限
定されるものではない。シリコン・ゲルマニウムおよび
他の化合物は、特殊な要件を有する用途に改善された性
能を提供することができる。
【００２５】図２に戻ると、記憶トランジスタ２０２
は、情報ビットをそのボディ上に電荷の形で記憶する。
記憶トランジスタ２０２のゲートは接地される。ビット
・セル２００は、書込みアクセス・トランジスタ２０４
のドレイン端子が記憶トランジスタ２０２のボディ接点
に接触するように構成されている。ビット・セル２００
内に記憶された情報ビットを読み取るには、記憶トラン
ジスタ２０２のボディに記憶されたビットに対応する電
荷レベルを、読取りビット線（ＲＢＬ）２１２において
検出することが必要である。
は、情報ビットをそのボディ上に電荷の形で記憶する。
記憶トランジスタ２０２のゲートは接地される。ビット
・セル２００は、書込みアクセス・トランジスタ２０４
のドレイン端子が記憶トランジスタ２０２のボディ接点
に接触するように構成されている。ビット・セル２００
内に記憶された情報ビットを読み取るには、記憶トラン
ジスタ２０２のボディに記憶されたビットに対応する電
荷レベルを、読取りビット線（ＲＢＬ）２１２において
検出することが必要である。
【００２６】図示の実施形態では、読取り動作は、読取
りワード線（ＲＷＬ）２０６が、記憶トランジスタ２０
２内に記憶された電荷を電圧の「ディップ」（「１の読
取り」に対応する）またはその欠落（「０の読取り」に
対応する）としてＲＢＬ２１２上で検知可能とするとき
に開始する。記憶トランジスタ２０２をＮ型ＳＯＩＭＯ
ＳＦＥＴとすると、これは次のようにして達成される。
ＲＷＬ２０６が記憶トランジスタ２０２のソース端子に
結合され、安定状態のハイ（約２ボルト）電圧レベルに
保持される。「読取り」動作が開始されると、ＲＷＬ２
０６上の電圧は、ハイからロー（０ボルト）レベルに引
かれる。前の書込みサイクルで、記憶トランジスタ２０
２のボディが充電されていた場合、ボディ（Ｐ型材料）
はソース（Ｎ型材料）より高いポテンシャルになるの
で、記憶トランジスタ２０２のソース−ボディ接合は順
方向にバイアスされることになる。ソース−ボディ接合
は、記憶トランジスタ２０２内の寄生バイポーラ接合ト
ランジスタのエミッタ−ベース接合に対応する。その結
果、記憶トランジスタ２０２内の固有寄生バイポーラ・
トランジスタのエミッタ−ベース接合は順方向にバイア
スされる。
りワード線（ＲＷＬ）２０６が、記憶トランジスタ２０
２内に記憶された電荷を電圧の「ディップ」（「１の読
取り」に対応する）またはその欠落（「０の読取り」に
対応する）としてＲＢＬ２１２上で検知可能とするとき
に開始する。記憶トランジスタ２０２をＮ型ＳＯＩＭＯ
ＳＦＥＴとすると、これは次のようにして達成される。
ＲＷＬ２０６が記憶トランジスタ２０２のソース端子に
結合され、安定状態のハイ（約２ボルト）電圧レベルに
保持される。「読取り」動作が開始されると、ＲＷＬ２
０６上の電圧は、ハイからロー（０ボルト）レベルに引
かれる。前の書込みサイクルで、記憶トランジスタ２０
２のボディが充電されていた場合、ボディ（Ｐ型材料）
はソース（Ｎ型材料）より高いポテンシャルになるの
で、記憶トランジスタ２０２のソース−ボディ接合は順
方向にバイアスされることになる。ソース−ボディ接合
は、記憶トランジスタ２０２内の寄生バイポーラ接合ト
ランジスタのエミッタ−ベース接合に対応する。その結
果、記憶トランジスタ２０２内の固有寄生バイポーラ・
トランジスタのエミッタ−ベース接合は順方向にバイア
スされる。
【００２７】バイポーラ・トランジスタは、周知のバイ
ポーラ・トランジスタの動作原理に従って、順方向にバ
イアスされたエミッタ−ベース接合に反応する、すなわ
ち、記憶トランジスタ２０２のボディ上の電荷は速やか
に放電し、その結果ＲＢＬ２１２上の電圧レベルが降下
する。本発明の重要な特徴として、（ＲＢＬ２１２上で
感知される）取り除かれる電荷の量は、読取り直前の記
憶トランジスタ２０２のボディに記憶された電荷量に、
固有バイポーラ・トランジスタの電流利得すなわち「ベ
ータ」を乗じたものとなる。その結果ＲＢＬ２１２に生
ずるディップが、センス増幅器（図示せず）により論理
「１」として検出される。
ポーラ・トランジスタの動作原理に従って、順方向にバ
イアスされたエミッタ−ベース接合に反応する、すなわ
ち、記憶トランジスタ２０２のボディ上の電荷は速やか
に放電し、その結果ＲＢＬ２１２上の電圧レベルが降下
する。本発明の重要な特徴として、（ＲＢＬ２１２上で
感知される）取り除かれる電荷の量は、読取り直前の記
憶トランジスタ２０２のボディに記憶された電荷量に、
固有バイポーラ・トランジスタの電流利得すなわち「ベ
ータ」を乗じたものとなる。その結果ＲＢＬ２１２に生
ずるディップが、センス増幅器（図示せず）により論理
「１」として検出される。
【００２８】記憶トランジスタ２０２のボディが放電さ
れて（前の書込みサイクルにより論理「０」が書き込ま
れて）いるときは、ＲＷＬ２０６上のハイからローへの
遷移はＲＢＬ２１２に影響を与えず、ＲＢＬ２１２はＶ
ddにプリチャージされたままであり、従って論理「０」
として読み取られる。
れて（前の書込みサイクルにより論理「０」が書き込ま
れて）いるときは、ＲＷＬ２０６上のハイからローへの
遷移はＲＢＬ２１２に影響を与えず、ＲＢＬ２１２はＶ
ddにプリチャージされたままであり、従って論理「０」
として読み取られる。
【００２９】ビット・セル２００に書き込むには、書込
みワード線（ＷＷＬ）２０８がアサートされたとき、書
込みビット線（ＷＢＬ）入力２１０が、記憶トランジス
タ２０２のボディを充電または放電し、それによって論
理「１」または「０」の値を記憶する。論理「１」の値
（記憶トランジスタ２０２のボディが充電されている）
は無期限に保たれる。ただし、論理「０」の値（ボディ
が放電されている）は、記憶トランジスタ２０２のドレ
インおよびソースからボディへの逆バイアス・リーケッ
ジのためにリフレッシュを必要とすることがある。
みワード線（ＷＷＬ）２０８がアサートされたとき、書
込みビット線（ＷＢＬ）入力２１０が、記憶トランジス
タ２０２のボディを充電または放電し、それによって論
理「１」または「０」の値を記憶する。論理「１」の値
（記憶トランジスタ２０２のボディが充電されている）
は無期限に保たれる。ただし、論理「０」の値（ボディ
が放電されている）は、記憶トランジスタ２０２のドレ
インおよびソースからボディへの逆バイアス・リーケッ
ジのためにリフレッシュを必要とすることがある。
【００３０】本発明は、ＳＯＩ技術を利用して実施する
とき特に有用である。ただし、トランジスタのボディを
独立に充電および放電させることのできるいかなる技術
も、本発明とともに利用できる。図２に示す実施形態で
は、ＤＲＡＭの構成中ただ１個のトランジスタ・ボディ
が記憶コンデンサとして働く。代替実施形態では、本発
明の精神または範囲から逸脱することなく、単一ビット
・セル内に複数のフローティング・ボディＳＯＩトラン
ジスタを記憶媒体として含んでもよい。
とき特に有用である。ただし、トランジスタのボディを
独立に充電および放電させることのできるいかなる技術
も、本発明とともに利用できる。図２に示す実施形態で
は、ＤＲＡＭの構成中ただ１個のトランジスタ・ボディ
が記憶コンデンサとして働く。代替実施形態では、本発
明の精神または範囲から逸脱することなく、単一ビット
・セル内に複数のフローティング・ボディＳＯＩトラン
ジスタを記憶媒体として含んでもよい。
【００３１】ここで図５を参照すると、例示的なＢＣＤ
ＲＡＭビット・セル４００の上面図が、その機能領域お
よび接点の近似的配置を表している。図５に示すよう
に、ビット・セル４００は、記憶ＮＦＥＴ４０２および
アクセスＰＦＥＴ４０７を含む。図５に示すように、記
憶ＮＦＥＴ４０２のゲート接点４０４、ソース接点４２
０およびドレイン接点４１８は、金属導体によってアク
セスされる。ドレイン接点４１８は、ドレイン４２５と
読取りビット線（ＲＢＬ）４２８の間の接触を維持する
ために利用される。同様に、ソース接点４２０は、ソー
ス４２７と読取りワード線（ＲＷＬ）４３０の間の電気
的接続を維持するために利用される。ゲート接点４０４
は、ゲート４１４と接地４２６の間の電気的接続を維持
するために利用される。第４の接点、すなわち、図３に
示されたボディ接点３０２は、図５の例示的実施形態に
おいて、記憶ＮＦＥＴ４０２のフローティング・ボディ
をアクセスＰＦＥＴ４０７と接合部４０５で結合するた
めに利用されることに留意されたい。
ＲＡＭビット・セル４００の上面図が、その機能領域お
よび接点の近似的配置を表している。図５に示すよう
に、ビット・セル４００は、記憶ＮＦＥＴ４０２および
アクセスＰＦＥＴ４０７を含む。図５に示すように、記
憶ＮＦＥＴ４０２のゲート接点４０４、ソース接点４２
０およびドレイン接点４１８は、金属導体によってアク
セスされる。ドレイン接点４１８は、ドレイン４２５と
読取りビット線（ＲＢＬ）４２８の間の接触を維持する
ために利用される。同様に、ソース接点４２０は、ソー
ス４２７と読取りワード線（ＲＷＬ）４３０の間の電気
的接続を維持するために利用される。ゲート接点４０４
は、ゲート４１４と接地４２６の間の電気的接続を維持
するために利用される。第４の接点、すなわち、図３に
示されたボディ接点３０２は、図５の例示的実施形態に
おいて、記憶ＮＦＥＴ４０２のフローティング・ボディ
をアクセスＰＦＥＴ４０７と接合部４０５で結合するた
めに利用されることに留意されたい。
【００３２】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３３】（１）記憶トランジスタと、情報ビットを
記憶するために利用される、前記記憶トランジスタ内の
フローティング・ボディとを備えるダイナミック・メモ
リ回路。 （２）前記フローティング・ボディが、フローティング
・ボディ電荷の形で情報ビットを受け入れて記憶するた
めに利用される、上記（１）に記載のダイナミック・メ
モリ回路。 （３）前記記憶トランジスタが、エミッタ、コレクタお
よびベースを有する固有バイポーラ・トランジスタを含
む、上記（２）に記載のダイナミック・メモリ回路。 （４）前記フローティング・ボディが、前記固有バイポ
ーラ・トランジスタの前記ベースを形成する、上記
（３）に記載のダイナミック・メモリ回路。 （５）前記フローティング・ボディを放電することによ
り、前記固有バイポーラ・トランジスタを利用して、前
記情報ビットを送達することができる、上記（３）に記
載のダイナミック・メモリ回路。 （６）前記放電の大きさが、前記固有バイポーラ・トラ
ンジスタの電流利得に前記フローティング・ボディ電荷
を乗じたものに比例する、上記（５）に記載のダイナミ
ック・メモリ回路。 （７）前記記憶トランジスタの前記フローティング・ボ
ディに結合された端子を有するアクセス・トランジスタ
をさらに備え、それによって前記アクセス・トランジス
タから前記記憶トランジスタに前記情報ビットを送達で
き、前記記憶トランジスタから前記情報ビットを取り出
すことができる、上記（１）に記載のダイナミック・メ
モリ回路。 （８）前記記憶トランジスタの前記フローティング・ボ
ディへの電気的アクセスを提供するためのボディ・コン
タクトをさらに備える、上記（１）に記載のダイナミッ
ク・メモリ回路。 （９）前記少なくとも１個の記憶トランジスタがＭＯＳ
ＦＥＴトランジスタである、上記（１）に記載のダイナ
ミック・メモリ回路。 （１０）前記ＭＯＳＦＥＴトランジスタが、シリコン・
オン・インシュレータ技術を利用して製造される、上記
（９）に記載のダイナミック・メモリ回路。 （１１）ボディ端子が接触するボディ、接地されたゲー
ト端子、ソース端子が接触するソース、およびドレイン
端子が接触するドレインを有する記憶トランジスタと、
前記記憶トランジスタの前記ソース端子に結合されたワ
ード読取り入力と、前記ドレイン端子に結合するビット
読取り出力と、ワード書込み入力と、ビット書込み入力
と、前記記憶トランジスタの前記ボディ端子に結合され
たアクセス・ドレイン端子、前記ワード書込み入力に結
合されたアクセス・ゲート端子、および前記ビット書込
み入力に結合されたアクセス・ソース端子を有する、ア
クセス・トランジスタとを備える、改良型ダイナミック
・メモリ・セル。 （１２）前記記憶トランジスタの前記ボディが、電荷の
形で情報ビットを記憶できるフローティング・ボディで
ある、上記（１１）に記載の改良型ダイナミック・メモ
リ・セル。 （１３）前記記憶トランジスタがＳＯＩトランジスタで
ある、上記（１２）に記載の改良型ダイナミック・メモ
リ・セル。 （１４）前記ソースに対応するエミッタ、前記ボディに
対応するベース、および前記ドレインに対応するコレク
タを有する固有バイポーラ・トランジスタをさらに備
え、前期エミッタと前記ベースがエミッタ−ベース接合
を形成する、上記（１２）に記載の改良型ダイナミック
・メモリ・セル。 （１５）前記エミッタ−ベース接合が順方向にバイアス
されているとき、前記固有バイポーラ・トランジスタ
が、前記ビット読取り出力上に放電電流を放出する、上
記（１４）に記載の改良型ダイナミック・メモリ・セ
ル。 （１６）前記固有バイポーラ・トランジスタが、ベータ
に等しい電流利得を有し、かつ前記放電電流の強さが、
前記記憶された電荷とベータの積に比例する、上記（１
５）に記載の改良型ダイナミック・メモリ・セル。
記憶するために利用される、前記記憶トランジスタ内の
フローティング・ボディとを備えるダイナミック・メモ
リ回路。 （２）前記フローティング・ボディが、フローティング
・ボディ電荷の形で情報ビットを受け入れて記憶するた
めに利用される、上記（１）に記載のダイナミック・メ
モリ回路。 （３）前記記憶トランジスタが、エミッタ、コレクタお
よびベースを有する固有バイポーラ・トランジスタを含
む、上記（２）に記載のダイナミック・メモリ回路。 （４）前記フローティング・ボディが、前記固有バイポ
ーラ・トランジスタの前記ベースを形成する、上記
（３）に記載のダイナミック・メモリ回路。 （５）前記フローティング・ボディを放電することによ
り、前記固有バイポーラ・トランジスタを利用して、前
記情報ビットを送達することができる、上記（３）に記
載のダイナミック・メモリ回路。 （６）前記放電の大きさが、前記固有バイポーラ・トラ
ンジスタの電流利得に前記フローティング・ボディ電荷
を乗じたものに比例する、上記（５）に記載のダイナミ
ック・メモリ回路。 （７）前記記憶トランジスタの前記フローティング・ボ
ディに結合された端子を有するアクセス・トランジスタ
をさらに備え、それによって前記アクセス・トランジス
タから前記記憶トランジスタに前記情報ビットを送達で
き、前記記憶トランジスタから前記情報ビットを取り出
すことができる、上記（１）に記載のダイナミック・メ
モリ回路。 （８）前記記憶トランジスタの前記フローティング・ボ
ディへの電気的アクセスを提供するためのボディ・コン
タクトをさらに備える、上記（１）に記載のダイナミッ
ク・メモリ回路。 （９）前記少なくとも１個の記憶トランジスタがＭＯＳ
ＦＥＴトランジスタである、上記（１）に記載のダイナ
ミック・メモリ回路。 （１０）前記ＭＯＳＦＥＴトランジスタが、シリコン・
オン・インシュレータ技術を利用して製造される、上記
（９）に記載のダイナミック・メモリ回路。 （１１）ボディ端子が接触するボディ、接地されたゲー
ト端子、ソース端子が接触するソース、およびドレイン
端子が接触するドレインを有する記憶トランジスタと、
前記記憶トランジスタの前記ソース端子に結合されたワ
ード読取り入力と、前記ドレイン端子に結合するビット
読取り出力と、ワード書込み入力と、ビット書込み入力
と、前記記憶トランジスタの前記ボディ端子に結合され
たアクセス・ドレイン端子、前記ワード書込み入力に結
合されたアクセス・ゲート端子、および前記ビット書込
み入力に結合されたアクセス・ソース端子を有する、ア
クセス・トランジスタとを備える、改良型ダイナミック
・メモリ・セル。 （１２）前記記憶トランジスタの前記ボディが、電荷の
形で情報ビットを記憶できるフローティング・ボディで
ある、上記（１１）に記載の改良型ダイナミック・メモ
リ・セル。 （１３）前記記憶トランジスタがＳＯＩトランジスタで
ある、上記（１２）に記載の改良型ダイナミック・メモ
リ・セル。 （１４）前記ソースに対応するエミッタ、前記ボディに
対応するベース、および前記ドレインに対応するコレク
タを有する固有バイポーラ・トランジスタをさらに備
え、前期エミッタと前記ベースがエミッタ−ベース接合
を形成する、上記（１２）に記載の改良型ダイナミック
・メモリ・セル。 （１５）前記エミッタ−ベース接合が順方向にバイアス
されているとき、前記固有バイポーラ・トランジスタ
が、前記ビット読取り出力上に放電電流を放出する、上
記（１４）に記載の改良型ダイナミック・メモリ・セ
ル。 （１６）前記固有バイポーラ・トランジスタが、ベータ
に等しい電流利得を有し、かつ前記放電電流の強さが、
前記記憶された電荷とベータの積に比例する、上記（１
５）に記載の改良型ダイナミック・メモリ・セル。
【図１】従来技術のダイナミックＲＡＭビット・セルの
概略図である。
概略図である。
【図２】本発明の教示に従って、記憶素子として利用さ
れるボディ・コンタクト式シリコン・オン・インシュレ
ータ（ＳＯＩ）ＭＯＳＦＥＴを有するダイナミックＲＡ
Ｍビット・セルを示す図である。
れるボディ・コンタクト式シリコン・オン・インシュレ
ータ（ＳＯＩ）ＭＯＳＦＥＴを有するダイナミックＲＡ
Ｍビット・セルを示す図である。
【図３】本発明の好ましい実施形態で利用できる、ボデ
ィ・コンタクト式ＳＯＩ ＭＯＳＦＥＴのボディおよび
ゲート接点を通る断面図である。
ィ・コンタクト式ＳＯＩ ＭＯＳＦＥＴのボディおよび
ゲート接点を通る断面図である。
【図４】ボディ・コンタクト式ＳＯＩ ＭＯＳＦＥＴの
ソースおよびドレイン接点を通る断面図である。
ソースおよびドレイン接点を通る断面図である。
【図５】図３および図４に示したボディ・コンタクト式
ＳＯＩ ＭＯＳＦＥＴの上面図である。
ＳＯＩ ＭＯＳＦＥＴの上面図である。
１００ 従来のＤＲＡＭ回路 １０２ ビット・セル １０４ アクセス・トランジスタ １０６ 記憶コンデンサ １０８ コンデンサ １１０ データ入出力線 １１２ 読取り／書込みイネーブル線 １１４ 読取り／リフレッシュ回路、プリチャージ・パ
ス・トランジスタ １１６ ノード ２００ ＢＣＤＲＡＭビット・セル ２０２ 記憶トランジスタ ２０４ アクセス・トランジスタ ２０６ 読取りワード線 ２０８ 書込みワード線 ２１０ 書込みビット線 ２１２ 読取りビット線 ３００ ボディ・コンタクト式ＳＯＩ ＮＦＥＴ ３０２ ボディ接点 ３０４ ゲート接点 ３０８ シリコン酸化物層 ３１０ 基板材料 ３１２ ボディ ３１４ ゲート ３１６ Ｎ拡散部 ３１８ ソース接点 ３２２ ドレイン接点 ３２４ Ｎ拡散部 ３２６ キャリア・トランスポート層 ３２０ 表面酸化物層 ４００ ＢＣＤＲＡＭビット・セル ４０２ 記憶ＮＦＥＴ ４０４ ゲート接点 ４０５ 接合部 ４０７ アクセスＰＦＥＴ ４１４ ゲート ４１８ ドレイン接点 ４２０ ソース接点 ４２５ ドレイン ４２６ 接地 ４２７ ソース ４２８ 読取りビット線 ４３０ 読取りワード線
ス・トランジスタ １１６ ノード ２００ ＢＣＤＲＡＭビット・セル ２０２ 記憶トランジスタ ２０４ アクセス・トランジスタ ２０６ 読取りワード線 ２０８ 書込みワード線 ２１０ 書込みビット線 ２１２ 読取りビット線 ３００ ボディ・コンタクト式ＳＯＩ ＮＦＥＴ ３０２ ボディ接点 ３０４ ゲート接点 ３０８ シリコン酸化物層 ３１０ 基板材料 ３１２ ボディ ３１４ ゲート ３１６ Ｎ拡散部 ３１８ ソース接点 ３２２ ドレイン接点 ３２４ Ｎ拡散部 ３２６ キャリア・トランスポート層 ３２０ 表面酸化物層 ４００ ＢＣＤＲＡＭビット・セル ４０２ 記憶ＮＦＥＴ ４０４ ゲート接点 ４０５ 接合部 ４０７ アクセスＰＦＥＴ ４１４ ゲート ４１８ ドレイン接点 ４２０ ソース接点 ４２５ ドレイン ４２６ 接地 ４２７ ソース ４２８ 読取りビット線 ４３０ 読取りワード線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スビル・ムケルジー アメリカ合衆国78727 テキサス州オース チン ポニー・レーン 12621
Claims (16)
- 【請求項１】記憶トランジスタと、 情報ビットを記憶するために利用される、前記記憶トラ
ンジスタ内のフローティング・ボディとを備えるダイナ
ミック・メモリ回路。 - 【請求項２】前記フローティング・ボディが、フローテ
ィング・ボディ電荷の形で情報ビットを受け入れて記憶
するために利用される、請求項１に記載のダイナミック
・メモリ回路。 - 【請求項３】前記記憶トランジスタが、エミッタ、コレ
クタおよびベースを有する固有バイポーラ・トランジス
タを含む、請求項２に記載のダイナミック・メモリ回
路。 - 【請求項４】前記フローティング・ボディが、前記固有
バイポーラ・トランジスタの前記ベースを形成する、請
求項３に記載のダイナミック・メモリ回路。 - 【請求項５】前記フローティング・ボディを放電するこ
とにより、前記固有バイポーラ・トランジスタを利用し
て、前記情報ビットを送達することができる、請求項３
に記載のダイナミック・メモリ回路。 - 【請求項６】前記放電の大きさが、前記固有バイポーラ
・トランジスタの電流利得に前記フローティング・ボデ
ィ電荷を乗じたものに比例する、請求項５に記載のダイ
ナミック・メモリ回路。 - 【請求項７】前記記憶トランジスタの前記フローティン
グ・ボディに結合された端子を有するアクセス・トラン
ジスタをさらに備え、それによって前記アクセス・トラ
ンジスタから前記記憶トランジスタに前記情報ビットを
送達でき、前記記憶トランジスタから前記情報ビットを
取り出すことができる、請求項１に記載のダイナミック
・メモリ回路。 - 【請求項８】前記記憶トランジスタの前記フローティン
グ・ボディへの電気的アクセスを提供するためのボディ
・コンタクトをさらに備える、請求項１に記載のダイナ
ミック・メモリ回路。 - 【請求項９】前記少なくとも１個の記憶トランジスタが
ＭＯＳＦＥＴトランジスタである、請求項１に記載のダ
イナミック・メモリ回路。 - 【請求項１０】前記ＭＯＳＦＥＴトランジスタが、シリ
コン・オン・インシュレータ技術を利用して製造され
る、請求項９に記載のダイナミック・メモリ回路。 - 【請求項１１】ボディ端子が接触するボディ、接地され
たゲート端子、ソース端子が接触するソース、およびド
レイン端子が接触するドレインを有する記憶トランジス
タと、 前記記憶トランジスタの前記ソース端子に結合されたワ
ード読取り入力と、 前記ドレイン端子に結合するビット読取り出力と、 ワード書込み入力と、 ビット書込み入力と、 前記記憶トランジスタの前記ボディ端子に結合されたア
クセス・ドレイン端子、前記ワード書込み入力に結合さ
れたアクセス・ゲート端子、および前記ビット書込み入
力に結合されたアクセス・ソース端子を有する、 アクセス・トランジスタとを備える、改良型ダイナミッ
ク・メモリ・セル。 - 【請求項１２】前記記憶トランジスタの前記ボディが、
電荷の形で情報ビットを記憶できるフローティング・ボ
ディである、請求項１１に記載の改良型ダイナミック・
メモリ・セル。 - 【請求項１３】前記記憶トランジスタがＳＯＩトランジ
スタである、請求項１２に記載の改良型ダイナミック・
メモリ・セル。 - 【請求項１４】前記ソースに対応するエミッタ、前記ボ
ディに対応するベース、および前記ドレインに対応する
コレクタを有する固有バイポーラ・トランジスタをさら
に備え、前期エミッタと前記ベースがエミッタ−ベース
接合を形成する、請求項１２に記載の改良型ダイナミッ
ク・メモリ・セル。 - 【請求項１５】前記エミッタ−ベース接合が順方向にバ
イアスされているとき、前記固有バイポーラ・トランジ
スタが、前記ビット読取り出力上に放電電流を放出す
る、請求項１４に記載の改良型ダイナミック・メモリ・
セル。 - 【請求項１６】前記固有バイポーラ・トランジスタが、
ベータに等しい電流利得を有し、かつ前記放電電流の強
さが、前記記憶された電荷とベータの積に比例する、請
求項１５に記載の改良型ダイナミック・メモリ・セル。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/307,865 US6111778A (en) | 1999-05-10 | 1999-05-10 | Body contacted dynamic memory |
| US09/307865 | 1999-05-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000340679A true JP2000340679A (ja) | 2000-12-08 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000131777A Pending JP2000340679A (ja) | 1999-05-10 | 2000-04-28 | ボディ・コンタクト式ダイナミック・メモリ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6111778A (ja) |
| JP (1) | JP2000340679A (ja) |
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