KR100325643B1 - 하나의트랜지스터를사용한메모리소자및그제조방법 - Google Patents
하나의트랜지스터를사용한메모리소자및그제조방법 Download PDFInfo
- Publication number
- KR100325643B1 KR100325643B1 KR1019980032022A KR19980032022A KR100325643B1 KR 100325643 B1 KR100325643 B1 KR 100325643B1 KR 1019980032022 A KR1019980032022 A KR 1019980032022A KR 19980032022 A KR19980032022 A KR 19980032022A KR 100325643 B1 KR100325643 B1 KR 100325643B1
- Authority
- KR
- South Korea
- Prior art keywords
- memory device
- gate
- type
- transistor
- word line
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 88
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 43
- 239000000758 substrate Substances 0.000 claims abstract description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 17
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 16
- 239000010703 silicon Substances 0.000 claims abstract description 16
- 230000001066 destructive effect Effects 0.000 claims abstract description 11
- 238000009792 diffusion process Methods 0.000 claims abstract description 6
- 239000012535 impurity Substances 0.000 claims abstract description 5
- 230000008569 process Effects 0.000 claims description 43
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 38
- 239000010408 film Substances 0.000 claims description 25
- 229910052751 metal Inorganic materials 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- 229910052697 platinum Inorganic materials 0.000 claims description 8
- 239000010409 thin film Substances 0.000 claims description 7
- 239000012212 insulator Substances 0.000 claims description 3
- 229910015801 BaSrTiO Inorganic materials 0.000 claims description 2
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims 10
- 230000015572 biosynthetic process Effects 0.000 claims 2
- 238000013316 zoning Methods 0.000 claims 2
- 239000003990 capacitor Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 7
- 230000010354 integration Effects 0.000 description 5
- 230000010287 polarization Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 230000003993 interaction Effects 0.000 description 2
- 238000010406 interfacial reaction Methods 0.000 description 2
- 238000000682 scanning probe acoustic microscopy Methods 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 229910001260 Pt alloy Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000005380 borophosphosilicate glass Substances 0.000 description 1
- 230000003197 catalytic effect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000006386 memory function Effects 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 실리콘 기판에 불순물 확산에 의해 형성된 p형(또는 n형) 우물구조의 영역안에 형성된 소오스, 드레인, 강유전체게이트로 구성된 하나의 트랜지스터만으로 데이터를 읽고 쓰는 메모리소자 및 그 제조방법에 관한 것으로 특히, 저장된 데이터를 파괴하지 않고 판독해낼 수 있는 비파괴 판독형 불휘발성 기억소자 및 그 제조방법에 관한 것이다. 하나의 트랜지스터를 사용하여 정보를 읽고 쓸수 있도록 단위소자(MEMORY CELL)의 게이트(Gate)와 p형 우물구조를 정보를 입력(쓰기)시키기 위한 회로로 구성하고, 소오스(Source)와 드레인(Drain)은 데이터를 출력(읽기)하기 위한 회로로 구성하여, 각각 2개씩의 읽기 및 쓰기 단자를 통해 정보를 입출력하는 회로를 포함하는 메모리소자와, 상기 제조방법은 Si기판에 p형(또는 n형) 우물구조를 형성시키고, p형(또는 n형) 우물구조 내에 소오스(Source)와 드레인(Drain)을 제조한 후 게이트(Gate)를 구성하는 제조방법이 제시된다.
Description
본 발명은 실리콘 기판에 불순물 확산에 의해 형성된 p형(또는 n형) 우물구조의 영역안에 형성된 소오스, 드레인, 강유전체게이트로 구성된 하나의 트랜지스터만으로 데이터를 읽고 쓰는 메모리소자 및 그 제조방법에 관한 것이다. 특히, 저장된 데이터를 파괴하지 않고 판독해낼 수 있는 비파괴 판독형 불휘발성 기억소자 및 그 제조방법에 관한 것이다.
일반적으로 반도체 메모리란 DRAM을 일컫는 것으로 트랜지스터와 커패시터로이루어진 셀(CELL)을 기초단위로 이용하여 데이터의 저장 및 독출을 할 수 있는 소자를 말한다. 상기 DRAM의 기초단위인 셀이 집적되어 대용량의 메모리기능을 발휘한다. 상기의 셀의 집적은 현재 초대규모 집적회로(VLSI)의 기술에 따라 그 집적도가 계속 높아지고 있다.
DRAM은 미세공정기술, 초소형 소자기술 및 회로설계기술로 대표되는 최첨단 마이크로일레트로닉스 기술을 항상 선도하고 있다. DRAM은 일반제조공정이 안정화 되고 반면 회로설계변동이 크게크게 수반되지 않음으로써 양산성을 갖춘 소품종 다량 생산을 특징으로 한다. 미세 공정 미술의 진전은 곧 DRAM의 집적도의 증가로 나타나는데 1970년 1Kb DRAM이 등장한 이래 3년마다 거의 4배의 용량 증가를 보이고 있으며, 95년부터는 GIGA 레벨의 집적도를 달성하기에 까지 이르렀다.
이러한 DRAM의 고집적화와 대용량화는 1960년 까지는 소비전력은 크지만 고속동작이 가능한 바이폴라 트랜지스터 기술에 의해 이루어 졌다. 그러나, 1970년대 부터는 제조기술이 간단하며 저전력이라고 판명된 MOS 기술이 본격적으로 이용되었고, 1980년대 이후에는 저전력 특성이 보다 우수한 CMOS기술이 DRAM에 채용되고 있다.
상기에서 설명하는 일반적인 DRAM에 관하여 도 1을 참조하여 설명하면 다음과 같다.
도 1은 일반적인 DRAM의 기초단위소자(MEMORY CELL)의 회로도이다.
도 1을 참조하여 일반적인 DRAM의 기초단위소자에 대하여 설명하면, 스위치역할을 하는 트랜지스터(Tr)와, 전하(데이터)를 저장하는 커패시터(C)로 구성되어있다. 상기 기초단위소자들이 집적된 반도체의 메모리상에 X-Address에 의해 워드라인(Word Line)(1)이 Y-Address에 의해 비트라인(Bit Line)(2)이 선택되어 선택된 위치의 셀 데이터가 증폭되어 외부로 읽혀진다. 단위소자 내의 커패시터(C)에 전하가 있는가 없는가에 따라, 즉 셀 커패시터(C)의 단자 전압이 높은가 낮은가에 따라 2진 정보 "1" 또는 "0"이 대응된다. 2진 정보에 대응하는 전압을 단위소자에 인가하여 주면 쓰기(Write)가 진행되며, 커패시터(C)의 전하의 유무가 전압의 고저로 변화되어 단위소자 외부로 검출하는 동작이 읽기(Read)이다. 데이터의 보관은 커패시터(C)에 전하가 축적되어 있는 것이므로 원리적으로는 전력의 소비가 없다.
그러나, MOS 트랜지스터(Tr)의 PN접합(PN Junction)등에 누설전류가 있어서 저장된 초기의 전하량이 소멸되게 되므로 데이터가 소실된다. 따라서, 데이터를 잃어버리기 전에 단위소자의 데이터를 읽어서 그 읽어낸 정보에 맞추어 다시 초기의 전하량으로 재충전 해주어야 한다. 상기 동작을 주기적으로 반복해야만 데이터의 기억이 유지된다. 상기의 재충전과정을 리프레쉬(Refresh) 동작이라고 부르며 데이터의 보관이 리프레쉬 동작의 반복이라는 다이나믹한 과정을 통해 이루어 지므로 Dynamic RAM이라 불리운다.
또한, 상기의 DRAM이외에 SRAM(Static RAM), FRAM(Ferroelectric Memory)등이 있는데 상기 SRAM(Static RAM)은 가격이 DRAM에 비해 회로가 매우 복잡하고 제조공정이 까다로와서 가격이 비싸지만 정보저장의 지속성이 있어서 슈퍼컴퓨터의 메인 메모리나 범용 계산기의 캐쉬 메모리, 마이크로-프로세서(Micro-processor) 내장용 캐쉬메모리에 사용되며 또한 데이터 기억시 저소비 전력이기 때문에 리프레쉬(Refresh)가 필요치 않아서 휴대용 기기의 메모리에 많이 이용된다.
또한, FRAM(불휘발성 기억소자)는 새로운 메모리소자로서, DRAM과 같은 기초단위소자를 셀로 사용하면서 전원의 공급이 없이도 데이터를 지속적으로 저장할 수 있는 소자이다. FRAM(불휘발성 기억소자)는 파괴형과 비파괴형으로 나뉘는데, 파괴형 FRAM은 DRAM과 같이 1개의 트랜지스터(T)와 1개의 커패시터(C)로 구성되어 트랜지스터(T)는 정보를 읽고 쓸 때 스위치역할을 하며, 데이터(전하)가 커패시터에 저장되는 동작원리는 동일하다. 다만, 데이터를 저장하는 커패시터(C)를 강유전체를 사용하여 전원이 제거된 상태에서도 자발분극(spontaneous polarization)이라는 전기적특성을 지속적으로 유지할 수 있어서 지속적인 정보저장능력을 가진다. 그러나 저장된 정보를 읽는 회로를 통해서 커패시터(C)의 저장된 정보가 파괴됨으로써 다시 정보를 기록해야 하는 리셋기능이 반드시 요구된다. 그러나, 비파괴 판독형 FRAM은 완전히 새로운 기억소자로서 단지 하나의 트랜지스터(T)만으로 스위치역할과 정보저장기능을 동시에 수행할 수 있다. 따라서, 종래의 DRAM이나 파괴판독형 FRAM가 1개의 트랜지스터(T), 1개의 커패시터(C)의 구성을 벋어나지 못하고 있는데 반해 훨씬 구조가 간단하여 집적도를 10배이상 향상할 수 있으며, DRAM과 파괴판독형 FRAM의 장점을 고루 갖추면서도 전원공급 없이도 지속적으로 정보를 저장할 수 있고, 리셋기능이 필요없기 때문에 강유전체의 피로현상을 제거할 수 있고 주변회로가 매우 간단해 지는 등의 장점을 가진 기억소자이다.
상기와 같은 비파괴판독형 FRAM(불휘발성 기억소자)는 현재까지 1개의 트랜지스터 만으로 정보를 읽고 쓰는 방법과 회로의 구성 및 소자의 구조에 대하여 완성된 발명이 없었다.
본 발명은 상기와 같은 문제점을 해결하고자 안출된 것으로서, 본 발명의 목적은 메모리소자에 있어서, p형(또는 n형) 우물구조의 영역안에 형성된 소오스, 드레인, 강유전체게이트로 구성된 하나의 트랜지스터를 사용하여 정보를 읽고 쓸수 있도록 단위소자의 게이트(Gate)와 p형 우물구조를 정보를 입력(쓰기)시키기 위한 회로로 구성하고, 소오스(Source)와 드레인(Drain)은 데이터를 출력(읽기)하기 위한 회로로 구성하여, 각각 2개씩의 읽기 및 쓰기 단자를 통해 정보를 입출력하는 회로를 포함하는 메모리소자와, 상기 제조방법은 Si기판에 p형(또는 n형) 우물구조를 형성시키고, p형(또는 n형) 우물구조 내에 소오스(Source)와 드레인(Drain)을 제조한 후 게이트(Gate)를 구성하는 제조방법을 제공하는 데 있다.
도 1은 일반적인 DRAM의 기초단위소자(MEMORY CELL)의 회로도
도 2는 본 발명인 하나의 트랜지스터를 사용한 메모리소자의 기초단위소자(MEMORY CELL)의 회로도
도 3은 도 2 기초단위소자(MEMORY CELL)에 데이터를 입출력하기 위한 회로도
도 4는 본 발명인 하나의 트랜지스터를 사용한 메모리소자의 기초단위소자(MEMORY CELL)의 제조시 마스크패턴(mask pattern)
도 5는 본 발명인 하나의 트랜지스터를 사용한 메모리소자의 기초단위소자(MEMORY CELL)의 구조 및 단면도
도 6은 도 4에 의해 제조되는 하나의 트랜지스터를 사용한 메모리소자의 기초단위소자(MEMORY CELL)의 제조과정을 설명하기 위한 흐름도
도 7a 및 도 7b는 오제전자분광법(Auger electron spectroscopy)에 의한 Pt/SBT 및 Pt/W-B-N/SBT의 계면반응 현상을 나타낸 그래프
<도면의 주요부분에 대한 부호의 설명>
Tr,T,T1,T2,T3 : 트랜지스터
1 : 워드라인 2 : 비트라인
3 : 쓰기용 워드라인 4 : 쓰기용 비트라인
5 : 읽기용 워드라인 6 : 읽기용 비트라인
7 : 쓰기 인에이블 8 : p형 우물구조
9 : n형 우물구조 10 : 워드라인1
20 : 워드라인2 Oxide : 산화막
Nitride : 질화막 C : 커패시터
G : 게이트 D : 드레인
S : 소오스 30, 40, 50 : 접촉창
N : NOND게이트 I : 인버터
60 : 논리회로1 70 : 논리회로2
이하에서는 본 발명의 실시예의 구성 및 작용에 대하여 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 2는 본 발명인 하나의 트랜지스터를 사용한 메모리소자의 기초단위소자(MEMORY CELL)의 회로도이다.
도 3은 도 2 기초단위소자(MEMORY CELL)에 데이터를 입출력하기 위한 회로도이다.
먼저, 도 2를 참조하여 본 발명인 하나의 트랜지스터를 사용한 메모리소자의 기초단위소자의 회로도에 대해 설명하면, 데이터를 기록하는 단자는 트랜지스터(T)의 쓰기용 비트라인(Write Bit Line: WBL)(4)인 게이트(G)단자와, 쓰기용 워드라인(Write Word Line: WWL)(3)인 p형(또는 n형) 우물구조(p-well)(8) 단자를 이용하고, 데이터를 읽는 단자는 읽기용 워드라인(Read Word Line: RWL)(5)인 소오스(S)단자와 읽기용 비트라인(Read Bit Line: RBL)(6)인 드레인(D)단자이다. 따라서, 상기 도 2에서 알 수 있는 것과 같이 데이터를 기록하는 단자인 쓰기용 비트라인(4), 쓰기용 워드라인(3)은 데이터를 읽는 단자인 읽기용 워드라인(5), 읽기용 비트라인(6)과 전기적으로 분리되어 있음을 알 수 있다.
또한, 도 3을 참조하여 상기와 같은 하나의 트랜지스터를 사용한 메모리소자의 기초단위소자에 데이터를 기록하고 읽는 입출력회로에 대하여 설명하면, 상기 회로는 데이터가 저장 및 출력되는 트랜지스터(T)와, 두 개의 NOND게이트(N)와 세 개의 인버터(I)로 구성된 논리회로1(60), 논리회로2(70)와, 상기 트랜지스터(T)에 데이터가 저장 및 출력될 수 있도록 트랜지스터(T)와 논리회로1(60), 논리회로2(70)를 연결시키는 트랜지스터1(T1), 트랜지스터2(T2), 트랜지스터3(T3)와, 데이터를 기록하는 단자인 쓰기용 비트라인(4), 쓰기용 워드라인(3)과, 데이터를 읽는 단자인 읽기용 워드라인(5), 읽기용 비트라인(6)와, X-address신호가 입력되는 워드라인1(Word Line 1)(10), Y-address신호가 입력되는 워드라인2(Word Line 2)(20)로 구성된다.
상기의 구성으로 이루어진 본 발명의 작용에 관하여 도 3을 참조하여 설명하면 다음과 같다.
먼저, 데이터를 입력하는 과정을 설명하면, 워드라인1(10)로 입력되는 쓰기X-address신호와, 쓰기 인에이블(write enable)(7) 신호가 쓰기용 워드라인(3)회로를 통해 논리회로1(60)의 NOND게이트(N)로 입력되면, 상기 논리회로1(60)에 연결된 트랜지스터1(T1)은 온되고, 상기 트랜지스터1(T1)의 접지된 소오스(S)를 통해 트랜지스터(T)의 p형(또는 n형) 우물구조(8) 단자가 접지되어 단위소자들의 배열에서 상기 트랜지스터(T)만을 선택하게 된다. 상기에서 트랜지스터(T)에 데이터 "1"을 입력하기 위해 쓰기용 비트라인(4)회로를 통하여 트랜지스터(T)의 게이트(G)단자에 +Vcc전압이 인가된다.ㅜ 상기 트랜지스터(T)에 "1"을 쓰는 동안 소오스(S)단자를 플로우팅(floating) 시켜야 하며, 드레인(D)단자는 어떤 신호가 인가되든지 상관이 없다. 즉, 트랜지스터2(T2)에 연결된 논리회로2(70) 내의 NOND게이트(N)에 워드라인2(20)를 통하여 Y-address신호와, 쓰기 인에이블 바(write enable bar: WE BAR)신호가 입력되어 논리회로2(70)의 출력단자에 연결된 트랜지스터2(T2)의 게이트(G)에는 "0" 신호가 인가되고 트랜지스터2(T2)는 오프가 되어 트랜지스터(T)의 소오스(S)단자는 플로우팅(floating)되는 것이다. 상기에서 플로우팅(floating)이란 일반적으로 단자에 전원공급 또는 접지가 전혀없이 허공에 뜬 상태를 일컫는다. 또한, 상기 트랜지스터(T)의 드레인(D)단자에 X-address신호와 쓰기 인에이블 바(WE BAR)신호가 입력되므로 "0" 신호에 의해 접지된다. 따라서, 단위소자들의 배열중에서 p형(또는 n형) 우물구조(8) 단자를 통해 선택된 트랜지스터(T)는 데이터 "0" 또는 "1"을 입력시킬수 있다. 상기의 트랜지스터(T)의 게이트(G)는 금속, 강유전체, 절연막, 실리콘구조로 구성되어 있다.
상기와 같은 구성을 가지는 트랜지스터(T)의 게이트(G)로 인가된 전압에 의해 데이터가 저장되는 과정을 설명하면, 게이트(G)에 +Vcc전압이 인가되면, 상기 강유전체의 분극방향이 아래로 향하게 되고 강유전체의 분극방향은 게이트(G)의 +Vcc전압이 제거된 후에도 지속적으로 "1"이라는 정보를 저장한다. 반면에, 상기 트랜지스터(T)의 게이트(G)에 -Vcc전압이 인가되면 분극방향은 위로 향하게 되고, 상기와 동일하게 게이트(G)의 -Vcc전압이 제거된 후에도 지속적으로 "0"이라는 정보를 저장한다. 상기와 같은 과정은 쓰기용 워드라인(3), 쓰기용 비트라인(4) 회로를 통해 입력되는 신호에 의해 단위소자내의 오(row)와 열(column)로 번지수를 지정하면 특정 트랜지스터(실시예에서는 T)에 "0" 또는 "1"에 해당하는 데이터를 저장할 수 있다.
상기의 입력과정의 반대작용인 출력과정에 대해 설명하면, 상기 트랜지스터(T)에 저장된 데이터를 읽기 위해서 워드라인1(10)로 입력되는 쓰기 X-address신호와, 쓰기 인에이블 바(WE BAR)신호가 읽기용 워드라인(5)회로를 통해 논리회로1(60)의 NOND게이트(N)로 입력되어 +Vcc전압이 트랜지스터(T)의 드레인(D)단자에 인가된다. 또한, Y-address신호와 쓰기 인에이블 바(WE BAR) 신호가 논리회로1(60) NOND게이트(N)를 통해 +Vcc전압이 트레지스터2(T2)의 게이트(G)에 인가됨으로써 상기 트랜지스터2(T2)가 온되면 트랜지스터(T)에 저장된 데이터를 읽을 수 있는 선택이 완료된다. 상기의 선택이 완료되면 상기 데이터는 읽기용 비트라인(6)을통해 데이터를 감지하는 회로로 전송됨으로서 데이터의 읽기가 완료된다. 상기에서 트랜지스터(T)의 게이트(G)는 논리회로2(70)에 의해 "0" 데이터가 출력됨으로써 트랜지스터3(T3)가 오프되고 트랜지스터(T)의 게이트(G)단자는 플로우팅(floating)된다. 상기 트랜지스터(T)의 p형(또는 n형) 우물구조(8) 단자는 논리회로1(60)에서 "0" 데이터가 출력되면 접지된다. 상기의 과정에 의해 게이트(G)에 입력된 "0" 또는 "1"의 데이터를 지속적으로 읽어낼 수 있다. 또한, 상기 트랜지스터(T)의 소오스(S)에서 데이터를 읽을 때에는 전류를 측정하여 설정 전류이상이면 "1", 이하이면 "0"으로 판정한다. 따라서, 워드라인, 비트라인이 각각 2개로 구성되어 있으므로, 하나의 단위소자가 쓰기를 하면 다른 단위소자는 읽기를 할 수 있어서 정보처리 속도를 향상시킬 수 있다.
상기의 하나의 트랜지스터를 사용한 메모리소자의 기초단위소자의 제조과정에 대하여 도 4, 도 5, 도 6을 참조하여 설명하면 다음과 같다.
도 4는 본 발명인 하나의 트랜지스터를 사용한 메모리소자의 기초단위소자(MEMORY CELL)의 제조시 마스크패턴(mask pattern)이다.
도 5는 본 발명인 하나의 트랜지스터를 사용한 메모리소자의 기초단위소자(MEMORY CELL)의 구조 및 단면도이다.
도 6은 도 4에 의해 제조되는 하나의 트랜지스터를 사용한 메모리소자의 기초단위소자(MEMORY CELL)의 제조과정을 설명하기 위한 흐름도이다.
도 7a 및 도 7b는 오제전자분광법(Auger electron spectroscopy)에 의한 Pt/SBT 및 Pt/W-B-N/SBT의 계면반응 현상을 나타낸 그래프이다.
먼저, 도 4 및 도 6을 참조하여 설명하면, n-type(p-type)의 실리콘기판(Si-wafer)을사용하여 p형(n형) 우물구조(8)를 형성한다(S100).
상기 과정 S100에서 p형(또는 n형) 우물구조(8)가 형성되면, 상기 p형(또는 n형) 우물구조(8)내에 소오스(S)와 드레인(D)의 구역을 설정한다(S200).
상기 과정 S200에서 소오스(S)와 드레인(D)의 구역이 설정되면, 상기 소오스(S)와 드레인(D) 사이에 게이트(G)를 형성하도록 게이트(G)영역을 구분하여 게이트(G) 창을 연다(S300).
상기 과정 S300에서 게이트(G)의 창이 열리면, 상기 게이트(G)에 게이트 유전층을 형성한다(S400).
상기 과정 S400에서 게이트유전체가 형성되면, 상기 게이트유전체에 백금을 도포한다(S500).
상기 과정 S500에서 백금이 도포되면, 상기 게이트 유전체에 산화막을 형성한다(S600).
상기 과정 S600에 의해 산화막이 형성되면, 상기 소오스(S), 드레인(D), p형 우물구조(8)의 각 접촉창(30, 40, 50)을 연다(S700).
상기 과정 S700에서 각 접촉창(30, 40, 50)이 열리면, 상기 각 접촉창(30, 40, 50)에 금속을 도포한다(S800).
상기 과정 S800에서 금속이 도포되면, 상기 소오스(S)는 읽기용 비트라인(6)(도면에 굵은점선 테두리로 표시)과, 드레인(D)은 읽기용 워드라인(5)(도면에 2점쇄선 테두리로 표시)과, p형(또는 n형) 우물구조(8)는 쓰기용워드라인(3)과, 게이트(G)는 쓰기용 비트라인(4)로 연결된다(S900).
상기의 제조과정을 제작된 비파괴 판똑형 불휘발성 기억소자의 단위소자의 단면을 도 5를 참조하여 설명하면 다음과 같다.
최초의 기판은 2-10 오옴(Ω)-센티(㎝)의 비저항을 가진 (1 0 0) 방향의 n-type(p-type)을 사용하고, 4-5의 마이크론(㎛)의 깊이로 p형(n형)우물구조를 형성한후 먼저 소오스(S)와 드레인(D)을 형성하고, 게이트(G) 영역의 산화막을 제거하여 CeO2, Y2O3, YMNO3, SiO2, SiON 등의 절연막(insulator)을 얇게 올린후 상기 절연막 위에 SBT(SrBi2Ta2O9), PZT(PbZrTiO3), PLZT(PbLnZrTiO3), BST(BaSrTiO3), SBTN(SrBi2TNb2O9) 등의 강유전체박막을 도포한 후 백금(Pt)으로 전극을 형성하였다. 상기에서 전극은 Pt 이외에 Al, W, Pt/W-B-N, Pt/W-N, Al/Pt, Al/Pt/W-N, Al/Pt/W-B-N을 사용할 수 있다.
이는 Pt만을 전극물질로 사용할 경우 SrBi2Ta2O9와 상부전극으로 직접 접촉시킨 경우 Bi-Pt 합금이 만들어져서 누설전류 및 강유전체 특성이 열화된다. PLZT등의 경우에도 Pt와 강유전체의 접합부분의 계면특성이 열화되어 소자특성이 나빠진다. 본 발명에서는 상기와 같이 Pt전극과 강유전체의 접합을 개선하기 위하여 그 사이에 W-B-N, W-N을 한층 더 만들어 사용할 수 있다. 즉, W-B-N, W-N은 전기저항이 100-400의 전도체이면서 산화물, 반도체와 금속사이의 상호반응을 막는 역할을 한다. 이는 도 7a 및 도 7b에 도시된 바와 같다.
도 7a를 살펴보면, 본 발명에서는 PZT, PLZT, SrBi2Ta2O9와 Pt를 전극으로 직접 접촉시킨 상태에서 소자 제조 공정시 통상 거치게 되는 500℃ 이상의 열처리를 하게 되면 SBT, SBTN의 경우 Bi-Pt 합금형성에 의하여 Pt가 유전체계면을 지나 안으로 침투해 들어와서 강유전체의 누설전류 및 강유전체 특성의 열화가 일어나게 된다.
반면에 Pt/W-B-N을 강유전체와 접촉시킨 경우 도 7b에서와 같이 계면특성이 매우 양호하여 상호확산에 의한 특성 열화를 방지할 수 있으며, 누설전류 및 강유전체의 특성 열화를 막을 수 있다. 이 때, PZT, PLZT에서도 Pt가 강유전체와 직접접촉할 경우 Pt의 촉매작용으로 접합부분의 계면특성이 열화되어 소자특성이 떨어지게 된다. 따라서, 본 발명에서는 상기와 같이 Pt전극과 강유전체의 접합을 개선하기 위하여 그 사이에 W-B-N, W-N을 한층 더 만들어 삽입함으로서 W-B-N, W-N은 전기저항이 100 - 400의 전도체이면서 산화물, 반도체와 금속사이의 상호반응을 막는 역할을 하게 된다.
산화막(Oxide) 및 질화막(Nitride)으로 보호막을 형성한 후 소오스(S) 및 드레인(D)의 금속배선을 위한 접촉창(30, 40)을 열고 Al, W, Al/W, TiN/Al 등으로 금속과 접합을 형성하였다. 상기에서 금속배선은 도 3와 같이 각 단위소자들과 배열을 형성할 수 있도록 길게 배선으로 연결하였다. 금속배선이 끝난후 BPSG 등으로 도포한 후 평탄화공정을 통해 표면을 평탄하게 만들었다. p형(또는 n형) 우물구조(8)는 그 자체로서 쓰기용 워드라인(3)이 될 수 있으며 동시에 각 단위소자들을 전기적으로 분리시키는 역할을 할 수 있다. 상기의 n-type(p-type)의 실리콘기판(Si wafer)에 p형(n형) 우물구조(8)를 형성하여 각 단위소자들을 분리시키는 대신에 n 또는 p-type의 실리콘 기판에 burried oxide(매몰산화층)을 형성하거나, 절연층 기판위에 형성된 실리콘기판(silicon on insulator: SOI)를 사용한다. 상기에서 도 4의 p형(또는 n형) 우물구조(8) 양쪽에 산화막을 형성시켜 절연측기판까지 산화막으로 절연층도량을 형성하여 쓰기용 워드라인(3)으로 사용되는 p형(또는 n형) 우물구조(8)가 되는 부분을 산화막으로 분리한다. 상기 이후에 단위소자가 만들어 지는 과정은 p형(또는 n형) 우물구조(8) 이후의 상기의 순서에 따라 소자를 형성할 수도 있다. 상기 실리콘기판(silicon on insulator: SOI)구조를 사용하면 측면확산이 없기 때문에 훨씬 공정이 용이하고, 고집적화를 달성할 수 있다.
상기와 같은 과정으로 제조된 기초단위소자를 수직 및 수평방향으로 연속적으로 배열하면 초고집적 기억소자가 되어, 일반적인 기억소자시스템으로 사용된다.
상기의 모든 과정을 거쳐서 본 발명이 의도하는 데로 하나의 트랜지스터를 사용한 메모리소자 및 그 제조방법이 구현된다.
이상의 설명에서 알 수 있는 바와 같이, 본 발명은 p형(또는 n형) 우물구조의 영역안에 형성된 소오스, 드레인, 강유전체게이트로 구성된 하나의 트랜지스터를 사용하여 정보를 읽고 쓸수 있도록 기초단위소자의 게이트(Gate)와 p형 우물구조를 정보를 입력(쓰기)시키기 위한 회로로 구성하고, 소오스(Source)와 드레인(Drain)은 데이터를 출력(읽기)하기 위한 회로로 구성하여, 각각 2개씩의 읽기 및 쓰기 단자를 통해 정보를 입출력하는 회로를 포함하도록 하고, 상기 소자제조방법은 Si기판에 p형(또는 n형) 우물구조를 형성시키고, p형(또는 n형) 우물구조 내에 소오스(Source)와 드레인(Drain)을 제조한 후 게이트(Gate)를 구성하도록 제조하여 쓰는 회로와 읽는 회로를 분리하여 정보의 입출력을 병행할 수 있고 실용적인 초고집적화를 할 수 있는 효과가 있다.
Claims (46)
- 실리콘 기판에 불순물 확산에 의해 p형(또는 n형)의 우물 구조로 형성되는 쓰기용 워드라인(3)으로 하는 제 1단자와,상기 제 1단자의 영역내에 소오스영역으로 형성되는 읽기용 워드라인(5)으로 하는 제 2단자와,상기 제 1단자의 영역내에 드레인영역으로 형성되는 읽기용 비트라인(5)으로 하는 제 3단자와,상기 제 1단자의 영역내에 강유전체 게이트영역으로 형성되는 쓰기용 비트라인(4)으로 하는 제 4단자를 갖는 하나의 트랜지스터를 구성하여 데이터를 읽고 쓸수 있도록 하는 정보입출력회로를 포함하는 것을 특징으로 하는 메모리소자.
- 청구항 1에 있어서, 상기 메모리소자는 기록되는 데이터를 지속적으로 저장하고, 상기 저장된 데이터를 파괴하지 않고 판독해낼 수 있는 비파괴 판독형 불휘발성 기억소자인 것을 특징으로 하는 메모리소자.
- 청구항 1 또는 청구항 2에 있어서, 상기 정보입출력회로를 수직 및 수평방향으로 연속적으로 배열하여 초고집적 기억소자의 배열을 구성하는 것을 특징으로 하는 메모리소자,
- 청구항 3에 있어서,상기 정보입출력회로는 데이터 입력이 상기 제 1단자를 통해 단위소자배열에서 어드레스가 지정되고,상기 지정된 어드레스의 게이트(G)의 워드라인을 통하여 입력된 데이터가 지속적으로 저장되는 것을 특징으로 하는 메모리소자.
- 청구항 3에 있어서,상기 초고집적기억소자에서 데이터의 출력은,트랜지스터(T)의 드레인(D)을 통해 읽기 위한 어드레스를 지정하게 하고,트랜지스터(T)의 소오스(S)를 통해 데이터를 읽게 하도록 하는 것을 특징으로 하는 메모리소자.
- 청구항 1에 있어서,상기 정보입출력회로는,워드라인1(10) 신호 및 쓰기 인에이블(7) 신호가 입력되는 NOND게이트(N) 2개와 인버터(I) 2개로 구성된 논리회로1(60)과,워드라인2(20) 신호 및 쓰기 인에이블(7) 바 신호가 입력되는 NOND게이트(N) 2개와 인버터(I) 3개로 구성된 논리회로2(70)와,상기의 논리회로1(60)의 출력단과 쓰기용 워드라인(3)의 사이에 연결된 트랜지스터1(T1)과,상기의 논리회로2(70)의 출력단과 읽기용 워드라인(6)의 사이에 연결된 트랜지스터2(T2)와,상기의 논리회로2(70)의 출력단과 쓰기용 비트라인(4)의 사이에 연결된 트랜지스터3(T3)가 더 포함되어, 트랜지스터(T)에 연결된 것을 특징으로 하는 메모리소자.
- 청구항 6에 있어서,상기 워드라인1(10) 신호 및 쓰기 인에이블(7) 신호가 논리회로1(60)의 NOND게이트(N)로 입력되면, 인버터(I)를 거쳐 트랜지스터1(T1)의 게이트(G)로 입력되고, 다시 트랜지스터1(T1)에서 쓰기용 워드라인(3)으로 출력되는 것을 특징으로 하는 메모리소자.
- 청구항 6에 있어서,상기 워드라인2(20) 신호 및 쓰기 인에이블(7) 바 신호가 논리회로2(70)의 NOND게이트(N)로 입력되면, 인버터(I)를 거쳐 트랜지스터2(T2)의 게이트(G)로 입력되고, 다시 트랜지스터2(T2)에서 쓰기용 비트라인(4)으로 출력되는 것을 특징으로 하는 메모리소자.
- 청구항 6에 있어서,상기 워드라인1(10) 신호와, 논리회로1(60)의 인버터(I)를 거쳐 반전된 쓰기인에이블(7) 신호가 NOND게이트(N)로 입력되면, 인버터(I)를 거쳐 읽기용 비트라인(5)으로 출력되어 트랜지스터(T)의 드레인(D)에 인가되는 것을 특징으로 하는 메모리소자.
- 청구항 6에 있어서,상기 워드라인2(20) 신호와, 논리회로2(70)의 인버터(I)를 거쳐 반전된 쓰기 인에이블(7) 신호가 NOND게이트(N)로 입력되면, 인버터(I)를 거쳐 트랜지스터2(T2)의 게이트(G)로 입력되고, 다시 트랜지스터2(T2)에서 읽기용 워드라인(6)으로 출력되는 것을 특징으로 하는 메모리소자.
- 청구항 6 내지 청구항 10 중 어느 하나의 항에 있어서,상기 쓰기용 워드라인(3), 쓰기용 비트라인(4), 읽기용 워드라인(5), 읽기용 비트라인(6)은 씨줄과 날줄로 연속적으로 배열하는 것을 특징으로 하는 메모리소자.
- 실리콘 기판에 불순물 확산에 의해 p형(또는 n형)의 우물 구조로 형성되는 쓰기용 워드라인(3)으로 하는 제 1단자와,상기 제 1단자의 영역내에 소오스영역으로 형성되는 읽기용 워드라인(5)으로 하는 제 2단자와:상기 제 1단자의 영역내에 드레인영역으로 형성되는 읽기용 비트라인(6)으로하는 제 3단자와:상기 제 1단자의 영역내에 강유전체 게이트영역으로 형성되는 쓰기용 비트라인(4)으로 하는 제 4단자을 갖는 하나의 트랜지스터를 구성하여 데이터를 읽고 쓸 수 있도록 하는 정보입출력회로를 포함하는 메모리소자를 기초단위(MEMORY CELL)로 하여 구성되는 것을 특징으로 하는 기억소자시스템.
- 청구항 12에 있어서,상기 메모리소자는 기록되는 데이터를 지속적으로 저장하고, 상기 저장된 데이터를 파괴하지 않고 판독해낼 수 있는 비파괴 판독형 불휘발성 기억소자인 것을 특징으로 하는 기억소자시스템.
- 청구항 12에 있어서,상기 정보입출력회로는,워드라인1(10) 신호 및 쓰기 인에이블(7) 신호가 입력되는 NOND게이트(N) 2개와 인버터(I) 2개로 구성된 논리회로1(60)과,워드라인2(20) 신호 및 쓰기 인에이블(7) 바 신호가 입력되는 NOND게이트(N) 2개와 인버터(I) 3개로 구성된 논리회로2(70)와,상기의 논리회로1(60)의 출력단과 쓰기용 워드라인(3)의 사이에 연결된 트랜지스터1(T1)과,상기의 논리회로2(70)의 출력단과 읽기용 워드라인(6)의 사이에 연결된 트랜지스터2(T2)와,상기의 논리회로2(70)의 출력단과 쓰기용 비트라인(4)의 사이에 연결된 트랜지스터3(T3)가 더 포함되어, 트랜지스터(T)에 연결된 것을 특징으로 하는 기억소자시스템.
- 청구항 14에 있어서,상기 워드라인1(10) 신호 및 쓰기 인에이블(7) 신호가 논리회로1(60)의 NOND게이트(N)로 입력되면, 인버터(I)를 거쳐 트랜지스터1(T1)의 게이트(G)로 입력되고, 다시 트랜지스터1(T1)에서 쓰기용 워드라인(3)으로 출력되는 것을 특징으로 하는 기억소자시스템
- 청구항 14에 있어서,상기 워드라인2(20) 신호 및 쓰기 인에이블(7) 바 신호가 논리회로2(70)의 NOND게이트(N)로 입력되면, 인버터(I)를 거쳐 트랜지스터2(T2)의 게이트(G)로 입력되고, 다시 트랜지스터2(T2)에서 쓰기용 비트라인(4)으로 출력되는 것을 특징으로 하는 기억소자시스템.
- 청구항 14에 있어서,상기 워드라인1(10) 신호와, 논리회로1(60)의 인버터(I)를 거쳐 반전된 쓰기 인에이블(7) 신호가 NOND게이트(N)로 입력되면, 인버터(I)를 거쳐 읽기용비트라인(5)으로 출력되어 트랜지스터(T)의 드레인(D)에 인가되는 것을 특징으로 하는 기억소자시스템.
- 청구항 14에 있어서,상기 워드라인2(20) 신호와, 논리회로2(70)의 인버터(I)를 거쳐 반전된 쓰기 인에이블(7) 신호가 NOND게이트(N)로 입력되면, 인버터(I)를 거쳐 트랜지스터2(T2)의 게이트(G)로 입력되고, 다시 트랜지스터2(T2)에서 읽기용 워드라인(6)으로 출력되는 것을 특징으로 하는 기억소자시스템.
- 청구항 14 내지 청구항 18 중 어느 하나의 항에 있어서,상기 쓰기용 워드라인(3), 쓰기용 비트라인(4), 읽기용 워드라인(5), 읽기용 비트라인(6)은 씨줄과 날줄로 연속적으로 배열하는 것을 특징으로 하는 기억소자시스템.
- 청구항 19에 있어서,상기에 의해 구성된 정보입출력회로를 연속적으로 배열하여 초고집적 기억소자의 배열을 구성하는 것을 특징으로 하는 기억소자시스템.
- 청구항 12 또는 청구항 13에 있어서,상기 정보입출력회로를 수직 및 수평방향으로 연속적으로 배열하여 초고집적기억소자의 배열을 구성하는 것을 특징으로 하는 기억소자시스템.
- 청구항 21에 있어서,상기 초고집적기억소자에서 데이터의 출력은,트랜지스터(T)의 드레인(D)을 통해 읽기 위한 어드레스를 지정하게 하고,트랜지스터(T)의 소오스(S)를 통해 데이터를 읽게 하도록 하는 것을 특징으로 하는 기억소자시스템.
- 청구항 12에 있어서,데이터의 입력은,p형(또는 n형) 우물구조를 통해 단위소자배열에서 어드레스가 지정되고, 상기 지정된 어드레스의 게이트(G)의 워드라인을 통하여 입력된 데이터가 지속적으로 저장되는 것을 특징으로 하는 기억소자시스템.
- 실리콘 기판에 불순물 확산에 의해 형성된 p형(또는 n형) 우물구조인 제 1단자와, 상기 제 1단자의 영역안에 형성된 소오스인 제 2단자와, 드레인인 제 3단자와, 그리고 강유전체게이트를 제 4단자로 하여 구성된 하나의 트랜지스터만으로 데이터를 읽고 쓰는 메모리소자의 제조방법에 있어서,n-type(p-type)의 실리콘기판(Si-wafer)을 사용하여 p형(n형) 우물구조(8)를 형성하는 p형(n형)우물구조형성과정과,상기 p(n형)형우물구조형성과정에서 p형(또는 n형) 우물구조(8)가 형성되면, 상기 p형(또는 n형) 우물구조(8)내에 소오스(S)와 드레인(D)의 구역을 설정하는 소오스드레인구역설정과정과,상기 소오스드레인구역설정과정에서 소오스(S)와 드레인(D)의 구역이 설정되면, 상기 소오스(S)와 드레인(D) 사이에 게이트(G)를 형성하도록 게이트(G)영역을 구분하여 게이트(G) 창을 여는 게이트창열림과정과,상기 게이트창열림과정에서 게이트(G)의 창이 열리면, 상기 게이트(G)에 게이트 유전층을 형성하는 게이트유전층형성과정과,상기 게이트유전층형성과정에서 게이트유전체가 형성되면, 상기 게이트유전체에 백금을 도포하는 게이트전극도포과정과,상기 게이트전극도포과정에서 백금이 도포되면, 상기 게이트 유전체에 산화막을 형성하는 게이트산화막형성과정과,상기 게이트산화막형성과정에 의해 산화막이 형성되면, 상기 소오스(S), 드레인(D), p형(또는 n형) 우물구조(8)의 각 접촉창(30, 40, 50)을 여는 접촉창열림과정과,상기 접촉창열림과정에서 각 접촉창(30, 40, 50)이 열리면, 상기 각 접촉창(30, 40, 50)에 금속을 도포하는 접촉창금속도포과정과,상기 접촉창금속도포과정에서 금속이 도포되면, 상기 소오스(S)는 읽기용 비트라인(6)(도면에 굵은점선 테두리로 표시)과, 드레인(D)은 읽기용 워드라인(5)(도면에 2점쇄선 테두리로 표시)과, p형(또는 n형) 우물구조(8)는 쓰기용 워드라인(3)과, 게이트(G)는 쓰기용 비트라인(4)으로 연결하는 연결과정을 포함하는 메모리소자의 제조방법.
- 청구항 24에 있어서,상기 메모리소자의 제조방법은 기록된(쓰여진) 데이터를 지속적으로 저장하고, 상기 저장된 데이터를 파괴하지 않고 판독해낼 수 있는 비파괴 판독형 불휘발성 기억소자의 제조방법인 것을 특징으로 하는 메모리소자의 제조방법.
- 청구항 24 또는 청구항 25에 있어서,상기 p형(또는 n형) 우물구조는,n-type(p-type)의 실리콘기판(Si-wafer)을 사용하는 경우에 p형(n형) 우물구조가 상기 p형(n형) 우물구조단자로 사용되는 것을 특징으로 하는 메모리소자의 제조방법.
- 청구항 25에 있어서,상기 p형(또는 n형) 우물구조는 기억소자의 기초단위(MEMORY CELL)에서 분리되어 사용되는 것을 특징으로 하는 메모리소자의 제조방법.
- 청구항 26에 있어서,상기 게이트전극도포과정에서 사용되는 전극은,Pt를 사용하는 것을 특징으로 하는 메모리소자의 제조방법.
- 청구항 26에 있어서,상기 전극도포과정에서 사용되는 전극은,Al을 사용하는 것을 특징으로 하는 메모리소자의 제조방법.
- 청구항 26에 있어서,상기 전극도포과정에서 사용되는 전극은,W를 사용하는 것을 특징으로 하는 메모리소자의 제조방법.
- 청구항 26에 있어서,상기 전극도포과정에서 사용되는 전극은,Pt/W-B-N을 사용하는 것을 특징으로 하는 메모리소자의 제조방법.
- 청구항 26에 있어서,상기 전극도포과정에서 사용되는 전극은,Pt/W-N을 사용하는 것을 특징으로 하는 메모리소자의 제조방법.
- 청구항 26에 있어서,상기 전극도포과정에서 사용되는 전극은,Al/Pt를 사용하는 것을 특징으로 하는 메모리소자의 제조방법.
- 청구항 26에 있어서,상기 전극도포과정에서 사용되는 전극은,Al/Pt/W-N을 사용하는 것을 특징으로 하는 메모리소자의 제조방법.
- 청구항 26에 있어서,상기 전극도포과정에서 사용되는 전극은,Al/Pt/W-B-N을 사용하는 것을 특징으로 하는 메모리소자의 제조방법.
- 청구항 26에 있어서,상기 게이트유전층형성과정에서 사용되는 강유전체는,SBT(SrBi2Ta2O9)의 강유전체박막을 사용하는 것을 특징으로 하는 메모리소자의 제조방법.
- 청구항 26에 있어서,상기 게이트유전층형성과정에서 사용되는 강유전체는,PZT(PbZrTiO3)의 강유전체박막을 사용하는 것을 특징으로 하는 메모리소자의 제조방법.
- 청구항 26에 있어서,상기 게이트유전층형성과정에서 사용되는 강유전체는,PLZT(PbLnZrTiO3)의 강유전체박막을 사용하는 것을 특징으로 하는 메모리소자의 제조방법.
- 청구항 26에 있어서,상기 게이트유전층형성과정에서 사용되는 강유전체는,BST(BaSrTiO3)의 강유전체박막을 사용하는 것을 특징으로 하는 메모리소자의 제조방법.
- 청구항 26에 있어서,상기 게이트유전층형성과정에서 사용되는 강유전체는,SBTN(SrBi2TaNb209)의 강유전체박막을 사용하는 것을 특징으로 하는 메모리소자의 제조방법.
- 청구항 26에 있어서,상기 게이트유전층형성과정에서 사용되는 절연막은,CeO2의 절연막을 사용하여 실리콘기판위에 게이트를 형성하도록 하는 것을특징으로 하는 메모리소자 제조방법.
- 청구항 26에 있어서,상기 게이트유전층형성과정에서 사용되는 절연막은,Y2O3의 절연막을 사용하여 Si 기판위에 게이트를 형성하도록 하는 것을 특징으로 하는 메모리소자 제조방법.
- 청구항 26에 있어서,상기 게이트유전층형성과정에서 사용되는 절연막은,YMNO3의 절연막을 사용하여 Si 기판위에 게이트를 형성하도록 하는 것을 특징으로 하는 메모리소자 제조방법.
- 청구항 26에 있어서,상기 게이트유전층형성과정에서 사용되는 절연막은,SiO2의 절연막을 사용하여 Si 기판위에 게이트를 형성하도록 하는 것을 특징으로 하는 메모리소자 제조방법.
- 청구항 26에 있어서,상기 게이트유전층형성과정에서 사용되는 절연막은,SiON의 절연막을 사용하여 Si 기판위에 게이트를 형성하도록 하는 것을 특징으로 하는 메모리소자 제조방법.
- 청구항 24 내지 청구항 45 중 어느 하나의 항에 있어서,상기 하부 실리콘기판은,절연층위에 형성된 실리콘기판인 SOI(silicon on insulator)를 사용하는 것을 특징으로 하는 메모리소자 제조방법.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980032022A KR100325643B1 (ko) | 1998-08-06 | 1998-08-06 | 하나의트랜지스터를사용한메모리소자및그제조방법 |
| PCT/KR1999/000086 WO2000008649A1 (en) | 1998-08-06 | 1999-02-26 | Memory device using a transistor and its fabrication method |
| EP99906554A EP1050051A1 (en) | 1998-08-06 | 1999-02-26 | Memory device using a transistor and its fabrication method |
| US09/623,501 US6532166B1 (en) | 1998-08-06 | 1999-02-26 | Memory device using a transistor and its fabrication method |
| AU26427/99A AU2642799A (en) | 1998-08-06 | 1999-02-26 | Memory device using a transistor and its fabrication method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980032022A KR100325643B1 (ko) | 1998-08-06 | 1998-08-06 | 하나의트랜지스터를사용한메모리소자및그제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000013261A KR20000013261A (ko) | 2000-03-06 |
| KR100325643B1 true KR100325643B1 (ko) | 2002-04-17 |
Family
ID=19546592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980032022A KR100325643B1 (ko) | 1998-08-06 | 1998-08-06 | 하나의트랜지스터를사용한메모리소자및그제조방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6532166B1 (ko) |
| EP (1) | EP1050051A1 (ko) |
| KR (1) | KR100325643B1 (ko) |
| AU (1) | AU2642799A (ko) |
| WO (1) | WO2000008649A1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100455282B1 (ko) | 2001-01-11 | 2004-11-08 | 삼성전자주식회사 | 램 및 롬 기능을 갖는 단일 트랜지스터를 포함하는 메모리소자와 그 동작 및 제조방법 |
| KR20170000528U (ko) | 2015-07-30 | 2017-02-08 | 장대환 | 보조 빗살이 구비된 염색 빗 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08263988A (ja) * | 1995-03-23 | 1996-10-11 | Sony Corp | 強誘電体記憶装置 |
| JPH08316440A (ja) * | 1995-05-19 | 1996-11-29 | Nec Corp | 強誘電体メモリ |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5024993A (en) | 1990-05-02 | 1991-06-18 | Microelectronics & Computer Technology Corporation | Superconducting-semiconducting circuits, devices and systems |
| US5671181A (en) * | 1994-12-16 | 1997-09-23 | Matsushita Electric Industrial Co., Ltd. | Data read circuit used in semiconductor storage device |
| US5587944A (en) | 1996-03-18 | 1996-12-24 | Motorola | High density multistate SRAM and cell |
| US6018171A (en) * | 1997-03-07 | 2000-01-25 | Sharp Laboratories Of America, Inc. | Shallow junction ferroelectric memory cell having a laterally extending p-n junction and method of making the same |
| US5796650A (en) * | 1997-05-19 | 1998-08-18 | Lsi Logic Corporation | Memory circuit including write control unit wherein subthreshold leakage may be reduced |
| US6067244A (en) * | 1997-10-14 | 2000-05-23 | Yale University | Ferroelectric dynamic random access memory |
| US6246083B1 (en) * | 1998-02-24 | 2001-06-12 | Micron Technology, Inc. | Vertical gain cell and array for a dynamic random access memory |
| US6111778A (en) * | 1999-05-10 | 2000-08-29 | International Business Machines Corporation | Body contacted dynamic memory |
-
1998
- 1998-08-06 KR KR1019980032022A patent/KR100325643B1/ko not_active IP Right Cessation
-
1999
- 1999-02-26 WO PCT/KR1999/000086 patent/WO2000008649A1/en not_active Application Discontinuation
- 1999-02-26 US US09/623,501 patent/US6532166B1/en not_active Expired - Fee Related
- 1999-02-26 AU AU26427/99A patent/AU2642799A/en not_active Abandoned
- 1999-02-26 EP EP99906554A patent/EP1050051A1/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08263988A (ja) * | 1995-03-23 | 1996-10-11 | Sony Corp | 強誘電体記憶装置 |
| JPH08316440A (ja) * | 1995-05-19 | 1996-11-29 | Nec Corp | 強誘電体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000013261A (ko) | 2000-03-06 |
| AU2642799A (en) | 2000-02-28 |
| US6532166B1 (en) | 2003-03-11 |
| WO2000008649A1 (en) | 2000-02-17 |
| EP1050051A1 (en) | 2000-11-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5511020A (en) | Pseudo-nonvolatile memory incorporating data refresh operation | |
| US5751037A (en) | Non-volatile memory cell having dual gate electrodes | |
| US6054734A (en) | Non-volatile memory cell having dual gate electrodes | |
| US4907198A (en) | Semiconductor memory device | |
| JP2817500B2 (ja) | 不揮発性半導体記憶装置 | |
| US7489551B2 (en) | Memory architecture and method of manufacture and operation thereof | |
| KR910007432B1 (ko) | 반도체 메모리 | |
| US7167386B2 (en) | Ferroelectric memory and operating method therefor | |
| KR100712089B1 (ko) | 반도체메모리장치 및 그 제조방법 | |
| US6657250B1 (en) | Vertical flash memory cell with buried source rail | |
| US7629635B2 (en) | Semiconductor memory and driving method for the same | |
| US6614066B2 (en) | Ferroelectric transistor and memory cell configuration with the ferroelectric transistor | |
| KR100325643B1 (ko) | 하나의트랜지스터를사용한메모리소자및그제조방법 | |
| US6172897B1 (en) | Semiconductor memory and write and read methods of the same | |
| US6573557B1 (en) | EEPROM cell having reduced cell area | |
| KR100410716B1 (ko) | 캐패시터의 하부전극을 스토리지노드와 연결할 수 있는강유전체 메모리 소자 및 그 제조 방법 | |
| JPS6367783A (ja) | 半導体記憶装置 | |
| US3705419A (en) | Silicon gate fet-niobium oxide diode-memory cell | |
| KR20000076919A (ko) | 트랜지스터 스위치와 강유전성 캐패시터를 채용하는강유전성 메모리 및 그 제조 방법 | |
| KR100218249B1 (ko) | 강유전체 메모리 셀의 제조방법 | |
| KR19980067045A (ko) | 강유전체막을 구비한 전계형 트랜지스터 | |
| KR100190068B1 (ko) | 강유전체 게이트 캐패시터를 이용하는 불활성 메모리셀의 회로 | |
| CN116507118A (zh) | 半导体器件及其形成方法、存储器 | |
| KR19980045180A (ko) | 강유전체 게이트 커패시터를 이용하는 불활성 메모리 소자의 제조방법 | |
| KR100207484B1 (ko) | 강유전체 메모리 장치의 캐패시터 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090130 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |