KR100455282B1 - 램 및 롬 기능을 갖는 단일 트랜지스터를 포함하는 메모리소자와 그 동작 및 제조방법 - Google Patents

램 및 롬 기능을 갖는 단일 트랜지스터를 포함하는 메모리소자와 그 동작 및 제조방법 Download PDF

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Abstract

램(RAM) 및 롬(ROM) 기능을 갖는 단일 트랜지스터를 포함하는 메모리 소자와 그 동작 및 제조 방법에 관해 개시되어 있다. 본 발명은 기판에 단일 트랜지스터를 구비하되, 상기 트랜지스터는 게이트에 불휘발성 메모리층을 구비하는 메모리 트랜지스터이고, 상기 불휘발성 메모리층은 상기 트랜지스터의 게이트 절연막 상에 형성된 반도체 양자점 및 상기 반도체 양자점으로부터 방출되는 캐리어를 저장하고 방출된 캐리어가 상기 반도체 양자점으로 리캡쳐(recapture)될 때까지 상기 캐리어를 불휘발 상태로 유지하는 비정질 물질막으로 구성된 것을 특징으로 하는 메모리 소자 및 그 제조 방법을 제공한다. 또한, 상기 메모리층을 상기 기판 상에 형성된 트랜지스터와 상기 기판사이에 구비하는 메모리 소자 및 그 제조 방법도 제공한다.

Description

램 및 롬 기능을 갖는 단일 트랜지스터를 포함하는 메모리 소자와 그 동작 및 제조 방법{Memory device comprising single transistor having functions of RAM and ROM and methods for operating and manufacturing the same}
본 발명은 반도체 메모리 소자에 관한 것으로써, 자세하게는 램 및 롬 기능을 갖는 단일 트랜지스터를 포함하는 메모리 소자와 그 동작 및 제조 방법에 관한 것이다.
램(RAM)은 고속 데이터 처리가 가능하지만 전원 공급이 없을 경우 데이터가 지워진다는 즉, 휘발되는 성질을 갖는 메모리 장치이다. 반면, 롬(ROM)은 기본적으로 데이터 기록용으로써 전원이 공급되지 않더라도 기록된 데이터가 지워지지 않는 메모리 장치이며, 종류에 따라 어느 정도의 데이터 처리 속도는 갖지만 램에 비해 훨씬 느리다.
예컨대, 플레쉬 메모리는 전기신호에 의해 읽고 쓰기가 가능한 EEPROM을 변형한 것으로써, 전원 공급이 없어도 기록된 내용을 보존하는 ROM의 특성과 기록된 내용을 자유롭게 수정할 수 있는 RAM의 특성을 가지고 있으나, 속도가 RAM이나 EEPROM에 비해 무척 느리다. 또, 플레쉬 메모리는 터널링으로 전하를 주입하여 데이터를 기록하기 때문에 쓰기 전압이 높고 시간에 길어진다.
이에 따라, 단위 셀이 한 개의 트랜지스터와 한 개의 커패시터로 구성된 1T-1C DRAM에서 커패시터의 유전막을 PZT등과 같은 강유전체로 대체하고, 아울러 전극도 백금 등과 같은 내열성 금속으로 대체한 불휘발램(Non-Volatile RAM, 이하 NVRAM이라 한다)이 등장하였다.
그러나, NVRAM은 내식각성이 있는 강유전체 및 내열성 금속을 패터닝하기 위해 새로운 공정 레시피를 마련해야하는 등 기존의 제조 공정에 비해 공정이 복잡하고, 데이터의 기록 및 쓰기를 위해 인가 전압 방향을 바꾸어야 하는 제한과 함께 인가 전압이 높아서 실용화가 어려우며, 트랜지스터와 함께 커패시터를 포함하고 있어 롬, 예컨대 플레쉬 메모리만큼 공간 활용이 어렵다.
따라서, 본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 램과 롬의 장점을 가지면서 부피가 작고 구조가 단순하며, 동작 전압이 낮고 현재의 제조 공정을 그대로 적용할 수 있는 메모리 소자를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 메모리 소자의 동작 방법을 제공함에 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 메모리 소자의 제조 방법을 제공함에 있다.
도 1은 본 발명의 제1 실시예에 의한 램 및 롬 기능을 갖는 단일 트랜지스터를 포함하는 메모리 소자의 등가회로도이다.
도 2는 본 발명의 제1 실시예에 의한 램 및 롬 기능을 갖는 단일 트랜지스터를 포함하는 메모리 소자의 비트 라인에 수직한 방향으로 절개한 단면도이다.
도 3 및 도 4는 본 발명의 제1 실시예에 의한 메모리 소자의 동작 방법 중 제1 실시예에 의한 쓰기 동작을 설명하기 위한 단면도들이다.
도 5 및 도 6은 본 발명의 제1 실시예에 의한 메모리 소자의 동작 방법 중 읽기 동작을 설명하기 위한 단면도들이다.
도 7 및 도 8은 본 발명의 제1 실시예에 의한 메모리 소자의 동작 방법 중 제2 실시예에 의한 쓰기 동작을 설명하기 위한 단면도들이다.
도 9 내지 도 12는 본 발명의 제1 실시예에 의한 메모리 소자의 제조 방법을 단계별로 나타낸 단면도들로써, 도 13을 A-A'방향으로 절개한 단면도이다.
도 13은 본 발명의 제1 실시예에 의한 메모리 소자와 관련된 비트 라인 및 워드 라인의 레이 아웃도이다.
도 14는 본 발명의 제2 실시예 의한 메모리 소자의 단면도이다.
도 15는 본 발명의 제2 실시예에 의한 메모리 소자의 등가회로도이다.
도 16 및 도 17은 본 발명의 제2 실시예에 의한 메모리 소자의 동작 방법 중 제1 실시예에 의한 쓰기 동작을 설명하기 위한 단면도들이다.
도 18은 본 발명의 제2 실시예에 의한 메모리 소자의 동작 방법 중 제1 실시예에 의한 읽기 동작을 설명하기 위한 단면도들로써, 제1 실시예에 의한 쓰기 동작으로 기록된 데이터의 읽기 동작에 관한 것이다.
도 19 및 도 20은 본 발명의 제2 실시예에 의한 메모리 소자의 동작 방법 중 제2 실시예에 의한 쓰기 동작을 설명하기 위한 단면도들이다.
도 21은 본 발명의 제2 실시예에 의한 메모리 소자의 동작 방법 중 제2 실시예에 의한 읽기 동작을 설명하기 위한 단면도들로써, 제2 실시예에 의한 쓰기 동작으로 기록된 데이터의 읽기 동작에 관한 것이다.
도 22 내지 도 26은 본 발명의 제2 실시예에 의한 메모리 소자의 제조 방법을 단계별로 나타낸 단면도들이다.
*도면의 주요 부분에 대한 부호설명*
40, 100:메모리 소자 42, 90:전류 측정 수단
50, 70:기판 52:필드 산화막
54, 80:절연막(게이트 절연막) 56, 78:반도체 양자 점(또는 양자 층)
58, 72:캐리어 저장 물질막(비정질 물질막)
60, 82:워드 라인 74, 76:금속층 패턴
84:층간 절연막 86:비어홀
88:플레이트 라인 110, 44:양자 점(혹은 양자 층)
B1, B2:제1 및 제2 비트 라인 W:워드 라인
상기 기술적 과제를 달성하기 위하여, 본 발명은 기판 상에 형성된 단일 트랜지스터이되, 상기 트랜지스터는 게이트에 불휘발성 메모리층을 구비하는 메모리 트랜지스터인 것을 특징으로 하는 메모리 소자를 제공한다.
상기 불휘발성 메모리층은 상기 게이트를 구성하는 게이트 절연막과 게이트 도전층 사이에 구비되어 있고, 이격된 제1 및 제2 비트 라인에 연결되어 있다.
제1 및 제2 비트 라인은 상기 불휘발성 메모리층의 아래 또는 위쪽을 지나도록 형성되어 있다.
상기 불휘발성 메모리층은 상기 게이트 절연막 상에 형성된 반도체 양자 점(혹은 양자 층) 및 상기 반도체 양자점을 덮는 비정질 물질막으로써, 상기 비정질 물질막은 상기 반도체 양자 점으로부터 방출되는 캐리어를 저장하고 방출된 캐리어가 상기 반도체 양자 점으로 리캡쳐(recapture)될 때까지 상기 캐리어의 상태를 불휘발성으로 유지한다.
상기 반도체 양자 점은 실리콘 도트(dot), 곧 알갱이고, 상기 비정질 물질막은 비정질 실리콘 나이트라이드막 또는 비정질 알루미나막과 같은 비정질 유전막이다.
상기 제1 및 제2 비트 라인은 상기 기판의 표면으로부터 소정 깊이로 형성된 도전성 불순물층이다.
또한, 본 발명은 상기 기술적 과제를 달성하기 위하여, 기판 상에 형성된 트랜지스터 및 상기 트랜지스터와 상기 기판 사이에 불휘발성 메모리 수단을 구비하는 것을 특징으로 하는 메모리 소자를 제공한다.
상기 불휘발성 메모리 수단은 상기 기판 상에 형성된 비정질 물질막 및 상기 비정질 물질막 상에 형성된 반도체 양자 점으로 구성되어 있되, 상기 비정질 물질막은 상기 반도체 양자 점으로부터 방출되는 캐리어를 저장하고 방출된 캐리어가 상기 반도체 양자 점으로 리캡쳐(recapture)될 때까지 상기 캐리어의 상태를 불휘발성으로 유지하는 물질막이다.
상기 트랜지스터는 상기 비정질 물질막 상에 이격되게 형성된 제1 및 제2 금속층 패턴과 상기 비정질 물질막 상에 상기 반도체 양자 점과 상기 제1 및 제2 금속층 패턴을 덮도록 형성된 절연막과 상기 절연막 상의 상기 반도체 양자 점에 대응하는 위치에 형성된 제3 금속층 패턴(워드 라인)을 포함한다.
상기 절연막 상에 형성된 상기 제3 금속층 패턴을 덮는 층간 절연막과, 상기 층간 절연막 및 상기 절연막에 상기 제1 금속층 패턴이 노출되도록 형성된 비어홀과, 상기 층간 절연막 상에 형성된 상기 비어홀을 채우고 상기 제3 금속층 패턴을 가로지르는 제4 금속층 패턴을 더 포함한다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 기판 상에 형성된 단일 트랜지스터로써 상기 트랜지스터는 상기 트랜지스터는 게이트에 불휘발성 메모리 요소를 구비하는 메모리 트랜지스터이고, 상기 불휘발성 메모리 요소는 상기 게이트를 가로지르는 제1 및 제2 비트 라인으로 구성된 비트 라인에 연결되어 있는 메모리 소자의 동작 방법에 있어서, 상기 게이트에 어드레싱 전압을 인가하고 상기 비트 라인에 쓰기 전압을 인가하여 상기 불휘발성 메모리층에 데이터를 기록하는 것을 특징으로 하는 메모리 소자의 동작 방법을 제공한다.
상기 제1 비트 라인에 제1 쓰기 전압을 인가하여 데이터 "1"을 저장하고, 상기 제2 비트 라인에 상기 제2 쓰기 전압을 인가하여 상기 데이터 저장 수단에 데이터 "0"을 저장하되, 상기 제1 및 제2 쓰기 전압은 동일하거나 다르게 한다.
상기 제1 비트 라인에 상기 제2 쓰기 전압을 인가하여 데이터 "1"을 저장하고, 상기 제2 비트 라인에 상기 제1 쓰기 전압을 인가하여 데이터 "0"을 저장하되, 상기 제1 및 제2 쓰기 전압은 동일하거나 다르게 한다.
상기 제2 비트 라인에 제1 쓰기 전압을 인가하여 데이터를 저장하고, 제2 비트 라인에 상기 제1 쓰기 전압보다 높은 제2 쓰기 전압을 인가하여 상기 데이터와 다른 데이터를 저장한다.
상기 기록된 데이터는 상기 불휘발성 메모리층의 전도도를 측정하여 읽되, 상기 게이트에 어드레싱 전압을 인가하고 상기 제1 비트 라인에 전류 측정 수단을 연결한 다음, 상기 게이트와 상기 제1 비트 라인 사이에 흐르는 전류 값을 측정하여 상기 불휘발성 메모리층의 전도도를 측정한다.
상기 측정되는 전류 값의 대소에 따라 데이터 "1" 또는 "0"을 읽는다.
또한 본 발명은 상기 다른 기술적 과제를 달성하기 위하여 기판; 상기 기판 상에 형성된 트랜지스터; 상기 트랜지스터의 게이트와 상기 기판 사이에 형성된 불휘발성 메모리 요소를 구비하고, 상기 트랜지스터의 드레인이 비트 라인과 연결되어 있고 소오스가 다른 트랜지스터의 소오스와 연결되어 있으며, 이를 위해 상기 트랜지스터가 연결되는 워드 라인과 나란하게 금속 라인을 구비하고 있는 메모리 소자의 동작 방법에 있어서, 상기 금속 라인을 접지한 상태에서 상기 메모리층의 전도도를 변화시켜 데이터를 기록하는 것을 특징으로 하는 메모리 소자의 동작 방법을 제공한다.
상기 불휘발성 메모리층은 캐리어 저장 물질층과 이 위쪽에 형성된 반도체 양자점이다.
상기 금속 라인을 접지한 상태에서 상기 비트 라인에 쓰기 전압을 인가하고 상기 워드 라인에 어드레싱 전압을 인가하여 상기 캐리어 저장 물질층의 전도도를 변화시키는 것으로써 데이터를 기록하되, 상기 쓰기 전압을 일정하게 유지하고 상기 어드레싱 전압을 다르게 하여 데이터를 기록하거나 상기 어드레싱 전압을 일정하게 유지하고 상기 쓰기 전압을 다르게 하여 데이터를 기록한다.
상기 메모리층의 전도도를 측정하여 상기 기록된 데이터를 읽되, 상기 비트 라인에 읽기 전압을 인가하고 상기 금속 라인에 전류 측정 수단을 연결한 다음, 상기 비트 라인과 상기 금속 라인 사이에 흐르는 전류를 측정하는 것으로 상기 메모리층의 전도도를 측정한다.
상기 비트 라인에 서로 다른 제1 또는 제2 읽기 전압을 인가하여 상기 비트 라인과 상기 금속 라인 사이에 흐르는 전류를 측정하는 것으로 데이터를 읽는다.
상기 금속 라인 및 상기 워드 라인에 각각 읽기 전압 및 어드레싱 전압을 인가하고 상기 비트 라인에 전류 측정 수단을 연결하여 상기 금속 라인과 상기 비트 라인 사이에 흐르는 전류를 측정하는 것으로 상기 불휘발성 메모리 요소의 전도도를 측정한다.
상기 또 다른 기술적 과제를 달성하기 위하여, 본 발명은 기판에 필드 및 활성영역을 설정하는 제1 단계와 상기 필드 영역에 필드 산화막을 형성하는 제2 단계와 상기 활성영역 상에 절연막을 형성하는 제3 단계와 상기 절연막을 패터닝하여상기 활성영역에 이격되고 나란한 형태의 제1 및 제2 비트 라인을 형성하는 제4 단계와 상기 절연막과 상기 제1 및 제2 비트 라인 상에 불휘발성 상태로 데이터를 저장할 수 있는 메모리 요소를 상기 각 비트 라인을 가로지르는 형태로 형성하는 제5 단계 및 상기 절연막 및 상기 메모리 요소 상에 워드 라인을 형성하는 제6 단계를 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법을 제공한다.
상기 제5 단계는 상기 절연막과 상기 제1 및 제2 비트 라인 상에 이격된 상태로 반도체 양자 점을 형성하는 단계와 상기 절연막 상에 상기 반도체 양자 점을 덮는 비정질 물질막을 형성하는 단계를 더 포함한다.
또, 상기 제5 단계는 상기 절연막과 상기 제1 및 제2 비트 라인 상에 비정질 물질막을 형성하는 단계와 상기 비정질 물질막 상에 이격된 상태로 반도체 양자 점을 형성하는 단계를 더 포함할 수도 있다.
상기 비정질 물질막은 비정질 유전막으로써 비정질 실리콘 나이트라이드막 또는 비정질 알루미나막과 같은 물질로 형성한다.
또한, 본 발명은 상기 또 다른 기술적 과제를 달성하기 위하여, 기판 상에 불휘발성 비정질 물질막을 형성하는 제1 단계와 상기 불휘발성 비정질 물질막 상에 트랜지스터를 형성하되, 상기 트랜지스터와 상기 비정질 물질막 사이에 인가 전압에 따라 상기 비정질 물질막에 캐리어를 방출하거나 방출된 캐리어를 리캡쳐하는 반도체 양자 점이 형성되도록 형성하는 제2 단계를 포함하는 것을 특징으로 하는 메모리 제조 방법을 제공한다.
상기 제2 단계는 상기 비정질 물질막 상에 제1 및 제2 금속층 패턴을 형성하는 단계와 상기 제1 및 제2 금속층 패턴 사이의 상기 비정질 물질막 상에 상기 반도체 양자 점을 형성하는 단계와 상기 기판 상에 상기 반도체 양자 점이 형성된 결과물을 덮는 게이트 절연막을 형성하는 단계 및 상기 게이트 절연막 상에 상기 반도체 양자 점에 대응하도록 제3 금속층 패턴을 형성하는 단계를 포함한다.
상기 제2 단계 이후, 상기 게이트 절연막 상에 상기 제3 금속층 패턴을 덮는 층간 절연막을 형성하는 단계와 상기 층간 절연막 및 상기 게이트 절연막에 상기 제1 금속층 패턴이 노출되는 비어홀을 형성하는 단계 및 상기 층간 절연막 상에 상기 비어홀을 채우고 상기 제3 금속층 패턴을 가로지르는 제4 금속층 패턴을 형성하는 단계를 더 진행한다.
본 발명은 램과 롬 양쪽의 장점을 모두 갖는 메모리 소자를 제공하는데, 이 메모리 소자는 동작 전압이 낮고, 단일 트랜지스터로 구성되므로 부피가 작으며, 현재의 CMOS 공정을 그대로 이용할 수 있으므로, 제조 공정을 단순화할 수 있다.
이하, 본 발명의 실시예에 의한 램 및 롬 기능을 갖는 단일 트랜지스터로 구성된 메모리 소자와 그 동작 및 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 본 발명의 제1 실시예에 의한 메모리 소자에 대해 설명한다.
도 1은 본 발명의 실시예에 의한 메모리 트랜지스터를 구비하는 반도체 칩 내의 셀 어레이를 나타낸 평면도로써, 참조번호 40은 메모리 트랜지스터로써 램(RAM) 및 롬(ROM) 기능을 갖는 단일 트랜지스터를 나타낸다. 그리고 참조부호 B1및 B2는 각각 메모리 트랜지스터(40)의 소오스(S) 및 드레인(D)과 연결되는 제1 및 제2 비트 라인이고, 참조부호 W는 메모리 트랜지스터(40)의 게이트(G)와 연결되는 워드 라인이다. 셀 어레이는 복수개의 메모리 트랜지스터(40)를 종횡으로 배열한 것이므로, 셀 어레이에는 메모리 트랜지스터(40)의 횡 배열 수에 해당하는 워드라인과 종 배열 수의 2배에 해당하는 비트 라인이 포함되어 있다. 각 메모리 트랜지스터(40)의 제1 비트 라인(B1)에 비트 라인에 흐르는 전류를 측정하기 위한 수단(42)이 연결되어 있는데, 이는 센서 증폭기(sense amplifier)인 것이 바람직하나, 이외의 다른 전류 측정 장치가 연결될 수 있다. 메모리 트랜지스터(40)의 게이트(G)에 메모리 트랜지스터(40)의 불휘발성 메모리 특성을 결정짓는 양자 점(혹은 양자 층)(44)이 구비되어 있다.
도 2는 메모리 트랜지스터(40)를 비트 라인에 수직하게 워드 라인을 따라 절개한 단면도로써, 이를 참조하면 메모리 트랜지스터(40)의 내부 구성을 알 수 있다.
구체적으로, 기판(50)에 필드 산화막(52)이 형성되어 있다. 필드 산화막(52) 사이에, 곧 활성영역에 제1 및 제2 비트 라인(B1, B2)과 함께 메모리 트랜지스터가 형성되어 있다. 제1 및 제2 비트 라인(B1, B2)은 기판(50)의 표면으로부터 소정의 깊이로 형성된 도전성 불순물층으로써 소정의 거리만큼 이격되어 있다. 제1 및 제2 비트 라인(B1)과 필드 산화막(52) 사이 및 제1 및 제2 비트 라인(B1, B2) 사이의 기판(50) 상에 절연막(54)이 존재한다. 절연막(54)은 게이트 절연막으로써 실리콘 산화막(SiO2)인 것이 바람직하나, 다른 물질막일 수도 있다. 제1 및 제2 비트 라인(B1, B2)을 비롯해서 절연막(54) 상에 복수의 반도체 양자 점(혹은 양자 층)(56)이 존재한다. 반도체 양자 점(56)은 소정의 간격으로 이격되어 있다. 반도체 양자 점(56)은 예컨대, 실리콘 도트(실리콘 알갱이)이다. 반도체 양자 점(56)은 인가 전압에 따라 캐리어, 예컨대 전자를 방출하거나 방출된 전자를 리캡쳐(recapture)한다. 필드 산화막(54) 사이의 절연막(54)을 비롯한 제1 및 제2 비트 라인(B1, B2) 상에 반도체 양자 점(56)을 덮는 캐리어 저장 물질막(58)이 존재한다. 캐리어 저장 물질막(58)은 인가 전압에 따라 반도체 양자 점(56)에서 방출되는 캐리어를 저장하고, 방출된 캐리어가 반도체 양자 점(56)에 리캡쳐될 때까지 불휘발성 상태로 유지한다. 이러한 성질로 인해, 이하 캐리어 저장 물질막(58)을 비정질 물질막(58)이라 한다. 반도체 양자 점(56)과 비정질 물질막(58)은 게이트에 구비된, 저장된 데이터를 불휘발성 상태로 유지하는 물질층(이하, 불휘발성 메모리층이라 한다)이 된다. 비정질 물질막(58)은 비정질 유전막이며, 특히 비정질 실리콘 나이트라이드막(SiN)인 것이 바람직하나 캐리어 저장 성질을 갖는 다른 비정질 물질막, 예컨대 비정질 알루미나막(Al2O3)일 수도 있다. 절연막(54) 상에 비정질 물질막(58)을 덮고 제1 및 제2 비트 라인(B1, B2)을 가로지르는 워드 라인(60)이 존재한다. 워드 라인(60)은 알루미늄층으로써 절연막(54), 반도체 양자 점(56), 비정질 물질막(58)과 함께 게이트(도 1의 G)를 구성한다.
다음에는 이와 같은 본 발명의 제1 실시예에 의한 메모리 소자의 동작에 대해 설명한다.
<제1 실시예>
쓰기
도 3에 도시한 바와 같이, 워드 라인(60)에 어드레싱 전압(Vw)을 인가하고, 제1 비트 라인(B1)에 제1 쓰기 전압(Vd)을 인가한다. 제1 쓰기 전압(Vd)은 어드레싱 전압(Vw)보다 크다. 이와 같은 전압 인가 방식에 의해 비정질 물질막(58)에 존재하는 캐리어(전자)는 반도체 양자 점(56)에 리캡쳐 되고, 비정질 물질막(58)의 전기적 저항은 커지게 된다. 비정질 물질막(58)의 이러한 상태를 데이터 "1"이 기록된 상태라 한다.
한편, 비정질 물질막(58)에 데이터 "0"을 쓰는 과정은 도 4에 도시한 바와 같이 워드 라인(60)에 어드레싱 전압(Vw)을 인가하고, 제2 비트 라인(B2)에 제2 쓰기 전압(V'd)을 인가하는 과정이다. 이때, 제2 쓰기 전압( V'd)은 제1 쓰기 전압(Vd)과 동일하거나 다르다. 이러한 방식으로 전압을 인가하는 경우, 반도체 양자 점(56)으로부터 비정질 물질막(58)으로 캐리어가 방출되어 비정질 물질막(58)의 전기적 저항은 낮아지게 된다.
읽기
-데이터 "1"을 읽는 경우-
도 5에 도시한 바와 같이, 워드 라인(60)에 어드레싱 전압(Vw)을 인가한 다음, 제1 비트 라인(B1)에 전류 측정 수단(42)을 연결하여 제1 비트 라인(B1)에 흐르는 전류를 측정한다.
상기 쓰기 과정에서 알 수 있듯이, 데이터 "1"이 기록됨에 따라 비정질 물질막(58)의 저항은 높아지므로, 제1 비트 라인(B1)에 흐르는 전류의 값은 작아진다. 이와 같이, 제1 비트 라인(B1)에 흐르는 전류의 값이 작을 때를 데이터 "1"을 읽은것으로 한다.
-데이터 "0"을 읽는 경우-
도 6에 도시한 바와 같이, 워드 라인(60)에 어드레싱 전압(Vw)을 인가한 다음, 전류 측정 수단(42)을 이용하여 제1 비트 라인(B1)에 흐르는 전류 값을 측정한다.
상기 쓰기 과정에서, 데이터 "0"을 기록하는 과정은 반도체 양자 점(56)으로부터 비정질 물질막(58)으로 캐리어를 방출하는 과정이므로, 비정질 물질막(58)의 저항은 데이터 "1"을 기록할 때에 비해 낮아지게 된다. 따라서, 제1 비트 라인(B1)에 흐르는 전류 값은 데이터 "1"을 읽을 때보다 커지게 되고, 이때를 데이터 "0"을 읽은 것으로 한다.
<제2 실시예>
쓰기
도 7에 도시한 바와 같이, 워드 라인(60)에 어드레싱 전압(Vw)을 인가하고 제2 비트 라인(B2)에 제1 쓰기 전압(Vd)을 인가하여 비정질 물질막(58)의 저항을 높인다. 이 상태를 데이터 "1"을 기록한 것으로 한다.
도 8에 도시한 바와 같이, 데이터 "1"을 기록할 때와 동일한 방식으로 전압을 인가하되, 제2 비트 라인(B2)에 제1 쓰기 전압(Vd)보다 높은 제3 쓰기 전압(Vh)을 인가하여 데이터 "1"을 기록할 때보다 비정질 물질막(58)의 저항을 낮춘다. 이 상태를 데이터 "0"을 기록한 것으로 한다.
읽기
제1 실시예와 동일한 방식으로 데이터 "1" 및 "0"을 읽는다.
다음에는 본 발명의 제1 실시예에 의한 메모리 소자의 제조 방법에 대해 설명한다.
도 9를 참조하면, 기판(50)에 셀 및 주변회로영역을 설정한 다음, 상기 각 영역에 반도체 소자들을 형성할 활성영역과 이들의 분리를 위한 필드 영역을 설정하고, 상기 필드 영역에 필드 산화막(52)을 형성한다. 기판(50) 상에 절연막(54)을 형성한다. 절연막(54)은 게이트 절연막으로써 실리콘 산화막으로 형성하는 것이 바람직하다. 사진 및 식각 공정으로 활성 영역을 덮고 있는 절연막(54) 중 일부를 제거하여 소정의 거리만큼 이격된 형태로 기판(50)의 제1 및 제2 영역(50a, 50b)을 노출시킨다. 제1 및 제2 영역(50a, 50b)에 도전성 불순물을 주입하고 확산시킨다. 이렇게 해서, 제1 및 제2 영역(50a, 50b)에 제1 및 제2 도전성 불순물층(B1, B2)이 형성된다. 이때, 상기 도전성 불순물은 이온 주입 방식으로 주입하는 것이 바람직하나 다른 방식으로 주입할 수도 있다. 제1 및 제2 도전성 불순물층(B1, B2)은 비트 라인으로써, 이하 제1 및 제2 비트 라인(B1, B2)이라 한다. 제1 및 제2 비트 라인(B1, B2)은 각각 이후 형성되는 메모리 트랜지스터의 소오스 및 드레인에 연결된다.
도 10을 참조하면, 제1 및 제2 비트 라인(B1, B2)이 형성된 결과물 전면에 복수의 반도체 양자 점(56)을 형성한다. 반도체 양자 점(56)은 도트(dots), 곧 알갱이 형태로 형성하되, 소정 간격으로 이격되게 형성하는 것이 바람직하며, 실리콘 도트로 형성하는 것이 바람직하다. 절연막(54) 상에 반도체 양자 점(56)을 덮는 비정질 물질막(58)을 형성한다. 비정질 물질막(58)은 인가 전압에 따라 반도체 양자 점(56)으로부터 방출되는 캐리어(전자 등)를 저장하고, 상기 캐리어가 반도체 양자 점(56)에 리캡쳐될 때까지 상기 캐리어를 불휘발성 상태로 유지한다. 비정질 물질막(58)은 실리콘 나이트라이드막으로 형성하는 것이 바람직하나, 알루미나막으로 형성해도 무방하다. 비정질 물질막(58) 상에 감광막(미도시)을 도포한 다음, 패터닝하여 비정질 물질막(58)의 필드 산화막(52) 상으로 확장된 부분을 노출되게 하는 감광막 패턴(P)을 형성한다. 감광막 패턴(P)은 포토레지스트막 패턴이다. 감광막 패턴(P)을 식각 마스크로 사용하여 비정질 물질막(58)의 상기 노출된 부분과 그 아래에 형성된 반도체 양자 점을 함께 식각한다. 이러한 식각은 절연막(54)이 노출될 때까지 실시한다. 이후, 감광막 패턴(P)을 에싱하고 스트립하여 제거한다.
이 결과, 도 11에 도시한 바와 같이, 필드 산화막(52) 상에서 반도체 양자 점(56) 및 비정질 물질막(58)은 제거되고, 비정질 물질막(58)이 형성되는 영역은 필드 산화막(54) 사이의 활성영역으로 한정된다.
도 12를 참조하면, 절연막(54) 상에 비정질 물질막(58)을 덮는 워드 라인(60)을 형성한다. 워드 라인(60)은 알루미늄층으로 형성한다. 워드 라인(60)은 제1 및 제2 비트 라인(B1, B2)을 가로지르는 방향으로 패터닝 한다. 이렇게 해서, 제1 및 제2 비트 라인(B1, B2)과 교차하는 워드 라인이 형성되고, 절연막(54), 반도체 양자 점(56), 비정질 물질막(58) 및 워드 라인(60)으로 구성되는 게이트가 형성된다. 이후, 상기 게이트 양측 기판에 제1 비트 라인(B1)과 연결되는 소오스와 제2 비트 라인(B2)과 연결되는 드레인을 형성하여 램 및 롬의 장점을 모두 갖는 단일 트랜지스터로 구성되는 메모리 트랜지스터를 형성한다.
도 13은 상기한 방법으로 제조되는 메모리 트랜지스터를 포함하는 셀 레이 아웃으로써, 도 9 내지 도 12에 도시한 제조 과정은 도 13을 A-A'방향으로 절개한 방향, 곧 비트 라인에 수직한 방향에서 나타낸 것이다.
다음은 본 발명의 제2 실시예에 의한 메모리 소자에 대한 설명이다.
도 14를 참조하면, 기판(70) 상에 비정질 물질막(72)이 존재한다. 비정질 물질막(72)은 제1 실시예에 의한 메모리 소자의 설명에서 기술한 것(도 1의 58)과 동일하므로, 이에 대한 설명은 생략한다. 비정질 물질막(72) 상에 트랜지스터가 존재한다.
구체적으로, 비정질 물질막(72) 상에 소정 간격으로 이격된 형태로 제1 및 제2 금속층 패턴(74, 76)이 존재한다. 금속층 패턴(74)은 콘택 마진 확보를 위한 패드 도전층이자 트랜지스터의 드레인으로써 재질은 백금(Pt)이다. 금속층 패턴(76) 역시 재질은 백금이며, 상기 트랜지스터의 소오스이다. 제1 및 제2 금속층(74, 76) 사이의 비정질 물질막(72) 상에 반도체 양자 점(78)이 존재한다. 반도체 양자 점(78)은 제1 실시예에 의한 메모리 소자의 설명에서 기술한 바 있으므로 그 설명을 생략한다. 반도체 양자 점(78)은 제1 및 제2 금속층 패턴(74, 76)의 대향하는 측면과 일부 영역 상에도 존재한다. 비정질 물질막(72) 및 반도체 양자 점(78)은 데이터를 저장하고, 저장된 데이터를 불휘발성으로 유지하는 메모리층이다. 반도체 양자 점(78)이 존재하는 결과물 상에 제1 및 제2 금속층 패턴(74, 76)과 함께 비정질 물질막(72) 및 반도체 양자 점(78)을 덮는 절연막(80)이 존재한다. 절연막(80)은 게이트 절연막 역할을 하는 실리콘 산화막이다. 제1 및 제2 금속층 패턴(74, 76) 사이의 절연막(80) 상에 워드 라인(82)이 존재한다. 워드 라인(82)은 게이트 도전층이며 제1 및 제2 금속층 패턴(74, 76) 위로 확장되어 있다. 워드 라인(82)의 재질은 폴리 실리콘이다. 절연막(80) 상으로 워드 라인(82)을 덮는 층간 절연막(84)이 형성되어 있다. 층간 절연막(84)은 실리콘 산화막이다. 층간 절연막(84) 및 절연막(80)에 금속층 패턴(74)이 노출되는 비어홀(86)이 형성되어 있다. 비어홀(86)의 측면을 통해서 반도체 양자 점(78)이 노출되어 있다. 층간 절연막(84) 상에 비어홀(86)을 통해서 금속층 패턴(74)과 접촉되고 반도체 양자 점(78)과 접촉되는 플레이트 라인(88)이 존재한다. 플레이트 라인(88)은 알루미늄층 패턴으로써 비트 라인이며 워드 라인(82)을 가로지르는 형태로 형성되어 있다.
이와 같이, 제2 실시예에 의한 메모리 소자는 제1 실시예와 달리 양자층을 구비하는 메모리 트랜지스터를 기판(70) 상에 구비한다.
한편, 도 15는 본 발명의 제2 실시예에 의한 메모리 소자를 포함하는 등가 회로도로써, 참조번호 100은 도 14에 그 단면을 도시한 메모리 소자, 곧 메모리 트랜지스터를 나타내고, Wn및 Wn+1은 각각 n번째 및 n+1번째 워드 라인으로써, 도 14의 설명에서 언급한 바 있는 워드 라인(82)에 해당된다. 또, Bn및 Bn+1은 각각 메모리 트랜지스터(100)의 드레인과 연결되는 n번째 및 n+1번째 비트 라인을 나타낸다. 또, Pn및 Pn+1은 각각 n번째 및 n+1번째 공통 소오스 라인으로써, 도 14의 설명에서 언급한 바 있는 금속층 패턴(76)에 해당된다. 따라서, 도 14에서 금속층 패턴(76)은 다른 트랜지스터의 소오스에도 연결되는 금속 라인임을 알 수 있다. 계속해서, 참조번호 110은 비정질 물질막(72) 및 반도체 양자 점(78)으로 구성되는 양자층이다.
다음은 본 발명의 제2 실시예에 의한 메모리 소자의 동작에 대해 설명한다.
<제1 실시예>
쓰기
도 16에 도시한 바와 같이, 제4 금속층 패턴(88, 이하 '비트 라인'이라 한다)에 제1 쓰기 전압(Vb)을 인가하고, 제3 금속층 패턴(82, 이하 '워드 라인'이라한다)에 어드레싱 전압(Vw)을 인가하여 데이터 "1"을 기록한다. 이때, 제2 금속층 패턴(76, 이하 '공통 소오스 라인'이라 한다)은 접지한다.
도 17은 데이터 "0"을 기록할 때의 전압 인가 방식을 나타낸 도면으로써, 비트 라인(88)에 데이터 "1"을 기록할 때와 동일한 쓰기 전압(Vb)을 인가하고, 워드 라인(82)에 제2 어드레싱 전압(Vw')을 인가하여 데이터 "0"을 기록하되, 제2 어드어드레싱 전압(Vw')을 제1 어드레싱 전압(Vw)보다 작게 한다. 이때도 공통 소오스 라인(76)은 접지해 둔다.
읽기
상기 기록된 데이터에 따라 비정질 물질막(72)내의 전하 분포 상태가 달라지게 되고, 그 결과 비정질 물질막(72)의 전도도가 달라지게 된다. 데이터를 읽는 과정은 비정질 물질막(72)의 전도도를 측정하는 과정이며, 전도도는 전류를 측정함으로써 측정이 가능함으로, 데이터 읽는 과정은 결국 전류를 측정하는 과정이다.
구체적으로, 도 18에 도시한 바와 같이, 비트 라인(88)에 읽기 전압(Vr)을 인가하고 공통 소오스 라인(76)에 연결된 전류 측정 수단(90), 예컨대 센스 증폭기을 사용하여 비트 라인(88)과 공통 소오스 라인(76)에 흐르는 전류 값을 측정한다. 이때, 데이터를 읽는 과정에서 비정질 물질막(72)의 상태, 곧 데이터 기록 상태가 달라지는 것을 막기 위해 읽기 전압(Vr)은 쓰기 전압(Vb)보다 작게 하는 것이 바람직하다. 측정된 전류 값이 상대적으로 작을 때를 데이터 "1"을 읽은 것으로 하고, 전류 값이 클 때를 데이터 "0"을 읽은 것으로 한다.
<제2 실시예>
쓰기
제1 실시예와 달리 비트 라인에 인가하는 쓰기 전압을 기록하고자 하는 데이터에 따라 다르게 하는 대신 워드 라인에 인가하는 어드세싱 전압은 일정하게 한다.
구체적으로, 도 19를 참조하면, 비트 라인(88)에 제1 쓰기 전압(Vb)을 인가하고 워드 라인(82)에 어드레싱 전압(Vw)을 인가한다. 이 과정에서 비정질 물질막(72)내의 전하 분포 상태가 달라지는데, 이 상태를 데이터 "1"을 기록한 것으로 한다. 이때, 공통 소오스 라인(76)은 접지한다.
도 20을 참조하면, 비트 라인(88)에 제2 쓰기 전압(Vb')을 인가하고 워드 라인(82)에 어드레싱 전압(Vw)을 인가한다. 이렇게 해서 비정질 물질막(72)내의 전하 분포 상태가 달라지게 되는데. 이 상태를 데이터 "0"을 기록한 것으로 한다. 공통 소오스 라인(76)은 접지한다.
읽기
상기한 바와 같이, 상기 데이터 쓰기 과정에서 달라진 비정질 물질막(72)의 전도도를 측정하여 데이터를 읽는데, 제1 실시예와 전압을 인가하는 방식이 다르다.
구체적으로, 도 21을 참조하면, 비트 라인(88)에 전류 측정 수단(90), 곧 센서 증폭기를 연결하고 워드 라인(82)에 소정의 전압(Vg)을 인가하여 어드레싱하고 공통 소오스 라인(76)에 읽기 전압(Vr)을 인가하여 비트 라인(88)과 공통 소오스 라인(76) 사이에 흐르는 전류를 측정한다. 이때, 읽기 전압(Vr)은 기록된 데이터의 변화, 곧 데이터가 휘발되는 것을 방지하기 위해 제1 및 제2 쓰기 전압(Vb, Vb')보다 작게 한다. 이렇게 측정된 전류 값에 따라 데이터 "1" 또는 "0"을 읽은 것으로 한다. 예컨대, 측정된 전류값이 클 때를 데이터 "0"을 읽은 것으로 하고, 전류 값이 작을 때를 데이터 "1"을 읽은 것으로 한다.
다음은 본 발명의 제2 실시예에 의한 메모리 소자의 제조 방법에 대해 설명이다. 편의 상, 필드 산화막 형성 후의 공정부터 설명한다.
도 22를 참조하면, 기판(70) 상에 활성 영역 상에 비정질 물질막(72)을 형성한다. 비정질 물질막(72)은 데이터를 저장하는 메모리 기능을 물질층이며, 이에 대한 설명은 메모리 소자의 설명을 참조한다. 비정질 물질막(72)은 실리콘 나이트라이드막으로 형성하는 것이 바람직하다. 비정질 물질막(72) 상에 금속층(미도시)을 형성한다. 상기 금속층은 백금층으로 형성하는 것이 바람직하나, 유사한 물질 특성을 갖는 다른 물질층으로 형성할 수도 있다. 사진 및 식각 공정으로 상기 금속층을패터닝하여 소정의 간격으로 이격된 제1 및 제2 금속층 패턴(74, 76)을 형성한다. 금속층 패턴(74)은 드레인이면서 비트 라인의 콘택 마진을 확보하기 위한 것이므로 그에 맞는 형태로 형성하고, 금속층 패턴(76)은 도 15에 도시한 바와 같이 공통 소오스 라인이므로, 복수의 트랜지스터의 소오스에 연결될 수 있도록 라인 형태로 형성한다.
계속해서, 도 23에 도시한 바와 같이, 제1 및 제2 금속층 패턴(74, 76)이 형성된 결과물 상에 선택적으로 복수의 반도체 양자 점(78)을 형성한다.
예를 들면, 제1 및 제2 금속층 패턴(74, 76)이 형성된 결과물 전면에 복수의 반도체 양자 점(78)을 형성하고, 이 결과물 상에 제1 및 제2 금속층 패턴(74, 76) 사이의 비정질 물질막(72) 상에 형성된 반도체 양자 점(78) 및 제1 및 제2 금속층 패턴(74, 76)의 일부 영역 상에 형성된 반도체 양자 점(78)을 덮고 나머지 부분은 노출시키는 감광막 패턴(미도시) 형성한 다음, 이를 식각 마스크로 사용하여 상기 노출된 반도체 양자 점을 모두 제거한다. 이후, 상기 감광막 패턴을 제거한다. 이렇게 해서, 비정질 물질막(72)과 반도체 양자 점(78)으로 구성되는 양자층이 형성된다.
도 24를 참조하면, 반도체 양자 점(78)을 선택적으로 형성한 결과물 상에 반도체 양자 점(78)과 제1 및 제2 금속층 패턴(74, 76)을 덮는 절연막(80)을 형성한다. 절연막(80)은 게이트 절연막 역할을 할 수 있게 소정의 두께로 형성하는 것이 바람직하고, 그에 적합한 물질막으로 형성하는 것이 바람직하다. 예컨대, 절연막(80)은 실리콘 산화막으로 형성하는 것이 바람직하다.
도 25를 참조하면, 절연막(80)의 제1 및 제2 금속층 패턴(74, 76) 사이에 대응하는 영역 상에 워드 라인(82)을 형성하되, 제1 및 제2 금속층 패턴(74, 76)위로 확장되게 형성한다. 워드 라인(82)은 다른 트랜지스터의 게이트에도 연결되므로 라인 형태로 형성하고 폴리 실리콘층으로 형성한다. 또한, 워드 라인(82)은 전기적 저항을 줄이기 위해 실리사이드층, 예컨대 텅스텐 실리사이드층이나 기타 다른 물질층으로 형성할 수도 있고, 복수층으로 형성할 수도 있다. 이렇게 해서, 램의 기능과 롬의 기능을 모두 갖는 메모리 트랜지스터가 형성된다.
계속해서, 도 26을 참조하면, 절연막(80) 상에 워드 라인(82)을 덮는 층간 절연막(84)을 형성하고, 그 표면을 평탄화 한다. 층간 절연막(84)은 실리콘 산화막으로 형성한다. 층간 절연막(84) 상에 비트 라인 콘택 형성을 위해, 층간 절연막(84)의 금속층 패턴(74) 상에 형성된 부분이 노출되는 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각 마스크로 사용하여 층간 절연막(84)의 노출된 부분을 식각한다. 식각은 금속층 패턴(74)이 노출될 때까지 실시한다. 이 결과, 층간 절연막(84)에 금속층 패턴(74)이 노출되는 비어홀(86)이 형성된다. 상기 식각 과정에서 금속층 패턴(74) 상에 형성된 반도체 양자 점이 노출되는 경우, 이를 제거한다. 계속해서, 상기 감광막 패턴을 제거한 다음, 층간 절연막(84) 상에 비어홀(86)을 채우는 비트 라인 형성을 위한 금속층(미도시)을 형성한다. 상기 금속층은 알루미늄층으로 형성한다. 비트 라인 형성을 위한 사진 및 식각 공정을 적용하여 상기 금속층을 패터닝한다. 이 결과, 층간 절연막(84) 상에 비트 라인으로 사용되는 플레이트 라인(88)이 형성된다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 상기한 메모리 트랜지스터와 그 동작 및 제조 방법을 게이트 절연막이 서로 다른 메모리 트랜지스터로 구성되는 메모리 장치와 그 동작 및 제조 방법에도 적용할 수 있을 것이다. 또, 제1 또는 제2 비트 라인(B1, B2)과 연결되는 콘택 플러그를 통해서 제1 또는 제2 비트 라인(B1, B2)에 전압을 인가할 수도 있을 것이다. 또한, 제1 실시예에 의한 메모리 소자에서 반도체 양자 점을 비정질 물질막(58) 상에 형성하거나 제2 실시예에 의한 메모리 소자를 비정질 물질막(72)을 얇은 산화막으로 대체하고, 절연막(80)의 위치에 비정질 물질막(72)을 구비하며 반도체 양자 점(78)은 그대로 두거나 비정질 물질막(72) 상에 형성한 형태로 변형할 수도 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명에 의한 메모리 소자는 단일 트랜지스터에 데이터를 저장할 수 있는 불휘발성 메모리층(양자층+비정질 물질막)를 구비한 것이므로, 데이터 저장을 위한 별도의 커패시터를 구비할 필요가 없어 부피를 줄일 수 있고, 도 2 및 도 14에서 볼 수 있듯이 더블 게이트가 없는 램의 트랜지스터와 동일한 것이므로 구조가 단순하고 램에 준하는 고속 동작과 액세스가 가능하며 작동 전압을 낮출 수 있다. 또, 상세한 설명에서 언급한 바와 같이, 반도체 양자 점과 비정질 물질막으로 구성되는 불휘발성 메모리층을 구비하므로, 본 발명의 메모리 소자는 불휘발성 메모리 소자인 롬의 기능도 갖는다. 불휘발성이 영구적이 아니라고 하더라도 데이터를 동일한 상태로 장시간 유지할 수 있으므로, 리프레쉬(refresh) 주기를 램의 그것에 비해 훨씬 길게 하여 절전형 CMOS 메모리 소자를 구현할 수 있다.

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  11. 기판;
    상기 기판 상에 형성된 트랜지스터; 및
    상기 트랜지스터와 상기 기판사이에 불휘발성 메모리 수단으로써, 상기 기판 상에 형성된 비정질 물질막 및 상기 비정질 물질막 상에 형성된 반도체 양자점을 구비하되, 상기 비정질 물질막은 상기 반도체 양자점으로부터 방출되는 캐리어를 저장하고 방출된 캐리어가 상기 반도체 양자점으로 리캡쳐(recapture)될 때까지 상기 캐리어를 불휘발 상태로 유지하는 비정질 유전막인 것을 특징으로 하는 반도체 메모리 소자.
  12. 삭제
  13. 제 11 항에 있어서, 상기 트랜지스터는 상기 비정질 유전막 상에 이격되게 형성된 제1 및 제2 금속층 패턴;
    상기 비정질 물질막 상에 상기 반도체 양자 점과 상기 제1 및 제2 금속층 패턴을 덮도록 형성된 절연막; 및
    상기 절연막 상의 상기 반도체 양자 점에 대응하는 위치에 형성된 워드 라인으로 구성된 것을 특징으로 하는 메모리 소자.
  14. 제 11 항 또는 제 13 항에 있어서, 상기 반도체 양자 점은 복수의 이격된 실리콘 도트(dots)인 것을 특징으로 하는 메모리 소자.
  15. 제 11 항에 있어서, 상기 비정질 유전막은 비정질 실리콘 나이트라이드막 또는 비정질 알루미나막인 것을 특징으로 하는 메모리 소자.
  16. 제 13 항에 있어서, 상기 절연막 상에 형성된 상기 워드 라인을 덮는 층간 절연막;
    상기 층간 절연막 및 상기 절연막에 상기 제1 금속층 패턴이 노출되도록 형성된 비어홀; 및
    상기 층간 절연막 상에 형성된 상기 비어홀을 채우고 상기 워드 라인을 가로지르는 제4 금속층 패턴을 더 포함하는 것을 특징으로 하는 메모리 소자.
  17. 기판과 상기 기판에 형성된 단일 트랜지스터를 구비하되,
    상기 트랜지스터는 게이트에 양자점과 양자점에서 방출된 캐리어가 다시 리캡쳐될 때까지 상기 방출된 캐리어를 불휘발 상태로 유지하는 비정질 물질막으로 구성된 불휘발성 메모리층을 구비하는 메모리 트랜지스터이고, 상기 불휘발성 메모리층은 상기 게이트를 가로지르는, 제1 및 제2 비트라인으로 구성된 비트라인에 연결되어 있는 메모리 소자의 동작 방법에 있어서,
    상기 게이트에 어드레싱 전압을 인가하고 상기 비트라인에 쓰기 전압을 인가하여 상기 불휘발성 메모리층에 데이터를 기록하고,
    상기 기록된 데이터는 상기 불휘발성 메모리층의 전도도를 측정하여 읽는 것을 특징으로 하는 메모리 소자의 동작 방법.
  18. 제 17 항에 있어서, 상기 제1 비트 라인에 제1 쓰기 전압을 인가하여 데이터 "1"을 저장하고, 상기 제2 비트 라인에 상기 제2 쓰기 전압을 인가하여 상기 데이터 저장 수단에 데이터 "0"을 저장하되, 상기 제1 및 제2 쓰기 전압은 동일하거나 다르게 하는 것을 특징으로 하는 메모리 소자의 동작 방법.
  19. 제 17 항에 있어서, 상기 제1 비트 라인에 상기 제2 쓰기 전압을 인가하여 데이터 "1"을 저장하고, 상기 제2 비트 라인에 상기 제1 쓰기 전압을 인가하여 데이터 "0"을 저장하되, 상기 제1 및 제2 쓰기 전압은 동일하거나 다르게 하는 것을 특징으로 하는 메모리 소자의 동작 방법.
  20. 제 17 항에 있어서, 상기 제2 비트 라인에 제1 쓰기 전압을 인가하여 데이터를 저장하고, 제2 비트 라인에 상기 제1 쓰기 전압보다 높은 제2 쓰기 전압을 인가하여 상기 데이터와 다른 데이터를 저장하는 것을 특징으로 하는 메모리 소자의 동작 방법.
  21. 삭제
  22. 제 21 항에 있어서, 상기 게이트에 어드레싱 전압을 인가하고 상기 제1 비트 라인에 전류 측정 수단을 연결한 다음, 상기 게이트와 상기 제1 비트 라인 사이에 흐르는 전류 값을 측정하여 상기 불휘발성 메모리층의 전도도를 측정하는 것을 특징으로 하는 메모리 소자의 동작 방법.
  23. 제 22 항에 있어서, 상기 측정되는 전류 값의 대소에 따라 데이터 "1" 또는 "0"을 읽는 것을 특징으로 하는 메모리 소자의 동작 방법.
  24. 기판; 상기 기판 상에 형성된 트랜지스터; 상기 트랜지스터의 게이트와 상기 기판 사이에 형성된 불휘발성 메모리층을 구비하고, 상기 트랜지스터의 드레인이 비트 라인과 연결되어 있고 소오스가 다른 트랜지스터의 소오스와 연결되어 있으며, 이를 위해 상기 트랜지스터가 연결되는 워드 라인과 나란하게 금속 라인을 구비하고 있는 메모리 소자의 동작 방법에 있어서,
    상기 금속 라인을 접지한 상태에서 상기 불휘발성 메모리층의 전도도를 변화시켜 데이터를 기록하는 것을 특징으로 하는 메모리 소자의 동작 방법.
  25. 제 24 항에 있어서, 상기 불휘발성 메모리층은 캐리어 저장 물질층과 이 위에 형성된 반도체 양자 점인 것을 특징으로 하는 메모리 소자의 동작 방법.
  26. 제 25 항에 있어서, 상기 금속 라인을 접지한 상태에서 상기 비트 라인에 쓰기 전압을 인가하고 상기 워드 라인에 어드레싱 전압을 인가하여 상기 캐리어 저장 물질층의 전도도를 변화시키는 것으로써 데이터를 기록하는 것을 특징으로 하는 메모리 소자의 동작 방법.
  27. 제 26 항에 있어서, 상기 쓰기 전압을 일정하게 유지하고 상기 어드레싱 전압을 다르게 하여 데이터를 기록하는 것을 특징으로 하는 메모리 소자의 동작 방법.
  28. 제 26 항에 있어서, 상기 어드레싱 전압을 일정하게 유지하고 상기 쓰기 전압을 다르게 하여 데이터를 기록하는 것을 특징으로 하는 메모리 소자의 동작 방법.
  29. 제 24 항에 있어서, 상기 불휘발성 메모리층의 전도도를 측정하여 상기 기록된 데이터를 읽는 것을 특징으로 하는 메모리 소자의 동작 방법.
  30. 제 29 항에 있어서, 상기 비트 라인에 읽기 전압을 인가하고 상기 금속 라인에 전류 측정 수단을 연결한 다음, 상기 비트 라인과 상기 금속 라인 사이에 흐르는 전류를 측정하는 것으로 상기 불휘발성 메모리층의 전도도를 측정하는 것을 특징으로 하는 메모리 소자의 동작 방법.
  31. 제 30 항에 있어서, 상기 비트 라인에 서로 다른 제1 또는 제2 읽기 전압을 인가하여 상기 비트 라인과 상기 금속 라인 사이에 흐르는 전류를 측정하는 것으로 데이터를 읽는 것을 특징으로 하는 메모리 소자의 동작 방법.
  32. 제 30 항에 있어서, 상기 금속 라인 및 상기 워드 라인에 각각 읽기 전압 및 어드레싱 전압을 인가하고 상기 비트 라인에 전류 측정 수단을 연결하여 상기 금속 라인과 상기 비트 라인 사이에 흐르는 전류를 측정하는 것으로 상기 불휘발성 메모리층의 전도도를 측정하는 것을 특징으로 하는 메모리 소자의 동작 방법.
  33. 제 31 항 또는 제 32 항에 있어서, 상기 측정한 전류가 클 때를 데이터 "0"을 읽은 것으로, 작을 때를 데이터 "1"을 읽은 것으로 하는 것을 특징으로 하는 메모리 소자의 동작 방법.
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  40. 기판 상에 불휘발성 비정질 물질막을 형성하는 제1 단계; 및
    상기 불휘발성 비정질 물질막 상에 트랜지스터를 형성하되, 상기 트랜지스터와 상기 비정질 물질막 사이에 인가 전압에 따라 상기 비정질 물질막에 캐리어를 방출하거나 방출된 캐리어를 리캡쳐하는 반도체 양자 점이 형성되도록 형성하는 제2 단계를 포함하는 것을 특징으로 하는 메모리 제조 방법.
  41. 제 40 항에 있어서, 상기 제2 단계는
    상기 비정질 물질막 상에 제1 및 제2 금속층 패턴을 형성하는 단계;
    상기 제1 및 제2 금속층 패턴 사이의 상기 비정질 물질막 상에 상기 반도체 양자 점을 형성하는 단계;
    상기 기판 상에 상기 반도체 양자 점이 형성된 결과물을 덮는 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막 상에 상기 반도체 양자 점에 대응하도록 워드 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법.
  42. 제 40 항에 있어서, 상기 비정질 물질막은 비정질 실리콘 나이트라이드막 또는 비정질 알루미나막으로 형성하는 것을 특징으로 하는 메모리 소자의 제조 방법.
  43. 제 40 항에 있어서, 상기 반도체 양자 점은 실리콘 도트(dots)인 것을 특징으로 하는 메모리 소자의 제조 방법.
  44. 제 41 항에 있어서, 상기 게이트 절연막 상에 상기 워드 라인을 덮는 층간 절연막을 형성하는 단계;
    상기 층간 절연막 및 상기 게이트 절연막에 상기 제1 금속층 패턴이 노출되는 비어홀을 형성하는 단계; 및
    상기 층간 절연막 상에 상기 비어홀을 채우고 상기 워드 라인을 가로지르는 제4 금속층 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법.
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