JPS6050065B2 - メモリセル - Google Patents

メモリセル

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JPS6050065B2
JPS6050065B2 JP52109753A JP10975377A JPS6050065B2 JP S6050065 B2 JPS6050065 B2 JP S6050065B2 JP 52109753 A JP52109753 A JP 52109753A JP 10975377 A JP10975377 A JP 10975377A JP S6050065 B2 JPS6050065 B2 JP S6050065B2
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Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は半導体メモリ装置およびその製造方法に関し、
特にＮチャネル・シリコン・ゲートＭＯＳＲＡＭセルに
関する。
（ロ）従来の技術 １トランジスタ型の半導体メモリセルは、１９７５年９
月３ｏｌｌｔこ公告されたＮ・キタガワによるテキサス
・インストルメンツ社の米国特許第３９０９６３１号お
よび１９７３年９月１３日発行のＥｌｅｃｔｒｏｎｌｃ
ｓ第１１６頁に示されているＮチャネル・シリコン・ゲ
ート・ ＭＯＳＲＡＭに用いられる。
この型で最も多’く製造されている半導体メモリ装置は
４０９６ビットすなわち２”ビットを含み、産業界ては
４にＲＡＭと呼はれている。半導体装置の製造コストは
、実際の回路に含まれる小さなシリコン・チップのコス
トよりもむしろボンディング、パツケージン・グ、試験
、ハンドリング等の費用が主たるものである。従つて、
与えられたチップ・サイズ、例えば７５００００ｌＬイ
内に収容することがてきる回路はどのようなものであつ
ても全てほぼ同一のコストになる。チップにおいて’’
１６に’’すなわち１６３８４フ（２１４）メモリ、セ
ルすなわちビットの形成によつて、適正な歩留りが得ら
れるならば、１ビット当りのコストは大幅に低減させる
ことができる。チップの寸法が大きくなるに従い、歩留
りが低減するため、一辺が約４５００ＰＴ１．以上の寸
法では歩留りの減少で評価が行なわれる。従つて、ＲＡ
Ｍにおいては、各ビットまたはセルによつて占有される
面積を低少させることが望ましい。２重の多結晶シリコ
ン層を用いたＮチャネルＭＯＳｌトランジスタ・メモリ
における一つの型は、１９７師１月１２日に同じく出願
された本発明者によるテキサスインストルメンツ社の米
国特許出願第６４８５９４号に示されている。
本発明は本発明者による前記出願のセルを改良するもの
である。ＭＯＳＩＣにおける１トランジスタ●セルは、
１９６７年１１月７日に公告されたテキサス・インスト
ルメンツ社の米国特許第３３５０７印号に示された酸化
シリコン誘導体を有する型の蓄積コンデンサを用いる。
これらはいわゆるゲート型すなわち電圧依存型のもので
あつてもよく、１９７奔１２月２９日に同じく出願され
たジエラルド●Ｄ●ロージヤーズによるテキサス●イン
ストルメンツ社の米国特許出願第６４５１７１号に示さ
れているイオン打ち込み領域を有するものてあつてもよ
い。従来の１トランジスタ・セルにおいて、Ｖｄ線に対
応した電極は、シリコン表面が電圧Ｖｄｄ以下で、電圧
■ｔまでの論理レベル゜゜１゛の蓄積電圧一を印加し得
る反転層を形成するため、電圧Ｖｄｄ（通常１２Ｖ）へ
接続しなければならない。
（ハ）発明が解決しようとする問題点１トランジスタを
用いたダイナミックＲＡＭにおいて、蓄積コンデンサの
信頼性が最も重要なも一のであり、これは蓄積コンデン
サがチップにおける薄い酸化物領域全体に対して大きな
部分を占めることによる。
一般に半導体装置の信頼性と歩留りは共にその酸化物が
占めるチップの面積の増加と共に減少する。コンデンサ
誘電体領域は、広く３てしかも常時高い電位差が存在す
るため、トランジスタのゲート領域よりもきびしい状態
にある。ＮチャネルＭＯＳダイナミックＲＡＭの寿命試
験データの示すところによれば、信頼性に関連する故障
の８０〜９０％は蓄積コンデンサにおける酸化物の４欠
陥によるものである。したがつて、従来技術によるダイ
ナミックＲＡＭにおいては、蓄積コンデンサに大きな電
界強度がかかるため、誘電体に欠陥、例えばピンホール
などがあると、蓄積コンデンサに所望の動作が期待でき
ず、その信頼性が低いという問題点があつた。もし蓄積
コンデンサ誘電体における電界強度を減少させることが
できれば、信頼性を増加させることができる。蓄積コン
デンサにおける薄いシリコン酸化物誘電体の信頼性は酸
化物の電界強度に大きく依存する。逆に電解強度を減少
させれば、酸化物を薄くすることが可能となり、これに
よつて単位面積当りの容量を増加させることが可能とな
り、薄い酸化物領域のフ全体を減少させることができる
。しかしながら、従来技術によるダイナミックＲＡＭで
は、蓄積コンデンサの誘電体に高電位差が印加されるの
で、誘電体の厚さを減少させることができないという問
題点もあつた。
（ニ）問題点を解決するための手段及びその作用上記問
題点に鑑み、本願発明によれば、誘電体に印加する電位
差を減少するため、下部電極として第１導電形の基板領
域内に形成した第２導電形の不純物ドープ領域を設け、
上部電極によるアクセストランジスタに印加される２つ
の信号レベルの略々中間の電圧を印加するメモリセルが
提供される。
第２導電形の不純物ドープ領域はメモリキャパシタの容
量を増加するとともにキャパシタの動作可能電圧範囲を
増大する。
これによりアクセストランジスタの印加信号レベルがよ
り自由に選択できる。上部電極の印加電圧をアクセスト
ランジスタの２つの信号レベルの略々中間の電圧とする
ことにより、誘電体に印加される電位差は信号レベルの
電位差の略々半分とすることができる。誘電体内の電界
強度が減少することは、他の観点からは誘電体の厚さを
減少できることであり、メモリ容量が増加できることに
なる。（ホ）実施例 本発明の明確な特性による新規な特徴は特許請求の範囲
に記載されているが、本発明そのものは、その他の特徴
および効果と同じように、付図を参照して特定の実施例
によ発明の詳細な説明からよく理解される。
第１図を参照すると、本発明によるＭＯＳＲＡＭセルの
物理的な配列が示されている。
各セルは第２図の電気的慨要図にも示されているように
、一つのＭＯＳトランジスタと一つの蓄積コンデンサを
備えている。センス線１２はＮ＋拡散領域によつて与え
られる。すなわち、これらのセンス線１２は一つの列に
おける多数のセルに接続されたＹアドレス線である。例
えば、セルのそれぞれがセンス線１２に接続されたＭＯ
Ｓアクセス・トランジスタ１０とコンデンサ１１を有し
、一つの列に１２８個のセルがあつてもよい。この型の
センス増幅器は、ホワイトおよびキタガワによるテキサ
ス●インストメンツ社の１９７師６月１日、米国特許出
願、第６９１７３４号に示され、各列またはセンス線の
中央に位置してもよい。金属ストリップはＸアドレスす
なわち行選択線１３であり、行選択線１３は一つの行に
おける全てのトランジスタ、例えは１６ＫＲＡＭにおけ
る１２８個のトランジスタの各ゲートに接続される。第
１図の二つのセルによつて占有された面積は約２５Ｐ７
７１″以上すなわち１セル当り１２．５μｄ以上てある
。第１図と共に第３ａ図〜第３ｄ図に詳しく示されるよ
うに、各ＭＯＳトランジスタ１０はソース（またはドレ
イン）を形成するＮ＋拡散領域１４を含む。
Ｎ＋拡散領域１４は細長い連続的なＮ＋領域てあるセン
ス線１２の一部である。更にＭＯＳアクセス・トランジ
スタ１０は、後で説明されるように第２レベルの多結晶
シリコン層１５によつて形成されたゲートを含む。ＭＯ
Ｓトランジスタのドレイン１６はコンデンサ１１の下の
イオン打ち込み反転領域１７の端部により生成される。
イオン打ち込み領域１７により、この領域を反転するに
必要な電圧が従来必要したものよりも大幅に低いという
本発明の第１の特徴が得られる。薄いシリコン酸化物層
１８はＭＯＳアクセス・トランジスタ１０に対するゲー
ト絶縁体として働き、分離された薄いシリコン酸化物層
１９はコンデンサ１１の誘電体となる。本発明の特徴の
一つによれは、シリコン酸化物層１８および１９は厚さ
を異にすることができる。コンデンサ１１の上部プレー
トは、本発明の一特徴によれば、電圧が約ム■Ｄｄとす
ることがてきる電源電圧■Ｃに接続された延長ストリッ
プである第１のレベルの多結晶シリコン層２０によつて
与えられる。イオン打ち込み領域１７が第１の多結晶シ
リコン層２０の縁を越えて延在し、ドレイン１６におけ
る高い抵抗のギャップを防ぐということは重要である。
このことは製造方法の説明で明らかにされる。シリコン
酸化物層２１は第１レベルの多結晶シリコン層２０およ
び第２の多結晶シリコン層１５を分離させ、厚い層２２
は多結晶シリコンの両層と共にチップ全体を覆う。第３
ｂ図に示すように行選択線１３を形成する金属ストリッ
プは、シリコン酸化物層２２を覆い、コンタクト領域２
３て第２の多結晶シリコン層１５と接触するように下に
広がる。ここで第１図のセルの一製造方法を第４ａ図〜
第４ｇ図を参照して説明しよう。
出発物質は単結晶の半導体シリコン・スライスであり、
直径約７６．２ＴＷＬ１厚さ約１２５０μｍである。た
だし、第４ａ図ではシリコン・スライスの非常に小さな
基板３０のみが示されており、この基板３０の寸法は非
常に誇張されている。第４ａ図〜第４ｅ図に示されてい
る基板３０の小さな領域は、１個のセル（すなわち第１
図において隣接した２個のセル）を含み、この領域は２
５μｍ以下の幅を有する。センス増幅器を含む１６Ｋセ
ルすなわち１６３８４セル、デコード回路、入出力バッ
ファ●ボンデンデイング・バッド等によつて占有される
面積は７５００００ｐボ以下が好ましい。この場合、セ
ル当りの面積は２５μｄ以下であるべきで、約１２．５
μｄが好適てある。実際の寸法では、第４ａ図〜第４ｅ
図における種々の層および領域は幅に比較して非常に薄
いものといえる。シリコン◆スライスは、厚さ約１００
０Ａの薄いシリコン酸化物層３１を生成するのに十分な
時間、約１０００′Ｃの酸化雰囲気の炉に置かれて最初
の酸化ノが行なわれる。
次に、シリコン・スライスをＲｆプラズマ放電によつて
シランとアンモニアの雰囲気へさらし、酸化物の上に窒
化シリコン（Ｓｉ３Ｎ４）層３２を形成する。窒化シリ
コン層３２も約１０００Ａの厚さとなる。フォトレジス
ト膜３３は窒化シリ門コン層３２の上に形成される。た
だしフォトレジストはＫＭＥＲすなわちＫＯｄａｋＭｅ
ｔａｌＥｔｃｈＲｅｓｉｓｔが代表的なものである。フ
ォトレジスト膜３３はマスクを通して紫外線に露光され
るがこのマスクは、以下で述べるが、“゜凹部゛（ＭＯ
ａｔｓ）すフなわちフィールド酸化物領域の所望パター
ンを定めるように順備される。フォトレジスト膜３３は
第４ｂ図に示すような部分でフォトレジスト膜領域３４
を残して現像される。シリコン・スライスは、例えはプ
ラズマ・エッチング技術のような選択的なエッチング液
に接触させるが、このエッチング液は窒化シリコンを取
り除くが、フォトレジスト領域３４またはシリコン酸化
物層３１には作用しない。次にこのスライスに対してイ
オン打ち込みステップを実施する。このステップではホ
ウ素原子が約１Ｘ１Ｃｙ′２原子／Ｃｌｔの打ち込み率
で、約１００Ｋｅ■のビームによつて打ち込まれ、フォ
トレジスト領域３４の島および窒化シリコン層３２によ
つてマスクされていない領域に浅いＰ＋領域３５を形成
する。更にシリコン・スライスは９００℃の蒸気にて数
時間の長い酸化工程に置かれ、これによつて第４ｃに示
すように厚いフィールド酸化物領域３６が形成される。
窒化シリコン層３２はその位置て酸化工程をブロックす
るが、露出された領域でのシリコン面は低下し、深さが
約５０００Ａになり、フィールド酸化物領域３６は成長
して約１００００入になる。もとのＰ＋領域３５は低下
するが、ホウ素が酸化処理の前に拡散されて全てのフィ
ールド酸化領域３６の下にＰ＋領域３７が形成される。
このＰ＋領域３７はチャネル・ストップとして働き、寄
生トランジスタが形成されるのを防ぐ。次に窒化シリコ
ン層３２は高温のリン酸によるエッチングによつて取り
除かれ、シリコン酸化物層３１はフッ化水素のエッチン
グによつて取り除かれる。薄い誘電体のシリコン酸化物
層１９はマスクなしでシリコン・スライスの全露出面上
に約５００Ａの厚さへ熱的に成長する。第４ｄ図を参照
すると、シリコン・スライスはフォトレジスト膜３８て
覆われ、フォトレジスト膜３８はイオン打ち込み領域１
７となるべき領域の上の領域３９を阻止するマスクを介
して紫外線に露光される。次に、マスクとしてフォトレ
ジスト膜を用いて約１５０Ｋｅ■、１×１０２／ｄの打
ち込み率でリンが打ち込まれ、デプレツシヨン型負荷ト
ランジスタとして用いられるのと同じ形式のイオン打ち
込３み領域１７が形成される。次に露光されたフォトレ
ジストは取り除かれ、炉におけるシランの分解工程を利
用して、約０．５μｍの厚さに多結晶シリコン層が全ス
ライス上に被着される。この多結晶シリコン層は、リン
拡散によつてその抵抗値が下４げられ、次いで第４ｅ図
に示すように、フォトレジスト・マスクを用いてパター
ン化され、第１レベルの多結晶シリコン層２０を定める
ようにエッチングされる。この工程で用いられるマスク
は、第１図の第１の多結晶シリコン層の■Ｃ線を定める
ように形成される。第３図の蓄積セルにおけるＭＯＳト
ランジスタのドレイン１６を定めるのは、イオン打ち込
み領域１７の左端であつて、多結晶シリコンの左端では
ない。イオン打ち込み領域１７のドレイン１６は第１レ
ベルの多結晶シリコン層２０の左端を越えて延在してい
ることが重要である。次に第４ｆ図を参照すると、ゲー
トのシリコン酸化物層１８は、シリコゾ酸化物層１９フ
の露出された部分に境界を定めるか、または別の熱酸化
物を形成するかして形成され、厚さが約１０００Ａであ
るゲート酸化物を得るが、容量誘電体のシリコン酸化物
層１９と比較して厚さが約２倍である。別の熱酸化物の
成長中に、酸化物被覆２１が第１レベルの多結晶シリコ
ン層２０の露出した頂部表面上に形成される。この熱酸
化物はパターン化される必要がないため、マスク・アラ
イメントの問題を生じない。次のステップは、第２レベ
ルの多結晶シリコン゛層１５の被着である。
このため、スライス全体が約１００００Ａの多結晶シリ
コンて被覆される。そして再びフォトレジストで覆われ
、第２の多結晶シリコン層のパターンすなわちＭＯＳト
ランジスタのゲートおよびコンタクト２２に対する接続
を決めるマスクを通して露光される。次いで不必要な第
２の多結晶シリコン層１５は、シリコンを侵すがシリコ
ン酸化物は侵さないエッチング液に対するマスクとして
の現像されたフォトレジストを用いてエッチングされる
。次にシリコン・スライスは、シリコン表面の露出領域
上のゲート・シリコン酸化物層１８の残りを取り除くた
め、短かいエッチング工程に置かれる。この露出領域は
拡散されたＮ＋領域が形成されるべきところである。次
にシリコン・スライスは通常の技術を用いたリン拡散工
程に置かれ、これによつてＮ＋領域１２および１４が形
成される。また露出された第２の多結晶シリコン層１５
はこの拡散工程によつて高濃度にドープされる。この拡
散の深さは約８０００Ａである。ゲート・シリコン酸化
物層１８はＭＯＳトランジスタのチャネル端を定める。
Ｎ＋拡散処理の後、シリコンスライス全域は、低い温度
の被着工程によつて厚いシリコン酸化物層２２で覆われ
、従つてセンス線領域１２、Ｎ＋拡散領域１４およびＰ
＋領域３７の各領域に対する不純物の拡散はこれ以上行
なわれない。厚いシリコン酸化物層２２はフォトレジス
トを用いてパターン化され、コンタクト領域２３に対す
る開口を作り、次いでアルミニュウムの薄い層がスライ
ス全域上に被着され、金属ストリップの行選択線の金属
ストリップ１３を残すようにフォトレジストを用いてパ
ターン化される。基本的な製造はこれによつて終了する
が、製造上の通常的な手段に従い、シリコン・スライス
が保護層で覆われ、スクライブされ、個々のチップに分
割されることになるのはいうまでもない。コンタクト領
域２３がＶｃ線すなわち第１の多結晶シリコン層２０の
上に横たわるということによつて、セル面積は単一レベ
ルの多結晶シリコン層セルで可能とするものよりも小さ
い。またコンデンサ領域をコンタクト領域２３の下にす
ることができるため、セルの寸法も小さくすることがで
きる。更に、開示したセルの配列によつて、いくつかの
層に対するマスクの位置決めは厳密性を必要としなくな
る。第１レベルの多結晶シリコン層２０を定めるマスク
がいずれかの方向にコンデンサ１１を定める凹部の縁を
外れたとしても問題となることはない。第２レベルの多
結晶シリコン層を定めるマスクはＮ＋拡散領域１４の第
１レベル層に破損を生ずることなく、重ねることがてき
る。コンタクト領域２３の開口についての位置決めは、
金属ストリップの行選択線金属ストリップ１３を決める
マスクのように厳密性を必要としない。第５図を参照す
ると、本発明の一実施例はＲＡＭセルにおいて単一の多
結晶シリコン層を用いた本発明の一実例が示されている
。
セルはＭＯＳトランジスタ４０、蓄積コンデンサ４１、
データ線すなわちビット線４２およびアドレス線すなわ
ちワード線４３を備え、これらは全て第７図の電気回路
図にも示されている。ＭＯＳトランジスタ４０はビット
線４２を形成するＮ＋拡散領域の一部であるソース４４
および多結晶シリコンの一領域てあるゲート４５を有す
る。ドレイン領域４６はゲート４５と蓄積コンデンサ４
１との間のＮ＋領域によつて与えられる。本発明によれ
ば、イオン打ち込み領域４７は第６ａ図の断面図に詳し
く示されているようにコンデンサの下部プレートとなる
。シリコン酸化物層４８はＭＯＳトランジスタ４０のゲ
ート絶縁体となり、またシリコン酸化合物層４８と同時
に形成された同一厚さのシリコン酸化物層４９はコンデ
ンサの誘電体となる。多結晶シリコンの延長ストリップ
５０は蓄積コンデンサ４１の上部プレートを形成し、電
源電圧Ｖｃに接続されている。先に述べたように、電源
電圧Ｖｃは約聞■Ｄｄすなわち１０〜２０Ｖ（７）Ｖｄ
ｄに比較して約５〜６Ｖでよい。第６ｂ図に示すように
、ゲート４５を形成する多結晶シリコン層は、フィール
ド酸化物５１を越えて領域５２まで延在し、この領域５
２において、その多結晶シリコン層上の酸化膜５３の開
口は、ワード線４３となるアルミニュウム・ストリップ
のためのコンタクト５４を与える。第５図から第７図の
装置の製造工程は、単一レベルの多結晶シリコン層を採
用している点を除けば、第１図から第４図のものと同一
である。イオン打ち込み領域４７を形成するイオン打ち
込みステップは前に述べたようにフォト・レジスト・マ
スクを用いる。すなわち、イオン打ち込みは、フィール
ド酸化物領域５１を成長させた後、かつゲート４５およ
びＶｄ線５０を形成する多結晶シリコン層を被着する前
に実行される。従来の１トランジスタ・セルにおいて、
Ｖｄ線５０に対応した電極は、電圧Ｖｄｄ以下で、電圧
Ｖｔまでの論理レベル“１゛の蓄積電圧を印加し得るシ
リコン表面の反転層を形成するため、電辻Ｎｄｄ（通常
１２Ｖ）へ接続しなければならない。本発明のセルにお
いて、蓄積コンデンサはデイプレシヨン・モード特性を
示すように、例えばＮチヤネｌル・プロセスにおいては
リンのような適当なドーパントて打ち込まれる。かくし
て、電圧Ｖｄｄよりも低い電圧が蓄積コンデンサの多結
晶シリコン電極に印加され、同一の論理レベル“゜１゛
の蓄積電圧を受け入れる。ＭＯＳ蓄積コンデンサに必要
と門されるピンチ・オフ電圧又は打ち込み量は、任意に
選択された電■■Ｘにおいてチャネルが任意の蓄積電圧
Ｖｓでピンチオフとならないように十分なレベルになけ
ればならない。電圧Ｖｘはコンデンサである多結晶シリ
コン層のＶｄ線５０または第１の多結晶シリコン層２０
における電圧てある。蓄積コンデンサの薄い酸化物にお
ける電界強度の減少を電圧を例示して説明することがで
きる。
いま、■Ｄｄ＝＋１２■、ＶＣ＝＋５、蓄積される論理
゜“１゛すなわちＶ（１）の電圧が＋１０Ｖ１そして蓄
積される論理“゜０゛すなわち■（イ））の電圧が０Ｖ
とすると、この場合、従来のセルでの蓄積コンデンサ酸
化物における最大電圧は、論理゜゜０゛が蓄積されたと
きは１２Ｖである。本発明のセルにおける最大電圧は、
論理゜゛１゛または論理゜゜０゛のいずれが蓄積された
としても、５Ｖに過ぎず、第８ａ図および第８ｂ図に示
すように、電圧すなわち電界強度で５８％の低減が得ら
れる。ただしΔＶ１は、蓄積されたデータが論理゜゜１
゛のとき、蓄積コンテンサ酸化物両端における電圧、ま
たΔＶＯは蓄積されたデータが論理“゜０゛のときの電
圧である。セルの寸法を小さくすることが最も重要なと
きは、本発明のセルによつて電界強度の低減が得られ、
セル面積を低減することが可能である。
これは同一の電界強度を保持しながら、酸化物の厚さを
５８％（前記の実施例に対して）も低減することができ
るためである。このことは、単位面積当りの蓄積容量が
５８％多いかまたは蓄積コンデンサ領域が同一の蓄積容
量および電界強度に対して５８％小さくなるかを意味す
る。一例として、単位セル面積を１８１２５μイから１
３１２５μイへ低減しすることが可能となる。前記の実
施例において、電圧■Ｘは便宜上電圧Ｖｃｃに等しいと
した。
しかし、デプレション●スレシヨルドが最大電荷蓄積能
力を実現するために、イオン打ち込みによつて適当に調
整される限り、電圧■Ｘは電圧■Ｓｓすなわち電圧０■
から電圧Ｖｄｄまでの任意のレベルに設定することがで
きる。通常のダイナミックＲＡＭの適用において、電源
電圧■Ｃｃは低電力スタンドバイ・モード動作中オフに
されることが望ましい。
この要件を満すため、電圧Ｖｘは、第９図に示すように
、メモリ・アレイとして用いられる同一チップ内のＭＯ
Ｓ回路て電圧Ｖｄｄから発生させることができる。この
回路は、メタル・マスク切換器によつていくつかの電圧
Ｖｘに対してプログラムすることが可能であり、電圧■
Ｄｄ，Ｖｃｃ，ＶｓｓおよびＶｄｄから発生・された電
圧Ｖｘを含むいくつかの可能な電圧から一つを選択する
ことができる。電圧Ｖｄｄから発生された電圧Ｖｘは、
電源線て偶発的に発生するかも知れない高いトランジェ
ント電圧をコンデンサ誘電体から絶縁させる点でも有利
である。また電圧スパイクはコンデンサ誘電体を破壊し
て記憶装置を破壊することになろう。本発明は特定の実
施例を参照して説明されたが、この説明は限定的な意味
で解釈されるべきでない。当業者においては、本発明の
他の実施例と同じく、開示された実施例の種々の変更は
、本発明の説明を参照することによつて明らかとなるで
あろう。従つて特許請求の範囲は本発明の真の範フ囲に
含まれるこのような全ての変更または実施例を包含する
ものてある。（へ）発明の効果 以上説明しζきたように、本願発明によれば、蓄積キャ
パシタの下部電極を構成する半導体基板・に第２導電形
の不純物をドープして第２導電形とし、上部電極に印加
する電圧をアクセストランジスタに印加する信号の２つ
のレベルの略々中間の電圧としたので、蓄積キャパシタ
の絶縁層に加わる電界強度を減少させることができ、蓄
積キヤパ・シタの信頼性を向上させられるとともに、セ
ルの寸法を小さくすることもできるという効果を得られ
る。
【図面の簡単な説明】
第１図は本発明に従つて製造された二つのＲＡＭセルを
示す半導体チップの非常に狭い領域を大きく拡大した平
面図、第２図は第１図に示すセルの電気的概要図、第３
ａ図、第３ｂ図、第３ｃ図および第３ｄ図は第１図にお
いてそれぞれ線ａ−Ａ，ｂ−Ｂ，ｃ−ｃおよびｄ−ｄに
沿つて切断された第１図の半導体装置の断面図、第４ａ
図から第４ｇ図は第１図のセルの線ａ−ａに沿つて切断
された製造における種々の段階における断面図、第５図
は本発明の他の実施例によるメモリ・セルを示し、半導
体チップの非常に小さな部分を大きく拡大した平面図、
第６ａ図および第６ｂ図は第５図においてそれぞれ線ａ
−ａおよびｂ−ｂに沿つて切断された第５図のセル部分
における平面図、第７図は第５図のメモリ・セルの電気
的概要図、第８ａ図および第８ｂ図は本発明のメモリ◆
セルでなく、従来のメモリ・セルにおける各種動作条件
に対する電圧のグラフ図、第９図は本発明のセルにおけ
るオン・チップ電源の電気回路図てある。

Claims (1)

    【特許請求の範囲】
  1. １ 第１導電形の半導体基板表面のチャンネル領域と該
    チャンネル領或の上方に絶縁層を介して位置するゲート
    と前記チャンネル領域の一端側の前記半導体基板に形成
    された第２導電形領域とを有するアクセストランジスタ
    と、前記チャンネル領域の他端側の前記半導体基板表面
    の下部電極領域と該下部電極領域の上方の絶縁層と該絶
    縁層の上方の上部電極とを有する蓄積キャパシタとを備
    え、ある電圧の１つのレベルおよびこの１つのレベルと
    異なる電圧の他のレベルの少なくとも２つのレベルで前
    記アクセストランジスタの前記第２導電形領域に論理信
    号を供給するメモリセルにおいて；前記下部電極領域に
    第２導電形の不純物をドープして該下部電極領域を第２
    導電形にするとともに、前記２つのレベルの略々中間の
    電圧を前記上部電極に印加することを特徴とするメモリ
    セル。
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