DE2741152A1 - Speicherzelle fuer einen silizium- gate-n-kanal-mos-direktzugriffspeicher und verfahren zu ihrer herstellung - Google Patents

Speicherzelle fuer einen silizium- gate-n-kanal-mos-direktzugriffspeicher und verfahren zu ihrer herstellung

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Description

- 6 -Patentanwälte
CMpt-Ing. Opl-Chem. CNpl.-lng. 2 7 A 1 1 5
E. Prinz - Dr. G. Hauser - G. Leiser Ernsbergerstrasse
8 München 60
Unser Zeichen; T 2253 12.September 1977
TEXAS INSTRUMENTS INCORPORATED 13500 North Central Expressway Dallas, Texas, V.St.A.
Speicherzelle für einen Silizium-Gate-N-Kanal-MOS-Dlrektzugriffspeicher und Verfahren zu Ihrer Herstellung
Die Erfindung bezieht sich allgemein auf Halbleiterspeicher und Verfahren zu ihrer Herstellung und insbesondere auf eine Speicherzelle für einen Halbleiterspeicher in Silizium-Gate-R-Kanal-MOS-Technik.
Halbleiterspeicher mit einem Transistor werden in Direktzugriff speichern (RAM) in Silizium-Gate-N-Kanal-MOS-Technik verwendet, wie in der USA-Patentschrift 3 909 631 und in der Zeitschrift "Electronics" vom 13.September 1973,
Seite 116 beschrieben ist. Der am häufigsten hergestellte
12 Speicher dieses Typs enthält 4096, also 2 Bits, und er
wird in der Industrie als "AK RAM " bezeichnet. Von den Kosten der Herstellung von Halbleiterbauelementen fällt der r/Ba
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größte Anteil auf das Bonden, das Einbauen in das Gehäuse, das Testen, das Handhaben und dergleichen und nicht auf das kleine Siliziumplättchen, das die eigentliche Schaltung enthält. Jede Schaltungsanordnung, die in einem Plättchen mit gegebener Größe, beispielsweise 19 nun (30 000 square mils) enthalten sein kann, kostet etwa ebensoviel wie Jede andere Schaltungsanordnung.Durch Herstellen von 16 K oder 16 (10 ) Speicherzellen oder Bits in einem Plättchen können große Einsparungen der Kosten pro Bit erhalten werden, wenn eine brauchbare Ausbeute erzielt wird. Bei einer Zunahme der Plättchengröße nimmt die Ausbeute ab, so daß bei Größen über 4,5 mm an einer Seite die Vorteile durch eine Herabsetzung der Ausbeute aufgehoben werden. Folglich ist es erwünscht, die von jedem Bit oder jeder Zelle in einem Direktzugriffspeicher besetzte Fläche zu reduzieren.
Eine Art einer N-Kanal-MOS-Speicherzelle mit einem Transistor, bei der polykristallines Silizium in zwei Lagen angewendet wird, ist in der Patentanmeldung P 27 01 073.7 beschrieben. Die hier zu beschreibende Erfindung stellt eine weitere Verbesserung der in dieser Patentanmeldung beschriebenen Speicherzelle dar.
1-Transistor-Zellen in integrierten MOS-Schaltungen machen von Speicherkondensatoren Gebrauch, die ein aus Siliziumoxid bestehendes Dielektrikum enthalten, wie in der USA-Patentschrift 3 350 760 beschrieben ist. Sie können als sogenannte geschaltete Typen, d.h. spannungsabhängige Typen, bezeichnet werden, und unter Ihnen können sich durch Ionenimplantation erzeugte Zonen befinden, wie in der USA-Patentanmeldung SN 645 vom 29.Dezember 1975 ausgeführt ist.
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In einem dynamischen Direktzugriffspeicher mit 1-Transistor-Zellen ist die Zuverlässigkeit des Speicherkondensators äußerst kritisch, da diese Kondensatoren einen Hauptabschnitt der gesamten dünnen Oxidfläche des Halbleiterplättchens bilden. Allgemein stehen die Zuverlässigkeit und die Ausbeute einer Schaltungsvorrichtung in umgekehrtem Verhältnis zu der von ihrem Oxid besetzten Fläche des Halbleiterplättchens. Die Kondensatordielektrikumsbereiche sind kritischer als die Gate-Bereiche der Transistoren, da sie größer sind und ständig unter einer hohen Potentialbeanspruchung stehen. Lebensdauertestdaten an dynamischen N-Kanal-MOS-Direktzugriffspeichern zeigen, daß 80 bis 90% von mit der Zuverlässigkeit in Zusammenhang stehenden Fehlern auf Oxiddefekte in den Speicherkondensatoren zurückzuführen sind. Wenn die elektrische Feldstärke im Dielektrikum des Speicherkondensators herabgesetzt werden kann, kann die Zuverlässigkeit erhöht werden. Die Zuverlässigkeit des dünnen Siliziumoxiddielektrikums in einem Kondensator hängt stark von der elektrischen Feldstärke in dem Oxid ab. Durch Reduzieren der Feldstärke kann andrerseits das Oxid dünner gemacht werden, so daß die Kapazität pro Flächeneinheit erhöht werden kann, was eine Reduzierung der gesamten Fläche des dünnen Oxids erlaubt.
Mit Hilfe der Erfindung soll eine Zelle für einen Direktzugriffspeicher mit hoher Zuverlässigkeit, kleinen Abmessungen und/oder hoher Ausbeute geschaffen werden. Ferner soll ein Verfahren zur Herstellung eines Silizium-Gate-N-Kanal-DirektzugriffSpeichers geschaffen werden.
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Nacn der Erfindung wira ν«'.ίι verbesserter Speicherkondensator für ei ν i.lli.iiisrr.-Gate-N-Kanal-MOS-Speicherzelle geschaffen, b-ri der zwsi Lagen aus polykristallinem Silizium angewendet werden. Die erste Lage bildet den oberen Belag dsr Spei eherkondenaatoren der Zellen in einer Spalte? und unterhalb dieses Belags befindet sich eine durch Ionenimplantation erzeugte Zone, die dazu dient, die zur Invertierung dieser Zone benötigte Spannung abzusenken. Diese erste Lage ist an eine Vorspannung gelegt, deren Wert niedriger als der bisher verwendete Spannungswert ist, so daß die elektrische Feldstärke im Kondensatordielektrikum abgesenkt wird. Die zweite Lage aus polykristallinem Silizium ergibt die Gate-Elektroden der MOS-Transistoren und auch die Verbindung zwischen den Gate-Elektroden und einem darüber befindlichen Metallstreifen, der die X-Adressierungsleitung ist. Die Kontaktfläche zwischen dem Metallstreifen und dem polykristallinen Silizium der zweiten Lage kann über einem Teil des polykristallinen Siliziums der ersten Lage Hegen. Die implantierte Zone erstreckt sich über den Rand des polykristallinen Siliziums der ersten Lage hinaus zum MOS-Transistor hin, damit eine niederohmige Bahn gewährleistet wird. Bei dieser AusfUhrungsform kann das Siliziumoxid, das das Kondensatordielektrikum bildet, dünner als das sein, das den Gate-Isolator des Transistors bildet, so daß die Kapazität vergrößert wird.
In einer weiteren AusfUhruangsform bildet polykristallines Silizium in einer einzigen Lage sowohl die Gate-Elektrode des Transistors als auch den oberen Belag des Kondensators;
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hier bewirkt die implantierte Zone eine Absenkung der elektrischen Feldstärke im Kondensatordielektrikum, was zu einer Tergrößerung der Zuverlässigkeit führt.
Die Erfindung wird nun an Hand der Zeichnung beispielshalber erläutert. Es zeigen:
Fig.1 eine stark vergrößerte Draufsicht auf eine sehr kleine Fläche eines Halbleiter-Chips, wobei zwei Direktzugriff-Speicherzellen nach der Erfindung
dargestellt wird, Fig.2 ein elektrisches Schaltbild der Zellen von Fig.1,
Fig.3a, 3b, 3c und 3d Schnitte der Schaltungsvorrichtung von Fig.1 längs den Linien a-a , b-b, c-c, bzw. d-d von Fig.1,
Flg.4a bis 4g Schnitte der Zelle von Fig.1 längs der Linie a-a bei verschiedenen Stufen der Herstellung, Fig.5 eine stark vergrößerte Draufsicht auf einen
kleinen Teil eines Halbleiter-Chips mit einer Speicherzelle nach einer weiteren Ausführungsform der Erfindung,
Fig.6a und 6b Schnitte der Zelle von Fig.5 längs der Linie a-a bzw. b-b von Fig.5»
Fig.7 ein elektrisches Schaltbild der Speicherzelle von Fig.5,
Fig.8a und 8b Diagramme der Spannungen für verschiedene Betriebszustände einer herkömmlichen Speicherzelle
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bzw. einer Speicherzelle nach der Erfindung und
Fig. 9 ein elektrisches Schaltbild einer auf dem Halbleiter-Chip untergebrachten Versorgungsspannungsquelle für die erfindungsgemäße Speicherzelle.
In Fig.1 sind MOS-DirektzugriffSpeicherzellen nach der Erfindung in ihrer geometrischen Anordnung dargestellt. Jede Zelle enthält einen MOS-Zugrifftransistor 10 und einen Speicherkondensator 11, wie auch in dem elektrischen Schaltbild von Fig.2 angegeben ist. Abtastleitungen 12 sind von diffundierten (N+)-Zonen gebildet; diese Leitungen sind die Y-Leitungen, die eine große Anzahl von Zellen in einer Spalte verbinden. Beispielsweise können in einer Spalte 128 Zellen mit jeweils einem an die Abtastleitung 12 angeschlossenen Transistor 10 und einem Kondensator 11 vorhanden sein.
In der Mitte jeder Spalte oder jeder Abtastleitung wäre dabei ein Leseverstärker angebracht, wie er in der Patentanmeldung P 27 24 646.4 dargestellt ist. Ein Metallstreifen bildet die X-Adreseenleitung oder Zeilenadressenleitung 13, die an alle Gate-Elektroden aller Transistoren in einer Zeile, beispielsweise an 128 Transistoren in einem 16K-Direktzugriffspeicher, angeschlossen ist. Die von den zwei Zellen in Fig.1 eingenommene Fläche beträgt nicht mehr als etwa 625.10~6mm2 ( 1 mil2), d.h. 312»i0~6mm2 (0,5 mil2) pro Zelle.
Wie in den Figuren 3a bis 3d im Zusammenhang mit Fig.1 am besten zu erkennen ist, enthält jeder MOS-Transistor eine diffundierte (N+)-Zone 14, die die Source-Elektrode (oder die Drain-Elektrode) bildet. Die (N+)-Zone 14 j st ein Teil der Abtastleitung 12, die eine längliche
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durchgehende diffundierte (N+)-Zone ist. Außerdem enthält der Transistor 10 eine Gate-Elektrode 15, die von polykristallinem Silizium in einer zweiten Lage gebildet wird, wie noch erläutert wird. Die Drain-Elektrode 16 des MOS-Transistors wird vom Rand einer implantierten Inversionszone 17 unterhalb des Kondensators 11 gebildet. Die implantierte Inversionszone 17 ist ein Hauptmerkmal der Erfindung, da die zur Invertierung dieser Zone erforderliche Spannung wesentlich geringer ist als die bisher erforderliche Spannung.Eine dünne Siliziumoxidschicht 1Θ wirkt als Gate-Isolator für den MOS-Transistor 10, und eine getrennte dünne Oxidschicht 19 bildet das Dielektrikum des Kondensators 11. Gemäß einem Merkmal der Erfindung können die Oxidschichten 18 und 19 unterschiedlich dick sein. Der obere Belag des Kondensators 11 wird von polykristallinem Silizium der ersten Lage gebildet, das ein länglicher Streifen 20 ist, der an die Versorgungsspannung Vc mit dem Wert von etwa 0,5 Vdd entsprechend einem Merkmal der Erfindung angeschlossen 1st. Es ist wichtig, daß die implantierte Zone 17 unter den Rand des polykristallinen Siliziums 20 der ersten Lage ragt, damit an der Stelle 16 eine hochohmlge Lücke vermieden wird; dies wird bei der Erläuterung des Herstellungsverfahrens verständlich. Ein· zweite Schicht 21 aus Siliziumoxid trennt dde ersten und zweiten Lagen 20 bzw. 15, und eine dicke Schicht 22 aus Siliziumoxid bedeckt die beiden Lagen aus polykristallinem Silizium und auch das gesamte HaIbleiterplättchen. Wie in Fig.3b zu erkennen ist, liegt über der Schicht 22 ein die Zellenadressenleitung 13 bildender Metallstreifen, der so nach unten ragt, daß
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er an einer Kontaktierungsstelle 23 einen Kontakt mit der zweiten Lage 15 aus polykristallinem Silizium bildet.
Unter Bezugsnahme auf die Figuren Aa bis 4g wird nun ein Verfahren zur Herstellung der Zelle von Fig.1 beschrieben. Als Ausgangsmaterial dient eine Scheibe aus monokristallinem halbleitenden Silizium mit einem Durchmesser von etwa 7,5 cm und einer Dicke von etwa 1,25 mm (50 mil), in Fig.4a ist nur ein sehr kleines Stäbchen 30 der Siliziumscheibe mit stark verzerrten Abmessungen dargestellt. Der in den Figuren 4a bis 4e zu erkennende kleine Bereich des Stäbchens 30 enthält eine Zelle ( oder zwei benachbarte Zellen in Fig.1), und diese Fläche hat eine Breite von weniger als 25 um. Die Fläche, die von 16 K oder 16 384 Zellen, den Leseverstärkern, der Decodierschaltung, den Eingabe/Ausgabe-Puffern, den Kontaktflächen und dergleichen eingenommen wird, würde vorzugsweise weniger als 19 mm (30 000 mil ) betragen. In diesem Fall wäre die Fläche pro Zelle kleiner
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als 625 . 10 mm (1 mil ), vorzugsweise 312 . 10 mm (0,5 mil ). Im richtigen Maßstab wären die verschiedenen Schichten und Zonen in den Figuren 4a bis 4e sehr dünn im Vergleich zu den Breitenabmessungen.
Die Siliziumscheibe wird zunächst oxidiert, indem sie in einem Ofen einer oxidierenden Atmosphäre bei einer Temperatur von etwa 1000C für eine zur Erzeugung einer dünnen Schicht 31 aus Siliziumoxid mit einer Dicke von etwa 1000 8 ausreichenden Zeitdauer ausgesetzt wird. Anschliessend wird eine Schicht 32 aus Siliziumnitrid Si,N auf der Oxidschicht angebracht, indem die Scheibe in einer
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HF-Plasmaentiadung einer Atmosphäre aus Silan und Ammoniak ausgesetzt wird. Die Nitridschicht hat ebenfalls eine Dicke won etwa 1000 £. über der Nitridschicht wird ein Photoresistüberzug 33 üblicherweise aus KMER (Kodak Metal Etch Resist)angebracht. Der PhotoresistUberzug wird mit ultraviolettem Licht durch eine Maske belichtet, die so vorbereitet ist, daß das gewünschte Muster der Vertiefungen oder Feldoxidbereiche gebildet wird, wie
noch zu erkennen 1st. Der Photoresistüberzug 33 wird entwickelt, so daß Bereiche 34 zurückbleiben, wie in Fig.4b zu erkennen ist. Die Scheibe wird dann selektiv geätzt, beispielsweise mittels eines Plasmaätzverfahrens, das Siliziumnitrid entfernt, die Photoresistbereiche oder die Siliziumoxidschicht 31 jedoch nicht angreift. Dann wird die Scheibe einer Ionenimplantation ausgesetzt, bei der Boratome mittels eines Strahls von ungefähr
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100 KeV bei einer Dosierung von 1x10 Atomen pro cm implantiert werden, damit eine flache (P+)-Zone 35 in den nicht von den Photoresistbereichen 34 und dem Nitrid 32 maskierten Gebieten entsteht. Danach wird die Scheibe einer längeren Oxydation für die Dauer mehrerer Stunden bei 9000C in Dampf unterzogen, wobei dicke Feldoxidzonen 36 entstehen, wie in Fig.4c zu erkennen ist. Die Nitridschicht 32 maskiert an ihren Orten die Oxydation, jedoch wird die Siliziumoberfläche an den freiliegenden Bereichen auf eine Tiefe von etwa 5000 Ä verbraucht, wobei eine Schicht 36 mit einer Dicke von etwa 10 000 £ wächst. Die ursprüngliche (P+)-Zone ist dann verbraucht, jedoch wird vor der Oxydationsfront Bor eindiffundiert, damit (P*)-Zonen 37 unter allen Feldoxidzonen 36 entstehen· Diese Bereiche 37 wirken als
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Kanalbegrenzungen, die das Entstehen parasitärer Transistoren verhindern. In einer heißen Phosphorsäureätzlösung werden die Abschnitte der Nitridschicht 32 entfernt, und das Oxid 31 wird in einer fluorwasserstoffätzlösung entfernt. Die dünne dielektrische Oxidschicht 19 wird durch thermisches Aufwachsen mit einer Dicke von etwa 500 S über der gesamten freiliegenden Oberfläche der Scheibe ohne Maskierung erzeugt. Nach Fig.Ad wird die Scheibe mit einer Photoresistschicht 38 überzogen, die durch eine Maske mit ultraviolettem Licht belichtet wird, die die Bereiche 39 über zu bildenden Implantat!onsζonen blockiert. Anschliessend wird bei etwa 150 KeV mit einer
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Dosierung von 1 χ 10 Atomen pro cm Phosphor unter Verwendung der Photoresistschicht als Maske implantiert, so daß sich die Implantationszonen 17 ergeben, die die gleiche Form haben, die auch für Verarmungslasttraneistoren benutzt wird. Der restliche Photoresist wird dann entfernt, und über der gesamten Scheibe wird unter Anwendung eines Silanzersetzungsverfahrens in einem Reaktor polykristallines Silizium mit einer Dicke von etwa 0,5 wm angebracht. Diese Lage aus polykristallinem Silizium wird zur Absenkung ihres Widerstandes mit einer Phosphordiffusion behandelt und dann in das in Fig.Ub zu erkennende Muster mittels einer Photoresistmaskierung und einer Ätzung zur Bildung der Bereiche 20 des polykristallinen Siliziums der ersten Ebene gebracht. Die bei diesem Vorgang verwendete Maske ist so ausgebildet, <toß die Vc-Leitung aus polykristallinem Silizium der ersten Lage gemäß Fig.1 entsteht. Die Drain-Elektrode der MOS-Transistoren der Speicherzellen von Fig.3a wird von der äußersten linken Seite der Zone 17 und nicht vom linken Rand der Lage aus polykristallinem Silizium gebildet. Es ist wichtig, daß sich der Be'reich 16 der
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Implantatlonszone 17 über den linken Rand der polykristallinen Siliziumschicht 20 hinaus erstreckt. Nach Fig.^f wird anschliessend die Gate-Oxidschicht 18 entweder durch Abtragen des freiliegenden Teils der Schicht 19 oder durch zusätzliches thermisches Aufwachsen von Oxid zur Bildung der Gate-Oxidschicht mit einer Dicke von etwa 1000 Ä im Gegensatz zur Kondensatordielektrikumsschicht 19 erzeugt, die nur halb so dick ist. Während des Aufwachsens des zusätzlichen thermischen Oxids wird über der freiliegenden Oberfläche der Lage 20 eine Oxidschicht 21 erzeugt. Dieses thermische Oxid muß nicht in ein bestimmtes Muster gebracht werden, und bei ihm sind die Probleme der Maskenausrichtung vermieden.
Der nächste Schritt besteht darin, daß die zweite Lage aus polykristallinem Silizium aufgebracht wird. Zu diesem Zweck wird die ganze Scheibe mit polykristallinem Silizium mit einer Dicke von etwa 10 000 Ä wie zuvor in einem Reaktor beschichtet. Dann wird die Scheibe wieder mit einem Photoresistmaterial überzogen und durch eine Maske belichtet, die das Muster der zweiten Lage aus polykristallinem Silizium, d.h. die Gate-Elektroden der MOS-Transistoren und die Verbindungen zum Kontakt 22 festlegt. Das unerwünschte polykristallin Silizium der Lage 15 wird dann durch Ätzen entfernt, wobei der entwickelte Photoresist als Maske für ein Ätzmittel benutzt wird, das zwar Silizium, nicht jedoch Siliziumoxid angreift. Anschließend wird die Scheibe kurz geätzt, damit die Rückstände der Gate-Oxidschicht auf freiliegenden Flächenbereichen der Siliziumoberfläche entfernt werden, wo diffundierte (N+)-Zonen erzeugt werden sollen.
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Die Scheibe wird nun unter Anwendung herkömmlicher Verfahren einer Phosphordiffusion unterzogen, bei der die (N+)-Zonen 12 und 14 erzeugt werden. Die freiliegende Lage 15 aus polykristallinem Silizium wird bei diesem Vorgang ebenfalls stark dotiert. Die Tiefe dieser Diffusion beträgt etwa 8000 S . Der Rand des Gate-Oxids 18 definiert den Rand des Kanals des MOS-Transistors. Nach der (N+)-Diffusion wird dile gesamte Scheibe mit einer dicken Schicht 22 aus Siliziumoxid überzogen, wobei ein bei niedriger Temperatur erfolgender Abseheidungsvorgang angewendet wird, damit keine weitere Diffusion der Störstoffe in den Zonen 12, 14 und 37 eintritt. Der dicke Oxidüberzug 22 wird dann unter Verwendung eines Photoresists in ein solches Muster gebracht, daß die Öffnungen für die Kontaktflächen 23 entstehen, und anschliessend wird auf der gesamten Scheibe eine dünne Aluminiumschicht abgeschieden, die unter Verwendung eines Photoresists in ein solches Muster gebracht wird, daß der Metallstreifen 13 zurückbleibt. Dadurch 1st das Herstellungsverfahren im wesentlichen abgeschlossen, obgleich zu erkennen ist, daß die Scheiben dann noch mit einer Schutzschicht überzogen, geritzt, in einzelne Chips zerbrochen und in Gehäuse untergebracht werden, wie es in der Industrie allgemein üblich ist.
Auf Grund der Tatsache, daß die Kontaktfläche 23 über der Vc-Leitung 20 oder der ersten Lage aus polykristallinem Silizium liegt, ist die Zellenfläche kleiner als es bei Zellen mit einer Lage aus polykristallinem Silizium möglich ist. Die Reduzierung der Zellengröße ist auch deshalb möglich, well die Kondensatorflächen unterhalb der KontaktflSche 23 liegen können. Bei der dargestellten
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Zellengeometrie ist bei gewissen Schichten die Maskenpositionierung kein Problem mehr.Es spielt keine Rolle, wenn die die erste Lage 20 aus polykristallinem Silizium definierende Maske den Rand der Vertiefung verfehlt, die den Kondensator 11 bildet, was in jeder Richtung gilt. Die die zweite Lage 15 aus polykristallinem Silizium bildende Maske kann ohne schädliche Auswirkungen die erste Lage in der (N+)-Vertiefungszone 14 überlappen. Oi· Lage der öffnung 23 ist unkritisch, da sie die Lage der Maske ist, die den Metallstreifen 13 definiert.
In Fig.5 1st eine AusfUhrungsform der Erfindung dargestellt, bei der in einer Direktzugriffspeicherzelle eine Lage aus polykristallinem Silizium angewendet wird. Die Zelle enthält einen MOS-Transistor 40, einen Speicherkondensator 41, eine Daten- oder Bitleitung 42 und eine Adressen- oder Wortleitung 43; diese Elemente sind in dem elektrischen Schaltbild von Fig.7 zu erkennen. Der Transistor weist eine Source-Elektrode 44 auf, die ein Teil der diffundierten(N+)-Zone ist, die die Bitleitung 12 bildet; ferner weist der Transistor eine Gate-Elektrode 45 auf, die aus einem Bereich des polykristallinen Siliziums besteht. Eine Drain-Zone 46 wird von einer diffundierten (N+)-Zone zwischen der Gate-Elektrode und dem Kondensator 41 gebildet. Nach der Erfindung bildet eine durch Ionenimplantation erzeugte Zone 47 den unteren Belag des Kondensators, wie in der Schnittansicht von Fig.6a am besten zu erkennen ist. Eine Siliziumoxidschicht 48 bildet den Gate-Isolator für den Transistor 40 und eine ebenso dicke, gleichzeitig mit der Schicht 48 gebildete Oxidschicht 49 ist das Kondensatordielektrikum.
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Der obere Belag des Kondensators 41 wird von einem länglichen Streifen 50 aus polykristallinem Silizium gebildet, der an eine Versorgungsspannung Vc angelegt ist. Wie zuvor ist der Wert der Spannung Vc möglicherweise halb so groß wie die Spannung Vdd, d.h. etwa 5 oder 6V im Vergleich zu 10 oder 12 V für die Spannung Vdd. Die die Gate-Elektrode 45 bildende polykristalline Siliziumschicht erstreckt sich über dem Feldoxid 51 zu einem Bereich 52, wo eine öffnung in einer darüberliegenden Oxidschicht 53 einen Kontakt 54 zu einem Aluminiumstreifen erzeugt, der die Adressenleitung 43 bildet, wie in Fig.6b zu erkennen ist. Das Verfahren zur Herstellung der Schaltungsvorrichtung nach den Figuren 5 bis 7 stimmt mit den im Zusammenhang mit den Figuren 1 bis 4 beschriebenen Verfahren Uberein, mit der Ausnahme, daß nur eine einzige Lage aus polykristallinem Silizium verwendet wird. Bei dem Ionenimplantationsschritt, bei dem die Zone 47 erzeugt wird, wird wie zuvor von einer PhotoresIstmaske Gebrauch gemacht. Die Implantierung erfolgt nach dem Aufwachsen des Feldoxids 51 und vor dem Aufbringen der Lage aus polykristallinem Silizium, die die Gate-Elektrode 45 und die Vd-Leltung 50 bildet. In einer herkömmlichen 1-Transistorzelle muß die der Leitung 50 entsprechende Elektrode an die Spannung Vdd (gewöhnlich +12V) angelegt werden, damit auf der Siliziumoberfläche eine Inversionsschicht erzeugt wird, die eine Speieherspannung für den digitalen Signalwert "1" bis zu einem Wert von Vt unterhalb der Spannung Vdd annehmen kann. In der nach der Erfindung ausgebildeten Speicherzelle wird der Speicherkondensator mit dem entsprechenden Typ eines Dotierungsmittels implantiert, damit sich ein Verarmungsverhalten
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ergibt; dies bedeutet, daß er beispielsweise bei dem N-Kanal-Prozeß m t Phosphor dotiert wird. Somit kann an die mit polykristallinem Silizium bestehende Elektrode des Speicherkondensators eine niedrigere Spannung als die Spannung Vdd zur Annahme der gleichen Speicherspannung für den Wert "1" angelegt werden. Die Abschnürspannung oder die für den MOS-Speicherkondensator erforderliche Implantierungsdosierung muß hoch genug sein, damit bei jeder gewählten Spannung Vx der Kanal bei jeder Speicherspannung Vs nicht abgeschnürt wird. Die Spannung Vx ist dabei die Spannung an der Kondensatorschicht 50 oder 20 aus polykristallinem Silizium. ι
Die Herabsetzung der elektrischen Feldstärke in der dünnen Oxidschicht des Speicherkondensators kann an Hand von Spannungsbeispielen veranschaulicht werden. Es sei angenommen, daß die Spannung Vdd den Vert +12V hat, daß die Spannung Vc den Wert +5V hat, daß ein gespeicherter Signalwert "1" (auch als V(1) bezeichnet)dem Spannungswert +10Ventspricht und daß ein gespeicherter Signalwert "0" (auch als V(O) bezeichnet) dem Spannungswert OV entspricht. In diesem Fall beträgt die maximale Spannung am Oxid des Speicherkondensators in einer herkömmlichen Zelle 12V, wenn der Signalwert "0" gespeichert 1st. Die maximale Spannung der erfindungsgemäßen Zellen beträgt nur 5V, wenn entweder der Wert "1" oder der Wert "0" gespeichert ist, was eine Herabsetzung der Spannung oder der elektrischen Feldstärke um 58# ergibt, wie in den Figuren 8a und 8b veranschaulicht ist. Die Spannungsdifferenz AV1 1st die Spannung am Oxid des Speicherkondensators, wenn der Datenwert "1" gespeichert ist, und die Spannungsdifferenz AVO ist die
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Spannung, die auftritt, wenn der Datenwert'O" gespeichert ist.
Wenn kleine Zellenabmessungen der wichtigste Gesichtspunkt sind, dann kann die Reduzierung der sich bei der erfindungsgemäßen Zelle ergebenden Feldstärke dazu benutzt werden, die Zellenfläche herabzusetzen, da (im obigen Beispiel) die Oxiddicke um 58% bei Aufrechterhaltung der gleichen Feldstärke verkleinert werden kann. Dies bedeutet, daß die Speicherkapazität pro Einheitsfläche um 58?6 höher ist oder daß die Speicherkondensatorfläche für die gleiche Speicherkapazität und die gleiche /Feldstärke um 58# kleiner ist. In einem AusfUhrungsbeispiel ermöglichte dieser Sachverhalt eine Reduzierung der Fläche pro Zelle von 468 · 10" rnnT (0,725 mil*) auf 339 ·10"6ππη2 (0,525 mil2).
Im oben angegebenen Beispiel hatte die Spannung Vx zweckmässigerweise den Wert der Spannung Vcc. Die Spannung Vx kann jedoch auf jeden Wert zwischen Vss oder OV und Vdd eingestellt werden, solange die Verarmungsschwelle durch die Ionenimplantation zur Erzielung der maximalen Ladungsspeicherkapazität richtig eingestellt ist.
In vielen Anwendungsfällen dynamischer Direktzugriffspeicher ist es erwünscht, die Versorungsspannung Vcc während eines Bereitschaftsbetriebs mit niedrigem Energieverbrauch abzuschalten.Damit dieser Anforderung entsprochen wird, kann die Spannung Vx aus der Spannung Vdd mittels einer MOS-Schaltung nach Fig.9 erzeugt werden, die auf dem gleichen Halbleiterplättchen
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wie das Speicherfeld angebracht 1st. Die Schaltung kann für verschiedene Werte der Spannung Vx programmiert sein, Indem mittels einer aus Netall bestehenden Wechselmaske eine von mehreren möglichen Spannungen einschließlich der Spannung Vdd, Vcc, Vss und einer aus der Spannung Vdd erzeugten Spannung Vx ausgewählt wird. Die aus der Spannung Vdd erzeugte Spannung Vx hat außerdem den Vorteil, daß hohe Stoßspannungen der Versorgungsleitungen, wie sie unbeabsichtigterweise auftreten können, von den Dielektrika der Kondensatoren isoliert werden. Eine Spannungsspitze kann ein Speicherbauelement zerstören, indem ein Kondensatordielektrikum durchschlägt.
Die Erfindung ist hier zwar im Zusammenhang mit speziellen Ausführungsbeispielen beschrieben worden, doch ist für den Fachmann erkennbar, daß im Rahmen der Erfindung ohne weiteres Abwandlungen möglich sind.
«09811/0981

Claims (1)

  1. Patentanwälte
    Opl-Ing. Dipl.-Chem. Dipl-Ing.
    E.Prinz - Dr. G.Hauser - G.Leiser
    Ernsbergerstrasse 19
    8 München 60
    Unser Zeichen: T 2253 12.September 1977
    TEXAS INSTRUMENTS IIJCORPORATED 13500 North Central Expressway Dallas, Texas, V.St.A.
    Patentansprüche
    -1/ Speicherzelle für einen Silizium-Gate-N-Kanal-MOS-Direktzugriffspeieher, gekennzeichnet durch
    a) einen Körper aus P-leitendem Silizium mit einer Hauptfläche,
    b) eine in der Hauptfläche gebildete (N+)-Zone,
    c) eine im Abstand von der (N+)-Zone liegende Kondensatorzone in der Hauptfläche, wobei die Kondensatorζone durch Ionenimplantation mit Störstoffen gebildet ist, die eine N-Leitung ergeben,
    d) eine dünne aus Oxid bestehende Dielektrikumaschicht über der Kondensatorzone,
    e) eine erste Lage aus polykristallinem Silizium über der Dielektrikumsschicht,
    f) einen isolierenden überzug über der ersten Lage aus polykristallinem.Silizium,
    Schw/Ba 109811/09··
    OHiQiNAL INSPECTED
    g) eine MOS-Transistorkanalzone in der Hauptfläche zwischen der (N+)-Zone und der Kondensatorzone,
    h) eine über der Kanalzone liegende dünne Gate-Oxidschicht, die beträchtlich dicker als die dünne aus Oxid bestehende Dielektrikumsschicht ist,
    i) eine zweite Lage aus polykristallinem Silizium, die über der Gate-Oxldschicht und auch teilweise über der ersten Lage aus polykristallinem Silizium, Jedoch von dieser durch den isolierenden überzug getrennt liegt,
    J) einen isolierenden überzug über der zweiten Lage aus polykristallinem Silizium,
    k) eine über dem isolierenden überzug liegende leitende Schicht, die über eine öffnung in dem isolierenden überzug bei einer Kontaktfläche mit der zweiten Lage aus polykristallinem Silizium in Kontakt steht,
    1) eine Einrichtung zum Anlegen digitaler Signale an die (N+)- Zone mit wenigstens zwei Werten, wobei einer der Werte ein Bezugspotential ist, während der andere Wert eine im Vergleich zu dem Bezugspotential positive Spannung ist, und
    m) eine Einrichtung zum Anlegen einer Vorspannung an die zweite Lage aus polykristallinem Silizium, wobei der Wert der Vorspannung halb so groß wie der Wert der positiven Spannung 1st.
    109811/0988
    2. Speicherzelle nach Anspruch 1, dadurch gekennzeichnet, daß die Kondensatorzone über die erste Lage aus polykristallinem Silizium in Richtung zu der MOS-Transistorkanalzone hinausragt.
    3. Speicherzelle nach Anspruch 2, dadurch gekennzeichnet,
    daß die Kondensatorzone eine mit Phosphorionen implantierte Zone ist.
    b. Speicherzelle nach Anspruch 2, dadurch gekennzeichnet, daß an einem Rand der Kanalzone durch die ionenimplantierte Kondensatorzone eine MOS-Transistor-Source-oder MOS-Transistor-Drain-Zone gebildet ist.
    5. MOS-Speicherzelle mit einem Transistor und einem Speicherkondensator, wobei der Transistor eine an einen Rand einer Halbleiterzone des Kondensators angrenzende Kanalzone aufweist, dadurch gekennzeichnet, daß die Halbleiterzone derart ionenimplantiert ist, daß sich eine wesentlich niedrigere Schwellenspannung als die Schwellenspannung des Transistors ergibt.
    6. Speicherzelle nach Anspruch 5, dadurch gekennzeichnet, daß die Kanalzone mit dem einen Rand der Halbleiterzone zusammenhängend ist.
    7. Speicherzelle nach Anspruch 5, dadurch gekennzeichnet, daß die Gate-Elektrode des Transistors von einer ersten leitenden Schicht gebildet ist, die über einem ersten dünnen Oxidüberzug liegt, und daß der obere Belag des Speicherkondensators von einer zweiten leitenden Schicht gebildet ist, die über einen zweiten dünnen Oxidüberzug liegt.
    Θ. Speicherzelle nach Anspruch 7, dadurch gekennzeichnet, daß die erste und die zweite leitende Schicht aus polykristallinem Silizium bestehen und daß eine der Schichten
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    teilweise über der anderen liegt.
    9. Speicherzelle nach Anspruch 8, dadurch gekennzeichnet, daß die Halbleiterzone in Richtung der Kanalzone über die zweite leitende Schicht hinausragt.
    10. Speicherzelle nach Anspruch 5, gekennzeichnet durch eine Einrichtung zum Anlegen digitaler Spannungswerte an den Speicherkondensator über die Kanal zone des Transistors und eine Einrichtung zum Anlegen einer Vorspannung an den Kondensator, wobei der Wert der Vorspannung wesentlich kleiner als der Maximalwert der digitalen Spannungen ist.
    11. Speicherzelle nach Anspruch 7, dadurch gekennzeichnet, daß der zweite dünne Oxidüberzug wesentlich dünner als der erste dünne Oxidüberzug ist.
    12. Verfahren zur Herstellung einer MOS-Speicherzelle, dadurch gekennzeichnet
    a) daß eine Fläche eines Halbleiterplättchens so maskiert wird, daß eine Kondensatorzone freibleibt,
    b) daß in die Kondensatorzone mittels Ionenimplantation ein Störstoff eingebracht wird, der einen Leitungstyp ergibt, der entgegengesetzt zum Leitungstyp des Teils der Fläche des Halbleiterplättchens ist, der auf Grund der Maskierung an der Kondensatorzone freiliegt,
    c) daß über der Kondensatorzone eine von dieser durch ein Kondensatordielektrikum isolierte Lage aus polykristallinem Silizium angebracht wird, und
    S09811/098·
    d) daß über einem Transistorkanalbereich eine von diesem mittels eines Gate-Isolators zur Bildung eines MOS-Transistors isolierte Lage aus polykristallinem Silizium angebracht wird.
    13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß das Kondensatordielektrikum und der Gate-Isolator gleichzeitig mittels eines thermischen Oxydationsschritts gebildet werden.
    14. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß das Kondensatordielektrikum und der Gate-Isolator an verschiedenen Zeitpunkten und mit unterschiedlicher Dicke mittels thermischer Oxydationsschritte gebildet werden.
    15. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß das Halblelterplättchen überwiegend p-leitend ist und daß als implantierter Störstoff Phosphor verwendet wird.
    16. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß sich die mit dem Störstoff implantierte Kondensatorzone in Richtung zum Transistorkanal über das Kondensatordielektrikum hinausragt.
    17. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß an die Lage aus polykristallinem Silizium über dem Kondensator eine Spannung angelegt wird, deren Wert kleiner als der Wert der in der Speicherzelle gespeicherten Spannungen ist.
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