DE3916228C2 - Halbleiterspeichervorrichtung mit Stapelkondensatorzellenstruktur und Verfahren zu ihrer Herstellung - Google Patents

Halbleiterspeichervorrichtung mit Stapelkondensatorzellenstruktur und Verfahren zu ihrer Herstellung

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Description

Die Erfindung bezieht sich auf eine Halbleiterspeicher­ vorrichtung mit einer Stapelkondensatorzellenstruktur nach dem Oberbegriff des Patentanspruches 1 und ein Verfahren zur Herstellung einer solchen Halbleiterspei­ chervorrichtung.
Mit zunehmendem Bedarf nach hoher Leistung von Digital­ systemen streben Entwicklungen bei Halbleiterspeicher­ vorrichtungen, insbesondere Randomspeichern, eine immer höhere Integrationsdichte an. Wenn im Hinblick auf die Größenbegrenzungen eines Chip-Substrats zahlreiche Speicherzellen aus jeweils einem Transistor und einem Kondensator einfach dicht gepackt werden, wird die Be­ legungsfläche jeder Speicherzelle verkleinert. Durch Verkleinerung der Speicherzellengröße wird die Fläche des Zellenkondensators verkleinert, was eine Beein­ trächtigung der Leistung bezüglich des Aufspeicherns von Datenladungen mit sich zieht. Beispielsweise wird durch Verkleinerung der Elektrodenoberfläche eines Kon­ densators die größtmögliche Menge der aufspeicherbaren Ladung herabgesetzt, was zu einer Fehlauslesung der Speicherinhalte und zu einer Erhöhung der Möglichkeit für die Herbeiführung von Datenschäden durch Strahlung führt. Hierdurch wird die Zuverlässigkeit des Datenzu­ griffs entsprechend beeinträchtigt.
Neuerdings wird für einen dynamischen Randomspeicher (im folgenden gemäß üblicher Praxis als "DRAM" bezeichnet) immer häufiger die "Stapelkondensatorzellen"-Struktur ange­ wandt, um eine größere Zahl von Speicherzellen auf einem Chip-Substrat einer begrenzten Größe unter­ bringen zu können, ohne dabei die Zuverlässigkeit des Datenzugriffs herabzusetzen. Gemäß dieser Technik wird ein Kondensator mit Isolierung über einem auf dem Chip-Substrat ausgebildeten Zellentransistor angeordnet. Eine zwischen den Transistor und den Kondensator eingefügte Isolier­ schicht ist mit einem darin ausgebildeten Kontaktloch ver­ sehen, über welches eine Elektrode des Kondensators elektrisch mit der Diffusionsschicht des darunterliegenden Transistors, welche als Source oder Drain desselben dient, verbunden ist.
Die Integrationsdichte von DRAMs wird allgemein durch wirksame Vergrößerung der Effektivfläche einer Zellen­ kondensatorelektrode und damit Vergrößerung der Kapazität des Kondensators verbessert. Bei DRAMs mit der erwähnten Stapelkondensatorzellenstruktur ist jedoch eine höhere Integrationsdichte solcher DRAMs bei Anwendung dieser Technik aus den folgenden Gründen nicht zu erwarten: Zur Vergrößerung der Effektivfläche der Kondensatorelektrode ohne Vergrößerung der Belegungsfläche jedes Kondensators auf dem Substrat muß eine Ausnehmung in einer Isolierschicht für die elektrische Trennung des Transistors vom Kondensa­ tor ausgebildet werden, und die untere Elektrodenschicht des Zellenkondensators muß so geformt werden, daß sie an der Innenwand oder Flanke der Ausnehmung haftet bzw. diese bedeckt. Je höher die Integrationsdichte von DRAMs ist, um so kleiner wird die Oberfläche einer Zelle und um so schmäler wird natürlicherweise auch die Ausnehmung. Beim derzeitigen Stand der Technik ist es daher sehr schwierig, innerhalb der Ausnehmung effektiv eine Kondensatorelektroden­ schicht auszubilden, die vergleichsweise dick sein, d. h. eine über einer vorbestimmten Größe liegenden Dicke aufweisen soll. Wenn die an den einander zugewandten Innenwandflächen der Ausnehmung erzeugten Elektroden­ schichtabschnitte miteinander in Kontakt gelangen, kann die gesamte Effektivfläche der Kondensatorelektrode nicht vergrößert werden.
Eine Halbleiterspeichervorrichtung der eingangs genann­ ten und im Oberbegriff des Patentanspruches 1 angegebe­ nen Art ist aus der EP 0 317 199 A2 bekannt. Eine hier­ zu ähnliche Halbleiterspeichervorrichtung bzw. ein Ver­ fahren zu deren Herstellung zeigen die Fig. 1 bis 3 (vgl. unten).
Weiterhin zeigt die EP 0 295 709 A2 einen DRAM mit kom­ binierter Graben/Stapelkondensatorstruktur.
Es ist Aufgabe der vorliegenden Erfindung, eine Halb­ leiterspeichervorrichtung mit hoher Integrationsdichte sowie ein Verfahren zur Herstellung einer solchen Halb­ leiterspeichervorrichtung anzugeben.
Diese Aufgabe wird erfindungsgemäß durch eine Halblei­ terspeichervorrichtung mit den Merkmalen des Patentan­ spruches 1 bzw. durch ein Verfahren mit den Merkmalen des Patentanspruches 9 gelöst.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Im folgenden sind bevorzugte Ausführungsbeispiele der Erfindung anhand der Zeichnung näher erläutert. Es zei­ gen:
Fig. 1 eine in vergrößertem Maßstab gehaltene sche­ matische Darstellung der Flächen- oder Auf­ sichtstruktur eines wesentlichen Abschnitts eines DRAMs als Halbleiterspeichervorrichtung, die zu der in der EP 0 317 199 A2 beschriebenen Halblei­ terspeichervorrichtung ähnlich ist,
Fig. 2 einen schematischen Schnitt längs der Linie I-I in Fig. 1,
Fig. 3A bis 3F Schnittansichten wesentlicher Struk­ turen, die in einzelnen Verfahrensschritten eines zu dem Verfahren der EP 0 317 199 A2 ähnlichen Verfahrens zur Herstellung des DRAMs nach Fig. 1 und 2 erhalten werden, und
Fig. 4A bis 4G Schnittansichten wesentlicher Struk­ turen, die in einzelnen Verfahrensschritten eines Herstellungsverfahrens für ein DRAM als Halbleiterspeichervorrichtung gemäß einem Ausführungsbeispiel der Erfindung erhalten werden.
In den Fig. 1 und 2 weist ein dynamischer Randomspeicher bzw. DRAM 10 ein Silizium­ substrat 12 eines P-Leitfähigkeitstyps auf. Gemäß Fig. 2 sind Diffusionsschichten 14 und 16 eines N-Leitfähigkeits­ typs auf der Oberseite des Substrats 12 ausgebildet, die von einer Elementtrenn-Isolierschicht 18 unter Festlegung einer Speicherzelle umschlossen ist. Diese Diffusions­ schichten 14 und 16 dienen als Source bzw. Drain eines Metalloxidhalbleiter-Feldeffekttransistors bzw. MOSFETs Q einer Speicherzelle. Auf dem Substrat 12 ist ein Gate­ oxidfilm 20 erzeugt, auf welchem eine als Gateelektrode des MOSFETs Q dienende polykristalline Siliziumschicht 22a abgelagert ist. Diese Gatelektrode 22a ist mit Selbst­ justierung mit Source- und Drainschichten 14 bzw. 16 ausge­ bildet. Eine polykristalline Siliziumschicht 22b dient als Gateelektrode eines benachbarten bzw. angrenzenden MOSFETs.
Der MOSFET Q ist mit einer Isolierschicht 24, z. B. einer SiO₂-Schicht, bedeckt, die Öffnungen 26 und 28 an Source- und Drainschichten 14 bzw. 16 des MOSFETs Q aufweist. Die Öffnung 26 dient als Kondensatorrille und als Kontaktloch, während die Öffnung 28 ein Kontaktloch bildet. Um eine Öffnung 26a in der Isolierschicht 24 herum ist eine erste Leiterschicht 30 abgelagert, die beispielsweise in Form einer polykristallinen Siliziumschicht vorliegen kann und eine in das Source-Kontaktloch 26a übergehend ausgebildete Öffnung 26b aufweist. Die Öffnungen 26a und 26b können im wesentlichen als ein einziges Kontaktloch angesehen werden, weil sie auf noch zu beschreibende Weise in einem Ätzvor­ gang gleichzeitig geformt werden. Eine zweite Leiterschicht 34 ist so ausgebildet, daß sie die Seitenwandflächen und die Sohle der Öffnung bzw. des Kontaktlochs 26 gleichmäßig bedeckt oder daran anhaftet und schichtweise über die erste Leiterschicht 30 gelegt ist. Diese zweite Leiter­ schicht kann eine dünne polykristalline Siliziumschicht sein. Gemäß Fig. 1 überlappen erste und zweite polykristalli­ ne Siliziumschicht 30 bzw. 34 einander, und sie dienen als untere Elektrode eines Zellenkondensators C.
Auf der unteren Kondensatorelektrode 30, 34 ist eine Isolier­ schicht 36 mit gleichmäßiger Dicke erzeugt. Diese Isolier­ schicht 36 ist so dünn, daß sie die Ausnehmungsform am Source- Kontaktloch 26 mit guter Nachbildungstreue einhält. Diese dünne Isolierschicht 36 erstreckt sich zum Umfangsrand­ abschnitt der unteren Elektrode. Eine vergleichsweise dicke dritte Leiterschicht 38 ist die dünne Isolierschicht 36 be­ deckend ausgebildet. Die dritte Leiterschicht 38, die eben­ falls eine polykristalline Siliziumschicht sein kann, ver­ gräbt bzw. bedeckt das Innere der Kondensatorrille 26, der­ art, daß die Fläche der Schicht 38 in der Rille der Schicht 34 der unteren Kondensatorelektrodenstapelstruktur mit einer vergrößerten Fläche über der dünnen Kondensatorisolierschicht 36 zugewandt ist. Durch diese Stapelstruktur ist der Zellen­ kondensator C vervollständigt. Bei diesem Gebilde dienen die dünne Isolierschicht 36 als Kondensator-Isolierschicht und die polykristalline Siliziumschicht 38 als obere Kondensator­ elektrode.
Die Kondensatorstruktur ist mit einer dicken Isolierschicht 40 bedeckt, die ein in das genannte Drain- Kontaktloch 28a übergehend ausgebildetes Kontaktloch 28b auf­ weist. Die Öffnungen 28a und 28b bilden praktisch ein ein­ ziges Kontaktloch. Eine auf der Isolierschicht 40 abgelager­ te dünne, langgestreckte Leiterschicht 42 (Fig. 1) steht über das Drain-Kontaktloch 28 in elektrischem Kontakt mit der Drainschicht 16.
Im folgenden ist das Verfahren zur Herstellung der beschrie­ benen DRAM-Stapelzellenstruktur anhand der Fig. 3A bis 3F im einzelnen beschrieben.
Fig. 3A veranschaulicht das Substrat 12 aus P-Typ-Silizium. Die durch einen Elementtrenn-Oxidfilm gebildete Isolier­ schicht 18 wird z. B. nach der selektiven Oxidationsmethode auf das Substrat 12 aufgebracht. Der freiliegende Substrat­ oberflächenbereich bildet einen Element­ erzeugungsbereich, in welchem die Bildung einer DRAM- Speicherzelle möglich ist.
Anschließend wird die als Gateoxidfilm dienende Isolier­ schicht 20 einer Dicke von 12-24 nm durch thermische Oxidation auf der Substratoberfläche erzeugt. Die poly­ kristalline Siliziumschicht 22 wird auf der Schicht 20 abge­ lagert. Diese Schichten 20 und 22 werden einer Musterbildung durch gleichzeitiges Ätzen unterworfen, so daß die Gate­ elektroden 22a und 22b gemäß Fig. 3B entstehen. Sodann wird das Substrat 12 durch z. B. Ionenimplantation unter Heranziehung der Gateelektroden 22a, 22b als Masken mit einem N-Typ-Fremdstoff dotiert, so daß N-Typ-Diffusions­ schichten 14 und 16 in ihm erzeugt werden. Diese Schichten 14, 16 dienen als Source bzw. Drain des MOSFETs Q bzw. des Zellen­ transistors. Mit dem obigen Verfahrensschritt ist der MOS- Transistor Q der Speicherzelle fertiggestellt. Aus Fig. 3B geht hervor, daß die Source- und Drainschichten 14 bzw. 16 praktisch mit Selbstjustierung mit der Gateelektrode 22a ausgebildet sind. Gemäß Fig. 1 erstreckt sich die als Wort­ leitung dienende Gatelektrode 22 fortlaufend längs einer Reihe von Speicherzellen des DRAMs in der einen Richtung.
Hierauf wird gemäß Fig. 3C nach einem CVD-Verfahren die Siliziumoxidschicht 24 auf der Gesamtoberfläche des bisher erhaltenen Gebildes erzeugt. Die Siliziumoxidschicht 24 dient als Isolierschicht zum isolierenden Trennen des Zellen-MOS-Transistors Q vom darüberliegenden Zellenkonden­ sator C. Diese Schicht 24 wird allgemein als "Schicht­ isolierschicht" bezeichnet. Die erste Leiterschicht 30 wird auf der Gesamtoberfläche dieser Isolierschicht 24 abgelagert; sie kann z. B. eine polykristalline Silizium­ schicht einer Dicke von 300 nm sein. Die erste Leiter­ schicht 30 wirkt als untere Elektrode des Zellenkonden­ sators C.
Danach wird ein an sich bekannter Ätzvorgang durchgeführt, in welchem das Kontaktloch 26 in den Schichten 24, 30 aus­ gebildet wird. Dieses Kontaktloch 26 durchsetzt die Schich­ ten 24, 30 und erstreckt sich bis zur Oberfläche des Substrats 12, wo die Sourceelektrode 14 geformt ist. Das so erhaltene Gebilde wird danach einer Behandlung mit ver­ dünnter Fluorwasserstoffsäure unterworfen, wodurch die zweite Leiterschicht 34 auf der Gesamtoberfläche der Schicht 30 abgelagert wird. Die Leiterschicht 34 kann z. B. eine 50 nm dicke polykristalline Siliziumschicht sein. Die zweite Leiterschicht 34 ist - wie dargestellt - so dünn, daß sie die Seitenflächen und die Sohle des Kontaktlochs 26 gleichmäßig bedeckt. Die zweite Leiterschicht 34 dient auch als untere Elektrode des Zellenkondensators C. Sodann wird das Substrat 12 durch Ionenimplantation mit Arsen dotiert, und zwar unter Implantationsbedingungen, mit denen etwa derselbe Dickenbereich wie bei der polykristallinen Silizium­ schicht 34 realisiert werden kann, beispielsweise bei einer Beschleunigungsspannung von 60 keV und einer Dosis von 1×10¹⁶/cm².
Erste und zweite polykristalline Siliziumschicht 30 bzw. 34 werden hierauf einer Musterbildung unterworfen, um damit die untere Kondensatorelektrode vorzusehen, deren Ränder die Elektroden 22a, 22b teilweise überlappen (vgl. Fig. 3E). Die Aufsichtform des so erhaltenen Gebildes ist in Fig. 1 deutlich veranschaulicht. Die Stapelstruktur der unteren Kondensatorelektrode ist in Fig. 3E mit 50 be­ zeichnet.
Anschließend wird die als Kondensatorisolierfilm dienende dünne Isolierschicht 36 auf der unteren Kondensatorelektrode 50 erzeugt. Diese Isolierschicht 36 kann ein thermisch oxidierter Film oder vorteilhafter ein Schichtgebilde aus Si₃N₄- und SiO₂-Filmen sein. Die dritte Leiterschicht 38 wird auf dieser Schicht 36 abgelagert, worauf der Zellen­ kondensator C fertiggestellt ist. Die Leiterschicht 38 kann z. B. eine 300 nm dicke polykristalline Siliziumschicht sein. Diese dritte Leiterschicht 38 wirkt als obere Elektrode des Zellenkondensators C.
Nachdem die Siliziumoxidschicht 40 (vgl. Fig. 2) nach dem CVD-Verfahren auf der Gesamtoberfläche des bisher erhaltenen Gebildes abgelagert worden ist, wird das Kontaktloch 28 für die Drainelektrode 16 des MOS-Transistors Q geformt. Mittels einer Behandlung mit verdünnter Fluorwasserstoffsäure wird die Leiterschicht 42 erzeugt, die über das Kontaktloch 28 unmittelbar mit der Drainelektrode 16 verbunden ist. Die Schicht 42 wird hierauf einer Musterbildung unterworfen, um eine die genannten Wortleitungsschichten 22a, 22b unter einem rechten Winkel schneidende Bitleitung vorzusehen. Mit dem beschriebenen Vorgang ist ein DRAM mit der Stapelkonden­ satorstruktur nach den Fig. 1 und 2 fertiggestellt.
Die untere Elektrode 50 jedes Zellenkondensators C ist durch die polykristalline Siliziumschicht 30 gebildet; dabei erfolgt ein Verfahrensschritt zur gleichzeitigen Ausbildung der Schichtisolierschicht 24 und des Kontaktlochs 26, wobei die dünne polykristalline Siliziumschicht 34 nach der Formung des Kontaktlochs 26 so erzeugt wird, daß sie effektiv in das Kontaktloch 26 eingepaßt bzw. diesem angepaßt ist. Auch wenn bei dieser Anordnung die Fläche einer Zellenzone aufgrund der hohen Integrationsdichte des DRAMs verkleinert ist, kann die Effektivfläche der Kondensatorelektrode unter Erhöhung der Kapazität des Kondensators vergrößert sein. Im Vergleich zu anderen bisherigen, unter gleichen Herstellungsbe­ dingungen zur Verfügung gestellten Kondensatorstrukturen kann bei der vorliegenden Kondensatorstruktur beispiels­ weise die Kapazität ohne weiteres auf das 1,3- bis 1,4fache derjenigen der bisherigen Anordnung erhöht werden.
Da weiterhin die als Teil der unteren Elektrode 50 jedes Zellenkondensators C dienende erste polykristalline Siliziumschicht 30 vor der Ausbildung des Drain-Kontakt­ lochs 26 erzeugt wird, dient diese Schicht 30 als ätzbe­ ständige Schutzschicht für die darunterliegende Silizium­ oxidschicht 24 bei der nach der Formung des Kontaktlochs 26 erfolgenden Behandlung mit verdünnter Fluorwasser­ stoffsäure, bei der somit die Siliziumoxidschicht 24 durch die Bedeckung mit der polykristallinen Siliziumschicht 30 effektiv vor einem unerwünschten Ätzen geschützt ist. Hierdurch wird sicher ein Isolationsdurchbruch vermieden, der anderenfalls einen elektrischen Kurzschluß zwischen Gateelektroden 22a und 22b über die Siliziumoxidschicht 24 herbeiführen würde. Dieses Merkmal trägt erheblich zur Ver­ besserung der Betriebszuverlässigkeit von DRAMs bei.
Ein Ausführungsbeispiel der Erfindung ist nachste­ hend anhand der Fig. 4A bis 4G beschrieben, in denen den Einzelheiten gemäß der Fig. 3 entsprechende oder ähn­ liche Einzelheiten wiederum mit denselben oder ähnlichen Bezugsziffern bezeichnet und daher nicht mehr im einzelnen erläutert sind.
Die in Fig. 4A im Schnitt gezeigte Anordnung entspricht im wesentlichen derjenigen nach Fig. 3C. Die Isolierschicht 24 und die polykristalline Siliziumschicht 30, die als Teil der unteren Elektrode des Zellenkondensators dienen, werden zur Ausbildung eines Kontaktlochs 70 (Fig. 4B) geätzt. Die als Drain dienende N-Typ-Diffusionsschicht 16 ist dabei über dieses Kontaktloch 70 an der Oberseite teilweise frei­ gelegt.
Der Ätzvorgang für die Formung des Kontaktlochs 70 endet dabei nicht an dem Punkt, an dem die N-Typ-Diffusionsschicht 16 freigelegt ist, vielmehr wird die Sohle 72 des Kontakt­ lochs 70 durch die Schicht 16 hindurch tiefergelegt, wobei sogar das Substrat 12 erodiert bzw. angeätzt wird. Die Tiefe des Kontaktlochs 70 am freigelegten Flächenabschnitt kann z. B. etwa 1 µm betragen. Die durch das Kontaktloch 70 von­ einander getrennten Schichtabschnitte der Diffusionsschicht 16 sind dabei in Fig. 4C mit 16a und 16b bezeichnet.
Anschließend wird gemäß Fig. 4D die polykristalline Sili­ ziumschicht 34, als zweite Leiterschicht, auf der Gesamt­ oberfläche der Schicht 30 nach der Behandlung mit verdünn­ ter Fluorwasserstoffsäure in der Weise abgelagert, daß sie an den Seitenflächen und an der Sohle des tiefen Kontakt­ lochs 70 anhaftet. Hierauf wird der Gesamtbereich des Substrats 12 durch Ionenimplantation mit Arsen dotiert. Nach einer Wärmebehandlung des Substrats wird eine N-Typ-Diffusionsschicht 74, welche die Diffusions­ schichtabschnitte 16a, 16b kontaktiert und praktisch gleichmäßig die Sohle 72 des Kontaktlochs 70 umschließt, vergleichsweise flach im Substrat 12 erzeugt. Diese Schichten 16a, 16b und 74 werden sodann zu einer einheit­ lichen Diffusionsschicht.
Im folgenden Schritt werden die Schichten 30, 34 einer Musterbildung unterworfen, um die Stapelstruktur der unteren Kondensatorelektrode gemäß Fig. 4E zu bilden. Anschließend wird gemäß Fig. 4F die als Kondensatorisolierschicht dienende dünne Isolierschicht 36 auf dem bisher erhaltenen Gebilde er­ zeugt, und die als obere Kondensatorelektrode dienende dritte polykristalline Siliziumschicht 38 wird auf der dünnen Schicht 36 erzeugt. Nach diesem Vorgang ist der Stapel­ kondensator C fertiggestellt. Die anschließende Verfahrens­ schritte entsprechen grundsätzlich den vorher beschriebenen Fertigungsvorgängen: Nach Erzeugung der das erhaltene Ge­ bilde vollständig bedeckenden Isolierschicht 40 wird in den Isolierschichten 20, 24, 40 ein Kontaktloch 76 gebildet (vgl. Fig. 4G). Nach der Behandlung mit der verdünnten Fluorwasserstoffsäure wird die Leiterschicht 42 erzeugt, die über das Kontaktloch 76 unmittelbar mit der Diffusions­ schicht 14 verbunden ist. Die Schicht 42 wird einer Muster­ bildung unterworfen, um eine die erwähnten Wortleitungs­ schichten 22a, 22b unter einem rechten Winkel schneidende Bitleitung auszubilden. Hierauf ist der die Stapelkonden­ satorstruktur aufweisende DRAM gemäß der Ausfüh­ rungsform fertiggestellt.
Da die als Kondensatorrille dienende Öffnung 70 so tief ausgebildet ist, daß sie sogar in den Oberflächenab­ schnitt des Substrats 12 eindringt, bietet die beschrie­ bene Anordnung den Vorteil, daß die effektive Kondensatorelektrodenfläche ohne Vergrößerung der Konden­ satorbelegungsfläche vergrößert ist. Die Ausbildung der Ausnehmung an bzw. in der Substratoberfläche trägt zur Verkleinerung des elektrischen Kontakts zwischen der N-Diffusionsschicht 74 und der darunterliegenden Elektrode des Kondensators C bei. Da insbesondere die auf dem Sub­ strat 12, diese Ausnehmung umschließend, ausgebildete N- Diffusionsschicht 74 durch Festphasendiffusion aus der als untere Kondensatorelektrode dienenden polykristallinen Siliziumschicht erzeugt wird, können Tiefe und/oder Fremd­ atomkonzentration der Diffusionsschicht 74 gut gesteuert bzw. eingestellt werden, so daß diese Diffusionsschicht mit geeigneter Flachheit geformt werden kann. Hierdurch können eine Beeinträchtigung der Transistorcharakteristik und ein Streustrom zwischen einander benachbarten Speicher­ zellen unterdrückt oder verhindert werden.

Claims (10)

1. Halbleiterspeichervorrichtung mit einer Stapelkon­ densatorzellenstruktur, umfassend ein Halbleiter- Substrat (12) und eine auf letzterem vorgesehene Speicherzelle mit einem Transistor (Q), einem Kon­ densator (C) und einer auf dem Substrat (12) mit einer ersten Öffnung (26a) ausgebildeten ersten Isolierschicht (24), die zwischen dem Transistor (Q) und dem Kondensator (C) angeordnet ist, wobei der Transistor (Q) erste und zweite, im Substrat (12) erzeugte aktive Halbleiter-Schichten (14, 16) und eine unter Isolierung auf dem Substrat (12) ab­ gelagerte Gate-Elektrodenschicht aufweist, wobei der Kondensatorteil durch
  • - eine auf der ersten Isolierschicht (24) und um die erste Öffnung (26a) herum ausgebildete erste Leiterschicht (30) mit einer in die erste Öffnung (26a) der ersten Isolierschicht (24) übergehend ausgebildeten Öffnung (26b), wodurch ein mit ei­ ner der aktiven Schichten (14, 16) verbundenes Kontaktloch (26, 70) festgelegt ist,
  • - eine auf der ersten Leiterschicht (30) derart di­ rekt abgelagerte zweite Leiterschicht (34), daß sie eine Innenwandfläche des Kontaktlochs (26, 70) und den durch das Kontaktloch (26, 70) expo­ nierten Oberflächenabschnitt einer der aktiven Schichten (14, 16) bedeckt, wobei die zweite Lei­ terschicht (34) eine dem Kontaktloch (26, 70) entsprechende Ausnehmung aufweist und erste und zweite Leiterschicht (30, 34) eine erste Elektro­ de des Kondensators (C) bilden,
  • - einen auf der zweiten Leiterschicht (34) erzeug­ ten und als Kondensatorisolierschicht dienenden dünnen Isolierfilm (36) sowie
  • - eine auf dem dünnen Isolierfilm (36) so ausgebil­ dete dritte Leiterschicht (38), daß sie die Aus­ nehmung der zweiten Leiterschicht (34) bedeckt, wobei die dritte Leiterschicht eine zweite Elek­ trode des Kondensators bildet, gebildet ist, dadurch gekennzeichnet, daß
  • - das Substrat (12) eine mit dem Kontaktloch (70) fortlaufend ausgebildete, einen Bodenabschnitt (72) aufweisende Ausnehmung aufweist und die zweite Leiterschicht (34) in unmittelbarem Kon­ takt mit dem Bodenabschnitt (72) steht.
2. Halbleiterspeichervorrichtung nach Anspruch 1, da­ durch gekennzeichnet, daß erste bis dritte Leiter­ schichten (30, 34, 38) aus einem polykristallinen Halbleitermaterial hergestellt sind.
3. Halbleiterspeichervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die ersten und zwei­ ten Leiterschichten (30, 34) mit Selbstjustierung auf der ersten Isolierschicht (24) ausgebildete Randabschnitte aufweisen und sich die dritte Lei­ terschicht (38) derart über die erste Isolier­ schicht (24) erstreckt, daß sie die Randabschnitte von erster und zweiter Leiterschicht (30, 34) be­ deckt.
4. Halbleiterspeichervorrichtung nach einem der An­ sprüche 1 bis 3, dadurch gekennzeichnet, daß erste und zweite Leiterschicht (30, 34) eine rechteckige Aufsichtform aufweisen und das Kontaktloch (26) im wesentlichen im Zentrum dieser rechteckigen Auf­ sichtform angeordnet ist.
5. Halbleiterspeichervorrichtung nach Anspruch 4, da­ durch gekennzeichnet, daß das Kontaktloch (26) eine rechteckige Aufsichtform aufweist.
6. Halbleiterspeichervorrichtung nach Anspruch 1, da­ durch gekennzeichnet, daß die eine der aktiven Schichten aufweist:
eine in einer Fläche des Halbleiter-Substrats (12) ausgebildete erste Diffusionsschicht (16) und
eine die erste Diffusionsschicht überlappende, die Ausnehmung des Halbleiter-Substrats (12) umschlie­ ßend ausgebildete zweite Diffusionsschicht (74).
7. Halbleiterspeichervorrichtung nach Anspruch 6, ge­ kennzeichnet durch eine den Kondensator (C) bedeckende zweite Isolierschicht (40), wobei die erste und die zweite Isolierschicht eine zweite, als Kon­ taktloch für die andere der aktiven Schichten die­ nende Öffnung (28) aufweisen, und eine auf der zweiten Isolierschicht (40) erzeugte vierte Leiterschicht (42), die über die zweite Öff­ nung (28) mit der anderen der aktiven Schichten elektrisch verbunden ist.
8. Halbleiterspeichervorrichtung nach Anspruch 7, da­ durch gekennzeichnet, daß die Gateelektrode (22) des Transistors (Q) und die vierte Leiterschicht (42) dünn ausgebildet sind und sich über eine sol­ che Strecke erstrecken, daß sie einander praktisch unter einem rechten Winkel schneiden, wobei die Ga­ teelektrode (22) als Wortleitung der Halbleiter­ speichervorrichtung und die vierte Leiterschicht (42) als Bitleitung der Halbleiterspeichervorrich­ tung dienen.
9. Verfahren zur Herstellung einer Halbleiterspeicher­ vorrichtung nach einem der Ansprüche 1 bis 8, da­ durch gekennzeichnet, daß
  • - die den Transistor (Q) bedeckende erste Isolier­ schicht (24) erzeugt wird,
  • - auf der ersten Isolierschicht (24) die erste Lei­ terschicht (30) erzeugt wird,
  • - in der ersten Isolierschicht (24) und der ersten Leiterschicht (30) durch einen Ätzvorgang die er­ ste Öffnung (26) so geformt wird, daß die Ober­ fläche der einen der aktiven Schichten (14, 16) teilweise freigelegt ist,
  • - der Ätzvorgang bis zum Ätzen des Halbleiter-Sub­ strats (12) so lange fortgesetzt wird, bis im freigelegten Oberflächenabschnitt der einen der aktiven Schichten die mit der Öffnung (26) fort­ laufend ausgebildete Ausnehmung entstanden ist,
  • - auf der ersten Leiterschicht (30) die zweite Lei­ terschicht (34) ausgebildet wird,
  • - erste und zweite Leiterschichten (30, 34) einer Musterbildung zur Festlegung der ersten Elektrode des Kondensators unterworfen werden,
  • - auf der zweiten Leiterschicht (34) der als Kon­ densatorisolierschicht dienende dünne Isolierfilm (36) erzeugt wird und
  • - auf dem dünnen Isolierfilm (36) die dritte Lei­ terschicht (38) ausgebildet wird.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß die eine der aktiven Schichten durch die Aus­ bildung der Ausnehmung im Halbleiter-Substrat (12) teilweise abgetragen wird und daß nach der Erzeu­ gung der zweiten Leiterschicht (34) das Halbleiter- Substrat (12) mit Fremdatomen dotiert und damit im Halbleiter-Substrat (12) die Halbleiterschicht (74) erzeugt wird, welche die Ausnehmung im Halbleiter- Substrat (12) umschließt und mit dem restlichen Schichtabschnitt der einen der aktiven Schichten in Kontakt steht.
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