DE4136420C2 - Verfahren zur Bildung eines Kondensators - Google Patents

Verfahren zur Bildung eines Kondensators

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Description

Die vorliegende Erfindung betrifft ein Verfahren zur Bildung eines Kondensators auf einen Halblei­ ter-Wafer.
Da dynamische Schreib-Lesespeicher, die auch als DRAMs (Dynamic Random Access Memories) bezeichnet werden, die Speicherzellendichte erhöhen, besteht eine kontinuierliche Herausforderung in der Erhal­ tung einer ausreichend hohen Speicherkapazität trotz sich vermindernder Zellenfläche. Ein grund­ sätzlicher Weg zur Erhöhung der Zellendichte be­ steht durch entsprechende Zellenstrukturtechniken. Derartige Techniken beinhalten dreidimensionale Zellenkondensatoren, wie z. B. mit grabenartigen Einrichtungen versehene Kondensatoren oder stapel­ artig ausgebildete Kondensatoren bzw. Stapelkondensatoren.
Bei einem herkömmlichen Stapelkondensator wird der Kondensator unmittelbar oberhalb der aktiven Vorrichtungsfläche des zugehörigen MOS-Transistors der Speicherzelle ausgebildet und mit dieser Fläche elektrisch verbunden. Typischerweise wird nur die obere Oberfläche des aus polykristallinem Silizium (im folgenden auch kurz "Polysilizium" bezeichnet) gebildeten Speicher-Verbindungspunkts des Konden­ sators zur Erzielung von Kapazität verwendet. Man hat jedoch einige Versuche zur Schaffung von Konstruktionen unternommen, mit denen sich die Rückseite einer Kondensatorelektrode zum Speichern von Ladung verwenden läßt. Eine derartige Konstruk­ tion wird beispielsweise gezeigt von T. Ema et al. "3-Dimensional Stacked Capacitor Cell For 16M And 64M DRAMS" (3-dimensionale Stapelkondensatorzelle für 16M- und 64M-DRAMs) im IEDM Tech. Digest, Sei­ ten 592-595, 1988, sowie von S. Inoue et al. "A Spread Stacked Capacitor (SSC) Cell For 64MBIT DRAMS" (Gespreizte Stapelkondensator-Zelle (SSC- Zelle) für 64-MBit DRAMs) im IEDM Tech. Digest, Seiten 31-34, 1989.
Der Artikel von Ema et al. offenbart eine Konstruk­ tion für 16- und 64-Megabit-DRAMs. Die Fig. 1 und 11 dieses Artikels zeigen eine sich vertikal erhebende Kondensator-Konstruktion mit einer Mehr­ zahl von Rippen, von denen beide Seiten zum Spei­ chern von Kapazität verwendet werden. Der Artikel von Inoue et al verwendet eine Spreizung der hori­ zontalen Fläche für eine dreidimensionale Stapel­ kondensator-Konstruktion. Bei beiden dieser Verfah­ ren werden im Vergleich zu herkömmlichen Techniken zur Schaffung dreidimensionaler Stapelzellen-Kon­ densatoren in beträchtlichem Ausmaß Arbeitsschritte hinzugefügt, und außerdem müssen dabei bei der Kontaktausrichtung enge Toleranzen eingehalten werden.
Eine Erhöhung der Gesamtkapazität kann man durch Texturierung von Kondensatorelektroden erreichen wie in dem Artikel "Thin Nitride Films on Textured Polysilicon to Increase Multimegabit DRAM Cell Charge Capacity" von Fazan und Lee, veröffentlicht in IEEE Electron Device Letters, Vol. 11, No. 7, Juli 1990, Seiten 279 bis 281, beschrieben ist.
Der Erfindung liegt die Aufgabe zugrunde, auf möglichst kleiner Chip-Fläche des Halbleiter-Wafers mit möglichst wenigen Herstellungsschritten eine möglichst hohe Gesamtkapazität zu erreichen.
Eine Lösung dieser Aufgabe ist im Patentanspruch 1 angegeben.
Einige der Verfahrensschritte des Anspruchs 1 sind bereits aus dem Artikel von Ema et al. bekannt. Dies gilt für die Verfahrensschritte der Bildung eines elektrisch leitfähigen Elementes, der elek­ trischen Isolierung dieses Elementes, einer ersten dielektrischen Schicht und für das selektive Atzen von Kontaktöffnungen, das Aufbringen von elektrisch leitfähigem Material für die Bildung einer ersten Kondensatorelektrode, das Bilden der dritten di­ elektrischen Schicht und für das Aufbringen eines weiteren elektrisch leitfähigen Materials zur Bildung einer zweiten Kondensatorelektrode. Eine zweite dielektrische Schicht im Sinn des Anspruchs 1, eine Oxidschicht, die gleichzeitig als Ätzschutz für die erste Kondensatorelektrode und zu deren Texturierung dient, ist bei der von Ema et al. beschriebenen Struktur nicht vorhanden. Auch das im Anspruch 1 angegebene Ätzratenverhältnis ist aus dem Artikel von Ema et al. nicht bekannt.
Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Die Erfindung und Weiterbildungen der Erfindung werden im folgenden anhand der zeichnerischen Darstellungen eines bevorzugten Ausführungsbei­ spiels noch näher erläutert. In den Zeichnungen zeigen:
Fig. 1 eine Draufsicht auf einen Bereich eines Halbleiterchips, der in einem erfindungs­ gemäßen Verfahren hergestellt wurde;
Fig. 2 bis 13 jeweils ein Paar einer linken und einer rechten Querschnittsansicht eines Be­ reichs eines erfindungsgemäß herge­ stellten Halbleiter-Wafers an einem be­ stimmten Punkt des erfindungsgemäßen Verfahrens. Dabei zeigt der linke Bereich in den Fig. 2 bis 13 jeweils eine Ansicht entlang der Schnittlinie A-A der Fig. 1, während die rechten Bereiche in den Fig. 2 bis 13 jeweils Schnittansichten entlang der Linien B-B der Fig. 1 dar­ stellen. Genauer gesagt zeigen
Fig. 2 eine schematische Schnittansicht der vorstehend genannten Art bei einem Arbeitsschritt eines erfindungsgemäßen Arbeitsverfahrens;
Fig. 3 eine schematische Schnittansicht des Substrat-Wafers bei einem Arbeitsschritt anschließend an den in Fig. 2 gezeigten Schritt;
Fig. 4 eine schematische Schnittansicht des Substrat-Wafers bei einem Arbeitsschritt anschließend an den in Fig. 3 gezeigten Schritt;
Fig. 5 eine schematische Schnittansicht des Substrat-Wafers bei einem Arbeitsschritt anschließend an den in Fig. 4 gezeigten Schritt;
Fig. 6 eine schematische Schnittansicht des Substrat-Wafers bei einem Arbeitsschritt anschließend an den in Fig. 5 gezeigten Schritt;
Fig. 7 eine schematische Schnittansicht des Substrat-Wafers bei einem Arbeitsschritt anschließend an den in Fig. 6 gezeigten Schritt;
Fig. 8 eine schematische Schnittansicht des Substrat-Wafers bei einem Arbeitsschritt anschließend an den in Fig. 7 gezeigten Schritt;
Fig. 9 eine schematische Schnittansicht des Substrat-Wafers bei einem Arbeitsschritt anschließend an den Fig. 8 gezeigten Schritt;
Fig. 10 eine schematische Schnittansicht des Substrat-Wafers bei einem Arbeitsschritt anschließend an den in Fig. 9 gezeigten Schritt;
Fig. 11 eine schematische Schnittansicht des Substrat-Wafers bei einem Arbeitsschritt anschließend an den in Fig. 10 gezeigten Schritt;
Fig. 12 eine schematische Schnittansicht des Substrat-Wafers bei einem Arbeitsschritt anschließend an den in Fig. 11 gezeigten Schritt; und
Fig. 13 eine schematische Schnittansicht des Substrat-Wafers bei einem Arbeitsschritt anschließend an den in Fig. 12 gezeigten Schritt.
Fig. 1 zeigt eine Draufsicht auf einen Bereich einer DRAM-Anordnung. Dargestellt ist ein Wafer- Fragment 10, bestehend aus einer Reihe von Bit- Leitungen 12a, 12b, 12c und Wortleitungen 14a, 14b, 14c und 14d. Der im großen und ganzen Z-förmig umschlossene Bereich 16 bezeichnet den gemeinsamen aktiven Drain-Bereich zwischen einem Paar Transistoren, der mit der Bit-Leitung 12b durch einen Kontakt 18 verbunden ist. Außerdem besitzt das Wafer-Fragment 10 ein Paar Kondensatoren 20, die mit dem aktiven Bereich 16 über versenkte Kontakte 22 elektrisch verbunden sind.
Die Beschreibung zur Herstellung einer derartigen Konstruktion erfolgt nun zuerst unter Bezugnahme auf Fig. 2. Zuerst werden die elektrisch leitfähi­ gen Zwischenverbindungs-Bit-Leitungen 12a und 12b gebildet. Wie in der Zeichnung zu sehen ist, besitzen die Bit-Leitungen 12a und 12b eine her­ kömmliche Sandwich-Konstruktion bzw. Schicht­ konstruktion mit jeweils einem dotierten Polysili­ ziumbereich 24 und einem darüberliegenden Bereich 26, der aus einem Material mit einer höheren Leit­ fähigkeit als Polysilizium, wie z. B. WSix gebildet ist. Die Oberseite des eine höhere Leitfähigkeit aufweisenden Bereichs 26 wird mit einer elektrisch isolierenden Schicht 28 aus Oxid überdeckt. Um die Seiten der Bit-Leitungen 12a, 12b werden isolierende Abstandshalter 30 aus Oxid herumge­ formt. Bei der Ausbildung der Bit-Leitungen 12a, 12b kann eine beliebige herkömmliche Technik ver­ wendet werden, die keinen Bestandteil der vor­ liegenden Erfindung bildet.
Nach der Bildung der Bit-Leitungen 12a, 12b wird eine erste dielektrische Schicht 32 über dem Wafer auf den isolierten Bit-Leitungen 12a, 12b gebildet. Die erste dieketrische Schicht 32 sollte eine be­ kannte, ausgewählte Ätzgeschwindigkeit besitzen, und zwar aus Gründen, die nachfolgend noch verdeut­ licht werden. Ein Beispiel für ein geeignetes Ma­ terial für die erste dielektrische Schicht ist Si₃N₄. Dieses Material kann durch bekannte, mit niedrigem Druck ablaufende chemische Aufdampftech­ niken (Low Pressure Vapor Deposition Techniques oder LPCVD) aufgebracht werden.
Wie in Fig. 3 gezeigt ist, wird eine zweite dielektrische Schicht 34 über der ersten dielektri­ schen Schicht 32 auf den Wafer aufgebracht. Bei der zweiten dielektrischen Schicht 34 sollte es sich um ein Material mit einer zweiten Ätzgeschwindigkeit handeln, die langsamer ist als die erste Ätzge­ schwindigkeit des ersten dielektrischen Materials, wobei die Gründe hierfür nachfolgend ebenfalls deutlich werden. Ein Beispiel für ein geeignetes dielektrisches Material wäre Tetraethylorthosilikat (TEOS), eine Form von Siliziumdioxid, das sich durch bekannte Techniken bei 650°C bis 750°C in einem mit niedrigem Druck ablaufenden chemischen Aufdampfverfahren durch Zersetzung von Tetrathoxy- Silan, Si(OC₂H₅)₄, aufbringen läßt. Das aufge­ brachte Tetraethylorthosilikat sollte verdichtet werden, wie z. B. durch Erwärmung bei 900°C für eine Zeitdauer von ca. 5 Minuten, um dadurch eine Tetra­ ethylorthosilikat-Schicht zu schaffen, die eine Ätzgeschwindigkeit besitzt, die beträchtlich lang­ samer als die Ätzgeschwindigkeit der ersten dielek­ trischen Schicht ist. Die Dicke der ersten dielek­ trischen Schicht ist typischerweise größer als die Dicke der zweiten dielektrischen Schicht. Eine typische Dicke der ersten dielektrischen Schicht wäre beispielsweise ca. 100 nm, während eine typi­ sche Dicke der zweiten dielektrischen Schicht bei­ spielsweise ca. 70 nm wäre. Die Dicke der ersten Schicht 32 sollte ausreichend groß sein, um einen über dem isolierenden Oxidbereich 28 der Bit- Leitungen 12a und 12b auszubildenden Kondensator- Verbindungspunkt zu beabstanden, wie dies nach­ folgend noch deutlicher erläutert wird. Die erste und die zweite dielektrische Schicht sollten eine kombinierte Dicke aufweisen, die geringer ist als der definierte Abstand zwischen benachbarten Bit- Leitungen.
Wie in Fig. 4 zu sehen ist, wird eine Photoresist- Schicht 36 aufgebracht und selektiv belichtet sowie anschließend zur Schaffung einer durch die erste und die zweite dielektrische Schicht 32, 34 hin­ durchgehenden Kontaktöffnung 38 geätzt, um diese mit selektiven aktiven Bereichen 16 auf dem Wafer auszurichten. Die Kontaktöffnungen 38 werden zur Bildung der in Fig. 1 dargestellten versenkten Kontakte 22 verwendet. Es ist an dieser Stelle darauf hinzuweisen, daß einige der in den Fig. 2 und 3 verwendeten Bezugszeichen in Fig. 4 und den nachfolgenden Figuren aus Gründen der Klarheit weggelassen worden sind.
Wie in Fig. 5 zu sehen ist, wird die Photoresist- Schicht entfernt, und anschließend wird ein elek­ trisch leitfähiges Material 40 auf den Wafer aufge­ bracht, um die Kontaktöffnungen 38 in effektiver Weise auszufüllen sowie Kontakt, oder anderweitigen Eingriff mit dem darin befindlichen aktiven Bereich 16 herzustellen. Das bevorzugte Material für die Schicht 40 ist leitfähig dotiertes Polysilizium. Die Schicht 40 wird letztendlich zur Bildung der ersten Kondensatorelektrode 42 des Zellenkonden­ sators verwendet.
Wie in Fig. 6 gezeigt ist, hat die elektrisch leitfähige Schicht 40 durch das Photoresist ein Muster erhalten und ist selektiv geätzt worden, wobei gleichzeitig eine Ätzung freiliegender Be­ reiche der zweiten dielektrischen Schicht 34 er­ folgte. Die Ätzung wird an der oberen Oberfläche der ersten dielektrischen Schicht 32 gestoppt. Dies dient zum Beginn der Bildung eines Bereichs, der später eine erste Kondensatorelektrode 42 des Zellenkondensators wird. Die erste Kondensatorelektrode 42 erstreckt sich zwischen benachbarten Bit-Leitungen 12a und 12b nach oben sowie über diese Bit-Leitungen hinaus, wie dies in der Zeichnung gezeigt ist.
Wie in Fig. 7 gezeigt ist, wird eine Oxidschicht 44 auf der ersten Kondensatorelektrode 42 zum Ätz­ schutz ausgebildet, wie dies nachfolgend noch er­ läutert wird. Die Bildung der Oxidschicht 44 dient auch zur Texturierung der Oberseite der ersten Kondensatorelektrode 42 zur Maximierung des expo­ nierten Oberflächenbereichs und dadurch zur Steige­ rung der Kapazität, wie dies anschließend erläutert wird. Die ausgebildete Oxidschicht 44 besitzt eine Ätzgeschwindigkeit bzw. Ätzrate, die beträchtlich langsamer als die erste Ätzgeschwindigkeit des Materials der ersten dielektrischen Schicht 32 ist. Während der Bildung der Oxidschicht 44 wird eine Oxidschicht 46 typischerweise natürlich auch auf der freiliegenden ersten dielektrischen Schicht 32 ausgebildet. Die auf der ersten dielektrischen Schicht 32 ausgebildete Oxidschicht 46 hat jedoch eine Dicke, die viel geringer ist als die Dicke der Oxidschicht 44 auf der ersten Kondensatorelektrode 42. Die bevorzugte Dicke der Oxidschicht 44 liegt z. B. im Bereich von 50 nm und 70 nm, und dies würde typischerweise zur Bildung einer Oxidschicht 46 auf der ersten dielektrischen Schicht 32 mit einer Dicke von nur ca. 2 nm führen. Wie in der Zeichnung zu sehen ist, wird Oxid auch um die einander gegen­ überliegenden Seitenkanten der ersten Kondensator­ elektrode 42 herum gebildet.
Wie in Fig. 8 zu erkennen ist, wird die dünne Oxidschicht 46 dann typischerweise naßgeätzt, und zwar durch rasches Eintauchen der Oxidschicht z. B. in eine Lösung aus HF. Ein Beispiel für eine derar­ tige Lösung wäre 100 Volumen-Teile Wasser auf 1 Volumen-Teil HF, wobei die Ätzung der Schicht 46 über 2 Minuten erfolgt und die Lösungstemperatur auf ungefähr 22°C gehalten wird. Alternativ hierzu könnte ein nasses gepuffertes Oxidätzmittel verwen­ det werden, wie z. B. ein Volumenverhältnis an NH₄F von 7 : 1 in einer 49%-igen (Volumen-Prozent) HF- Lösung. Letzteres würde zu einer viel rascheren Atzung führen, die beispielsweise 5 Sekunden bei einer Lösungstemperatur von ca. 22°C beträgt. Das Ziel besteht in der Entfernung der auf der ersten dielektrischen Schicht 32 ausgebildeten Oxid­ schicht.
Wie nun in Fig. 9 zu sehen ist, ist die erste die­ lektrische Schicht 32 im wesentlichen weggeätzt, so daß die erste Kondensatorelektrode 42 über die benachbarten Bit-Leitungen 12a, 12b oben hinaus­ ragt. Dadurch werden in der dargestellten Weise der Boden (durch die Schicht 34) sowie die Oberseite (durch die Schicht 44) und die Seitenbereiche der ersten Kondensatorelektroden 42 über den Bit- Leitungen freigelegt. Der Grund für die unter­ schiedlichen Ätzraten der ersten und der zweiten dielektrischen Schicht 32 bzw. 34 ist nun offen­ sichtlich. Wie in Fig. 9 gezeigt ist, bleibt die Unterseite der ersten Kondensatorelektroden 42 durch die zweite dielektrische Schicht 34 während des Ätzvorgangs an der ersten dieletrischen Schicht 32 geschützt. Die Seiten und der obere Bereich der ersten Kondensatorelektrode 42 werden während der Ätzung der ersten dielektrischen Schicht 32 durch die auf ihnen ausgebildete Oxidschicht 44 ge­ schützt. Die Schicht 44 und die zweite Schicht 34 dienen wenigstens zum Teil zum Schützen des Polysi­ lizium-Materials der ersten Kondensatorelektrode 42 gegen Ätzung während des Ätzvorgangs an der ersten Schicht 32 zum Freilegen der Unterseiten­ bereiche der ersten Kondensatorelektrode 42. Zur Erzielung dieser Wirkung müssen die Schichten 44 und 34 somit aus einem Material bestehen, das eine langsamere Ätzrate als die erste Schicht 32 auf­ weist. Ein Beispiel für einen Ätzschritt an einer ersten dielektrischen Schicht 32 aus Si₃N₄ wäre ein Ätzvorgang mit einer H₃PO₄-Lösung bei einer Temperatur von über 130°C.
Wie Fig. 10 zeigt, werden die Oxidschicht 44 und die verbliebene zweite dielektrische Schicht 34 unter Verwendung herkömmlicher Technik von der wegragenden ersten Kondensatorelektrode 42 wegge­ ätzt, um das elektrisch leitfähige Material der Kondensatorelektrode 42 freizulegen. Die Bildung und die anschließende Entfernung der Schicht 44 von der Oberseite und den Seiten der ersten Konden­ satorelektrode 42 dient zum Texturieren bzw. Auf­ rauhen dieser Flächen, wobei dies in der Technik zur Vergrößerung des Oberflächenbereichs und da­ durch zur Erhöhung der Kapazität bekannt ist. Die Entfernung der an der Unterseite der Elektrode befindlichen Schicht 34 bewirkt keine Texturierung der Unterseite der ersten Kondensatorelektrode 42, da das zur Bildung der Kondensatorelektrode 42 aufgebrachte Polysilizium nach der Bildung der zweiten Schicht 34 aufgebracht worden ist. Ausge­ hend von der in Fig. 10 dargestellten Ausbildung könnte als nächstes eine dielektrische Schicht aufgebracht werden, gefolgt von der Aufbringung eines polykristallinen Silizium-Materials oder eines anderen leitfähigen Materials und einer Mustergebung zur vollständigen Ausbildung des Stapelkondensators unter Verwendung beider Seiten der ersten Kondensatorelektroden 42. Alternativ hierzu und in noch weiter bevorzugter Weise können anschließende Schritte erfolgen, in denen auch die Unterseite der ersten Kondensatorelektrode 42 zur weiteren Maximierung der Kapazität desselben texturiert wird.
Diese noch weiter bevorzugte Verfahrensweise wird nun unter Bezugnahme auf Fig. 11 erläutert. Dabei wird in der gezeigten Weise eine Oxidschicht 46 um die wegstehende erste Kondensatorelektrode 42 aus­ gebildet. Die Ausbildung der Oxidschicht 46 in der dargestellten Weise dient zur Texturierung der übrigen freiliegenden Bereiche der wegstehenden ersten Kondensatorelektrode 42.
Wie in Fig. 12 zu sehen ist, wird die Oxidschicht 46 dann von der ersten Kondensatorelektrode 42 weg­ geätzt, um den Bodenbereich bzw. Unterseitenbereich der ersten Kondensatorelektrode 42 in wirksamer Weise zu texturieren.
Wie Fig. 13 zeigt, wird eine dritte dielektrische Schicht 48, die z. B. aus Si₃N₄ besteht, über den freiliegenden Oberseiten-, Boden- und Seitenberei­ chen der freiliegenden und geätzten wegstehenden ersten Kondensatorelektrode 42 ausgebildet. Die Schicht 48 besitzt typischerweise eine Dicke von ca. 10 nm. Elektrisch leitfähiges Material, wie z. B. dotiertes Polysilizium, wird dann auf die dritte dielektrische Schicht 48 aufgebracht, um eine Schicht 50 zu bilden. Die Schicht 50 besitzt typischerweise eine Dicke von ca. 200 nm. Die Schicht 50 würde dann einem selektiven Musterge­ bungsvorgang unterzogen sowie geätzt, um die zwei­ ten Kondensatorelektroden herzustellen, deren Abmessungen den für den Kondensator 20 in Fig. 1 schematisch dargestellten Abmessungen entsprechen.
Die Texturierung von beiden Seiten der ersten Kon­ densatorelektrode 42 in der vorstehend erläuterten Weise kann zur Erzielung einer Steigerung der Ge­ samtkapazität von bis zu 250% im Vergleich zu herkömmlichen gestapelten Zellenkondensatoren führen, bei denen nur eine Seite einer Polysilizum- Kondensatorelektrode verwendet wird. Das vorstehend erläuterte, erfindungsgemäße Verfahren erzielt dies ohne jegliche Hinzufügung von Photomaskierschritten zu der herkömmlichen Verarbeitung, bei der nur eine Seite einer Kondensatorelektrode verwendet wird, und dem herkömmlichen Verfahren werden lediglich zwei Naßätzschritte und zwei Oxidbildungsschritte hinzugefügt.
Die vorliegende Erfindung wurde in erster Linie in bezug auf die Anwendung derselben bei dynamischen Schreib-Lesespeichern beschrieben. Für den Fachmann ist jedoch klar, daß das erfindungsgemäße Verfahren auch über anderen Zwischenverbindungsleitungen oder zur Ausbildung über jeder beliebigen elektrisch leitfähigen Komponente auf einem Wafer geeignet ist, über der Bereiche eines dreidimensionalen Stapelkondensators gebildet werden.

Claims (24)

1. Verfahren zur Bildung eines Kondensators auf einem Halbleiter- Wafer, mit folgender Schrittfolge:
  • a) Bildung eines elektrisch leitfähigen Elementes (12a, 12b, 12c) auf dem Wafer, wobei das Element (12a, 12b, 12c) einen oberen Bereich aufweist;
  • b) elektrisches Isolieren wenigstens eines Teils des oberen Bereichs des Elementes (12a, 12b, 12c) durch Ausbilden einer oder mehrerer elektrisch isolierender Schichten (28, 30) wenigstens über einem Teil des oberen Bereichs des Elementes (12a, 12b, 12c);
  • c) Bildung einer ersten dielektrischen Schicht (32) über dem Wafer, wobei die erste dielektrische Schicht (32) eine erste Ätzrate aufweist;
  • d) Bilden einer zweiten dielektrischen Schicht (34) über dem Wafer auf der ersten dielektrischen Schicht (32), wobei die zweite dielektrische Schicht (34) eine zweite Ätzrate besitzt, die langsamer als die erste Ätzrate ist;
  • e) selektives Ätzen von Kontaktöffnungen (38) durch die erste (32) und die zweite (34) dielektrische Schicht hindurch in Aus­ richtung mit selektiven aktiven Bereichen (16) auf dem Wafer;
  • f) Aufbringen eines elektrisch leitfähigen Materials (40) auf dem Wafer, das mit den aktiven Bereichen (16) innerhalb der Kontaktöffnungen (38) in Kontakt ist;
  • g) selektives Ätzen des aufgebrachten elektrisch leitfähigen Materials (40) und der zweiten dielektrischen Schicht (34) hinunter bis zur ersten dielektrischen Schicht (32) zur Bildung einer ersten Kondensatorelektrode (42) eines Kondensators (20), wobei sich die erste Kondensatorelektrode (42) oben über das Element (12a, 12b, 12c) hinauserstreckt;
  • h) Bilden einer Oxidschicht (44) auf dem elektrisch leitfähigen Material (40) als Ätzschutz der ersten Kondensatorelektrode (42) während des nachfolgenden Schrittes i) und zur Ermöglichung einer Texturierung der Oberseite der ersten Kondensatorelektrode (42) zum Zweck der Erhöhung der Kapazität des Kondensators (20), wobei die Oxidschicht (44) eine Ätzrate besitzt, die langsamer ist als die erste Ätzrate;
  • i) Ätzen der ersten dielektrischen Schicht (32) derart, daß die erste Kondensatorelektrode (42) oben über das Element (12a, 12b, 12c) hinausragt und der Boden sowie die Oberseite und die seitlichen Bereiche der ersten Kondensatorelektrode (42) oberhalb des Elementes (12a, 12b, 12c) freiliegen;
  • j) Wegätzen der Oxidschicht (44) und des verbliebenen Restes der zweiten dielektrischen Schicht (34) von der wegstehenden ersten Kondensatorelektrode (42);
  • k) Bilden einer dritten dielektrischen Schicht (48) über den frei­ liegenden Oberseiten-, Boden- und Seiten-Bereichen der frei­ liegenden und geätzten, wegstehenden ersten Kondensatorelek­ trode (42); und
  • l) Aufbringen eines elektrisch leitfähigen Materials (50) auf der dritten dielektrischen Schicht (48) zur Bildung einer zweiten Kondensatorelektrode.
2. Verfahren zur Bildung eines Kondensators nach Anspruch 1, dadurch gekennzeichnet, daß das elektrisch leitfähige Element als eine Zwischenverbindungsleitung (12a, 12b, 12c) ausgebildet wird, die neben dem oberen Bereich seitliche Bereiche aufweist; und daß im wesentlichen die seitlichen Berei­ che und der obere Bereich der Zwischenverbin­ dungsleitung (12a, 12b, 12c) elektrisch iso­ liert werden durch die eine oder mehreren elektrisch isolierenden Schichten (28, 30).
3. Verfahren zur Bildung eines Kondensators nach Anspruch 2, dadurch gekennzeichnet, daß die erste dielektrische Schicht (32) im wesentlichen aus Si₃N₄ besteht.
4. Verfahren zur Bildung eines Kondensators nach Anspruch 3, dadurch gekennzeichnet, daß die Ätzung der ersten dielektrischen Schicht (32) mit einer H₃PO₄-Lösung bei einer Temperatur von mehr als 130°C ausgeführt wird.
5. Verfahren zur Bildung eines Kondensators nach Anspruch 2, dadurch gekennzeichnet, daß die zweite dielektrische Schicht (34) im wesentlichen aus verdichtetem Tetraethylortho­ silikat besteht.
6. Verfahren zur Bildung eines Kondensators nach Anspruch 2, dadurch gekennzeichnet, daß die erste dielektrische Schicht (32) im wesentlichen aus Si₃N₄ besteht und daß die zweite dielektrische Schicht (32) im wesentli­ chen aus verdichtetem Tetraethylorthosilikat besteht.
7. Verfahren zur Bildung eines Kondensators nach Anspruch 2, dadurch gekennzeichnet, daß die erste dielektrische Schicht (32) im wesentlichen aus Si₃N₄ besteht, daß die zweite dielektrische Schicht (32) im wesentlichen aus verdichtetem Tetraethylorthosilikat besteht und daß es sich bei dem elektrisch leitfähigen Material (40, 50) durchweg um leitfähig do­ tiertes Polysilizium handelt.
8. Verfahren zur Bildung eines Kondensators nach Anspruch 2 für die Herstellung von RAM-Spei­ cherschaltungen, dadurch gekennzeichnet, daß die elektrisch leitfähigen Zwischenverbin­ dungsleitungen (12a, 12b, 12c) als Bitleitun­ gen verwendet werden.
9. Verfahren zur Bildung eines Kondensators nach Anspruch 2, dadurch gekennzeichnet, daß ein Paar elektrisch leitfähiger Zwischen­ verbindungsleitungen (z. B. 12a, 12b) auf dem Wafer ausgebildet wird, wobei die beiden Zwi­ schenverbindungsleitungen (12a, 12b) in einem definierten Abstand voneinander getrennt ange­ ordnet werden, und daß die erste (32) und die zweite (34) dielektrische Schicht eine kombi­ nierte Dicke besitzen, die geringer ist als der definierte Abstand.
10. Verfahren zur Bildung eines Kondensators nach Anspruch 9, dadurch gekennzeichnet, daß die erste dielektrische Schicht (32) im wesentlichen aus Si₃N₄ besteht und daß die zweite dielektrische Schicht (34) im wesent­ lichen aus verdichtetem Tetraethylorthosilikat besteht.
11. Verfahren zur Bildung eines Kondensators nach Anspruch 9, dadurch gekennzeichnet, daß die erste dielektrische Schicht (32) im wesentlichen aus Si₃N₄ besteht, daß die zweite dielektrische Schicht (34) im wesentlichen aus verdichtetem Tetraethylorthosilikat besteht und daß es sich bei dem elektrisch leitfähigen Material (40, 50) durchweg um leitfähig do­ tiertes Polysilizium handelt.
12. Verfahren zur Bildung eines Kondensators nach Anspruch 2, bei dem die erste dielektrische Schicht (32) im wesentlichen aus Si₃N₄ be­ steht, gekennzeichnet durch:
  • - Bildung einer weiteren Oxidschicht (46) auf der ersten dielektrischen Schicht (32) aus Si₃N₄ während der Ausbildung der Oxidschicht (44) auf dem elektrisch leitfähigen Material (40) zur Texturie­ rung der Oberseite der ersten Kondensa­ torelektrode (42), wobei die auf der er­ sten dielektrischen Schicht (32) aus Si₃N₄ gebildete weitere Oxidschicht (46) eine Dicke besitzt, die geringer ist als die Dicke der Oxidschicht (44), die während dieses Herstellungsschrittes auf dem elektrisch leitfähigen Material (40) ausgebildet wird; und
  • - Ätzen der freiliegenden weiteren Oxid­ schicht (46) auf der ersten dielektischen Schicht (32) aus Si₃N₄ in einem separaten Schritt, der vor dem Wegätzen der Oxid­ schicht (44) auf dem elektrisch leitfähi­ gen Material (40) und dem verbliebenen Rest der zweiten dielektrischen Schicht (34) von der ersten Kondensatorelektrode (42) erfolgt.
13. Verfahren zur Bildung eines Kondensators nach Anspruch 12, dadurch gekennzeichnet, daß zur Ätzung der weiteren Oxidschicht (46) auf der ersten dielektrischen Schicht (32) aus Si₃N₄ eine Naßätztechnik verwendet wird.
14. Verfahren zur Bildung eines Kondensators nach Anspruch 12, dadurch gekennzeichnet, daß zur Ätzung der weiteren Oxidschicht (46) auf der ersten dielektrischen Schicht (32) aus Si₃N₄ eine Naßätztechnik unter Verwendung einer HF-Lösung eingesetzt wird.
15. Verfahren zur Bildung eines Kondensators nach Anspruch 12, dadurch gekennzeichnet, daß die zweite dielektrische Schicht (34) im wesentlichen aus verdichtetem Tetraethylortho­ silikat besteht.
16. Verfahren zur Bildung eines Kondensators nach Anspruch 12, dadurch gekennzeichnet, daß die zweite dielektrische Schicht (34) im wesentlichen aus verdichtetem Tetraethylortho­ silikat besteht und daß es sich bei dem elek­ trisch leitfähigen Material (40, 42) durchweg um leitfähig dotiertes Polysilizium handelt.
17. Verfahren zur Bildung eines Kondensators nach Anspruch 12, dadurch gekennzeichnet, daß ein Paar elektrisch leitfähiger Zwischen­ verbindungsleitungen (z. B. 12a, 12b) auf dem Wafer ausgebildet wird, wobei die beiden Zwi­ schenverbindungsleitungen (12a, 12b) in einem definierten Abstand voneinander getrennt ange­ ordnet werden, und daß die erste (32) und die zweite (34) dielektrische Schicht eine kombi­ nierte Dicke besitzen, die geringer ist als der definierte Abstand.
18. Verfahren zur Bildung eines Kondensators nach Anspruch 12, dadurch gekennzeichnet, daß die Ätzung der ersten dielektrischen Schicht (32) mit einer H₃PO₄-Lösung bei einer Temperatur von mehr als 130°C ausgeführt wird.
19. Verfahren zur Bildung eines Kondensators nach Anspruch 2 oder 12, dadurch gekennzeichnet, daß eine Oxidschicht auf dem Bodenbereich der wegstehenden ersten Kondensatorelektrode (42) zur Texturierung dieses Bodenbereichs ausge­ bildet wird und daß anschließend die auf dem Bodenbereich ausgebildete Oxidschicht wegge­ ätzt wird, bevor eine dritte dielektrische Schicht (48) über der freiliegenden und ge­ ätzten wegstehenden ersten Kondensatorelektro­ de (42) gebildet wird.
20. Verfahren zur Bildung eines Kondensators nach Anspruch 19, dadurch gekennzeichnet, daß das Wegätzen der Oxidschicht vor der Aus­ bildung der dritten dielektrischen Schicht (48) unter Verwendung einer Naßätztechnik ausgeführt wird.
21. Verfahren zur Bildung eines Kondensators nach Anspruch 19, dadurch gekennzeichnet, daß die erste dielektrische Schicht (32) im wesentlichen aus Si₃N₄ besteht, und daß die zweite dielektrische Schicht (34) im wesent­ lichen aus verdichtetem Tetraethylorthosilikat besteht.
22. Verfahren zur Bildung eines Kondensators nach Anspruch 19, dadurch gekennzeichnet, daß die erste dielektrische Schicht (32) im wesentlichen aus Si₃N₄ besteht, daß die zweite dielektrische Schicht (34) im wesentlichen aus verdichtetem Tetraethylorthosilikat besteht und daß es sich bei dem elektrisch leitfähigen Material (40, 50) durchweg um leitfähig do­ tiertes Polysilizium handelt.
23. Verfahren zur Bildung eines Kondensators nach Anspruch 19, dadurch gekennzeichnet, daß ein Paar elektrisch leitfähiger Zwischen­ verbindungsleitungen (z. B. 12a, 12b) auf dem Wafer gebildet wird, wobei die beiden Zwi­ schenverbindungsleitungen (12a, 12b) in einem definierten Abstand voneinander beabstandet angeordnet werden, und daß die erste (32) und die zweite (34) dielektrische Schicht eine kombinierte Dicke besitzen, die geringer ist als der definierte Abstand.
24. Verfahren zur Bildung eines Kondensators nach Anspruch 7 für eine Halbleiter-Anordnung mit Bitleitungen aufweisenden RAM-Speicherzellen, dadurch gekennzeichnet,
daß die Bitleitungen durch die elektrisch leitfähigen Zwischenverbindungsleitungen (12a, 12b, 12c) gebildet werden;
daß die Schicht (34) aus verdichtetem Tetraethylorthosilikat und die Schicht (32) aus Si₃N₄ eine kombinierte Dicke besitzen, die geringer ist als der definierte Abstand zwi­ schen benachbarten Ziffernleitungen (z. B. 12a, 12b);
daß die selektiven aktiven Bereiche (16) Teile von MOS-Transistoren bilden;
daß sich die ersten Kondensatorelektroden (24) zwischen benachbarten Paaren von Ziffernlei­ tungen (z. B. 12a, 12b) oben über beide Ziffernleitungen (12a, 12b) hinauserstrecken;
daß zusätzlich zu der Oxidschicht (44) auf der Schicht (40) aus dotiertem Polysilizium eine Oxidschicht (46) auf der Schicht (32) aus Si₃N₄ aufgebracht wird, wobei beide Oxid­ schichten (44, 46) eine langsamere Ätzrate als die Schicht (32) aus Si₃N₄ aufweisen;
daß die freiliegende Oxidschicht (46) auf der Si₃N₄-Schicht (32) weggeätzt wird;
daß die Si₃N₄-Schicht (32) derart geätzt wird, daß die ersten Kondensatorelektroden (42) über je benachbarte Paare von Ziffernleitungen (z. B. 12a, 12b) oben hinausragen und ein Bodenbereich sowie die Oberseite und die seit­ lichen Bereiche der ersten Kondensatorelektro­ den (42) oberhalb der je benachbarten Paare von Ziffernleitungen (z. B. 12a, 12b) freilie­ gen;
daß die Oxidschicht (44) und die Si₃N₄-Schicht (32) von dem dotierten Polysilizium (40) der wegstehenden ersten Kondensator­ elektroden (42) zum Bewirken einer Texturie­ rung des Oberseitenbereichs der ersten Konden­ satorelektroden (42) weggeätzt werden;
daß an dem Bodenbereich der wegstehenden er­ sten Kondensatorelektroden (42) eine Oxid­ schicht gebildet und anschließend von den ersten Kondensatorelektroden (42) zum Bewir­ ken einer Texturierung des Bodenbereichs der ersten Kondensatorelektrode (42) weggeätzt wird;
daß als dritte dielektrische Schicht (48) eine Schicht aus Si₃N₄ gebildet wird; und
daß die dotierte Polysiliziumschicht (50) zur Bildung von zweiten Kondensatorelektroden geätzt wird.
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