JP2564316B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は積層容量型ダイナミツクRAMのキヤパシタに
係り、特にキヤパシタの容量を増大させるのに好適なキ
ヤパシタの構造および製造方法に関する。
係り、特にキヤパシタの容量を増大させるのに好適なキ
ヤパシタの構造および製造方法に関する。
近年、半導体を用いたメモリ−LSI、特にダイナミツ
クRAM（Random Access Memory）LSIは著しく高集積化が
進み、その高集積化を達成するため、最も小さな面積で
実現できるひとつのスイツチングトランジスターとひと
つのキヤパシタからなるメモリーセル（記憶素子の最小
単位）が考案され、主流になつている。しかし、このよ
うな構成を用いても、さらに高集積化を図るためにはキ
ヤパシタの平面的面積を縮少する必要が生じてきた。し
かし、キヤパシタの面積を縮少することはキヤパシタの
容量を減少させることになり、記憶性能が損なわれる結
果となり、メモリーLSIとしての機能を満足できなくな
る。そこでメモリーセルの平面面積を縮少してもキヤパ
シタの容量を減少させない構造上の工夫が種々提案され
ている。そのひとつの方法としてキヤパシタを基板表面
より上方に形成するいわゆる積層容量型のメモリーセル
がある。その一例として特開昭59−104156号にキヤパシ
タを多層に積み上げて構成し容量の拡大を図る方法が述
べられている。
クRAM（Random Access Memory）LSIは著しく高集積化が
進み、その高集積化を達成するため、最も小さな面積で
実現できるひとつのスイツチングトランジスターとひと
つのキヤパシタからなるメモリーセル（記憶素子の最小
単位）が考案され、主流になつている。しかし、このよ
うな構成を用いても、さらに高集積化を図るためにはキ
ヤパシタの平面的面積を縮少する必要が生じてきた。し
かし、キヤパシタの面積を縮少することはキヤパシタの
容量を減少させることになり、記憶性能が損なわれる結
果となり、メモリーLSIとしての機能を満足できなくな
る。そこでメモリーセルの平面面積を縮少してもキヤパ
シタの容量を減少させない構造上の工夫が種々提案され
ている。そのひとつの方法としてキヤパシタを基板表面
より上方に形成するいわゆる積層容量型のメモリーセル
がある。その一例として特開昭59−104156号にキヤパシ
タを多層に積み上げて構成し容量の拡大を図る方法が述
べられている。
上記従来技術は、容量を増大できる利点がある反面、
製造工程が多くなる、特に層数が増加する分だけリソグ
ラフイーで用いるマスクの枚数が増加し極めて複雑な工
程を経なければならない点や、層数が増加することによ
つて表面の段差が増大するため層数が増加するほど金属
配線などの加工が極めて困難となる点について配慮がさ
れておらず、LSIを構成する上での実際の製造技術上の
問題があつた。
製造工程が多くなる、特に層数が増加する分だけリソグ
ラフイーで用いるマスクの枚数が増加し極めて複雑な工
程を経なければならない点や、層数が増加することによ
つて表面の段差が増大するため層数が増加するほど金属
配線などの加工が極めて困難となる点について配慮がさ
れておらず、LSIを構成する上での実際の製造技術上の
問題があつた。
なお、特開昭58−134458号公報には、キャパシタ電極
の表面に鋭い凹凸を形成する技術が開示されている。
の表面に鋭い凹凸を形成する技術が開示されている。
本発明の目的は、平面上の面積を増加させることな
く、且つキヤパシタ電極用の層数やマスクの枚数を増加
させることなく、キヤパシタ電極の表面積を実質的に増
加させることによつてキヤパシタの容量を増加した半導
体装置およびその製造方法を提供することにある。
く、且つキヤパシタ電極用の層数やマスクの枚数を増加
させることなく、キヤパシタ電極の表面積を実質的に増
加させることによつてキヤパシタの容量を増加した半導
体装置およびその製造方法を提供することにある。
上記目的は、第１の電極となる多結晶Siの形成時に表
面の凹凸が大きくなる条件で形成するか、もしくは表面
が平坦になる通常の条件で形成した後に凹凸を拡大する
処理を施すことにより達成される。前者の方法に関して
は以下のいずれかの方法を用いる。
面の凹凸が大きくなる条件で形成するか、もしくは表面
が平坦になる通常の条件で形成した後に凹凸を拡大する
処理を施すことにより達成される。前者の方法に関して
は以下のいずれかの方法を用いる。
650℃以上の温度で窒素あるいはヘリウムをベースと
するモノシランガスを用いた化学気相成長法により多結
晶Siを形成する。
するモノシランガスを用いた化学気相成長法により多結
晶Siを形成する。
600℃以上の温度で水素をベースとするモノシランガ
スを用いた化学気相成長法により多結晶Siを形成する。
スを用いた化学気相成長法により多結晶Siを形成する。
630℃以下の温度で窒素あるいはヘリウムをベースと
するモノシランを用いて実質的に表面が平坦な第一層目
の多結晶Siを形成した後、750℃以上の温度でジクロロ
シランを用いて第二層目の多結晶Siを積層形成する。
するモノシランを用いて実質的に表面が平坦な第一層目
の多結晶Siを形成した後、750℃以上の温度でジクロロ
シランを用いて第二層目の多結晶Siを積層形成する。
一方、後者の方法に関しては以下のいずれかの方法を
用いる。
用いる。
630℃以下の温度で窒素あるいはヘリウムをベースと
するモノシランを用いて実質的に表面が平坦な多結晶Si
を形成した後、CCl4とO2の混合ガスを用いた反応性イオ
ンエツチングを行なつて表面に凹凸を設ける方法。
するモノシランを用いて実質的に表面が平坦な多結晶Si
を形成した後、CCl4とO2の混合ガスを用いた反応性イオ
ンエツチングを行なつて表面に凹凸を設ける方法。
と同様に表面が平坦な多結晶Siを形成した後、エド
ラジンを主成分とする湿式エツチング法により表面に凹
凸を設ける方法。
ラジンを主成分とする湿式エツチング法により表面に凹
凸を設ける方法。
以上の方法によつて第一の電極を形成した後、その上
に形成するキヤパシタ絶縁膜は、第一の電極の熱窒化膜
と気相成長法により形成するSi窒化膜と該Si窒化膜の熱
酸化膜の三層膜で構成し、さらにその上に形成する第二
の電極は気相成長法で構成する多結晶Siで構成する。
に形成するキヤパシタ絶縁膜は、第一の電極の熱窒化膜
と気相成長法により形成するSi窒化膜と該Si窒化膜の熱
酸化膜の三層膜で構成し、さらにその上に形成する第二
の電極は気相成長法で構成する多結晶Siで構成する。
通常、半導体装置の製造工程で要求される多結晶Siは
570℃から630℃の温度範囲で圧力が0.5から1Torrの範囲
内で窒素あるいはヘリウムで４％から20％程度に希釈さ
れたモノシラン（SiH4）ガスを用いて低圧気相成長法に
より形成する。上記条件で例えば厚さ0.4μｍ程度の多
結晶Siを形成したとしてもその表面の凹凸はせいぜい0.
01μｍ以下であり実質的に平坦な表面といえる。平坦な
表面を有することは、光干渉法による膜厚の測定評価を
容易にすることやドライエツチングによる加工を容易に
する点など製造工程を通した時の実用上の利点が多いた
め上記形成条件が一般的に常用されている。しかし、本
発明の目的は表面に凹凸を有する多結晶Siを形成するこ
とにあり上記形成条件を用いることはできない。本発明
者は、表面に凹凸を有する多結晶Siを形成する方法につ
いて種々検討を行なつた結果、前記からの方法を用
いることにより、その表面に0.1μｍ以上の実質的な凹
凸を表面に有する多結晶Siを形成できることを明らかに
した。
570℃から630℃の温度範囲で圧力が0.5から1Torrの範囲
内で窒素あるいはヘリウムで４％から20％程度に希釈さ
れたモノシラン（SiH4）ガスを用いて低圧気相成長法に
より形成する。上記条件で例えば厚さ0.4μｍ程度の多
結晶Siを形成したとしてもその表面の凹凸はせいぜい0.
01μｍ以下であり実質的に平坦な表面といえる。平坦な
表面を有することは、光干渉法による膜厚の測定評価を
容易にすることやドライエツチングによる加工を容易に
する点など製造工程を通した時の実用上の利点が多いた
め上記形成条件が一般的に常用されている。しかし、本
発明の目的は表面に凹凸を有する多結晶Siを形成するこ
とにあり上記形成条件を用いることはできない。本発明
者は、表面に凹凸を有する多結晶Siを形成する方法につ
いて種々検討を行なつた結果、前記からの方法を用
いることにより、その表面に0.1μｍ以上の実質的な凹
凸を表面に有する多結晶Siを形成できることを明らかに
した。
の650℃以上の温度で形成する方法は、基板表面で
の反応を促進させ、凹凸の凸部分に、より形成されやす
くなるため凹凸により拡大する。
の反応を促進させ、凹凸の凸部分に、より形成されやす
くなるため凹凸により拡大する。
の水素をベースとするガスを用いる方法は、水素に
よる還元反応が同時に進行するためSiの核成長が顕著と
なり、結果的に極めて大きな凹凸を形成できる。
よる還元反応が同時に進行するためSiの核成長が顕著と
なり、結果的に極めて大きな凹凸を形成できる。
のジクロロシランを用いる方法もと同様、顕著な
核成長現象がみられ大きな凹凸を実現できる。
核成長現象がみられ大きな凹凸を実現できる。
の通常条件で平坦な多結晶Siに反応性イオンエツチ
ング処理を施す方法は、重合反応生成物を表面に不均一
に付着させ、それをマスクとしてエツチング処理を施す
ため極めて微細な針状の凹凸を形成することができる。
ング処理を施す方法は、重合反応生成物を表面に不均一
に付着させ、それをマスクとしてエツチング処理を施す
ため極めて微細な針状の凹凸を形成することができる。
のヒドラジンによる湿式エツチング法では結晶面方
位依存性を示すエツチングが可能であるが、多結晶Siに
適用した場合には単結晶の場合のような明確な面方位依
存性は見られなかつた。しかし、0.1μｍ程度の凹凸を
形成することは充分可能であつた。
位依存性を示すエツチングが可能であるが、多結晶Siに
適用した場合には単結晶の場合のような明確な面方位依
存性は見られなかつた。しかし、0.1μｍ程度の凹凸を
形成することは充分可能であつた。
以下、本発明の実施例を積層型メモリーを有するダイ
ナミツクRAMのメモリーセルに適用する場合を用いて説
明する。
ナミツクRAMのメモリーセルに適用する場合を用いて説
明する。
実施例１ まず、第１図を用いて650℃以上の温度でキヤパシタ
用の第一の電極を形成する例について述べる。Ｐ型（10
0）面方位を有するSi基板11上にLOCOS法により厚さ0.5
μｍのSiO212を形成した後、熱酸化法により厚さ20nmの
ゲート酸化膜13を形成した。620℃，圧力0.8Torr,ヘリ
ウムで20％に希釈したモノシランガスを用いた低圧化学
気相成長法（CVD法）により厚さ0.4μｍの多結晶Si14を
全面に形成した。次に、熱拡散法により多結晶Si14内に
リンを拡散させた。表面のリンガラスを除去した後、温
度800℃，圧力0.8Torr,モノシランと一酸化二窒素を反
応ガスとする低圧CVD法により厚さ0.2μｍのSiO215を積
層形成した。周知のリソグラフイー技術とドライエツチ
ング技術を用いてSiO215および多結晶Si14を加工し、パ
ターン形成を行なつた。次に、前述のSiO215と同じ手法
を用いて全面に厚さ0.2μｍのSiO216を形成し、全面ド
ライエツチングによりSiO216を形成膜厚分（0.2μｍ）
だけ除去し、SiO215および多結晶Si14の側壁にのみSiO2
16を残存させた。その後、熱酸化法によつてSi基板11の
表面が露出している領域上に厚さ10nmのSiO217を形成し
た。イオン打ち込み法によりヒ素イオンをSi基板11内に
導入し、900℃,20分の熱処理を施してソース領域18およ
びドレイン領域19を形成した。次にホトエツチング法に
よりソース領域18上の薄いSiO217のみを除去して再びSi
基板11の表面を露出させた。以後の工程が本発明の主旨
に係る工程となる。ヘリウムで20％に希釈したモノシラ
ンガスを用いた低圧CVD法により厚さ0.4μｍの多結晶Si
20を形成した。圧力は0.8Torr,温度は680℃とした。こ
の時点での表面の凹凸は0.07μｍ程度であつた。なお、
凹凸の評価は走査型電子顕微鏡（SEM）で断面を観察す
ることにより行なつた。この後、オキシ塩化リン（POCl
3）を原料とする熱拡散法により875℃,30分の条件で多
結晶Si20内にリンを導入した。熱拡散時に表面に形成さ
れたリンガラスを除去した後、900℃,20分間、窒素中で
熱処理を施した。この段階でSEMによる観察を行なつた
結果、多結晶Si20の表面の凹凸は0.11μｍに拡大してい
た。次にリソグラフイーとドライエツチング法を用いて
多結晶Si20を加工し、パターニングして第一の電極とし
た。所定の表面洗浄工程を通した後、キヤパシタ絶縁膜
の形成を行なつた。通常の熱拡散炉にSi基板を挿入設置
し、900℃で20分間アンモニア（NH3）を導入して第一の
電極の表面に厚さ2nmの熱窒化膜を形成した。次にジク
ロロシラン（SiH2Cl2）とNH3を原料ガスとする低圧CVD
法により厚さ5nmのSi窒化膜（Si3N4）を形成した。条件
は770℃,0.6Torrとした。さらに続いて熱酸化法により
該Si窒化膜の表面に厚さ1nmの熱酸化膜を形成し、熱窒
化膜/CVD Si窒化膜/SiO2の３層からなるキヤパシタ絶縁
膜21を形成した。次に、温度620℃，圧力0.8Torr,モノ
シランガスを用いた低圧CVD法により厚さ0.3μｍの多結
晶Si22を形成した。次に前述のリン拡散法を用いて多結
晶Si22内にリンを導入した。条件は875℃で30分間とし
た。表面のリンガラスを除去した後リソグラフイーとド
ライエツチング法を用いて多結晶Si22にパターニングを
施し第二の電極とした。次にSiH4とホスフイン（PH3）
および酸素を原料ガスとする常圧の気相成長法により厚
さ0.5μｍのリンガラス23を形成した。温度は430℃とし
た。次にリソグラフイーとドライエツチング法により所
定領域のリンガラス23に開口を設けコンタクトホールを
形成した。次にスパツタ法を用いて１％Siを含有するア
ルミニウム（Al）24を被着堆積し、さらにリソグラフイ
ーとドライエツチング法によりAl24の配線を形成した。
以上の工程を得ることにより最も基本的な積層型のメモ
リーセルを構成した。
用の第一の電極を形成する例について述べる。Ｐ型（10
0）面方位を有するSi基板11上にLOCOS法により厚さ0.5
μｍのSiO212を形成した後、熱酸化法により厚さ20nmの
ゲート酸化膜13を形成した。620℃，圧力0.8Torr,ヘリ
ウムで20％に希釈したモノシランガスを用いた低圧化学
気相成長法（CVD法）により厚さ0.4μｍの多結晶Si14を
全面に形成した。次に、熱拡散法により多結晶Si14内に
リンを拡散させた。表面のリンガラスを除去した後、温
度800℃，圧力0.8Torr,モノシランと一酸化二窒素を反
応ガスとする低圧CVD法により厚さ0.2μｍのSiO215を積
層形成した。周知のリソグラフイー技術とドライエツチ
ング技術を用いてSiO215および多結晶Si14を加工し、パ
ターン形成を行なつた。次に、前述のSiO215と同じ手法
を用いて全面に厚さ0.2μｍのSiO216を形成し、全面ド
ライエツチングによりSiO216を形成膜厚分（0.2μｍ）
だけ除去し、SiO215および多結晶Si14の側壁にのみSiO2
16を残存させた。その後、熱酸化法によつてSi基板11の
表面が露出している領域上に厚さ10nmのSiO217を形成し
た。イオン打ち込み法によりヒ素イオンをSi基板11内に
導入し、900℃,20分の熱処理を施してソース領域18およ
びドレイン領域19を形成した。次にホトエツチング法に
よりソース領域18上の薄いSiO217のみを除去して再びSi
基板11の表面を露出させた。以後の工程が本発明の主旨
に係る工程となる。ヘリウムで20％に希釈したモノシラ
ンガスを用いた低圧CVD法により厚さ0.4μｍの多結晶Si
20を形成した。圧力は0.8Torr,温度は680℃とした。こ
の時点での表面の凹凸は0.07μｍ程度であつた。なお、
凹凸の評価は走査型電子顕微鏡（SEM）で断面を観察す
ることにより行なつた。この後、オキシ塩化リン（POCl
3）を原料とする熱拡散法により875℃,30分の条件で多
結晶Si20内にリンを導入した。熱拡散時に表面に形成さ
れたリンガラスを除去した後、900℃,20分間、窒素中で
熱処理を施した。この段階でSEMによる観察を行なつた
結果、多結晶Si20の表面の凹凸は0.11μｍに拡大してい
た。次にリソグラフイーとドライエツチング法を用いて
多結晶Si20を加工し、パターニングして第一の電極とし
た。所定の表面洗浄工程を通した後、キヤパシタ絶縁膜
の形成を行なつた。通常の熱拡散炉にSi基板を挿入設置
し、900℃で20分間アンモニア（NH3）を導入して第一の
電極の表面に厚さ2nmの熱窒化膜を形成した。次にジク
ロロシラン（SiH2Cl2）とNH3を原料ガスとする低圧CVD
法により厚さ5nmのSi窒化膜（Si3N4）を形成した。条件
は770℃,0.6Torrとした。さらに続いて熱酸化法により
該Si窒化膜の表面に厚さ1nmの熱酸化膜を形成し、熱窒
化膜/CVD Si窒化膜/SiO2の３層からなるキヤパシタ絶縁
膜21を形成した。次に、温度620℃，圧力0.8Torr,モノ
シランガスを用いた低圧CVD法により厚さ0.3μｍの多結
晶Si22を形成した。次に前述のリン拡散法を用いて多結
晶Si22内にリンを導入した。条件は875℃で30分間とし
た。表面のリンガラスを除去した後リソグラフイーとド
ライエツチング法を用いて多結晶Si22にパターニングを
施し第二の電極とした。次にSiH4とホスフイン（PH3）
および酸素を原料ガスとする常圧の気相成長法により厚
さ0.5μｍのリンガラス23を形成した。温度は430℃とし
た。次にリソグラフイーとドライエツチング法により所
定領域のリンガラス23に開口を設けコンタクトホールを
形成した。次にスパツタ法を用いて１％Siを含有するア
ルミニウム（Al）24を被着堆積し、さらにリソグラフイ
ーとドライエツチング法によりAl24の配線を形成した。
以上の工程を得ることにより最も基本的な積層型のメモ
リーセルを構成した。
本実施例では第一の電極として用いた多結晶Si20の形
成温度を680℃として表面の凹凸拡大を図り、リン拡散
と熱処理を経ることにより最終的に0.11μｍの凹凸を得
ることができた。本実施例においては多結晶Siの形成温
度の設定が重要であり、例えば通常用いられる620℃程
度で多結晶Siを形成しても最終的に得られる凹凸はせい
ぜい0.03μｍ以下であり、実質的にキヤパシタ容量の増
加はみられない。本発明の手法を用いることにより約10
％のキヤパシタ容量の増加を図ることができた。なお、
本実施例においては多結晶Siの膜厚の設定も重要な要因
となるが、10％のキヤパシタ容量の増加を維持するため
には0.35μｍ以上の膜厚が必要である。
成温度を680℃として表面の凹凸拡大を図り、リン拡散
と熱処理を経ることにより最終的に0.11μｍの凹凸を得
ることができた。本実施例においては多結晶Siの形成温
度の設定が重要であり、例えば通常用いられる620℃程
度で多結晶Siを形成しても最終的に得られる凹凸はせい
ぜい0.03μｍ以下であり、実質的にキヤパシタ容量の増
加はみられない。本発明の手法を用いることにより約10
％のキヤパシタ容量の増加を図ることができた。なお、
本実施例においては多結晶Siの膜厚の設定も重要な要因
となるが、10％のキヤパシタ容量の増加を維持するため
には0.35μｍ以上の膜厚が必要である。
実施例２ 次に水素をベースとするSiH4を用いた例について第２
図に用いて説明する。全体の構造は第一図と全く同じで
あり、本発明の主旨である第一の電極の形成方法につい
て説明する。まず、実施例１で用いた通常の多結晶Si形
成条件を用いて厚さ0.2μｍの、表面が実質的に平坦な
多結晶Si31を低圧CVD法により形成した。次に高周波誘
導加熱方式によるベルジヤータイプの常圧CVD装置内にS
i基板を設置し、温度を630℃に維持した状態で水素で４
％に希釈したSiH4を１/minとキヤリアガスとしての水
素を10/minのガス流量条件で30分間膜形成処理を行な
つた。その結果、第２図に示したように低圧CVD法によ
り予め形成しておいた多結晶Siの上には小石状のSiの核
32が形成されていた。SEMにより詳細に観察するひとつ
の核の大きさは直径が0.03から0.06μｍであり、その形
状は上に凸の半球状であつた。その数は１μｍ四方の面
積内に50から80個存在しており、基板上にほぼ均一に分
布していた。以下、不純物拡散、パターニング，キヤパ
シタ用絶縁膜21を形成しおよび第二電極用の多結晶Si22
を形成してキヤパシタを構成した。
図に用いて説明する。全体の構造は第一図と全く同じで
あり、本発明の主旨である第一の電極の形成方法につい
て説明する。まず、実施例１で用いた通常の多結晶Si形
成条件を用いて厚さ0.2μｍの、表面が実質的に平坦な
多結晶Si31を低圧CVD法により形成した。次に高周波誘
導加熱方式によるベルジヤータイプの常圧CVD装置内にS
i基板を設置し、温度を630℃に維持した状態で水素で４
％に希釈したSiH4を１/minとキヤリアガスとしての水
素を10/minのガス流量条件で30分間膜形成処理を行な
つた。その結果、第２図に示したように低圧CVD法によ
り予め形成しておいた多結晶Siの上には小石状のSiの核
32が形成されていた。SEMにより詳細に観察するひとつ
の核の大きさは直径が0.03から0.06μｍであり、その形
状は上に凸の半球状であつた。その数は１μｍ四方の面
積内に50から80個存在しており、基板上にほぼ均一に分
布していた。以下、不純物拡散、パターニング，キヤパ
シタ用絶縁膜21を形成しおよび第二電極用の多結晶Si22
を形成してキヤパシタを構成した。
本実施例では、通常の方法で多結晶Siを形成して第一
の電極とした場合に比べて30％の容量増加を図ることが
できた。
の電極とした場合に比べて30％の容量増加を図ることが
できた。
なお、本実施例では上記Siの核32は半球状なので、針
状の凹凸を有する場合に比べて電界集中が少なく、キャ
パシタの絶縁耐圧特性に優れる。
状の凹凸を有する場合に比べて電界集中が少なく、キャ
パシタの絶縁耐圧特性に優れる。
また、Siの核を形成する方法としてはSiH2Cl2を用い
ることも同様に有効な結果を得ることができる。前述の
ように厚さ0.2μｍの多結晶Siを形成した後、温度800
℃，圧力0.8Torr,SiH2Cl2,流量20cc/minを条件とする低
圧CVD法を用いても、全く同様のSiの核を形成すること
ができた。本一連の実施例において重要なことは実質的
に平坦な多結晶Siを形成した後、その表面に極めて薄い
SiO2を形成することである。具体的には一旦装置の外へ
取り出して空気中の酸素により厚さ1nm程度の自然成長
的SiO2を形成することが有効である。例えば、表面が平
坦な多結晶Siを形成した後、同一装置内で連続的に上記
の核形成処理を施しても核の形成は見られず、下地多結
晶Siと同様の、表面が平坦で平面的に連続な多結晶Siの
膜が形成されてしまい効果がない。
ることも同様に有効な結果を得ることができる。前述の
ように厚さ0.2μｍの多結晶Siを形成した後、温度800
℃，圧力0.8Torr,SiH2Cl2,流量20cc/minを条件とする低
圧CVD法を用いても、全く同様のSiの核を形成すること
ができた。本一連の実施例において重要なことは実質的
に平坦な多結晶Siを形成した後、その表面に極めて薄い
SiO2を形成することである。具体的には一旦装置の外へ
取り出して空気中の酸素により厚さ1nm程度の自然成長
的SiO2を形成することが有効である。例えば、表面が平
坦な多結晶Siを形成した後、同一装置内で連続的に上記
の核形成処理を施しても核の形成は見られず、下地多結
晶Siと同様の、表面が平坦で平面的に連続な多結晶Siの
膜が形成されてしまい効果がない。
実施例３ 前記実施例においては第一の電極となる多結晶Siの形
成時にその表面に凹凸を設ける方法について述べたが、
本実施例においては多結晶Siを形成した後にドライエッ
チング処理によつて表面に凹凸を形成する方法について
第３図を用いて説明する。
成時にその表面に凹凸を設ける方法について述べたが、
本実施例においては多結晶Siを形成した後にドライエッ
チング処理によつて表面に凹凸を形成する方法について
第３図を用いて説明する。
通常の多結晶Si形成条件を用いて実質的に表面が平坦
な厚さ0.4μｍの多結晶Si41を形成して熱拡散法により
多結晶Si41内にリンを導入した。次に平行平板型のドラ
イエツチング装置内に設置した。ガス流量条件はCCl410
cc/min,O230cc/minとし、圧力0.04Torr,高周波パワー密
度0.3W/cm2とした。上記条件で１分間エツチングした。
その結果第４図に示すように針状の凹凸を極めて均一な
平面密度で形成することができた。本実施例で得られた
針状凹凸の凹部は0.2μｍに達していた。その後、エツ
チングされた面の汚染層を除去するためフツ化水素酸と
硝酸の混合比が１対400の液に５秒間浸漬した。この段
階で針状の凸部分の高さがわずかに減少して実質的な凹
部は0.15μｍとなつていた。しかし、本実施例による凹
凸は平面的に極めて微細でありキヤパシタの容量は50か
ら60％の増加がみられ著しい効果のあることが確認され
た。
な厚さ0.4μｍの多結晶Si41を形成して熱拡散法により
多結晶Si41内にリンを導入した。次に平行平板型のドラ
イエツチング装置内に設置した。ガス流量条件はCCl410
cc/min,O230cc/minとし、圧力0.04Torr,高周波パワー密
度0.3W/cm2とした。上記条件で１分間エツチングした。
その結果第４図に示すように針状の凹凸を極めて均一な
平面密度で形成することができた。本実施例で得られた
針状凹凸の凹部は0.2μｍに達していた。その後、エツ
チングされた面の汚染層を除去するためフツ化水素酸と
硝酸の混合比が１対400の液に５秒間浸漬した。この段
階で針状の凸部分の高さがわずかに減少して実質的な凹
部は0.15μｍとなつていた。しかし、本実施例による凹
凸は平面的に極めて微細でありキヤパシタの容量は50か
ら60％の増加がみられ著しい効果のあることが確認され
た。
実施例４ 次にヒドラジンを主成分とする湿式エツチング法によ
り表面に凹凸を設ける方法について第４図により説明す
る。前記実施例と同様通常の形成条件で厚さ0.4μｍの
多結晶Si51を形成し、リン拡散を行なつた。次にヒドラ
ジン液に10分間浸漬した。液は、抱水ヒドラジンと水と
イソプロピルアルコールの比率が167対42対20の混合液
に界面活性剤を微量添加した液を用い、温度は50℃とし
た。本実施例で得られた表面の凹凸は0.13μｍ程度であ
り、キヤパシタ容量においては10％から15％の増大を図
ることができた。
り表面に凹凸を設ける方法について第４図により説明す
る。前記実施例と同様通常の形成条件で厚さ0.4μｍの
多結晶Si51を形成し、リン拡散を行なつた。次にヒドラ
ジン液に10分間浸漬した。液は、抱水ヒドラジンと水と
イソプロピルアルコールの比率が167対42対20の混合液
に界面活性剤を微量添加した液を用い、温度は50℃とし
た。本実施例で得られた表面の凹凸は0.13μｍ程度であ
り、キヤパシタ容量においては10％から15％の増大を図
ることができた。
本発明によれば、特別な工程の増加を必要とせずに設
計上の平面面積は同一でも電極自身の表面積を拡大でき
るので、本発明を適用しない通常の方法で第一の電極を
形成した場合に比べて10％から60％キヤパシタ容量を増
大させることができ積層型ｄ・RAMの信頼性および集積
度向上に対する効果がある。また、本発明ではキヤパシ
タ絶縁膜に熱反応で形成するSi窒化膜を用いているため
段差被覆性がよく、下地表面が急峻になることに起因す
る絶縁耐圧の劣化は全くみられず、極めて良好なキヤパ
シタ特性を得ることができる。
計上の平面面積は同一でも電極自身の表面積を拡大でき
るので、本発明を適用しない通常の方法で第一の電極を
形成した場合に比べて10％から60％キヤパシタ容量を増
大させることができ積層型ｄ・RAMの信頼性および集積
度向上に対する効果がある。また、本発明ではキヤパシ
タ絶縁膜に熱反応で形成するSi窒化膜を用いているため
段差被覆性がよく、下地表面が急峻になることに起因す
る絶縁耐圧の劣化は全くみられず、極めて良好なキヤパ
シタ特性を得ることができる。
第１図乃至第４図は本発明の実施例を説明するためのメ
モリーセル領域の断面図である。
モリーセル領域の断面図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川本 佳史 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭53−123687（ＪＰ，Ａ) 特開 昭57−112066（ＪＰ，Ａ) 特開 昭58−134458（ＪＰ，Ａ) 特開 昭59−56754（ＪＰ，Ａ) 特開 昭59−61063（ＪＰ，Ａ)
Claims (5)
- 【請求項１】半導体基体表面に隣接して形成された不純
物ドープ領域と、該不純物ドープ領域間を流れる電流を
制御するゲートとを有するトランジスタと、 該不純物ドープ領域の一つに接続され、表面に半球状の
複数の凸部を有する第１の電極と、該第１の電極を被っ
て形成された誘電体膜と、該誘電体膜を被って形成され
た第２の電極とからなるキャパシタとを有することを特
徴とする半導体装置。 - 【請求項２】上記第１の電極は、多結晶シリコンからな
ることを特徴とする特許請求の範囲第１項記載の半導体
装置。 - 【請求項３】上記誘電体膜は、シリコン窒化膜上にSiO2
膜が形成された積層膜であることを特徴とする特許請求
の範囲第１項又は第２項記載の半導体装置。 - 【請求項４】上記半導体装置は、ダイナミックランダム
アクセスメモリであることを特徴とする特許請求の範囲
第１項乃至第３項の何れかに記載の半導体装置。 - 【請求項５】半導体基体表面に不純物ドープ領域を隣接
して形成する工程と、 該不純物ドープ領域間を流れるゲートを形成する工程
と、 該不純物ドープ領域の一つに接続され、表面に半球状の
複数の凸部を有する第１の電極を形成する工程と、 該第１の電極を被って誘電体膜を形成する工程と、 該誘電体膜を被って第２の電極を形成する工程とを有す
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62198043A JP2564316B2 (ja) | 1987-08-10 | 1987-08-10 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62198043A JP2564316B2 (ja) | 1987-08-10 | 1987-08-10 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6442161A JPS6442161A (en) | 1989-02-14 |
| JP2564316B2 true JP2564316B2 (ja) | 1996-12-18 |
Family
ID=16384584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62198043A Expired - Fee Related JP2564316B2 (ja) | 1987-08-10 | 1987-08-10 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2564316B2 (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH07114257B2 (ja) * | 1988-11-15 | 1995-12-06 | 三菱電機株式会社 | 半導体装置 |
| JPH02189962A (ja) * | 1989-01-18 | 1990-07-25 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| US5043780A (en) * | 1990-01-03 | 1991-08-27 | Micron Technology, Inc. | DRAM cell having a texturized polysilicon lower capacitor plate for increased capacitance |
| US5290729A (en) * | 1990-02-16 | 1994-03-01 | Mitsubishi Denki Kabushiki Kaisha | Stacked type capacitor having a dielectric film formed on a rough surface of an electrode and method of manufacturing thereof |
| US5366917A (en) * | 1990-03-20 | 1994-11-22 | Nec Corporation | Method for fabricating polycrystalline silicon having micro roughness on the surface |
| US5623243A (en) * | 1990-03-20 | 1997-04-22 | Nec Corporation | Semiconductor device having polycrystalline silicon layer with uneven surface defined by hemispherical or mushroom like shape silicon grain |
| US5049517A (en) * | 1990-11-07 | 1991-09-17 | Micron Technology, Inc. | Method for formation of a stacked capacitor |
| US5082797A (en) * | 1991-01-22 | 1992-01-21 | Micron Technology, Inc. | Method of making stacked textured container capacitor |
| US5053351A (en) * | 1991-03-19 | 1991-10-01 | Micron Technology, Inc. | Method of making stacked E-cell capacitor DRAM cell |
| KR930006730B1 (ko) * | 1991-03-20 | 1993-07-23 | 삼성전자 주식회사 | 고집적 반도체 메모리장치의 커패시터 제조방법 |
| KR920018987A (ko) * | 1991-03-23 | 1992-10-22 | 김광호 | 캐패시터의 제조방법 |
| US5068199A (en) * | 1991-05-06 | 1991-11-26 | Micron Technology, Inc. | Method for anodizing a polysilicon layer lower capacitor plate of a DRAM to increase capacitance |
| JP2722873B2 (ja) * | 1991-07-29 | 1998-03-09 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US5213992A (en) * | 1991-10-02 | 1993-05-25 | Industrial Technology Research Institute | Rippled polysilicon surface capacitor electrode plate for high density DRAM |
| JP2761685B2 (ja) * | 1991-10-17 | 1998-06-04 | 三菱電機株式会社 | 半導体装置の製造方法 |
| KR960002097B1 (ko) * | 1992-02-28 | 1996-02-10 | 삼성전자주식회사 | 반도체장치의 커패시터 제조방법 |
| US6689668B1 (en) | 2000-08-31 | 2004-02-10 | Samsung Austin Semiconductor, L.P. | Methods to improve density and uniformity of hemispherical grain silicon layers |
| US6403455B1 (en) | 2000-08-31 | 2002-06-11 | Samsung Austin Semiconductor, L.P. | Methods of fabricating a memory device |
-
1987
- 1987-08-10 JP JP62198043A patent/JP2564316B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6442161A (en) | 1989-02-14 |
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