JP2969722B2 - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置及びその製造方法に関
し、特にダイナミック型ランダム・アクセス・メモリー
のキャパシタの構造並びにその製造方法に関する。
し、特にダイナミック型ランダム・アクセス・メモリー
のキャパシタの構造並びにその製造方法に関する。
従来、ダイナミック型ランダム・アクセス・メモリー
のキャパシタの構造としては、第２図に示すように、キ
ャパシタの一の容量電極４の導電膜として、リンを含む
多結晶シリコン膜を単層で用いていた。これは、第２図
に示すようなプレーナ型の容量部構造を用いる、ダイナ
ミック型ランダム・アクセス・メモリーにおいても、ま
た第３図に示すような薄型キャパシタを用いるダイナミ
ック型ランダム・アクセス・メモリーにおいても共通の
技術である。ところで容量電極用多結晶シリコン膜のエ
ッチング加工に求められる条件として、多結晶シリコン
膜の側壁加工形状が適度になだらかな台形形状であるこ
とが挙げられる。この理由は後工程でゲート電極を形成
する際に、ゲート電極の被覆性を良くするためである。
台形形状の多結晶シリコン膜を製造する方法としては、
例えばマスクとなるフォトレジスト膜をフォトレジスト
膜の耐熱温度以上の温度である140〜200℃でベークする
ことにより、フォトレジスト膜の形状を台形にした後、
フォトレジスト膜と多結晶シリコンの選択比が1:1に近
い条件でプラズマエッチングを行うことにより、フォト
レジスト膜の台形形状を多結晶シリコン膜へ転写する方
法がある。この方法はフォトレジスト膜をエッチングす
るので反応室が汚れる。その他の方法としてプラズマエ
ッチング法を用いて多結晶シリコン膜を加工する際に、
例えばエッチングガスにSF6とCH2F2の混合ガスを用いる
と、エッチング反応とCH2F2による反応生成物の堆積反
応を同時に起こさせて、多結晶シリコン膜を台形に加工
する方法が知られている。この方法では堆積反応を利用
するので反応室が汚れる。
のキャパシタの構造としては、第２図に示すように、キ
ャパシタの一の容量電極４の導電膜として、リンを含む
多結晶シリコン膜を単層で用いていた。これは、第２図
に示すようなプレーナ型の容量部構造を用いる、ダイナ
ミック型ランダム・アクセス・メモリーにおいても、ま
た第３図に示すような薄型キャパシタを用いるダイナミ
ック型ランダム・アクセス・メモリーにおいても共通の
技術である。ところで容量電極用多結晶シリコン膜のエ
ッチング加工に求められる条件として、多結晶シリコン
膜の側壁加工形状が適度になだらかな台形形状であるこ
とが挙げられる。この理由は後工程でゲート電極を形成
する際に、ゲート電極の被覆性を良くするためである。
台形形状の多結晶シリコン膜を製造する方法としては、
例えばマスクとなるフォトレジスト膜をフォトレジスト
膜の耐熱温度以上の温度である140〜200℃でベークする
ことにより、フォトレジスト膜の形状を台形にした後、
フォトレジスト膜と多結晶シリコンの選択比が1:1に近
い条件でプラズマエッチングを行うことにより、フォト
レジスト膜の台形形状を多結晶シリコン膜へ転写する方
法がある。この方法はフォトレジスト膜をエッチングす
るので反応室が汚れる。その他の方法としてプラズマエ
ッチング法を用いて多結晶シリコン膜を加工する際に、
例えばエッチングガスにSF6とCH2F2の混合ガスを用いる
と、エッチング反応とCH2F2による反応生成物の堆積反
応を同時に起こさせて、多結晶シリコン膜を台形に加工
する方法が知られている。この方法では堆積反応を利用
するので反応室が汚れる。
上述した従来のダイナミック型ランダム・アクセス・
メモリーの容量部の構造では、メモリーセルのキャパシ
タ用導電膜にリンを含む多結晶シリコン膜を単層で用い
ているため、多結晶シリコン膜を加工後、熱酸化法にて
熱酸化膜を多結晶シリコン膜上に形成する際に、多結晶
シリコン膜と熱酸化膜の界面に、突起が成長する。この
突起により、キャパシタ用の多結晶シリコン膜とゲート
電極間の熱酸化膜は電気的絶縁耐圧が４〜6MV/cm程のウ
ィーク・スポットが点在する。従って層間絶縁膜の電気
的絶縁性が劣化するという問題点があった。
メモリーの容量部の構造では、メモリーセルのキャパシ
タ用導電膜にリンを含む多結晶シリコン膜を単層で用い
ているため、多結晶シリコン膜を加工後、熱酸化法にて
熱酸化膜を多結晶シリコン膜上に形成する際に、多結晶
シリコン膜と熱酸化膜の界面に、突起が成長する。この
突起により、キャパシタ用の多結晶シリコン膜とゲート
電極間の熱酸化膜は電気的絶縁耐圧が４〜6MV/cm程のウ
ィーク・スポットが点在する。従って層間絶縁膜の電気
的絶縁性が劣化するという問題点があった。
また、キャパシタ用の多結晶シリコン膜を適度になだ
らかな台形形状に加工する製造方法として、従来の方法
では、エッチング加工に再現性がなく、0.3〜0.8μｍほ
どの加工寸法のばらつきが生じる上に、プラズマエッチ
ング装置の反応室が汚れるという問題点があった。
らかな台形形状に加工する製造方法として、従来の方法
では、エッチング加工に再現性がなく、0.3〜0.8μｍほ
どの加工寸法のばらつきが生じる上に、プラズマエッチ
ング装置の反応室が汚れるという問題点があった。
本発明の半導体集積回路装置は、誘電体膜及びその上
に形成された一の容量電極を含むキャパシタを有する半
導体集積回路装置において、前記一の容量電極上に無定
形シリコン膜が堆積され、前記無定形シリコン膜上に直
接熱酸化膜が設けられていることを特徴としている。
に形成された一の容量電極を含むキャパシタを有する半
導体集積回路装置において、前記一の容量電極上に無定
形シリコン膜が堆積され、前記無定形シリコン膜上に直
接熱酸化膜が設けられていることを特徴としている。
又、本発明半導体集積回路装置の製造方法は、基板上
に誘電体膜を形成する工程と、前記誘電体膜上に一の容
量電極となる導電膜を形成する工程と、前記導電膜上に
無定形シリコン膜を堆積させる工程と、前記導電膜と無
定形シリコン膜とを選択的に除去して台形状の容量電極
を形成するのに、フォトレジスト膜をマスクとして、プ
ラズマエッチング法を用いて、無定形シリコン膜のエッ
チレートが導電膜のエッチレートより大きい条件でエッ
チング加工する工程とを含むキャパシタ形成工程を有す
るというものである。
に誘電体膜を形成する工程と、前記誘電体膜上に一の容
量電極となる導電膜を形成する工程と、前記導電膜上に
無定形シリコン膜を堆積させる工程と、前記導電膜と無
定形シリコン膜とを選択的に除去して台形状の容量電極
を形成するのに、フォトレジスト膜をマスクとして、プ
ラズマエッチング法を用いて、無定形シリコン膜のエッ
チレートが導電膜のエッチレートより大きい条件でエッ
チング加工する工程とを含むキャパシタ形成工程を有す
るというものである。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｃ）は本発明の一実施例を説明する
ために工程順に示した半導体チップの縦断面図である。
ために工程順に示した半導体チップの縦断面図である。
まず第１図（ａ）に示すようにＰ型，面方位（100）
のシリコン基板１の表面に、選択的にフィールド酸化膜
２を形成し、更に酸化シリコンなどの誘電体膜３を形成
した後、容量電極となる多結晶シリコン膜８をCVD法に
よって成長させる。この後多結晶シリコン膜８に導電性
を持たせるために熱拡散法又はイオン注入法によってリ
ンを拡散させる。次にノンドープの無定形シリコン膜５
を多結晶シリコン膜８上に減圧CVD法によって温度500〜
550℃で形成する。多結晶シリコン膜８の厚さは300〜50
0nm程度であり、無定形膜５の膜厚は50〜100nmである。
のシリコン基板１の表面に、選択的にフィールド酸化膜
２を形成し、更に酸化シリコンなどの誘電体膜３を形成
した後、容量電極となる多結晶シリコン膜８をCVD法に
よって成長させる。この後多結晶シリコン膜８に導電性
を持たせるために熱拡散法又はイオン注入法によってリ
ンを拡散させる。次にノンドープの無定形シリコン膜５
を多結晶シリコン膜８上に減圧CVD法によって温度500〜
550℃で形成する。多結晶シリコン膜８の厚さは300〜50
0nm程度であり、無定形膜５の膜厚は50〜100nmである。
次に第１図（ｂ）に示すようにフォトレジスト膜６を
マスクにしてプラズマエッチング法を用いて無定形シリ
コン膜５と多結晶シリコン膜８とを選択的に除去して容
量電極４を形成する。この時特に無定形シリコン膜のエ
ッチレートをＡとしリンを含む多結晶シリコン膜のエッ
チレートをＢとすると等方的エッチング加工後の多結晶
シリコン膜のすそ部分はtanθ＝B/Aで表される台形状の
角度θを持つ。θの値としては20゜〜30゜が適当であ
る。例えばエッチレートＡが100nm/minの条件でかつエ
ッチレートＢの値が70nm/minであるエッチング条件を用
いてエッチング加工を行うと得られる台形の角度θは35
゜となる。このようなエッチング方法の一例をあげる
と、陽極結合平行平板型反応性イオンエッチング装置を
用い、CF4を70sccm、O2を30sccmの流量で反応室へ供給
し、0.8Torrの圧力、室温〜100℃の温度、200〜300Wの
パワーでエッチングを行えばよい。この方法ではフォト
レジスト膜がエッチングされ易い条件は避けてあり、堆
積反応も利用しないので反応室の汚れは少ない。
マスクにしてプラズマエッチング法を用いて無定形シリ
コン膜５と多結晶シリコン膜８とを選択的に除去して容
量電極４を形成する。この時特に無定形シリコン膜のエ
ッチレートをＡとしリンを含む多結晶シリコン膜のエッ
チレートをＢとすると等方的エッチング加工後の多結晶
シリコン膜のすそ部分はtanθ＝B/Aで表される台形状の
角度θを持つ。θの値としては20゜〜30゜が適当であ
る。例えばエッチレートＡが100nm/minの条件でかつエ
ッチレートＢの値が70nm/minであるエッチング条件を用
いてエッチング加工を行うと得られる台形の角度θは35
゜となる。このようなエッチング方法の一例をあげる
と、陽極結合平行平板型反応性イオンエッチング装置を
用い、CF4を70sccm、O2を30sccmの流量で反応室へ供給
し、0.8Torrの圧力、室温〜100℃の温度、200〜300Wの
パワーでエッチングを行えばよい。この方法ではフォト
レジスト膜がエッチングされ易い条件は避けてあり、堆
積反応も利用しないので反応室の汚れは少ない。
次に第１図（ｃ）に示すように熱酸化を行って容量電
極４と無定形シリコン膜５上に層間絶縁膜７を形成す
る。この時、無定形シリコン膜５と層間絶縁膜７の界面
には、微小突起が起きにくいので電気的な絶縁性は十分
である。
極４と無定形シリコン膜５上に層間絶縁膜７を形成す
る。この時、無定形シリコン膜５と層間絶縁膜７の界面
には、微小突起が起きにくいので電気的な絶縁性は十分
である。
以上の工程を経ることによってダイナミック型ランダ
ム・アクセス・メモリーの容量部の構造を得ることがで
きる。また容量電極材料として多結晶シリコンを用いた
が、これに限定されることはなく、シリサイド等を含む
シリコン化合物を用いることができ、また他の電極材料
を用いることもできる。
ム・アクセス・メモリーの容量部の構造を得ることがで
きる。また容量電極材料として多結晶シリコンを用いた
が、これに限定されることはなく、シリサイド等を含む
シリコン化合物を用いることができ、また他の電極材料
を用いることもできる。
以上説明したように、本発明半導体集積回路装置にお
いては、一の容量電極上に無定形シリコン膜を重ねて堆
積してあるので、一の容量電極となる導電膜を熱酸化し
て形成する層間絶縁膜との界面に、微小突起が生じにく
いため、層間絶縁膜のウィーク・スポットが少なく絶縁
性が良好であり、歩留りと信頼性が向上する効果があ
る。更にプラズマエッチング法を用いて容量電極となる
導電膜を選択的に加工する際に、無定形シリコン膜のエ
ッチレートを、適当な条件を選択することで容易に多結
晶シリコン膜のエッチレートよりも大きくすることがで
きる。二層膜を等法的にエッチングする場合、上層膜の
エッチレートが下層膜のエッチレートよりも大きい条件
でエッチングすると下層膜は適度になだらかな台形形状
となる。従って、エッチング加工の際に、従来のよう
に、プラズマエッチング装置の反応室が汚れることがな
いので、再現性と制御性が十分なエッチングを行うこと
ができるという効果を有する。
いては、一の容量電極上に無定形シリコン膜を重ねて堆
積してあるので、一の容量電極となる導電膜を熱酸化し
て形成する層間絶縁膜との界面に、微小突起が生じにく
いため、層間絶縁膜のウィーク・スポットが少なく絶縁
性が良好であり、歩留りと信頼性が向上する効果があ
る。更にプラズマエッチング法を用いて容量電極となる
導電膜を選択的に加工する際に、無定形シリコン膜のエ
ッチレートを、適当な条件を選択することで容易に多結
晶シリコン膜のエッチレートよりも大きくすることがで
きる。二層膜を等法的にエッチングする場合、上層膜の
エッチレートが下層膜のエッチレートよりも大きい条件
でエッチングすると下層膜は適度になだらかな台形形状
となる。従って、エッチング加工の際に、従来のよう
に、プラズマエッチング装置の反応室が汚れることがな
いので、再現性と制御性が十分なエッチングを行うこと
ができるという効果を有する。
第１図（ａ）〜（ｃ）は本発明の一実施例の構造及びそ
の製造方法を説明するために工程順に示した半導体チッ
プの縦断面図、第２図と第３図は従来の技術を説明する
ための半導体集積回路装置の容量部の構造の一例を示す
縦断面図である。 １……シリコン基板、２……フィールド酸化膜、３……
誘電体膜、４……容量電極、５……無定形シリコン膜、
６……フォトレジスト膜、７……層間絶縁膜、８……多
結晶シリコン膜。
の製造方法を説明するために工程順に示した半導体チッ
プの縦断面図、第２図と第３図は従来の技術を説明する
ための半導体集積回路装置の容量部の構造の一例を示す
縦断面図である。 １……シリコン基板、２……フィールド酸化膜、３……
誘電体膜、４……容量電極、５……無定形シリコン膜、
６……フォトレジスト膜、７……層間絶縁膜、８……多
結晶シリコン膜。
Claims (3)
- 【請求項１】誘電体膜及びその上に形成された一の容量
電極を含むキャパシタを有する半導体集積回路装置にお
いて、前記一の容量電極上に無定形シリコン膜が堆積さ
れ、前記無定形シリコン膜上に直接熱酸化膜が設けられ
ていることを特徴とする半導体集積回路装置。 - 【請求項２】前記一の容量電極が導電性の多結晶シリコ
ン膜である請求項１記載の半導体集積回路装置。 - 【請求項３】基板上に誘電体膜を形成する工程と、前記
誘電体膜上に一の容量電極となる導電膜を形成する工程
と、前記導電体膜上に無定形シリコン膜を堆積させる工
程と、前記導電膜と無定形シリコン膜とを選択的に除去
して台形状の容量電極を形成するのに、フォトレジスト
膜をマスクとして、プラズマエッチング法を用いて、無
定形シリコン膜のエッチレートが導電膜のエッチレート
より大きい条件でエッチング加工する工程とを含むキャ
パシタ形成工程を有することを特徴とする半導体集積回
路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2023476A JP2969722B2 (ja) | 1990-01-31 | 1990-01-31 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2023476A JP2969722B2 (ja) | 1990-01-31 | 1990-01-31 | 半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03227049A JPH03227049A (ja) | 1991-10-08 |
| JP2969722B2 true JP2969722B2 (ja) | 1999-11-02 |
Family
ID=12111586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2023476A Expired - Fee Related JP2969722B2 (ja) | 1990-01-31 | 1990-01-31 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2969722B2 (ja) |
-
1990
- 1990-01-31 JP JP2023476A patent/JP2969722B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH03227049A (ja) | 1991-10-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |