JPH02189962A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02189962A JPH02189962A JP1010304A JP1030489A JPH02189962A JP H02189962 A JPH02189962 A JP H02189962A JP 1010304 A JP1010304 A JP 1010304A JP 1030489 A JP1030489 A JP 1030489A JP H02189962 A JPH02189962 A JP H02189962A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体装置の製造方法、特に積層型キャパシタ
の製造方法に関する。
の製造方法に関する。
（ロ）従来の技術
１トランジスタ・１キヤパシタ構造のメモリセルはタイ
ナミック型の随時書込み読出し可能な半導体メモリ（以
下、ＤＲ，ＡＭという）の記憶素子として用いられるが
、ＤＲＡＭの大容量化、すなわち高密度、高集積化に伴
ってセル面積が大幅に縮小されてきている。
ナミック型の随時書込み読出し可能な半導体メモリ（以
下、ＤＲ，ＡＭという）の記憶素子として用いられるが
、ＤＲＡＭの大容量化、すなわち高密度、高集積化に伴
ってセル面積が大幅に縮小されてきている。
この種、ＤＲＡＭのキャパシタとしては、いわゆるトレ
ンチキャパシタや特開昭６１２２２２５５号公報の如き
、スタックドキャパシタのような積層型キャパシタが用
いられている。
ンチキャパシタや特開昭６１２２２２５５号公報の如き
、スタックドキャパシタのような積層型キャパシタが用
いられている。
従来の積層型キャパシタの製造方法につき、第４図を参
照して説明する。
照して説明する。
Ｐ型シリコン基板（１）にゲート電極（２）をワード線
とするＮＭＯＳトランジスタを形成した後、気相成長法
によりシリコン酸化膜（３）を形成する。パターニング
によりドレイン（４）上部のシリコン酸化膜を除き、気
相成長法により基板温度６３０℃で４０００人厚さの多
結晶シリコン膜を形成する。この多結晶シリコン膜にオ
キシリ塩化リン（ｐｏｃρ３）を用いて不純物拡散を行
った後、パターニングを行い、不用な多結晶シリコンを
除いて蓄積電極（５ａ）とする。
とするＮＭＯＳトランジスタを形成した後、気相成長法
によりシリコン酸化膜（３）を形成する。パターニング
によりドレイン（４）上部のシリコン酸化膜を除き、気
相成長法により基板温度６３０℃で４０００人厚さの多
結晶シリコン膜を形成する。この多結晶シリコン膜にオ
キシリ塩化リン（ｐｏｃρ３）を用いて不純物拡散を行
った後、パターニングを行い、不用な多結晶シリコンを
除いて蓄積電極（５ａ）とする。
次に気相成長法により、８００℃で１４ｎｍの窒化シリ
コン膜（６）を形成した後、熱酸化法により９００℃で
３ａｍ厚みの酸化シリコン膜（７）を窒化シリコンｌｌ
５ｔ（６）上に形成する。その後、酸化膜（７）そ上に
気相成長法により、６３０°Ｃで４００行った後、パタ
ーニングを行い、不用な多結晶シリコンを除去して、対
向電極（８ａ）とする。
コン膜（６）を形成した後、熱酸化法により９００℃で
３ａｍ厚みの酸化シリコン膜（７）を窒化シリコンｌｌ
５ｔ（６）上に形成する。その後、酸化膜（７）そ上に
気相成長法により、６３０°Ｃで４００行った後、パタ
ーニングを行い、不用な多結晶シリコンを除去して、対
向電極（８ａ）とする。
この結果、蓄積電極（５ａ）と対向電極（８ａ）との間
に絶縁膜を挟んだキャパシタが形成される。
に絶縁膜を挟んだキャパシタが形成される。
（ハ）発明が解決しようとする課題
ＤＲＡＭの大容量化、すなわち高密度、高集積化のため
には、ＤＲＡＭのセル面積をできるだ（づ小さくしなけ
ればならない。しかし、ＤＲＡＭのキャパシタ容量をあ
る値以上に維持することは、放射線によるソフトエラー
を避けるために必要であり、従って従来技術では、セル
面積の縮小にも限界がある。
には、ＤＲＡＭのセル面積をできるだ（づ小さくしなけ
ればならない。しかし、ＤＲＡＭのキャパシタ容量をあ
る値以上に維持することは、放射線によるソフトエラー
を避けるために必要であり、従って従来技術では、セル
面積の縮小にも限界がある。
本発明はキャパシタ容量の低下を来たすことなく、セル
面積を更に縮小することが可能な製造方法を提供しよう
とするものである。
面積を更に縮小することが可能な製造方法を提供しよう
とするものである。
（ニ） 課題を解決するだめの手段
本発明による半導体装置の製造方法は、半導体基板」二
に蓄積電極、誘電体膜及び対向電極をこの順序で積層し
てキャパシタを形成する半導体装置の製造方法において
、」−記Ｍｆ［電極を多結晶シリコンで構成すると共に
、そめ成長を６４０°Ｃ以北の基板温度て行うことを特
徴とする。
に蓄積電極、誘電体膜及び対向電極をこの順序で積層し
てキャパシタを形成する半導体装置の製造方法において
、」−記Ｍｆ［電極を多結晶シリコンで構成すると共に
、そめ成長を６４０°Ｃ以北の基板温度て行うことを特
徴とする。
（ボ）作 用
本発明の如き温度範囲て蓄積電極を形成した場合、得ら
れたキャパシタ容量は、ｔｌｔ来の成長温度で蓄積電極
を形成した場合に比し増大する。
れたキャパシタ容量は、ｔｌｔ来の成長温度で蓄積電極
を形成した場合に比し増大する。
第２図に蓄積電極の成長温度とキャパシタ容量の関係を
示す。縦軸はキャパシタ容量、横軸は蓄積電極の成長温
度である。但し、縦軸は、蓄積電極の成長温度５６０°
Ｃの際のキャパシタ容量で規格化されている。蓄積電極
の成長温度か約６４０°Ｃまでキャパシタ容量が増大し
ており、それ以上の温度で容量が飽和している。
示す。縦軸はキャパシタ容量、横軸は蓄積電極の成長温
度である。但し、縦軸は、蓄積電極の成長温度５６０°
Ｃの際のキャパシタ容量で規格化されている。蓄積電極
の成長温度か約６４０°Ｃまでキャパシタ容量が増大し
ており、それ以上の温度で容量が飽和している。
この様なキャパシタ容量の増大は、蓄積電極を構成する
多結晶シリコ〉・の結晶粒径が、その成長温度に依存し
、特に６４０°Ｃ以」二の成長温度で」−記結晶粒径の
増大が著しく、これにより蓄積電極の凹凸が大となり、
同電極の実効面積が大きくなるためと推測される。
多結晶シリコ〉・の結晶粒径が、その成長温度に依存し
、特に６４０°Ｃ以」二の成長温度で」−記結晶粒径の
増大が著しく、これにより蓄積電極の凹凸が大となり、
同電極の実効面積が大きくなるためと推測される。
第３図に蓄積電極の成長温度と同電極のシート抵抗との
関係を示す。尚、シート抵抗測定に当っては、成長した
多結晶シリコンに９００°ＣでＰＯＣｌ２．のプレデポ
ジションを行い、更に乾燥窒素雰囲気で１０００°Ｃ５
８０分のアニールを行った。同図から判る様に、本発明
の成長温度範囲に従えば蓄積電極の抵抗が従来より低下
するという付随的作用が得られる。
関係を示す。尚、シート抵抗測定に当っては、成長した
多結晶シリコンに９００°ＣでＰＯＣｌ２．のプレデポ
ジションを行い、更に乾燥窒素雰囲気で１０００°Ｃ５
８０分のアニールを行った。同図から判る様に、本発明
の成長温度範囲に従えば蓄積電極の抵抗が従来より低下
するという付随的作用が得られる。
更に、本発明の如く、多結晶シリコンをより高い温度で
成長させることにより、それに応してより速い成長速度
が得られる。
成長させることにより、それに応してより速い成長速度
が得られる。
（へ）実施例
以下、本発明の一実施例を第１図に従い工程順に説明す
る。
る。
第１図Ａに示すように、例えば、１０ΩＣｌＴ１程度の
比抵抗を有するＰ型シリコン基板（１０）上に、通電の
選択酸化法により、フィールド酸化膜（１１）を形成し
た後、ゲート配線（１２）をワード線とするＮＭＯＳ＋
−ランジスタを形成する。その後、シリコン酸化膜（１
３）を気相成長法により形成した後、パターニングによ
りトレイン（１４）上のシリコン酸ｆヒ［（１３１を除
去する。そして、ソース（１９）およびフィールド酸化
膜（ＩＩ）上の配線（２０）は、シリコン酸化Ｍ （１
３１で覆われた状態である。
比抵抗を有するＰ型シリコン基板（１０）上に、通電の
選択酸化法により、フィールド酸化膜（１１）を形成し
た後、ゲート配線（１２）をワード線とするＮＭＯＳ＋
−ランジスタを形成する。その後、シリコン酸化膜（１
３）を気相成長法により形成した後、パターニングによ
りトレイン（１４）上のシリコン酸ｆヒ［（１３１を除
去する。そして、ソース（１９）およびフィールド酸化
膜（ＩＩ）上の配線（２０）は、シリコン酸化Ｍ （１
３１で覆われた状態である。
続いて、第１図（Ｂ）に示すように、ドレイン（１４）
と接続される３００ｎｍ程度の多結晶シリコン膜（１５
）を減圧下で気相成長法により形成する。この時の気相
成長の条件は基板温度６５０℃、反応ガスはモノシラン
（ＳｉＨａ）である。次いで、この多結晶シリコン膜（
１５）にＰＯＣρ３を用いて不純物拡散を行う。このた
めには、ＰＯＣρ３を９００℃てプロプポジョンし、更
に乾燥窒素雰囲気で１０００℃、８０分のアニールを行
うことが適当て″ある。
と接続される３００ｎｍ程度の多結晶シリコン膜（１５
）を減圧下で気相成長法により形成する。この時の気相
成長の条件は基板温度６５０℃、反応ガスはモノシラン
（ＳｉＨａ）である。次いで、この多結晶シリコン膜（
１５）にＰＯＣρ３を用いて不純物拡散を行う。このた
めには、ＰＯＣρ３を９００℃てプロプポジョンし、更
に乾燥窒素雰囲気で１０００℃、８０分のアニールを行
うことが適当て″ある。
その後、第１図Ｃに示す様に、不用な多結晶シリコン膜
をパターニングにより除去し、多結晶シリコンからなる
蓄積電極（１５ａｌとする。更に気相成長法により、８
００℃で１４ｒ１ｍ厚みの窒化シリコン膜（１６）を形
成した後、熱酸化法により９００℃て３■厚みの酸化シ
リコン膜（１７）を窒化シリコンＪＩＫ （＋６ｊ上に
形成する。その後、酸化膜（１７１＞上に気相成長法に
より５６３０℃で４０００人厚みの多結晶シリコン膜を
形成し、この多結晶シリコン膜にＰｏＣρ３を用いて不
純物拡散を行った後、パターニングを行って不用な多結
晶シリコンを除去し、多結晶シリコンからなる対向電極
（１８ａ）となし、キャパシタを完成する。
をパターニングにより除去し、多結晶シリコンからなる
蓄積電極（１５ａｌとする。更に気相成長法により、８
００℃で１４ｒ１ｍ厚みの窒化シリコン膜（１６）を形
成した後、熱酸化法により９００℃て３■厚みの酸化シ
リコン膜（１７）を窒化シリコンＪＩＫ （＋６ｊ上に
形成する。その後、酸化膜（１７１＞上に気相成長法に
より５６３０℃で４０００人厚みの多結晶シリコン膜を
形成し、この多結晶シリコン膜にＰｏＣρ３を用いて不
純物拡散を行った後、パターニングを行って不用な多結
晶シリコンを除去し、多結晶シリコンからなる対向電極
（１８ａ）となし、キャパシタを完成する。
（ト）発明の効果
本発明によれば、ＤＲＡＭのセル面積を従来より縮小し
ても、セル内のキャパシタ容量をある程度維持すること
ができる。
ても、セル内のキャパシタ容量をある程度維持すること
ができる。
又、本発明によれば、キャパシタの抵抗が下がり、又、
蓄積電極の形成時間が短かくてすみ生産性が向上すると
いった効果も付随的に得られる。
蓄積電極の形成時間が短かくてすみ生産性が向上すると
いった効果も付随的に得られる。
第１図Ａ乃至Ｃは本発明の実施例方法を説明するための
製造工程別断面図、第２図及び第３図は夫々、蓄積電極
の成長温度に対するキャパシタ容量及びシート抵抗の関
係曲線図、第４図は従来例を説明するための断面図であ
る。
製造工程別断面図、第２図及び第３図は夫々、蓄積電極
の成長温度に対するキャパシタ容量及びシート抵抗の関
係曲線図、第４図は従来例を説明するための断面図であ
る。
Claims (1)
- （１）半導体基板上に蓄積電極、誘電体膜及び対向電極
をこの順序で積層してキャパシタを形成する半導体装置
の製造方法において、上記蓄積電極を多結晶シリコンで
構成すると共に、その成長を６４０℃以上の基板温度で
行うことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010304A JPH02189962A (ja) | 1989-01-18 | 1989-01-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1010304A JPH02189962A (ja) | 1989-01-18 | 1989-01-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02189962A true JPH02189962A (ja) | 1990-07-25 |
Family
ID=11746511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1010304A Pending JPH02189962A (ja) | 1989-01-18 | 1989-01-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02189962A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6442161A (en) * | 1987-08-10 | 1989-02-14 | Hitachi Ltd | Semiconductor device and manufacture thereof |
| JPH0278270A (ja) * | 1988-09-14 | 1990-03-19 | Hitachi Ltd | 半導体記憶装置及びその製造方法 |
-
1989
- 1989-01-18 JP JP1010304A patent/JPH02189962A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6442161A (en) * | 1987-08-10 | 1989-02-14 | Hitachi Ltd | Semiconductor device and manufacture thereof |
| JPH0278270A (ja) * | 1988-09-14 | 1990-03-19 | Hitachi Ltd | 半導体記憶装置及びその製造方法 |
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