KR950012555B1 - 메모리셀 캐패시터의 유전막 누설전류 개선방법 - Google Patents
메모리셀 캐패시터의 유전막 누설전류 개선방법 Download PDFInfo
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Abstract
내용 없음.
Description
제1도는 종래 메모리셀 캐패시터의 유전막 증착공정도.
제2도는 본 발명에 따른 메모리셀 캐패시터의 유전막 증착공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 폴리실리콘 2 : Ta2O5유전막
3 : 질화막
본 발명은 반도체의 메모리셀 캐패시터 제조시 유전막의 누설전류를 개선하기 위한 방법으로서, 특히 유전막 위에 질화막을 증착하고 건식산화시켜 유전막의 누설전류를 감소시킬 수 있도록 하는 메모리셀 캐패시터의 유전막 누설전류 개선방법에 관한 것이다.
일반적으로 반도체 메모리셀 캐패시터의 유전막으로 사용되는 Ta2O5막은 유전율이 25로써 산화막의 3.9나 질화막의 7.5보다 3∼6배 가량 높다. 따라서 기존의 질화막/산화막 적층구조로서 사용하던 캐패시터 유전막의 대체물질로 널리 연구되고 있고, 많은 발표도 이루어져 있다.
즉, 유전율이 높기 때문에 기존 질화막/산화막 형태의 적층막보다 산화막 확산두께를 절반까지 낮출 수 있기 때문이며 이것은 곧 캐패시터의 용량을 증가시키는 효과를 가지게 되므로 64M 또는 256M급 DRAM에서 유망한 재료이다.
그러나 이러한 Ta2O5유전막은 아직까지 실용화가 어려운 점으로는 누설전류가 매우 높으며 특히 양방향 바이어스(게이트에 "+"전극으로 측정시)하에서의 누설전류가 크다는 것이다.
그러므로, 이러한 누설전류를 낮추기 위해 현재까지 알려진 기술은 Ta2O5유전막의 증착전후의 어닐링(Annealing)에 관한 것이 주종을 이루며 기존의 도핑된 다결정 실리콘 대신에 TIN을 적용하여 많은 개선을 이루었으나, 이러한 어닐링 방식은 UV-O3를 이용하거나 O2분위기하에서 건식산화방식이 널리 이용되고 있는 관계를 아직까지 양방향 바이어스의 누설전류는 원하는 기준치에 상당히 미치지 못하게 된다.
즉, 제1도는 종래 메모리셀 캐패시터의 Ta2O5유전막 증착 공정도로서, a도에서와 같이 하지전극인 제1폴리실리콘(1)을 증착한 다음 위에 Ta2O5유전막(2)을 증착한 후 b도와 같이 건식산화 또는 UV-O3등을 통한 열처리를 한다.
이 때, Ta2O5유전막(2)을 증착한 후 건식산화를 통한 열처리를 하는 이유는 열처리동안 산소가 Ta2O5유전막(2)에 확산해 들어가 Ta2O5유전막(2) 내부의 결함을 없애주는 역할을 해주기 때문이다. 이럴 경우 하지전극인 제1폴리실리콘(1)과 Ta2O5유전막(2) 사이에 산화막이 성장하게 되고, 이러한 성장된 산화막은 전류를 가할 때 정공(hole) 흐름의 장애물 역할을 하게 된다.(이 때 전자(electron)는 산화막을 쉽게 tunneling한다). 따라서 음(-)방향 측정에는 누설전류가 작은 반면, 이와 반대인 양(+) 방향 측정시에는 산화막이 전자흐름의 장애가 되지 못하여 누설전류가 증가하게 됨으로써 Ta2O5유전막은 메모리셀 캐패시터의 고유전막으로 사용하기에는 많은 문제점이 발생되었던 것이다.
본 발명은 상기와 같은 문제점을 해소하기 위하여 Ta2O5유전막 위에 박막 질화막을 증착하고 건식산화하여, 열처리효과를 거둠과 동시에 Ta2O5유전막을 중심으로 상하로 정공의 흐름을 막아주는 SiO2와 SiOn막을 형성하여 대칭구조를 만들어 누설전류 특성을 향상시킬 수 있도록 한 것으로, 본 발명의 목적은 도핑된 폴리실리콘을 증착하여 하지전극을 형성하고, 그 위에 Ta2O5유전막을 증착한 메모리셀 캐패시터의 제조방법에 있어서, 상기 Ta2O5유전막 위에 폴리실리콘을 증착하는 단계와, 상기 단계후 고온에서 소정시간동안 열처리하는 단계로 이루어지는 것을 특징으로 하는 메모리셀 캐패시터의 유전막 누설전류 개선방법을 제공하는데 있다.
이하 첨부된 도면에 의해 상세히 설명하면 다음과 같다.
제2도는 본 발명에 따른 메모리셀 캐패시터의 유전막 증착 공정도로서, 먼저 a도에서와 같이 폴리실리콘(1)을 증착하여 하지전극을 형성한 다음 Ta2O5유전막(2)을 데포지션한 후b도에서와 같이 질화막(3)을 10Å∼20Å정도로 증착한 다음 열처리 공정을 하게 된다.
이때 상기 열처리공정을 건식산화방식으로 700∼900℃의 고온에서 10∼30분 정도하며, 열처리 공정은 질화막(3)을 증착하기 전 또는 증착 후에 행한다.
따라서 열처리가 완료되면 Ta2O5유전막(2)과 질화막(3) 사이에 산화막층이 형성되어 산화막/유전막/산화막(SiO2/Ta2O5/SiO2)과 같은 대칭구조가 만들어져 음(-) 방향과 마찬가지로 양(+) 방향에서도 누설전류를 감소시킬 수 있는 것이다.
한편, Ta2O5유전막(2) 위에 산화막(SiO2)을 화학기상증착(CVD) 방법으로 도포하여 열처리과정을 생략할 수 있으나 산화막은 20Å 이하의 박막으로 증착하기에는 어려우며 또한, SiO2막은 유전율이 낮으므로 전체적인 두께 증가를 가져오게 됨으로써 대체물질로 유전율이 SiO2보다 높고 10Å정도의 박막으로 증착가능한 질화막을 사용한 것이다.
이상에서 상술한 바와같이 본 발명은 Ta2O5유전막의 열처리효과를 거둠과 동시에 Ta2O5유전막을 중심으로 상하로 정공의 흐름을 막아주는 SiO2와 SiON막을 형성하여 대칭구조로 만들게 됨으로써 Ta2O5유전막의 누설전류를 현저히 감소시키게 되어 반도체의 고집적화를 이룰 수 있는 것이다.
Claims (4)
- 도핑된 폴리실리콘을 증착하여 하지전극을 형성하고 그 위에 Ta2O5유전막을 증착한 메모리셀 캐패시터의 제조방법에 있어서, 상기 Ta2O5유전막 위에 질화막을 증착하는 단계와, 상기 단계후 고온에서 소정시간동안 열처리하는 단계로 이루어지는 것을 특징으로 하는 메모리셀 캐패시터의 유전막 누설전류 개선방법.
- 제1항에 있어서, 상기 열처리단계는 700∼900℃온도에서 10∼30분동안 건식산화시키는 것을 특징으로 하는 메모리셀 캐패시터의 유전막 누설전류 개성방법.
- 제1항에 있어서, 상기 질화막은 20Å 이하로 증착시키는 것을 특징으로 하는 메모리셀 캐패시터의 유전막 누설전류 개선방법.
- 도핑된 폴리실리콘을 증착하여 하지전극을 형성하고 그 위에 Ta2O5유전막을 증착한 메모리셀 캐패시터의 제조방법에 있어서, 상기 Ta2O5유전막 위에 질화막을 증착하는 단계와, 상기 질화막을 증착하는 단계전에 고온에서 소정시간동안 열처리하는 단계로 이루어지는 것을 특징으로 하는 메모리셀 캐패시터의 유전막 누설전류 개선방법.
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