KR19980060601A - 반도체 소자의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 반도체 기판의 저장전극 상부에 BaTiO3또는 SrTiO3막으로 이루어진 유전체막을 형성하고, 전표면에 절연막으로 질화막을 형성한 다음, 열처리 공정을 통해 상기 질화막의 절연물을 상기 유전체막의 BaTiO3또는 SrTiO3막 내부로 확산시켜 누설전류의 통로 역할을 하는 결정결함내에 절연층을 형성함으로써 누설전류의 저항을 증가시켜 유전체막의 누설전류의 특성을 향상시키므로 반도체 소자의 수율 및 신뢰성이 향상시키는 기술에 관한 것이다.
Description
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 보다 상세하게는 저장전극 상부에 BaTiO3또는 SrTiO3막으로 이루어진 유전체막을 형성하고, 그 상부에 절연막으로 질화막을 형성한 다음, 열처리 공정을 거쳐 유전체막 내부로 절연물을 확산시켜 캐패시터를 형성함으로써 누설전류의 특성을 향상시켜 반도체 소자의 수율 및 신뢰성을 향상시키는 기술에 관한 것이다.
일반적으로, 반도체 소자의 제조기술은 트랜지스터와 커패시터의 성능향상을 위한 연구가 필수적이다. 특히 DRAM동작에 필요한 25fF/cell 이상의 정전용량을 확보하기위해서는 기존의 ONO(SiO2/SiN/SiO2)의 박막화와 커패시터 구조의 입체화를 통한 유효면저의 증대가 연구되어 왔다.
그리고, ONO 구조의 박막화는 누설전류의 증대로 인하여 유효 산화막을 40Å 이하 두께로 형성하는 것이 물리적으로는 어렵다.
또한, 커패시터의 입체화는 공정의 복잡성으로 인한 제조공정 및 원자 증가의 문제점이 있어 기가 (Giga) DRAM시대의 고유전율 커패시터로서 SrTiO3과 (Ba,Sr)TiO3의 연구가 활발히 진행되고 있다.
그리고, SrTiO3과 (Ba,Sr)TiO3등과 같은 고유전율 박막의 유전특성은 유전체와 전극간의 계면특성에 큰 영향을 미치므로 유전상수의 증가 및 누설전류의 감소가 필수적이다.
그런데, 이러한 누설전류 특성은 유전체와 전극간의 계면상태나 유전체의 결정립의 주상구조와 미세균열과 같은 결함에 의한 것으로 이러한 결정 결함은 고온 열공정시 누설전류의 통로로 작용하여 누설전류를 증가시키므로 반도체 소자의 수율 및 신뢰성이 저하되는 문제점이 있다.
이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로 반도체 기판의 저장전극 상부에 BaTiO3또는 S rTiO3막으로 이루어진 유전체막을 형성하고, 전표면에 절연막으로 질화막을 형성한 다음, 상기 질화막을 열처리 공정을 통해 상기 유전체막의 BaTiO3또는 SrTiO3막 내부로 확산시켜 누설전류의 통로 역할을 하는 결정결함 내에 절연물을 형성함으로써 누설전류의 저항을 증가시켜 유전체막의 누설전류의 특성을 향상시키므로 반도체 소자의 수율 및 신뢰성이 향상되는 반도체 소자의 캐패시터 제조방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1j 는 본 발명에 따른 반도체 소자의 캐패시터 제조 공정도.
*도면의 주요 부분에 대한 부호의 설명*
10 : 반도체 기판,12 : 절연막,
14 : 콘택플러그,16 : 제1확산방지막,
18 : 제2확산방지막,20 : 도전층,
22 : 유전체막,24 : 질화막,
26 : 플레이트전극.
상기 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 캐패시터 제조방법은 반도체 기판 상부에 저장전극 콘택홀을 구비하는 절연막을 형성하는 공정과, 상기 콘택홀을 메우는 콘택플러그를 형성하는 공정과, 상기 콘택플러그 상부에 서로 적층되어 있는 확산방지막패턴을 형성하는 공정과, 상기 확산방지막패턴의 표면을 감싸는 도전층패턴을 형성하여 상기 콘택플러그와 확산방지막패턴 및 도전층패턴으로 구성되는 저장전극패턴을 형성하는 공정과, 상기 저장전극패턴 상부에 유전체막을 BST 또는 SrTiO3막으로 형성하는 공정과, 상기 유전체막 상부에 질화막을 형성하는 공정과, 상기 질화막을 열처리공정으로 상기 유전체막 내부로 확산시켜 유전율을 증가시키는 공정과, 상기 유전체막 상부에 플레이트전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 캐패시터 제조방법에 대하여 상세히 설명을 하기로 한다.
도 1a 내지 도 1j 는 본 발명에 따른 반도체 소자의 캐패시터 제조공정도이다.
먼저, 반도체 기판(10) 상부에 산화막의 재질로 소자분리 절연막(도시 않됨), 게이트산화막(도시 않됨), 게이트전극(도시 않됨) 및 비트라인(도시 않됨) 등을 형성하고 전표면에 절연막(12)을 형성한다.
다음, 상기 절연막(12)을 콘택마스크를 이용한 식각공정으로 콘택부분으로 예정되는 부위에 콘택홀을 형성한다.
그 다음, 상기 구조의 전표면에 500 ~ 3000Å 두께의 다결정 실리콘막(도시 않됨)을 화학기상증착법(Chemical Vapor Deposition 이하, CVD)으로 형성한 다음, 상기 다결정 실리콘막을 전면 식각하여 상기 콘택홀을 매립하는 콘택플러그(14)를 형성한다.(도 1a 참조)
다음, 상기 구조의 전표면에 100 ~ 1000Å 두께의 티타늄(Ti) 또는 탄탈늄(Ta)으로 이루어진 제 1확산방지막(16)을 형성한다.(도 1b 참조)
그 다음, 상기 제 1확산방지막(16) 상부에 200 ~ 2000Å 두께의 티타늄질화막 또는 탄탈늄질화막으로 이루어진 제 2확산방지막(18)을 형성한다.(도 1c 참조)
그 다음, 노광마스크를 이용한 이방성 식각공정으로 상기 절연막(12)의 상부표면이 노출될 때까지 식각하여 제 2확산방지막(18)패턴과, 제 1확산방지막(16)패턴을 형성한다.(도 1d 참조)
다음, 상기 제 2확산방지막(18) 및 제 1확산방지막(16)을 제거한 다음, 전표면에 1000 ~ 5000Å 두께의 플라티늄 또는 100 ~ 1000Å 두께의 루테늄으로 이루어진 도전층(20)을 형성한다.(도 1e 참조)
그 다음, 상기 도전층(20)을 노광마스크를 이용한 건식식각 공정으로 전면식각하되 상기 절연막(12)의 상부표면이 노출되어 상기 콘택플러그(14)와 확산방지막(16,18) 및 도전층(20)패턴으로 구성되는 저장전극패턴을 형성한다.(도 1f 참조)
다음, 상기 구조의 전표면에 100 ~ 1000Å 두께의 BST 또는 SrTiO3막으로 이루어진 유전체막(22)을 형성한다.(도 1g 참조)
그 다음, 상기 유전체막(22) 상부에 10 ~ 50Å 두께의 절연막으로 질화막(24)을 형성한다.(도 1h 참조)
다음, 상기 질화막(24)을 400 ~ 700℃ 에서 열처리공정을 통해 상기 유전체막(22)의 BST 또는 SrTiO3막 내부로 확산시켜 누설전류의 통로 역할을 하는 결정결함내에 절연층이 형성된 유전체막(22)을 형성한다.
이때, 상기 절연층은 누설전류의 저항을 증가시켜 상기 유전체막(22)의 누설전류의 특성을 향상시키게 된다.(도 1i 참조)
다음, 상기 유전체막(22) 상부에 500 ~ 2000Å 두께의 플라티늄 또는 이산화루테늄막(RuO3)를 CVD법으로 플레이트 전극(26)을 형성하여 본 발명에 따른 캐패시터 제조공정을 완료한다.(도 1j 참조)
상기한 바와 같이 본 발명에 따른 반도체 소자의 캐패시터 제조방법은 BaTiO3또는 SrTiO3막으로 이루어진 유전체막 상부에 절연막으로 질화막을 형성한 다음, 열처리 공정을 거쳐 유전체막 내부로 절연물을 확산시킴으로써 누설전류의 특성을 향상시켜 반도체 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.
Claims (10)
- 반도체 기판 상부에 저장전극 콘택홀을 구비하는 절연막을 형성하는 공정과,상기 콘택홀을 메우는 콘택플러그를 형성하는 공정과,상기 콘택플러그 상부에 서로 적층되어 있는 확산방지막패턴을 형성하는 공정과,상기 확산방지막패턴의 표면을 감싸는 도전층패턴을 형성하여 상기 콘택플러그와 확산방지막패턴 및 도전층패턴으로 구성되는 저장전극패턴을 형성하는 공정과,상기 저장전극패턴 상부에 유전체막을 BST 또는 SrTiO3막으로 형성하는 공정과,상기 유전체막 상부에 질화막을 형성하는 공정과,상기 질화막을 열처리공정으로 상기 유전체막 내부로 확산시켜 유전율을 증가시키는 공정과,상기 유전체막 상부에 플레이트전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 청구항 1 에 있어서, 상기 확산방지막은 Ti＼TiN 또는 Ta＼TaN으로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 청구항 2 에 있어서, 상기 확산방지막은 200Å ~ 2000Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 청구항 1 에 있어서, 상기 도전층은 Pt 또는 Ru＼RuO2로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 청구항 4 에 있어서, 상기 도전층의 Pt는 1000Å ~ 5000Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 청구항 4 에 있어서, 상기 도전층의 Ru＼RuO2는 각각 100Å ~ 1000Å, 500Å ~ 5000Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 청구항 1 에 있어서, 상기 유전체막은 100Å ~ 1000Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 청구항 1 에 있어서, 상기 질화막은 10Å ~ 50Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 청구항 1 에 있어서, 상기 질화막을 400 ~ 700Å 에서 열처리공정으로 확산시켜 상기 유전체막내에 절연층이 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 청구항 1 에 있어서, 상기 플레이트전극은 Pt 또는 RuO2으로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19961231 |
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| PG1501 | Laying open of application | ||
| A201 | Request for examination | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20011204 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 19961231 Comment text: Patent Application |
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| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20031213 Patent event code: PE09021S01D |
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| E601 | Decision to refuse application | ||
| PE0601 | Decision on rejection of patent |
Patent event date: 20040226 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20031213 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |