JPH09199687A - 半導体素子のキャパシタおよびその製造方法 - Google Patents
半導体素子のキャパシタおよびその製造方法Info
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Abstract
を有する半導体素子のキャパシタ製造方法及びその構造
を提供する。 【解決手段】 半導体基板11上に白金−ルテニウム膜
23aを形成し、白金−ルテニウム膜を熱処理して白金
−ルテニウム膜の上部表面に白金−ルテニウム酸化膜2
5aを形成し、白金−ルテニウム酸化膜上に誘電体膜2
9と導電膜31を順次形成する。
Description
シタに関し、特に高集積化に適した半導体素子のキャパ
シタ製造方法及びその構造に関する。
体素子が高集積化されながらセルの大きさが低減するに
従い貯蔵電極の表面積に比例する静電容量を十分に確保
することが困難となっている。
とキャパシタで構成されるディラム素子の場合に、チッ
プで広い面積を占めるキャパシタの静電容量を大きくし
ながら面積を低減することはディラム素子の高集積化に
重要な要因になる。
Eoは真空誘電率、Erは誘電膜の誘電率、Aはキャパ
シタの面積、さらにTは誘電膜の厚さ)で表示されるキ
ャパシタの静電容量Cを増加させるための技術等が提案
された。
高いBST((Ba,Sr)TiO3 )膜又はPZT
(Pb(Zr1-XTiX)O3 )(但し、X,Y=1−X
は組成比)膜でTを薄くし、高誘電率を有する誘電体膜
を形成する技術が提案されることにより半導体素子の高
集積化が可能となった。
る下部電極表面に発生するヒルロック(hilloc
k)及びピンホール(pin hole)により素子の
電気的特性が不安定になり、再現性が落ちる欠点があ
る。
の他の技術としては、下部電極及び上部電極をルテニウ
ム酸化膜(RuO2 )又は白金(Pt)で形成してキャ
パシタを構成し、これを熱工程で安定化させて用いる技
術が提案された。
は、熱工程に起因して誘電体膜と上部電極の間の応力が
発生する。
体膜への酸素拡散及びシリコン拡散により誘電体膜の特
性が低下する。
くなる欠点がある。
合は、熱工程の際200〜300℃の低い温度でシリコ
ンとシリサイドが白金の表面に発生し漏洩電流を多量発
生させる。
着特性が悪化する。なお、白金は応力によりヒルロック
が発生し易く、時間が経過するほど薄膜の特性が低下す
る欠点がある。
技術としては、ルテニウム酸化膜と白金のそれぞれの長
所を組合せて電極を形成する技術が提案された(参考文
献:H.N.Al−Shareef,Integrat
ed Ferroelectries,1995,Vo
l.8,PP.151−163)。
による半導体素子のキャパシタ製造方法は、工程が複雑
で工程単価が増加し、半導体素子の信頼性及び生産性を
低下させる。
パシタ製造方法は、半導体素子の高集積化には適しな
い。
を解決するために為したものであり、半導体素子の高集
積化に適した高い静電容量を有する半導体素子のキャパ
シタ製造方法及び、その構造を提供することにその目的
がある。
に、本発明による半導体素子のキャパシタ製造方法は、
半導体基板を提供する工程と、半導体基板上に白金−ル
テニウム膜を形成する工程と、白金−ルテニウム膜を熱
処理して白金−ルテニウム膜の上部表面に白金−ルテニ
ウム酸化膜を形成する工程と、白金−ルテニウム酸化膜
上に誘電体膜と導電膜を順次形成する工程を含んで構成
されることを特徴とする。
シタ製造方法は、半導体基板を提供する工程と、半導体
基板上に半導体基板の一部分を露出させるコンタクトホ
ールを有する下部絶縁層を形成する工程と、下部絶縁層
のコンタクトホール内にコンタクトプラグを形成する工
程と、コンタクトプラグと下部絶縁層の露出した表面上
にチタニウム膜とチタニウム膜上にチタニウム窒化膜を
順次形成する工程と、チタニウム窒化膜上部に白金−ル
テニウム膜を形成する工程と、白金−ルテニウム膜を熱
処理して白金−ルテニウム膜の表面に白金−ルテニウム
酸化膜を形成する工程と、白金−ルテニウム酸化膜と白
金−ルテニウム膜及びチタニウム酸化膜、さらにチタニ
ウム膜を選択的に除去する工程と、全体構造の上部に誘
電体膜と誘電体膜上にプレート電極を形成する工程を含
んで構成されることを特徴とする。
シタは、半導体基板上に形成される下部電極と、誘電体
膜及び上部電極を含んで構成される半導体素子のキャパ
シタにおいて、下部電極はチタニウム膜、チタニウム窒
化膜、白金−ルテニウム膜、白金−ルテニウム酸化膜を
含んで構成されることを特徴とする。
図面を参照して詳細に説明する。
半導体素子のキャパシタ製造工程を示す断面図である。
上部に下部絶縁層13を形成する。
膜(図示せず)、ゲート酸化膜(図示せず)、さらにゲ
ート電極(図示せず)を形成し、これら全体構造上部を
平坦化させるため形成する。
(図示せず)を形成することもできる。
(BPSG;Boro Phospho Silica
te Glass、以下BPSGという)のような流動
性が優れた絶縁物質で形成する。
せず)を利用したエッチング工程で下部絶縁層13を部
分エッチングして半導体基板11の予定された部分、即
ち不純物接合領域(図示せず)を露出させるコンタクト
ホール15を形成する。
部絶縁層13の露出した表面上に多結晶シリコンを堆積
し、多結晶シリコンをエッチバックしてコンタクトホー
ル15内にコンタクトプラグ用多結晶シリコン膜17を
形成する。
表面上部にチタニウム膜19とチタニウム膜19上にチ
タニウム窒化膜21を順次それぞれ一定厚さに形成す
る。
00〜300オングストローム厚さに形成する。
は約200〜400オングストローム厚さに形成する。
ニウム窒化膜21上にルテニウム−白金膜(Pt−R
u)23を一定厚さほど蒸着する。
00〜5000オングストローム厚さに形成する。ルテ
ニウム−白金膜23はルテニウム(Ru)と白金(P
t)をターゲットにして同時にスパッタリングを行い形
成する。そして、ルテニウム−白金膜23の蒸着工程
は、DCやRFマグネチックソースを利用したスパッタ
(sputter)により行う。
温〜700℃にし、蒸着圧力を1mTorr〜100T
orrにし、電力を50〜5000ワット(watt)
にして、約1〜10分の間の蒸着を行う。
アルゴン又は酸素ガス等を用いる。
囲気下で約30分〜2時間の間熱工程を行い、ルテニウ
ム−白金膜23の表面に白金−ルテニウム酸化膜25を
形成する。
はRuXOYPtZ(但し、X,Y,Zは組成比であり、
X+Y+Z=1である)である。
で行う。
部に感光膜パターン27を形成する。
造の上部に感光膜(未図示)を形成し、感光膜を貯蔵電
極マスク(図示せず)を利用したエッチング工程により
形成する。
ーン27をマスクに白金−ルテニウム酸化膜25、白金
−ルテニウム膜23、チタニウム窒化膜21及びチタニ
ウム膜19を順次エッチングして白金−ルテニウム酸化
膜パターン25a、白金−ルテニウム膜パターン23
a、チタニウム窒化膜パターン21a及びチタニウム膜
パターン19aを形成する。
面上部に高誘電率を有する誘電体膜29を一定厚さほど
形成する。
等のような高誘電物質である絶縁膜を用いる。そして、
誘電体膜29は約300〜600オングストローム厚さ
に形成する。
9の表面上部に導電層を積層してプレート電極31を形
成することにより半導体素子の高集積化に十分な静電容
量を有するキャパシタを形成する。
体素子のキャパシタおよびその製造方法においては次の
ような効果がある。
によれば、白金とルテニウム酸化膜が組合せられた複雑
な構造ではない白金とルテニウムをターゲットにして蒸
着工程を行うことにより工程を単純化させることができ
る。
製造方法によれば、白金とルテニウムの組成比調節が容
易であり高誘電体膜と組合せて用いる時に高誘電体膜の
特性に従い組成比を容易に調節することができる。
製造方法によれば、ルテニウム−白金ターゲットを用い
ることにより酸素雰囲気の下でも白金−ルテニウム酸化
膜を利用した下部電極、即ち貯蔵電極を形成することが
できる。
シタは、半導体素子の電気的特性及び信頼性が高く、半
導体素子の高集積化を可能にする利点がある。
シタ形成方法を示す断面図。
シタ形成方法を示す断面図。
シタ形成方法を示す断面図。
シタ形成方法を示す断面図。
シタ形成方法を示す断面図。
シタ形成方法を示す断面図。
シタ形成方法を示す断面図。
絶縁層 15…コンタクトホール 17…多結
晶シリコン膜 19…チタニウム膜(titanium) 19a…チタニウム膜パターン 21…チタ
ニウム窒化膜 21a…チタニウム窒化膜パターン 23…白金
−ルテニウム膜 23a…白金−ルテニウム膜パターン 25…白金
−ルテニウム酸化膜 25a…白金−ルテニウム酸化膜パターン 27…感光膜パターン 29…誘電
体膜 31…プレート電極
Claims (22)
- 【請求項1】 半導体基板を提供する工程;前記半導体
基板上に白金−ルテニウム膜を形成する工程;前記白金
−ルテニウム膜を熱処理して前記白金−ルテニウム膜の
上部表面に白金−ルテニウム酸化膜を形成する工程;前
記白金−ルテニウム酸化膜上に誘電体膜と導電層を順次
形成する工程を含んで構成される半導体素子のキャパシ
タ製造方法。 - 【請求項2】 前記半導体基板と前記白金−ルテニウム
膜の間に、チタニウム膜とチタニウム窒化膜を形成する
工程をさらに含むことを特徴とする請求項1記載の半導
体素子のキャパシタ製造方法。 - 【請求項3】 前記白金−ルテニウム膜は、白金とルテ
ニウムをターゲットにしたスパッタリング工程で形成す
ることを特徴とする請求項1記載の半導体素子のキャパ
シタ製造方法。 - 【請求項4】 前記白金−ルテニウム膜は、DCスパッ
タリングで常温〜700℃の温度と約1mTorr〜1
00Torrの蒸着圧力及び、50W〜5000Wの電
力下で1〜10分の間行って形成することを特徴とする
請求項3記載の半導体素子のキャパシタ製造方法。 - 【請求項5】 前記白金−ルテニウム膜は、RFスパッ
タリングで常温〜700℃の温度と約1mTorr〜1
00Torrの蒸着圧力及び、50W〜5000Wの電
力下で1〜10分の間行って形成することを特徴とする
請求項3記載の半導体素子のキャパシタ製造方法。 - 【請求項6】 前記熱処理工程は、500〜850℃の
温度下で約30分〜2時間の間行うことを特徴とする請
求項1記載の半導体素子のキャパシタ製造方法。 - 【請求項7】 半導体基板を提供する工程;前記半導体
基板上に前記半導体基板の一部分を露出させるコンタク
トホールを有する下部絶縁層を形成する工程;前記下部
絶縁層のコンタクトホール内にコンタクトプラグを形成
する工程;前記コンタクトプラグと前記下部絶縁層の露
出した表面上に、チタニウム膜と前記チタニウム膜上に
チタニウム窒化膜を順次形成する工程;前記チタニウム
窒化膜上部に白金−ルテニウム膜を形成する工程;前記
白金−ルテニウム膜を熱処理し、前記白金−ルテニウム
膜の表面に白金−ルテニウム酸化膜を形成する工程;前
記白金−ルテニウム酸化膜と前記白金−ルテニウム膜及
びチタニウム窒化膜、そしてチタニウム膜を選択的に除
去する工程;前記全体構造の露出した表面上部に誘電体
膜と、前記誘電体膜上にプレート電極を形成する工程を
含んで構成されることを特徴とする半導体素子のキャパ
シタ製造方法。 - 【請求項8】 前記下部絶縁層は、流動性が優れた絶縁
物質で形成することを特徴とする請求項7記載の半導体
素子のキャパシタ製造方法。 - 【請求項9】 前記コンタクトプラグは、多結晶シリコ
ンで形成することを特徴とする請求項7記載の半導体素
子のキャパシタ製造方法。 - 【請求項10】 前記チタニウム膜は、100〜300
オングストローム厚さで形成することを特徴とする請求
項7記載の半導体素子のキャパシタ製造方法。 - 【請求項11】 前記チタニウム窒化膜は、200〜4
00オングストローム厚さで形成することを特徴とする
請求項7記載の半導体素子のキャパシタ製造方法。 - 【請求項12】 前記白金−ルテニウム膜は、白金とル
テニウムをターゲットにしたスパッタリング工程で形成
することを特徴とする請求項7記載の半導体素子のキャ
パシタ製造方法。 - 【請求項13】 前記白金−ルテニウム膜は、DCスパ
ッタリングで常温〜700℃の温度と約1mTorr〜
100Torrの蒸着圧力及び、50W〜5000Wの
電力下で1〜10分の間行い形成することを特徴とする
請求項12記載の半導体素子のキャパシタ製造方法。 - 【請求項14】 前記白金−ルテニウム膜は、RFスパ
ッタリングで常温〜700℃の温度と約1mTorr〜
100Torrの蒸着圧力及び、50W〜5000Wの
電力下で1〜10分の間行い形成することを特徴とする
請求項12記載の半導体素子のキャパシタ製造方法。 - 【請求項15】 前記熱処理工程は、500〜850℃
の温度下で約30分〜2時間の間行うことを特徴とする
請求項7記載の半導体素子のキャパシタ製造方法。 - 【請求項16】 前記誘電体膜は、300〜600オン
グストローム厚さで形成することを特徴とする請求項7
記載の半導体素子のキャパシタ製造方法。 - 【請求項17】 半導体基板上に形成される下部電極と
誘電体膜及び、上部電極を含んで構成される半導体素子
のキャパシタにおいて、 前記下部電極は白金−ルテニウム膜、白金−ルテニウム
酸化膜を含んで構成されることを特徴とする半導体素子
のキャパシタ。 - 【請求項18】 前記下部電極は、チタニウム膜とチタ
ニウム窒化膜をさらに含むことを特徴とする請求項17
記載の半導体素子のキャパシタ。 - 【請求項19】 前記下部電極は、コンタクトプラグを
介し前記半導体基板と電気的に接触されることを特徴と
する請求項17記載の半導体素子のキャパシタ。 - 【請求項20】 前記白金−ルテニウム膜は、DCスパ
ッタリングで常温〜700℃の温度と約1mTorr〜
100Torrの蒸着圧力及び、50W〜5000Wの
電力下で1〜10分の間行うことにより形成されること
を特徴とする請求項17記載の半導体素子のキャパシ
タ。 - 【請求項21】 前記白金−ルテニウム膜は、RFスパ
ッタリングで常温〜700℃の温度と約1mTorr〜
100Torrの蒸着圧力及び、50W〜5000Wの
電力下で1〜10分の間行うことにより形成されること
を特徴とする請求項17記載の半導体素子のキャパシ
タ。 - 【請求項22】 前記白金−ルテニウム酸化膜は、前記
白金−ルテニウム膜を500〜850℃の温度下で約3
0分〜2時間の間の熱処理により形成されることを特徴
とする請求項17記載の半導体素子のキャパシタ。
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