KR19980060530A - 반도체 소자의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 반도체 기판의 저장전극 상부에 BST로 이루어진 3중구조의 유전체막을 형성시 아르곤/산소의 유량비를 초기에는 산소유량비를 높게 형성하고, 그 다음 산소유량비를 낮게 형성하며, 다음 산소유량비를 높게 형성하고 열처리공정을 실시하여 캐패시터를 형성함으로써 저장전극과의 계면을 결정화하여 비결정질에 의한 고유전성의 손실을 최소화하고, 미세표면의 거칠기에 의해 누설전류의 저항을 증가시켜 고유전체막의 누설전류 특성을 향상시키므로 반도체 소자의 수율 및 신뢰성을 향상시키는 기술에 관한 것이다.
Description
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 보다 상세하게는 반도체 기판의 저장전극 상부에 BST로 이루어진 3중구조의 유전체막을 형성할 때, 아르곤/산소의 유량비를 일정비율로 조절하여 형성함으로써 누설전류의 특성을 향상시켜 반도체 소자의 수율 및 신뢰성을 향상시키는 기술에 관한 것이다.
일반적으로, 반도체 소자의 제조기술은 트랜지스터와 커패시터의 성능향상을 위한 연구가 필수적이다. 특히 DRAM 동작에 필요한 25fF/cell 이상의 정전용량을 확보하기 위해서는 기존의 ONO(SiO2/SiN/SiO2)의 박막화와 커패시터 구조의 입체화를 통한 유효면적의 증대가 연구되어 왔다.
그리고, ONO 구조의 박막화는 누설전류의 증대로 인하여 유효 산화막을 40Å 이하 두께로 형성하는 것이 물리적으로는 어렵다.
또한, 커패시터의 입체화는 공정의 복잡성으로 인한 제조공정 및 원자 증가의 문제점이 있어 기가 (Giga) DRAM시대의 고유전율 커패시터로서 SrTiO3과 (Ba,Sr)TiO3의 연구가 활발히 진행되고 있다.
그리고, 고유전율 박막을 기존의 반도체 공정과 호환성을 갖고 신뢰성이 있는 소자로 응용되기에 충분한 양질의 박막을 증착하는 방법으로는 실용화 측면에서 우위에 있는 라디오 프리컨시 플라즈마 스퍼터링(RF Plasma Sputterring) 법에 의한 물리적 증착방법이 많이 쓰이고 있다.
그 중에서도 (Ba,Sr)TiO3등과 같은 고유전율 박막의 유전특성은 유전체와 전극간의 유전체와 전극간의 계면상태의 결정성이나 표면 미세구조가 큰 영향을 미친다.
즉, 상기 고유전체막은 높은 증착속도를 가지나 절연막과 전극계면에서 비정질상(Amorphous)상을 갖거나 거친 표면거칠기에 의해 유전특성을 열화시켜 반도체 소자의 수율 및 신뢰성이 저하되는 문제점이 있다.
이에, 본 발명은 상기한 문제점을 해결하기 위한 것으로 반도체 기판의 저장전극 상부에 BST로 이루어진 3중구조의 유전체막을 형성시 아르곤/산소의 유량비를 초기에는 산소유량비를 높게 형성하고, 그 다음 산소유량비를 낮게 형성하며, 다음 산소유량비를 높게 형성하고 열처리공정을 실시하여 유전체막을 형성함으로써 저장전극과의 계면을 결정화하여 비결정질에 의한 고유전성의 손실을 최소화하고, 미세표면의 거칠기에 의해 누설전류의 저항을 증가시켜 고유전체막의 누설전류 특성을 향상시키므로 반도체 소자의 수율 및 신뢰성이 향상되는 반도체 소자의 캐패시터 제조방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1k는 본 발명에 따른 반도체 소자의 캐패시터 제조 공정도.
*도면의 주요 부분에 대한 부호의 설명*
10:반도체 기판12:절연막
14:콘택플러그16:제1확산방지막
18:제2확산방지막20:저장전극
22:제1유전체막24:제2유전체막
26:제3유전체막28:플레이트전극
상기 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 캐패시터 제조방법은 반도체 기판 상부에 저장전극 콘택홀을 구비하는 절연막을 형성하는 공정과, 상기 콘택홀을 메우는 콘택플러그를 형성하는 공정과, 상기 콘택플러그 상부에 확산방지막패턴과 저장전극패턴을 형성하는 공정과, 상기 저장전극패턴의 표면을 감싸는 유전체막패턴을 BST로 형성하된 아르곤/산소의 유량비를 초기에는 산소유량비를 높게 형성하고, 그 다음 산소유량비를 낮게 형성하며, 다음 산소유량비를 높게 하여 형성하는 공정과, 상기 유전체막패턴 상부에 플레이트전극을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 캐패시터 제조방법에 대하여 상세히 설명을 하기로 한다.
도 1a 내지 도 1k는 본 발명에 따른 반도체 소자의 캐패시터 제조공정도이다.
먼저, 반도체 기판(10) 상부에 산화막의 재질로 소자분리 절연막(도시 않됨), 게이트산화막(도시 않됨), 게이트전극(도시 않됨) 및 비트라인(도시 않됨) 등을 형성하고 전표면에 절연막(12)을 형성한다.
다음, 상기 절연막(12)을 콘택마스크를 이용한 식각공정으로 콘택부분으로 예정되어 부위에 콘택홀을 형성한다.
그 다음, 상기 구조의 전표면에 500~3000Å 두께의 다결정 규소막(도시 않됨)을 화학기상증착법으로 형성한 다음, 상기 다결정 규소막을 전면 식각하여 상기 콘택홀을 매립하는 콘택플러그(14)를 형성한다.(도 1a 참조)
다음, 상기 구조의 전표면에 100~1000Å 두께의 티타늄(Ti) 또는 탄탈늄(Ta)으로 이루어진 제1확산방지막(16)을 형성한다.(도 1b 참조)
그 다음, 상기 제1확산방지막(16) 상부에 200~2000Å 두께의 티타늄질화막 또는 탄탈늄질화막으로 이루어진 제2확산방지막(18)을 형성한다.(도 1c 참조)
그 다음, 노광마스크를 이용한 이방성 식각공정으로 상기 절연막(12)의 상부표면이 노출될 때까지 식각하여 제2확산방지막(18)패턴과, 제1확산방지막(16)패턴을 형성한다.(도 1d 참조)
다음, 상기 제2확산방지막(18) 및 제1확산방지막(16)을 제거한 다음, 전표면에 1000~5000Å 두께의 플라티늄 또는 100~1000Å 두께의 루테늄으로 이루어진 저장전극(20)을 형성한다.(도 1e 참조)
그 다음, 상기 저장전극(20)을 노광마스크를 이용한 건식식각공정으로 전면식각하되 상기 절연막(12)의 상부표면이 노출되는 저장전극(20)패턴을 형성한다.(도 1f 참조)
다음, 상기 구조의 전표면에 100~1000Å 두께의 BST로 이루어진 제1유전체막(22)을 형성한다.
여기서, 상기 제1유전체막(22)은 아르곤(Ar)/산소(O2)의 유량비가 40/10~25/25로 산소의 유량비율를 높게 형성하여 결정상과 미세표면의 거칠기를 가진 얇은 박막을 10Å~100Å 두께로 형성한다.(도 1g 참조)
그 다음, 상기 제1유전체막(22) 상부에 아르곤/산소의 유량비가 50/0~40/10으로 산소의 유량비율를 낮게 형성하여 결정상과 미세표면의 거칠기를 가진 얇은 박막을 100Å~1000Å 두께로 제2유전체막(24)을 형성한다.(도 1h 참조)
다음, 상기 제2유전체막(24) 상부에 아르곤/산소의 유량비가 40/10~25/25로 산소의 유량비율를 높게 형성하여 결정상과 미세표면의 거칠기를 가진 얇은 박막을, 10Å~100Å 두께로 제3유전체막(26)을 형성하여 3중구조의 유전체막을 형성한다.(도 1i 참조)
그 다음, 상기 제1,2,3유전체막(22,24,26)을 400~700℃에서 열처리공정을 실시하여 상기 저장전극(20)간의 계면을 결정화하여 비결정질에 의한 고유전성의 손실을 최소화하고, 미세표면의 거칠기에 의해 누설전류의 저항을 증가시켜 고유전체막의 누설전류 특성을 향상시킨 유전체막(22,24,26)을 형성한다.(도 1j 참조)
다음, 상기 구조의 전표면에 500~2000Å 두께의 이산화루테늄막(RuO3) 또는 플라티늄으로 이루어진 플레이트전극(28)을 화학기상증착법으로 형성하여 본 발명에 따른 캐패시터 제조공정을 완료한다.(도 1k 참조)
상기한 바와 같이 본 발명에 따른 반도체 소자의 캐패시터 제조방법은 반도체 기판의 저장전극 상부에 BST로 이루어진 3중 구조의 유전체막 형성시 아르곤/산소의 유량비를 일정비율로 조절하여 형성함으로써 유전체막의 누설전류의 특성을 향상시켜 반도체 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.
Claims (8)
- 반도체 기판 상부에 저장전극 콘택홀을 구비하는 절연막을 형성하는 공정과,상기 콘택홀을 메우는 콘택플러그를 형성하는 공정과,상기 콘택플러그 상부에 확산방지막패턴과 저장전극패턴을 형성하는 공정과,상기 저장전극패턴의 표면을 감싸는 유전체막패턴을 BST로 형성하된 아르곤/산소의 유량비를 초기에는 산소유량비를 높게 형성하고, 그 다음 산소유량비를 낮게 형성하며, 다음 산소유량비를 높게 하여 형성하는 공정과,상기 유전체막패턴 상부에 플레이트전극을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 청구항 1에 있어서, 상기 확산방지막은 티타늄/티타늄질화막 또는 탄탈늄/탄탈늄질화막으로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 청구항 1에 있어서, 상기 저장전극은 플라티늄 또는 루테늄/이산화루테늄으로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 청구항 4에 있어서, 상기 첫번째 BST는 아르곤/산소의 유량비가 40/10~25/25로 산소비율를 높게 형성하며, 10Å~100Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 청구항 4에 있어서, 상기 두번째 BST는 아르곤/산소의 유량비가 50/0~40/10으로 산소비율를 낮게 형성하며, 100Å~1000Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 청구항 1에 있어서, 상기 세번째 BST는 아르곤/산소의 유량비가 40/10~25/25로 산소비율를 높게 형성하며, 10Å~100Å 두께로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 청구항 1에 있어서, 상기 유전체막은 400~700℃에서 열처리공정을 실시하여 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 청구항 1에 있어서, 상기 플레이트전극은 플라티늄 또는 이산화루테늄막으로 형성된 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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