KR100476030B1 - 강유전체 박막을 갖는 반도체 장치 및 그의 제조방법 - Google Patents

강유전체 박막을 갖는 반도체 장치 및 그의 제조방법 Download PDF

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Abstract

본 발명은 실리콘 기판(1)에 순차적으로 적층된 Pt 하부 전극(4), 강유전체 박막(10) 및 Pt 상부 전극(11)으로 이루어진 반도체 장치의 강유전체 커패시터에 관한 것이다. 강유전체 박막(10)은 다수의 SBT 층(6,7,8,9)으로 이루어져 있다. SBT층(6)의 결정 입자는 SBT층(7,8,9)의 결정 입자보다 더 작다. 작은 크기의 입자를 갖는 SBT층(6)은 강유전체 커패시터의 전기적 특성 및 유전성이 향상되었다.

Description

강유전체 박막을 갖는 반도체 장치 및 그의 제조방법{SEMICONDUCTOR DEVICE HAVING FERROELECTRIC THIN FILM AND FABRICATING METHOD THEREFOR}
본 발명은, 이를테면 FERAM(ferroelectric random access memory)에 사용되는 강유전체 박막을 갖는 반도체 장치 및 그의 제조방법에 관한 것이다.
최근, 반도체 장치에 사용되는 강유전체 박막에 대한 연구가 활발히 이루어지고 있다. 강유전체 박막을 갖는 반도체 장치는, 고속 기입, 독출, 저전압 구동, 만족스러운 피로 특성 등을 갖고, EPROM (erasable programmable read only memory), EEPROM(electrically erasable programmable read only memory) 또는 플래쉬 메모리 대신에 사용될 수 있는 비휘발성 메모리로서, 그리고 SRAM(static random access memory) 및 DRAM(dynamic random access memory)로서 실용화하기 위해 실험 및 개발되었다.
커패시터 크기는 강유전체 박막 필름의 고 허용 특성을 이용함으로써 감소되고, 그에 따라 기가 비트-급 장치가 ERAM's와 같은 반도체 장치의 고밀도 집적을 위해 시험적으로 제조된다.
상기한 바와 같이, 강유전체 박막을 갖는 반도체 장치를 반도체 장치와 같은 여러 장치에 적용하기 위해서는, 종래의 반도체 제조 방법과 일치하는 강유전성 재료의 박막 형성 기술을 개발하는 것이 불가피하다. 즉, 막 형성 온도의 감소 및 박막의 미세하고도 편평한 구조를 달성함으로써 막 두께를 감소시킴에 따라 원하는 특성을 얻을 수 있고, 동작 전압의 감소 및 미세 가공에 대처할 수 있는 강유전성 재료와 그의 박막 형성 기술이 요구되고 있다.
종래, 하부 전극, 강유전체 박막 및 상부 전극으로 이루어지고 기판 상에 순차적으로 적층된 강유전체 커패시터를 갖는 반도체 장치가 있었다. 상기 강유전체 커패시터의 강유전체 박막을 위한 재료로서는 PZT(PbZrxTi1-xO3) 및 SBT(SrBi 2Ta2O9)가 실험되었다. SBT는 막의 피로로 인한 열화가 PZT보다 낮고, 저전압 구동을 가져오는 장점을 갖는다.
SBT의 막을 형성하기 위한 방법으로서, MOD(metal organic decomposition)법, 졸-겔법, MOCVD(metal organic chemical vapor deposition)법, 스퍼터링법 또는 유사한 방법을 이용하는 것이 일반적이다. 상기 방법에 따르면, 강유전체 박막은 강유전성을 갖게 하는 데 필요한 산화 분위기 및 600℃∼800℃에서 열처리하여야 한다.
SBT 재료로 이루어진 강유전체 박막을 갖는 반도체 장치를 제조하는 방법이 하기 설명된다.
먼저, 도 3a에 나타낸 바와 같이, 막 두께 200 nm를 갖는 실리콘 산화막(42)은 실리콘 기판(41)의 표면에서의 열적 산화에 의해 형성된 후, 막 두께 30 nm를 갖는 Ti 접착층(43) 및 막 두께 200 nm를 갖는 Pt 하부 전극(44)은 실리콘 산화막(42) 상에 스퍼터링법에 의해 순차적으로 형성된다. 그 다음, 조성비 Sr/Bi/Ta=8/24/20을 갖는 SBT 용액을 Pt 하부 전극(44)에 도포하고, 250℃에 5분 동안 건조 공정에 도입한 다음, 600℃∼800℃에서 60분 동안 산소 분위기에서 결정화 어닐링하여 SBT 층(45)을 형성한다. 그 후, SBT층(45)의 제조 방법과 유사한 방법을 3회 반복함으로써, SBT층(46, 47, 48)을 SBT층(45) 상에 순차적으로 형성하여 복수의 SBT층(45, 46, 47, 48)으로 이루어지고 막 두께 200 nm를 갖는 강유전체 박막(50)을 제조한다. SBT층(45, 46, 47, 48)의 결정화 어닐링 온도는 동일하다.
마지막으로, 도 3b에서 나타낸 바와 같이, 유전체 박막(50) 상에 적층된 Pt는 포토리소그라피에 의해 패턴화되어 Pt 상부 전극(49)을 형성한다.
그러나, 상기 반도체 장치 제조 방법에 따르면, SBT층(45, 46, 47, 48)의 결정화 어닐링이 700℃∼800℃의 온도에서 실시될 때, 강유전성이 개선되어 잔류분극(remanence)을 증가시킨다. 그러나, 핀홀 등의 갭이 증가하고, 히스테리시스 루프의 대칭이 나빠지는 문제가 생겨 강유전체 커패시터의 균일성을 저하시킨다.
한편, SBT층(45, 46, 47, 48)의 결정화 어닐링이 600℃∼700℃의 온도에서 실시될 때, 균일한 소형 결정 입자가 얻어질 수 있다. 그러나, 잔류분극이 작은 데, 이는 강유전성이 충분히 얻어지지 않는다는 것을 나타낸다. 따라서, 상기 강유전체 커패시터는 기억 소자로서 사용될 수 없는 문제점이 있다.
일본 특허출원 공개 제10-321809호의 반도체 장치 제조방법에 따르면, 결정화 어닐링은 진공 장치에 의해 10토르의 감압 산소 분위기에서 500℃∼700℃의 온도에서 실시된다. 그 결과, 진공 장치의 사용으로 인해 결정화 어닐링이 상압에서 실시되는 경우보다 대량 생산이 저하되는 문제점이 있다.
본 발명의 목적은 기억 소자에 사용될 수 있고 강유전체 커패시터의 균일성을 개선시킬 수 있는 반도체 장치 및 그의 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위해서, 본 발명은 하부 전극, 적어도 3층으로 이루어진 강유전체 박막 및 상부 전극이 기판 상에 순차적으로 적층된 강유전체 커패시터를 갖는 반도체 장치를 제조하는 방법에 있어서, 제1 설정 시간 동안 제1 온도에서 중간층에 대한 열처리를 함으로써 강유전체 박막의 층들중 최하층과 최상층 사이의 중간층을 결정화시키는 공정; 및 제1 온도보다 낮은 제2 온도에서 열처리를 함으로써 최하층과 최상층중 적어도 하나를 결정화하는 공정을 포함하는 반도체 장치의 제조방법을 제공한다.
본 발명의 반도체 장치 제조방법에 따르면, 강유전체 박막의 중간층은 제1 설정 시간 동안 제1 온도에서 열처리함으로써 결정화되고, 그리고 강유전체 박막의 최하층 및 최상층중 적어도 하나는 제1 온도보다 낮은 제2 온도에서 열처리함으로써 결정화된다.
그 결과, 거친 결정 입자의 성장은 강유전체 박막의 최하층과 최상층중 적어도 하나에서 억제되어 결정핵 밀도를 증가시키고 핀홀과 같은 간격을 감소시킨다. 그러므로, 표면 모폴로지가 증가하고 강유전체 박막의 구조는 미세해진다. 이는 강유전체 커패시터의 균일성을 향상시킨다.
또한, 강유전체 박막의 최하층과 최상층중 적어도 하나에 대한 표면 모폴로지가 향상된다. 그러므로, 하부 전극이나 상부 전극에 대한 강유전체 박막의 접착성이 향상되어 하부 전극, 강유전체 박막 및 상부 전극으로 이루어진 강유전체 커패시터의 전기적 특성을 개선시킨다. 그러므로, 강유전체 커패시터는 기억 소자에 사용될 수 있다.
또한, 강유전체 박막의 결정화는 진공장치 없이 사용될 수 있다. 그러므로, 대량생산이 진공 장치가 사용되는 경우보다 더 개선될 수 있다.
본 발명의 일 실시예에서, 최하층 및 최상층 모두는 제2 온도에서 열처리함으로서 결정화된다.
상기 실시예에 따라, 강유전체 박막의 최하층 및 최상층 모두는 제1 온도보다 낮은 제2 온도에서 열처리함으로써 결정화된다. 그러므로, 거친 결정 입자의 성장은 최하층과 최상층에서 억제될 수 있다. 즉, 강유전체 박막의 최하층과 최상층의 결정 입자는 균일하고 미세하게 제조될 수 있다.
본 발명의 일 실시예에서, 강유전체 박막의 최하층과 최상층의 열처리 시간은 제1 설정 시간이다.
상기 실시예에 따라서, 제1 설정시간은 장시간 고정될 수 있기 때문에, 강유전체 박막의 최하층과 최상층은, 열처리가 제1 온도보다 낮은 제2 온도에서 실시될 지라도 확고하게 결정화될 수 있다.
본 발명의 일 실시예에서, 최하층은 제2 온도에서 열처리함으로써 결정화되고, 최상층은 제1 온도에서 제1 설정 시간보다 더 짧은 제2 설정 시간동안 열처리함으로써 결정화된다.
상기 실시예에 따라서, 강유전체 박막의 최하층은 제1 온도보다 낮은 제2 온도에서 열처리함으로써 결정화되기 때문에, 강유전체 박막의 최하층에서 입자의 성장은 억제될 수 있다. 그러므로, 최하층의 결정 입자는 중간층에 비해서 더 미세하고도 균일하게 제조될 수 있다.
또한, 강유전체 박막의 최상층은 제1 온도에서 제1 설정 시간보다 더 짧은 제2 설정 시간동안 열처리함으로써 결정화되고, 그에 따라 강유전체 박막의 최상층에서의 거친 결정 입자의 성장이 억제될 수 있다. 그러므로, 강유전체 박막의 최상층의 결정 입자는 중간층에 비해 더 미세하고도 균일하게 제조될 수 있다.
본 발명의 일 실시예에서, 최하층을 결정화하기 위한 열처리 시간은 제1 설정 시간이고, 최상층을 결정화하기 위한 열처리 온도는 상기 열처리 조건을 추가한 제1 온도이다. 즉, 최하층은 제1 설정 시간동안 제2 온도에서 열처리함으로써 결정화되고, 최상층은 제1 설정 시간보다 더 짧은 제2 설정 시간 동안 제1 온도에서 열처리함으로써 결정화된다.
이러한 배열에 따라서, 강유전체 박막의 최하층은, 최하층의 제2 온도가 제1 온도보다 더 낮을지라도 견고하게 결정화될 수 있으며, 강유전체 박막의 최상층은 거친 입자의 성장 없이 견고하게 결정화될 수 있다.
본 발명의 일 실시예에서, 최하층은 제1 설정 시간보다 더 짧은 제2 설정 시간동안 열처리함으로써 결정화되고, 최상층은 제2 온도에서 열처리함으로써 결정화된다.
그러므로, 강유전체 박막의 최상층 결정 입자는 중간층보다 더 미세하고도 균일하게 제조될 수 있다.
본 발명의 일 실시예에서, 최하층을 결정화하기 위한 열처리 온도는 제1 온도이고, 최상층을 결정화하기 위한 열처리 시간은 상기 열처리 조건을 추가한 제1 설정 시간이다. 즉, 최하층은 제2 설정 시간동안 제1 온도에서 열처리함으로써 결정화되고, 최상층은 제1 설정 시간 동안 제2 온도에서 열처리함으로써 결정화된다.
이러한 배열에 따라서, 강유전체 박막의 최상층에 대한 결정 입자는 중간층보다 더 미세하고도 균일하게 제조될 수 있다.
본 발명은 또한 하부 전극, 적어도 3층으로 이루어진 강유전체 박막 및 상부 전극이 기판 상에 순차적으로 적층된 강유전체 커패시터를 갖는 반도체 장치를 제조하는 방법에 있어서, 제1 설정 시간 동안 제1 온도에서 중간층에 대한 열처리를 함으로써 강유전체 박막의 층들중 최하층과 최상층 사이의 중간층을 결정화시키는 공정; 및 제1 온도 또는 제1 온도보다 낮은 제2 온도에서 제1 설정 시간보다 짧은 제2 설정 시간동안 열처리함으로써 최하층과 최상층중 적어도 하나를 결정화하는 공정을 포함하는 반도체 장치의 제조방법을 제공한다.
상기 본 발명에 따라서, 최하층과 최상층중 적어도 하나는 중간층보다 더 미세하고도 균일하게 제조될 수 있다. 그에 따라, 결정핵 밀도는 증가하고 핀홀과 같은 간격은 감소하므로 표면 모폴로지가 개선된다. 이는 강유전체 커패시터의 균일성을 개선시키므로, 하부 전극 및/또는 상부 전극에 대한 강유전체 박막의 접착성이 개선된다. 따라서, 강유전체 커패시터의 전기적 특성과 강유전적 특성이 개선되므로, 강유전체 커패시터가 기억 소자에 사용될 수 있다.
본 발명의 일 실시예에서, 최하층 및 최상층 모두는 제2 설정 시간동안 열처리함으로서 결정화된다.
상기 실시예에 따라, 강유전체 박막의 최하층 및 최상층 모두에서 거친 결정 입자의 성장은 억제될 수 있다.
본 발명의 일 실시예에서, 최하층 및 최상층 모두는 제2 설정 시간 동안 열처리함으로서 결정화되고, 최하층 및 최상층 모두의 열처리 온도는 제1 온도이다.
본 발명의 일 실시예에서, 제1 온도는 700℃보다 높고 800℃이하인 온도이다.
본 발명의 일 실시예에서, 제2 온도는 600℃∼700℃이다.
본 발명의 일 실시예에서, 제1 설정 시간은 10분보다 길고 60분이하이다.
본 발명의 일 실시예에서, 제2 설정 시간은 5분∼10분이다.
본 발명의 일 실시예에서, 강유전체 박막은 Bi층 구조의 강유전성 물질이다.
본 발명의 상기 실시예에 따라서, 강유전체 박막이 거친 결정 입자를 형성하는 경향이 있는 Bi층 구조 강유전성 물질로 이루어져 있을 지라도, 강유전체 박막의 미세 결정 구조는 상기 방법을 이용함으로써 얻어질 수 있다.
본 발명의 일 실시예에서, 강유전체 박막은 코팅에 의해 형성된다.
상기 실시예에 따라서, 강유전체 박막은 균일한 막 두께를 가지며 CVD법보다도 더 단순하게 형성될 수 있다.
본 발명의 일 실시예에서, 강유전체 박막의 막형성 방법은 LSMCD법이다.
상기 실시예에 따라서, 강유전체 박막의 입자 크기는 더 미세해지며, 이는 강유전체 박막을 더 미세하게 형성할 수 있게 한다.
본 발명의 일 실시예에서, 중간층은 제3 온도에서 퇴적 및 텐터티브(tentative) 베이킹을 수회 실시하고, 제1 설정 시간 동안 제1 온도에서 열처리를 실시하는 공정을 반복함으로써 결정화된다.
본 발명의 상기 실시예에 따라서, 큰 결정은 제1 설정 시간 동안 제1 온도에서 결정화 어닐링할 때 성장된다. 그 결과, 잔류분극이 커지고, 강유전성은 충분해질 수 있다.
또한, 본 발명은,
기판 상에 적층된 하부 전극;
하부 전극 상에 적층되고, 최하층, 최상층 및 최하층과 최상층 간에 위치한 중간층을 포함하는 적어도 3개 층으로 이루어진 강유전체 박막; 및
강유전체 박막 상에 적층된 상부 전극을 포함하고,
최하층과 최상층중 적어도 하나의 결정 입자가 중간층의 결정 입자보다 더 작은, 강유전체 커패시터를 갖는 반도체 장치를 제공한다.
상기 구조의 반도체 장치에 따라서, 강유전체 박막의 최하층과 최상층중 적어도 하나의 결정 입자는 최하층과 최상층 간에 위치한 중간층의 결정 입자보다 더 작다. 이러한 배열에 따라서, 강유전체 박막의 최하층과 최상층중 적어도 하나는 고 결정성 핵밀도와 만족스러운 표면 모폴로지를 갖는다. 그 결과, 하부 전극 및/또는 상부 전극에 대한 강유전체 박막의 접착성은 개선되고, 그리고 강유전체 커패시터의 전기적 특성이 개선되므로, 강유전체 커패시터는 기억 소자에 사용될 수 있다.
본 발명의 일 실시예에서, 최하층의 결정 입자와 최상층의 결정 입자는 중간층의 결정 입자보다 더 작다.
상기 실시예에 따라서, 강유전체 박막의 최하층과 최상층은 중간층보다 더 높은 결정성 핵밀도와 만족스러운 표면 모폴로지를 갖는다.
본 발명은 또한, 레이저 어닐링에 의해 강유전체 박막의 최하층을 결정화하는 공정을 포함하고, 하부 전극, 적어도 3개 층으로 이루어진 강유전체 박막 및 상부 전극이 기판 상에 순차적으로 적층되는 강유전체 커패시터를 갖는 반도체 장치를 제조하는 방법을 제공한다.
상기 반도체 장치의 제조 방법에 따라서, 결정 핵의 생성은 레이저 어닐링에 의한 결정 성장을 능가하여 강유전체 박막의 최하층에서의 결정성 핵 밀도를 증가시켜 거친 결정 입자의 성장을 억제시킨다. 따라서, 핀홀 등의 간격이 감소되고, 표면 모폴로지는 최하층에서 개선되다. 그 결과, 강유전체 박막의 결정 입자는 미세해지고, 결정 입자 크기의 균일성은 개선될 수 있다. 그러므로, 강유전체 박막의 구조는 미세해지고, 그리고 강유전체 커패시터의 전기적 특성 및 강유전성 특성은 개선될 수 있다.
본 발명은 또한, 적외선 가열에 의한 급속 열적 어닐링에 의해 강유전체 박막의 최하층을 결정화하는 공정을 포함하고, 하부 전극, 적어도 3개 층으로 이루어진 강유전체 박막 및 상부 전극이 기판 상에 순차적으로 적층되는 강유전체 커패시터를 갖는 반도체 장치를 제조하는 방법을 제공한다.
상기 반도체 장치 제조 방법에 따라서, 결정 핵의 생성은 레이저 급속 열적 어닐링에 의한 결정 성장을 능가하여 강유전체 박막의 최하층에서의 결정성 핵 밀도를 증가시키므로, 거친 결정 입자의 성장을 억제시킨다.
본 발명의 일 실시예에서, 강유전체 박막은 Bi2Am-1BmO3m+3으로 나타내지는 재료로 되어 있는데, 상기 화학식에서 A는 Na, K, Pb, Ca, Sr, Ba 및 Bi로 이루어진 군으로부터 선택된 것들중 하나를 나타내고, B는 Fe, Ti, Nb, Ta, W 및 Mo로 이루어진 군으로부터 선택된 것들중 하나를 나타내고, 그리고 m은 자연수를 나타낸다.
상기 실시예에 따라서, 강유전체 박막에서 막의 피로로 인한 열화는 감소될 수 있다.
본 발명의 일 실시예에서는, 기판 상에 적층된 하부 전극;
하부 전극 상에 적층되고, 최하층, 최상층 및 최하층과 최상층 간에 위치한 중간층을 포함하는 적어도 3개 층으로 이루어진 강유전체 박막; 및
강유전체 박막 상에 적층된 상부 전극을 포함하고,
최하층의 결정성 핵 밀도가 최하층 이외의 다른 층들의 결정성 핵 밀도보다 더 높은, 강유전체 커패시터를 갖는 반도체 장치를 제공한다.
상기 구조의 반도체 장치에 따라서, 최하층에서 거친 결정 입자의 성장은 억제된다. 그러므로, 최하층 결정 입자는 미세화되어 결정 입자 크기를 균일하게 한다. 그 결과, 강유전체 커패시터의 균일성이 개선되고, 히스테리시스 루프의 대칭이 개선되어 잔류분극을 증가시킨다.
강유전체 박막의 개선된 표면 모폴로지는 하부 전극에 대해 강유전체 박막을 접착하고, 상부 전극은 균열을 감소시키도록 개선되어 하부 전극과 상부 전극 사이에 발생된 누설 전류를 줄일 수 있다.
강유전체 커패시터의 잔류분극이 크고 강유전체 커패시터의 누설 전류가 감소된다. 그러므로, 강유전체 커패시터가 기억 소자에 사용될 때, 기억 소자의 성능은 개선될 수 있다.
강유전체 커패시터에서 발생된 균열은 감소되므로, 생산 수율이 증가될 수 있다.
[발명의 실시의 형태]
본 발명의 반도체 장치 및 그의 제조 방법은 첨부 도면을 참고로 하기에서 상세히 설명된다.
도 1a 내지 1c는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타낸 공정도이다.
먼저, 도 1a에 나타낸 바와 같이, 실리콘 산화막(2)은 열 산화에 의해 실리콘 기판(1)의 표면에 형성된다. 그 후, 스퍼터링 방법에 의해, 실리콘 산화막(2) 위에, Ti 밀착 층(3) 및 Pt 하부 전극(4)이 순차적으로 형성된다. 다음, 예컨대 Sr/Bi/Ta=8/24/20의 조성비를 가지는 SBT 용액(5)을 Pt 하부 전극(4) 위에 도포하여, 예컨대 50nm의 두께가 되도록 한다. 그 후, 층(2 내지 5)이 있는 실리콘 기판(1)을 250℃의 온도에서 5분간 건조시킨다.
다음, 도 1b에 도시한 바와 같이, 제2 온도로서 600℃∼700℃에서, 제1 설정 시간으로서 예컨대, 30분간 산소분위기에서 어닐링하여 SBT 층(6)을 형성한다. SBT층(6)은 균일한 미세 결정 입자를 가지는 최하층이 된다. 또한, SBT 용액을 SBT층(6)에 도포하여, 예컨대, 50nm의 두께가 되도록 한 후 건조시킨다. 그 후, 제1 온도로서 예컨대, 800℃에서 30분간, 산소 분위기에서 어닐링하여, SBT층(7)을 형성한다. 절연층(7)을 형성하는 데 이용하는 공정과 동일한 공정을 두 번 수행하여 SBT층(7) 위에 SBT층(8,9)을 순차적으로 적층시킨다. 이에 따라, 200nm의 두께를 갖고 SBT층(6,7,8,9)의 구조를 가지는 강유전체 박막(10)이 형성된다.
도 1c에 도시한 바와 같이, Pt는 스퍼터링법에 의해 강유전체 박막(10) 위에 적층된다. 그 후, 적층된 Pt는 바람직한 패턴을 가지는 Pt 상부 전극(9)을 형성하도록 포토리소그래피에 의해 패턴화된다. 최종적으로, 강유전체 커패시터가 형성되며, 이는 Pt 하부 전극(4), 강유전체 박막(10) 및 Pt 상부 전극(11)으로 구성되어 있다.
상기한 바와 같이, SBT층(6)을 형성하는 어닐링 온도는 SBT층(7,8,9)을 형성하는 온도 보다 더 낮으며, SBT층(6)의 입자가 거칠게 성장하는 것을 억제한다. 따라서, SBT층(6)의 결정 핵 밀도가 높고, 크기에 있어 핀홀과 같은 간격이 감소하여 표면 형태가 개선된다. 따라서, 강유전체 박막(10)의 구조가 미세해지며, 이는 강유전체 커패시터의 균일성을 보다 개선시킨다.
SBT층(6)의 표면 형태가 개선되기 때문에, Pt 하부 전극(4)에 대한 강유전체 박막(10)의 접착성이 개선되고, 따라서, 강유전체 커패시터의 전기적 특성이 개선된다. 그 결과, 강유전체 커패시터가 기억 소자로서 사용될 수 있다.
강유전체 박막(10)의 결정화는 임의의 진공 장치를 사용하지 않고 수행된다. 진공장치가 필요하지 않기 때문에, 진공장치를 사용하는 경우 보다 대량 생산성이 개선될 수 있다.
강유전체 박막(10)이 거칠은 결정 입자를 생성하는 경향이 있는 Bi층 구조의 강유전성 물질인 경우에도, 강유전체 박막(10)의 결정 구조를 미세하게 만들 수 있다.
상기한 바와 같이, 강유전체 박막(10)은 코팅에 의해 형성된다. 따라서, CVD법에 의해 형성되는 것 보다 더 간단하게, 균일한 두께를 가지는 강유전체 박막(10)을 형성할 수 있다.
표1은 상이한 필름 형성 조건 하에서 형성된 다수의 강유전체 박막들의 전자빔의 세기 즉, 카운트를 나타낸다. 전자 빔의 세기가 증가할 수록 결정성이 좋아지며, 강유전체 박막(10)내의 잔류자기가 증가한다. 전자 빔의 세기는 x선 회절법에 의해, 하나의 결정면인 면(105)에서 측정된다.
표 1
층 I II
(1) 모든 층 800℃에서 30분간 : 600
(2) 모든 층 650℃에서 30분간 : 450
(3) 최하 층 700℃에서 30분간 :
다른 층 800℃에서 30분간 : 1100
(4) 최하 층 650℃에서 30분간 :
다른 층 800℃에서 30분간 : 1200
(5) 최상 층 700℃에서 30분간 :
다른 층 800℃에서 30분간 : 810
(6) 최상 층 600℃에서 30분간 :
다른 층 800℃에서 30분간 : 900
주
I : 강유전체 박막 형성 조건
II: 초당 카운트로 나타낸 전자 빔의 세기
조건(1)에 있어서, 강유전체 박막으로 이루어진 SBT층은 800℃에서 30분간 어닐링하여 형성된다. 조건(2)에서, 강유전체 박막으로 이루어진 SBT층은 650℃에서 30분간 어닐링하여 형성된다. 조건(3)에서, 다른 SBT층은 800℃에서 30분간 어닐링하여 형성되나, 강유전체 박막으로 이루어진 SBT 최하층만은 700℃에서 30분간 어닐링하여 형성된다. 조건(4)에서, 다른 SBT층은 800℃에서 30분간 어닐링하여 형성되나, 강유전체 박막으로 이루어진 SBT 최하층만은 650℃에서 30분간 어닐링하여 형성된다. 조건(5)에서, 다른 SBT층은 800℃에서 30분간 어닐링하여 형성되나, 강유전체 박막으로 이루어진 SBT 최상층만은 700℃에서 30분간 어닐링하여 형성된다. 조건(6)에서, 다른 SBT층은 800℃에서 30분간 어닐링하여 형성되나, 강유전체 박막으로 이루어진 SBT 최상층만은 600℃에서 30분간 어닐링하여 형성된다.
표1에 도시한 바와 같이, 강유전체 박막으로 이루어진 SBT층이 모두 동일한 조건에서 형성되는 (1) 및 (2)의 조건에 비하여, SBT층의 최하층 또는 최상층만이 상대적으로 낮은 온도에서 어닐링하여 형성되는 (3), (4), (5) 및 (6)의 경우에 결정도가 더 개선된다. 전자 빔의 세기는 SBT층의 최하층만이 상대적으로 낮은 온도에서 어닐링하여 형성된 경우가 SBT층의 최상층만이 상대적으로 낮은 온도에서 어닐링하여 형성된 경우 보다 더 큰 값을 갖는다. 따라서, 결정도는 SBT층의 최하층만이 상대적으로 낮은 온도에서 어닐링하여 형성된 경우에 보다 더 개선되며, 따라서, 이러한 경우가 보다 바람직하다.
실시예 1에서 SBT층(6)을 형성하는 데 소요되는 어닐링 시간은 30분이나, 어닐링 시간은 10분 초과, 60분 이하이기만 하면 된다.
실시예 1에서, SBT층(6)은 산소 분위기에서 600℃∼700℃의 온도에서 30분간 어닐링함으로써 강유전체 박막(10)의 최하층으로서 형성된다. 그러나, SBT층의 최하층은 제2 설정 시간으로서 5분∼10분 동안 700℃ 초과 800℃ 이하의 온도로 산소분위기에서 어닐링하여 형성될 수 있다. 이러한 경우에도, 실시예 1과 유사한 효과를 얻을 수 있다.
실시예 1에서, 강유전체 커패시터를 형성하기 위한 기판으로는 실리콘이 바람직한 재료로서 사용된다. 그러나, 기판 재료는 반도체 장치 또는 집적회로의 기판용으로 사용될 수 있는 것이면 특별히 제한적이지는 않다.
실시예 1에 있어서, Sr/Bi/Ta=8/24/20의 조성비를 가지는 SBT 용액이 사용된다. 그러나, 상기한 조성비와 다른 조성비를 가지는 SBT 용액도 사용될 수 있다.
도 2a 내지 2d는 본 발명의 실시예 2에 따른 반도체 장치 제조방법의 공정도이다.
도 2a에 도시한 바와 같이, 열적 산화반응에 의해 실리콘 기판(21)의 표면에 실리콘 산화막(22)이 형성되고, 그 후, 스퍼터링 방법에 의해, 실리콘 산화막(22) 위에, Ti 밀착 층(23) 및 Pt 하부 전극(24)이 순차적으로 형성된다. 다음, 예컨대 Sr/Bi/Ta=8/24/20의 조성비를 가지는 SBT 용액을 Pt 하부 전극(24) 위에 도포하여, 예컨대 40nm의 두께가 되도록 하고, 그 후, 250℃의 온도에서 5분간 건조시킨다.
다음, 도 2b에 도시한 바와 같이, 제2 온도로서 600℃∼700℃에서, 제1 설정 시간으로서 30분간 산소분위기에서 어닐링하여, SBT 층(26)을 형성한다. SBT층(26)은 균일한 미세 결정 입자를 가지는 최하층으로서 기능한다. 또한, SBT 용액을 SBT층(26)에 도포하여, 예컨대, 40nm의 두께가 되도록 하고, 건조시킨다. 그 후, 제1 온도로서 예컨대, 750℃의 온도에서 30분간, 산소 분위기에서 어닐링하여, SBT층(27)을 형성한다. 이러한 SBT층(27)을 형성하는 데 이용하는 공정과 동일한 공정을 두 번 수행하여 SBT층(27) 위에 SBT층(28,29)을 순차적으로 적층시킨다. SBT층(27,28,29)의 어닐링 온도는 700℃ 초과 800℃ 이하이어야 한다. SBT층(27,28,29)의 어닐링 시간은 10분 초과 60분 이하의 시간이어야 한다.
도 2c에 도시한 바와 같이, SBT 용액(30)을 SBT층(29) 위에 도포한다.
다음, SBT층(29)상의 SBT 용액(30)은 600℃∼700℃의 상대적으로 낮은 온도에서 산소 분위기하에 30분간 어닐링한다. 도2d에 도시한 바와 같이, 이러한 어닐링에 의해 균일한 미세 결정 입자를 가지는 SBT층(31)이 형성되어, SBT층(26,27,28,29,31) 구조를 가지는 200nm 두께의 강유전체 박막(32)이 형성된다. Pt는 스퍼터링법에 의해 강유전체 박막(32) 위에 적층된다. 그 후, 적층된 Pt는 바람직한 패턴을 가지는 Pt 상부 전극(33)을 형성하도록 포토리소그래피에 의해 패턴화된다. 최종적으로, 강유전체 커패시터가 형성되며, 이는 Pt 하부 전극(24), 강유전체 박막(32) 및 Pt 상부 전극(33)으로 구성되어 있다.
상기한 바와 같이, SBT층(26,31)을 형성하는 어닐링 온도는 SBT층(27,28,29)을 형성하는 온도 보다 낮으며, SBT층(26,31)의 입자가 거칠게 성장하는 것을 억제한다. 따라서, SBT층(26,31)의 결정 핵 밀도가 높고, 크기에 있어 핀홀과 같은 간격이 감소하여 표면 형태가 개선된다. 따라서, 강유전체 박막(32)의 구조가 미세해지며, 이는 강유전체 커패시터의 균일성을 보다 개선시킨다.
SBT층(26,31)의 표면 형태가 개선되기 때문에, Pt 하부 전극(24) 및 Pt 상부 전극(33)에 대한 강유전체 박막(32)의 접착성이 개선되고, 따라서, 강유전체 커패시터의 전기적 특성이 개선된다. 그 결과, 강유전체 커패시터가 기억 소자로서 사용될 수 있다.
또한, 강유전체 박막(32)의 결정화는 임의의 진공 장치를 사용하지 않고 수행된다. 진공장치가 필요하지 않기 때문에, 진공장치를 사용하는 경우 보다 질량대비 생산성이 보다 개선될 수 있다.
강유전체 박막(32)이 거칠은 결정 입자를 생성하는 경향이 있는 Bi층 구조의 강유전성 물질인 경우에도, 강유전체 박막(32)의 결정 구조를 미세하게 만들 수 있다.
강유전체 박막(32)은 코팅에 의해 형성되어, CVD법에 의해 형성되는 것 보다 더 간단하게, 균일한 두께를 가지는 강유전체 박막(32)을 형성할 수 있다.
실시예 2에서 SBT층(26,31)을 형성하는 데 소요되는 어닐링 시간은 30분이나, 어닐링 시간은 10분 초과, 60분 이하이기만 하면 된다.
실시예 2에서, SBT층(26,31)은 산소 분위기에서 600℃∼700℃의 온도에서 30분간 어닐링함으로써 형성된다. 그러나, 예컨대 750℃의 온도에서 10분간 어닐링함으로써, 강유전체 박막의 최하층으로서 기능하는 SBT층 및 강유전체 박막의 최상층으로서 기능하는 SBT층을 형성할 수 있다. 이러한 경우에도, 실시예 2와 유사한 효과를 얻을 수 있다. 이러한 경우, SBT층의 최하층 및 최상층의 어닐링 시간은 단지 5분∼10분 범위내이기만 하면 된다. SBT층의 최하층 및 최상층의 어닐링 온도는 단지 700℃ 초과 800℃ 이하이기만 하면 된다.
또한, 강유전체 박막의 SBT 최하층을 형성하기 위하여, 예컨대 750℃의 온도에서 5∼10분간 어닐링시키고, 강유전체 박막의 SBT 최상층을 형성하기 위하여, 예컨대 600℃∼700℃의 온도에서 30분간 어닐링시킬 수도 있다. 이러한 경우, SBT 최하층의 어닐링 온도는 700℃ 초과 800℃ 이하이어야 한다. SBT 최상층의 어닐링 시간은 10분 초과 60분 이하이어야 한다.
또한, 강유전체 박막의 SBT 최하층을 형성하기 위하여, 예컨대 600℃∼700℃의 온도에서 30분간 어닐링시키고, 강유전체 박막의 SBT 최상층을 형성하기 위하여, 예컨대 750℃의 온도에서 5∼10분간 어닐링시킬 수도 있다. 이러한 경우, SBT 최하층의 어닐링 시간은 10분 초과 60분 이하이어야 한다. SBT 최상층의 어닐링 온도는 700℃ 초과 800℃ 이하이어야 한다.
상기 실시예 2에서, 강유전체 커패시터를 형성하기 위한 기판으로는 실리콘이 바람직한 재료로서 사용된다. 그러나, 기판 재료는 반도체 장치 또는 집적회로의 기판용으로 사용될 수 있는 것이면 특별히 제한적이지는 않다.
실시예 2에 있어서, Sr/Bi/Ta=8/24/20의 조성비를 가지는 SBT 용액이 사용된다. 그러나, 상기한 조성비와 다른 조성비를 가지는 SBT 용액도 사용될 수 있다.
이하에서, 본 발명의 실시예 3에 따른 반도체 제조방법을 설명한다.
도 4a에 도시한 바와 같이, 열적 산화반응에 의해 실리콘 기판(61)의 표면에 실리콘 산화막(62)이 형성되고, 그 후, 스퍼터링 방법에 의해, 실리콘 산화막(62) 위에, 하부 전극(63)이 형성된다. 다음, 액체 소스 미스트 화학 증착법(LSMCD; liquid source misted chemical deposition)에 의해, 예컨대 Sr/Bi/Ta=7/23/20의 조성비를 가지는 SBT 용액(64)을 하부 전극(63) 위에 도포한다.
다음, 도 4b에 도시한 바와 같이, SBT용액(64)을 건조시키고 예비적으로 굽는다. 그 후, 제2 온도로서 600℃∼700℃에서, 제1 설정 시간으로서, 예컨대 30분간 산소분위기에서 어닐링한다. 초기층(65)은 균일도가 좋은 입자 크기를 가지는 최하층으로서 기능하도록 하부 전극(63) 위에 형성된다. 또한, Sr0.7Bi2.3Ta2 O9의 전구체로서 용액 Sr(OC2H4OC2H5)2, Bi(O-nC4 H9)3,Ta(OC2H5)5)의 한 층을 150℃의 온도에서 30분간 건조시킨 후, 450℃의 제 3 온도에서 예비적으로 소성시킨다. 증착, 건조 및 예비 소성 공정을 예컨대 3회 반복한다. 그 후, 제1 온도로서 800℃의 온도에서 30분간 산소분위기로 결정화 어닐링시켜, 초기층(65)위에 SBT 박막(66)을 형성한다.
다음, 도 4c에 도시한 바와 같이, LSMCD법에 의해 SBT 박막(66) 위에 SBT 용액(67)의 한 층이 형성된다.
다음, 도 4d에 도시한 바와 같이, SBT 용액(67)을 건조 및 예비 소성시킨 후, 600℃의 상대적으로 낮은 온도에서 예컨대 30분간, 산소 분위기에서 어닐링한다. 이러한 어닐링에 의해 SBT 박막(66) 위에 최종층(68)이 형성되어 균일도가 우수한 입자 크기를 가지는 최상층으로서 기능하게 된다. 초기층(65), SBT 박막(66) 및 최종층(68)으로 구성된 SBT 강유전체 박막(69)이 형성된다. 그 후, 상부 전극 물질로서 기능하는 Pt는 스퍼터링법에 의해 SBT 강유전체 박막(69) 위에 적층된다. 그 후, Pt는 포토리소그래피에 의해 패턴화된 레지스터를 이용하여 처리되어, 상부 전극(70)을 형성한다.
상기한 바와 같이, 초기층(65) 및 최종층(68)을 형성하도록 600℃∼700℃의 비교적 낮은 온도에서 30분간 어닐링시킨다. 따라서, 초기층(65) 및 최종층(68)내의 결정입자가 거칠게 성장하는 것이 억제된다. 따라서, SBT층(65,68)의 결정 핵 밀도가 높고, 크기에 있어 핀홀과 같은 간격이 감소하여 표면 형태가 개선된다. 따라서, 강유전체 박막(69)의 구조가 미세해지며, 이는 강유전체 커패시터의 균일성을 보다 개선시킨다.
초기층(65) 및 최종층(68)의 표면 형태가 개선되기 때문에, 하부 전극(63) 및 상부 전극(70)에 대한 강유전체 박막(69)의 접착성이 개선되고, 따라서, 강유전체 커패시터(69)의 전기적 특성이 개선된다. SBT 박막(66)은 800℃의 비교적 높은 온도에서 30분간 결정화 어닐링시켜 형성되며, 따라서, 잔류자기가 커져, 강유전성이 완전히 발현되게 된다.
강유전체 박막(69)의 결정화는 임의의 진공 장치를 사용하지 않고 수행된다. 진공장치가 필요하지 않기 때문에, 진공장치를 사용하는 경우 보다 질량대비 생산성이 더 개선될 수 있다.
강유전체 박막(69)이 거칠은 결정 입자를 생성하는 경향이 있는 Bi층 구조의 강유전성 물질인 경우에도, 강유전체 박막(69)의 결정 구조를 미세하게 만들 수 있다.
강유전체 박막(69)은 LSMCD법에 의해 형성되기 때문에, 균일한 입자크기를 가지는 강유전체 박막(69)이 더 미세하게 되어, 보다 더 미세한 강유전체 박막을 얻을 수 있다.
SBT 박막(66)을 450℃에서 증착, 건조 및 예비 소성시키는 공정이 예컨대 3회 반복된다. 따라서, 800℃에서 30분간 결정화 어닐링이 수행되는 경우, 보다 더 큰 결정이 성장한다. 따라서, 잔류전기가 증가하고, 강유전성이 완전히 확실하게 발현되게 된다.
실시예 3에서 초기층(65), SBT 박막(66) 및 최종층(68)을 형성하는 데 소요되는 어닐링 시간은 30분이나, 이러한 어닐링 시간은 10분 초과, 60분 이하이기만 하면 된다.
초기층(65) 및 최종층(68)을 형성하기 위한 어닐링 온도는 600℃∼700℃이다. 그러나, 450℃의 온도에서 예비 소성되기 때문에, 예컨대 550℃∼750℃에서 어닐링시킬 수도 있다.
SBT 박막(66)을 형성하기 위하여 증착, 건조 및 예비 소성 공정이 3회 반복하여 수행되었으나, 공정은 2회 또는 3회 또는 그 이상 반복될 수 있다. 즉, 건조 및 예비 소성공정은 복수회 반복될 수 있다.
SBT 박막(66)을 결정화시키기 위한 결정화 어닐링의 온도는 800℃이나, 결정화 어닐링 온도는 700℃ 초과, 800℃ 이하일 수 있다.
이하에서, 본 발명의 실시예 4에 따른 반도체 제조방법을 설명한다.
실시예 4에 따른 반도체 제조방법은 초기층(65) 및 최종층(68)을 형성하는 공정에 있어서만 실시예 3과 차이가 있다. 따라서, 이하에서는 도 4a 내지 4d를 참고로 하여, 초기층(65) 및 최종층(68)을 형성하는 공정을 설명한다. 다른 공정은 실시예 3과 유사하므로 언급을 생략한다.
초기층(65)은 다음과 같이 형성된다. 도 4a에 도시된 SBT용액(64)을 건조 및 예비 소성시킨 후, 제1 온도로서 800℃의 비교적 높은 온도에서 제2 설정 시간으로서 5분∼10분 동안 산소분위기로 어닐링시킨다. 이러한 조작 후, 도 4b에 도시한 바와 같이, 하부 전극(63) 위에 그 결정 입자의 크기가 매우 균일하게 된 초기층(65)이 형성된다.
최종층(68)은 다음과 같이 형성된다. 도 4c에 도시된 SBT용액(67)을 건조 및 예비 소성시킨 후, 800℃의 비교적 높은 온도에서 5분∼10분 동안 산소 분위기에서 어닐링시킨다. 이러한 조작 후, 도 4d에 도시한 바와 같이, SBT 박막(66) 위에 그 결정 입자의 크기가 매우 균일한 최종층(68)이 형성된다.
초기층(65) 및 최종층(68)이 상기한 바와 같이 형성되었으나, 실시예 3과 유사한 효과를 나타낸다.
실시예 4에서, 초기층(65) 및 최종층(68)을 형성하기 위한 어닐링 온도는 800℃이나, 어닐링 온도는 700℃ 초과, 800℃ 이하이기만 하면 된다.
이하에서, 본 발명의 실시예 5에 따른 반도체 제조방법을 설명한다.
실시예 5에 따른 반도체 제조방법은 초기층(65) 및 최종층(68)을 형성하는 공정에 있어서만 실시예 3과 차이가 있다. 따라서, 이하에서는 도 4a 내지 4d를 참고로 하여, 초기층(65) 및 최종층(68)을 형성하는 공정을 설명한다. 다른 공정은 실시예 3과 유사하므로 언급을 생략한다.
초기층(65)은 다음과 같이 형성된다. 도 4a에 도시된 SBT용액(64)을 건조 및 예비 소성시킨 후, 제2 온도로서 600℃∼700℃의 비교적 낮은 온도에서 제1 설정 시간으로서 30분 동안 산소분위기로 어닐링시킨다. 이러한 조작 후, 도 4b에 도시한 바와 같이, 하부 전극(63) 위에 그 결정 입자의 크기가 매우 균일하게 된 초기층(65)이 형성된다.
최종층(68)은 다음과 같이 형성된다. 도 4c에 도시된 SBT용액(67)을 건조 및 예비 소성시킨 후, 800℃의 비교적 높은 온도에서 5분∼10분 동안 산소 분위기에서 어닐링시킨다. 이러한 조작 후, 도 4d에 도시한 바와 같이, SBT 박막(66) 위에 그 결정 입자의 크기가 매우 균일한 최종층(68)이 형성된다.
초기층(65) 및 최종층(68)이 상기한 바와 같이 형성되었으나, 실시예 3과 유사한 효과를 나타낸다.
실시예 5에서, 초기층(65) 및 최종층(68)을 형성하기 위한 어닐링 온도는 600℃∼700℃이나, 450℃에서 예비적으로 소성시키기 때문에 어닐링 온도는 550℃∼700℃ 이면 된다.
초기층(65)을 형성하기 위한 어닐링 시간은 30분이나, 어닐링 시간은 10분 초과, 60분 이하일 수 있다.
최종층(68)을 형성하기 위한 어닐링 온도는 800℃이나, 어닐링 온도는 700℃ 초과, 800℃ 이하일 수 있다.
이하에서, 본 발명의 실시예 6에 따른 반도체 제조방법을 설명한다.
실시예 6에 따른 반도체 제조방법은 초기층(65) 및 최종층(68)을 형성하는 공정에 있어서만 실시예 3과 차이가 있다. 따라서, 이하에서는 도 4a 내지 4d를 참고로 하여, 초기층(65) 및 최종층(68)을 형성하는 공정을 설명한다. 다른 공정은 실시예 3과 유사하므로 언급을 생략한다.
초기층(65)은 다음과 같이 형성된다. 도 4a에 도시된 SBT용액(64)을 건조 및 예비 소성시킨 후, 800℃의 비교적 높은 온도에서 5분∼10분 동안 산소분위기로 어닐링시킨다. 이러한 조작 후, 도 4b에 도시한 바와 같이, 하부 전극(63) 위에 그 결정 입자의 크기가 매우 균일하게 된 초기층(65)이 형성된다.
최종층(68)은 다음과 같이 형성된다. 도 4c에 도시된 SBT용액(67)을 건조 및 예비 소성시킨 후, 600℃∼700℃의 비교적 낮은 온도에서 제1 설정 시간으로서 예컨대 30분 동안 산소 분위기에서 어닐링시킨다. 이러한 조작 후, 도 4d에 도시한 바와 같이, SBT 박막(66) 위에 그 결정 입자의 크기가 매우 균일한 최종층(68)이 형성된다.
초기층(65) 및 최종층(68)이 상기한 바와 같이 형성되었으나, 실시예 3과 유사한 효과를 나타낸다.
실시예 6에서, 초기층(65)을 형성하기 위한 어닐링 온도는 800℃이나, 어닐링 온도는 700℃ 초과, 800℃ 이하이면 된다.
최종층(68)을 형성하기 위한 어닐링 온도는 600℃∼700℃이나, 450℃에서 예비적으로 소성시키기 때문에 어닐링 온도는 550℃∼700℃ 일 수 있다.
최종층(68)을 형성하기 위한 어닐링 시간은 30분이나, 어닐링 시간은 10분 초과, 60분 이하일 수 있다.
도 5는 본 발명의 실시예 7에 따른 반도체 장치 제조방법의 흐름도이다. 도 6a 및 6b는 실시예 7에 따른 반도체 장치 제조방법의 공정도이다. 상기 반도체 장치 제조방법에 따라, 결정화된 강유전체 박막을 얻을 수 있다.
이하에서, 도 5, 도 6a 및 도 6b를 참고로 하여, 실시예 7에 따른 반도체 장치 제조방법을 설명한다.
도 6a에 도시한 바와 같이, 열적 산화반응에 의해 실리콘 기판(71)상에 실리콘 산화막(72)이 형성된다. 또한, 스퍼터링 방법에 의해, 실리콘 산화막(72) 위에, Ti 밀착 층(73) 및 Pt 하부 전극(74)이 순차적으로 형성된다(도 5의 단계 S70).
다음, Pt 하부 전극(74) 위에 도포할 SBT 용액을 제조한다. 특히, SBT 용액은 Sr/Bi/Ta=8/24/20의 조성비를 가지도록 제조한다(도 5의 단계 S71).
그 후, Sr/Bi/Ta=8/24/20의 조성비를 가지는 SBT 용액을 하부전극(74) 위에 스핀-코팅시킨다(도 5의 단계 S72).
다음, 250℃의 온도에서 5분간 건조시켜, 하부 전극(74) 위에 결정화되기 전의 SBT층(76)을 형성한다(도 5의 단계 S73).
계속하여, SBT층(76)을 레이저 어닐링에 의해 결정화하고, 도 6b에 도시한 바와 같이 하부 전극(74) 위에, 매우 균일한 결정 입자를 가지는 최하층으로서 기능하는 시드 층(86)을 형성한다(도 5의 단계 S74).
다음, SBT 용액을 시드 층(86) 위에 스핀-코팅한다(도 5의 단계 S75)
그 후, 결정화되고 시드 층(86) 위에 위치하기 전인 SBT층을 250℃의 온도에서 5분간 건조시킨다(도 5의 단계 S76).
다음, 건조된 SBT 층을 700℃의 온도에서 30분간 어닐링하여 결정화한다. 이러한 조작에 의해 결정화된 SBT 층(77)이 시드 층(86) 위에 형성된다(도 5의 단계 S77).
계속하여, 단계 S75 내지 S77을 3회 반복하여 수행함으로써, SBT 층(77) 위에 SBT 층(78,79)이 순차적으로 적층되어, 200nm의 막 두께와 시드 층(86) 및 SBT 층(77,78,79,80)의 구조를 갖는 강유전체 박막(81)을 형성한다. 즉, 단계 S75 내지 S77은 모두 4회 반복된다.
다음, 상부 전극 물질인 Pt를 스퍼터링법에 의해 SBT층(80) 위에 퇴적시킨다. 그 후, 포토리소그래피에 의해, 퇴적된 Pt 위에, 바람직한 형상을 가지는 레지스터를 형성한다. 퇴적된 Pt는 마스크로서 사용된 이러한 레지스터에 의해 패턴화된다. 이러한 조작을 통하여, 강유전체 박막(81) 위에, Pt로 이루어진 상부 전극(82)을 형성한다(도 5의 단계 S78).
상기한 바와 같이, 시드 층(86)을 레이저 어닐링에 의해 결정화하며, 이로 인해 결정 핵이 생성되고 시드 층(86)에서의 결정 성장이 진행된다. 따라서, 시드 층(86)에서의 결정 입자는 거칠은 성장이 억제되어, 높은 결정 핵 밀도를 가지는 시드 층(86)이 얻어진다. 이러한 배열에 있어서, 강유전체 박막(81)의 표면 형태가 개선되고, 강유전체 박막(81)의 입자 크기에 있어 균일도가 개선된다. 따라서, 강유전체 박막(81)의 구조가 미세해지고, 이는 하부 전극(74), 강유전체 박막(81) 및 상부 전극(82)의 구조로 된 강유전체 커패시터의 강유전성 및 전기적 특성의 향상을 가져온다.
강유전체 박막(81)에 있어서, 거칠은 결정 입자의 성장이 억제된다. 따라서, 결정 입자가 미세해지고 결정입자의 크기가 균일해진다. 따라서, 하부 전극(74), 강유전체 박막(81) 및 상부 전극(82)의 구조로 된 강유전체 커패시터의 균일성을 개선시키며, 히스테리시스 루프의 대칭성도 개선되어 잔류 전기를 증가시킨다.
강유전체 박막(81)의 표면 형태가 개선되기 때문에, 하부 전극(74)에 대한 강유전체 박막(81)의 접착성이 개선되며, 상부 전극(82)은 크랙이 감소하도록 개선된다. 이는 하부 전극(74) 및 상부 전극(82) 사이에서 발생하는 누출 전류를 감소시킬 수 있다.
강유전체 커패시터의 잔류 전기가 커지고, 강유전체 커패시터를 통한 누출 전류는 감소한다. 따라서, 강유전체 커패시터가 기억 소자로 사용되는 경우, 기억 소자의 성능이 개선된다.
강유전체 커패시터에서 발생하는 크랙이 감소하며, 따라서, 제조 수율도 개선될 수 있다.
강유전체 박막(81)의 결정화는 진공 장치를 사용하지 않고 수행된다. 진공 장치를 사용할 필요가 없기 때문에, 질량 대비 생산성이 진공장치를 사용하는 경우 보다 더 개선될 수 있다.
강유전체 박막(81)이 거칠은 결정 입자를 생성하는 경향이 있는 Bi층 구조의 강유전성 물질인 경우에도, 강유전체 박막(81)의 결정 구조를 미세하게 만들 수 있다.
본 실시예에 있어서는 Sr/Bi/Ta=8/24/20의 조성비를 가지는 SBT 용액을 사용하였으나, 다른 조성비를 가지는 SBT 용액을 사용할 수도 있다.
강유전체 박막(81)은 강유전성을 가지고 결정화되는 경우이면, 특별히 제한적인 것은 아니다. 예컨대, 강유전체 박막(81)은 하기의 조성을 가지는 물질로 형성될 수 있다:
Bi2Am-1BmO3m+3
상기 식에서, A는 Na, K, Pb, Ca, Sr, Ba 및 Bi로 부터 선택되는 것이며, B는 Fe, Ti, Nb, Ta, W 및 Mo로 부터 선택되는 것이며, m은 자연수이다.
Bi2Am-1BmO3m+3가 강유전체 박막의 재료로서 사용되는 경우, 강유전체 박막의 막 피로로 인한 결점이 제거될 수 있다.
SBT 층(77,78,79,80)의 열 처리는 레이저 어닐링 및 적외선 램프를 사용한 적외선 가열에 의해 신속한 열적 어닐링과 같은 공지의 어닐링 방법에 의해 실행될 수 있다.
시드 층(86) 및 SBT 층(77,78,79,80)을 형성하는 열 처리 온도는 결정화할 수 있는 온도인 한 특별히 제한되지는 않는다. 그러나, 가능한 한 낮은 온도가 바람직하다. 열 처리 온도는 750℃이하이어야 하며, 바람직하게는 600℃∼750℃, 보다 바람직하게는 600℃∼700℃이며, 600℃∼650℃의 온도가 보다 더 바람직하다. 다음, 열처리 시간은 열처리 온도에 따라 설정되어야 할 것이다. 레이저 어닐링 시간은 약 1초∼60분이어야 한다.
실시예 7에 있어서, 실리콘 기판(71)이 바람직한 예로서 사용된다. 그러나, 반도체 장치 또는 집적 회로로 사용될 수 있는 기판이면 사용될 수 있다. 예컨대, 실리콘 반도체 기판 뿐 아니라 GaAs의 화합물 반도체 기판, go의 산화 결정 기판 또는 유리 기판도 형성되는 장치의 유형 및 적용 분야에 따라 사용될 수 있다.
하부 전극(74)은 Pt로 형성되나, 하부 전극(74)의 재료가 Pt로 제한되는 것은 아니다. 그 물질이 도전성을 가지고, 하부 전극 위에 형성되는 강유전체 박막의 막 형성 공정에서 견딜 수 있는 것이면 어떠한 물질도 사용될 수 있다. 예컨대, Ta, Ti, Pt, Pt/Ti, Pt/Ta 등이 하부 전극 물질로서 사용될 수 있다. 하부 전극의 박막 두께는 형성되는 소자의 크기 등에 따라 변화될 수 있다.
상기 실시예에서 단계 S75 내지 단계 S77을 4회 반복하였으나, 이러한 단계는 4회가 아닌 임의의 복수회로 반복될 수 있다. 일반적으로, 단계 S75 내지 S77은 3∼5회 반복하는 것이 바람직하다.
도 7은 본 발명의 실시예 8에 따른 반도체 장치 제조방법의 흐름도이다. 시드 층을 얻기 위하여, 실시예 7에서는 레이저 어닐링이 사용되나, 실시예 8에 있어서는 신속한 가열 어닐링을 이용한다.
이하에서, 도 6a 및 6b 및 도 7을 참고로 하여, 실시예 8에 따른 반도체 장치 제조방법을 설명한다.
도 6a에 도시한 바와 같이, 열적 산화반응에 의해 실리콘 기판(71)상에 실리콘 산화막(72)이 형성된다. 또한, 스퍼터링 방법에 의해, 실리콘 산화막(72) 위에, Ti 밀착 층(73) 및 Pt 하부 전극(74)이 순차적으로 형성된다(도 7의 단계 S80).
다음, Pt 하부 전극(74) 위에 도포할 SBT 용액을 제조한다. 특히, SBT 용액은 Sr/Bi/Ta=8/24/20의 조성비를 가지도록 제조한다(도 7의 단계 S81).
그 후, Sr/Bi/Ta=8/24/20의 조성비를 가지는 SBT 용액을 하부전극(74) 위에 스핀-코팅시킨다(도 7의 단계 S82).
다음, 250℃의 온도에서 5분간 건조시켜, 하부 전극(74) 위에, 결정화되기 전의 SBT층(76)을 형성한다(도 7의 단계 S83).
계속하여, SBT층(76)을 적외선 램프를 사용한 적외선 가열에 의해 신속 가열 어닐링시킨다. 신속 가열 어닐링은 SBT 층(76)을 결정화하여, 도 6b에 도시한 바와 같이 하부 전극(74) 위에 시드 층(86)을 형성하게 한다(도 7의 단계 S84). 시드 층(86)은 매우 균일한 결정 입자를 가지는 최하층으로서 기능한다.
다음, SBT 용액을 시드 층(86) 위에 스핀-코팅한다(도 7의 단계 S85)
그 후, 결정화되고 시드 층(86) 위에 위치하기 전인 SBT층을 250℃의 온도에서 5분간 건조시킨다(도 7의 단계 S86).
다음, 건조된 SBT 층을 700℃의 온도에서 30분간 어닐링하여 결정화한다. 이러한 조작에 의해 결정화된 SBT 층(77)이 시드 층(86) 위에 형성된다(도 7의 단계 S87).
계속하여, 단계 S85 내지 S87을 3회 반복하여 수행함으로써, SBT 층(77) 위에 SBT 층(78,79)이 순차적으로 적층되어, 200nm의 막 두께와 시드 층(86) 및 SBT 층(77,78,79,80)의 구조를 갖는 강유전체 박막(81)을 형성한다. 즉, 단계 S85 내지 S87은 모두 4회 반복된다.
다음, 상부 전극 물질인 Pt를 스퍼터링법에 의해 SBT층(80) 위에 퇴적시킨다. 그 후, 포토리소그래피에 의해, 퇴적된 Pt 위에, 바람직한 형상을 가지는 레지스터를 형성한다. 퇴적된 Pt는 마스크로서 사용된 이러한 레지스터에 의해 패턴화된다. 이러한 조작을 통하여, 강유전체 박막(81) 위에, Pt로 이루어진 상부 전극(82)을 형성한다(도 7의 단계 S88).
상기한 반도체 장치 제조방법에 의하면, 실시예 7에서와 유사한 효과를 나타낸다. 또한, 시드 층(86)이 가열 신속 어닐링에 의해 얻어지기 때문에, 시드 층(86)이 레이저 어닐링에 의해 얻어지는 경우 보다 제조비용을 더 적게 할 수 있다.
실시예 7에 있어서는 Sr/Bi/Ta=8/24/20의 조성비를 가지는 SBT 용액을 사용하였으나, 이것이 본 발명을 제한하는 것은 아니고, 즉, 다른 조성비를 가지는 SBT 용액을 사용할 수도 있다.
이상에서, 본 발명을 보다 명확히 이해할 수 있도록 여러 실시예를 참고로 하여 다양하게 설명하였다. 이러한 실시예가 본 발명의 범주를 제한하는 것은 아니며, 첨부되는 특허청구의 범위에 의해 특정되는 본 발명의 범주 내에서 다양한 실시예 및 변형이 가능함은 당해 기술분야의 업자에 대하여 당연한 바이다.
본 발명의 반도체 장치 제조방법에 따르면, 비교적 낮은 제2 온도의 가열처리를 강유전체 박막의 최하층 및 최상층중 적어도 하나에 실시하기 때문에, 강유전체 박막의 최하층 및 최상층중 적어도 하나에서, 거친 결정 입자의 성장은 억제되어 결정핵 밀도를 증가시키고 핀홀과 같은 간격을 감소시키므로, 표면 모폴로지가 개선된다. 따라서, 상기 강유전체 박막의 구조는 미세해지고, 강유전체 커패시터의 균일성을 향상시킬 수 있다.
또한, 강유전체 박막의 최하층과 최상층중 적어도 하나에 대한 표면 모폴로지가 개선되기 때문에, 하부 전극 및 상부 전극의 적어도 하나에 대한 강유전체 박막의 밀착성이 향상되어 하부 전극, 강유전체 박막 및 상부 전극으로 이루어진 강유전체 커패시터의 전기적 특성을 개선시킨다. 그러므로, 강유전체 커패시터는 기억 소자에 사용될 수 있다.
또한, 강유전체 박막의 결정화는 진공장치 없이 사용될 수 있기 때문에, 이를테면 진공 형성 등의 시간을 필요로 하지 않고, 대량생산이 진공 장치가 사용되는 경우보다 더 개선될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조방법에 의하면, 상기 강유전체 박막의 최하층 및 최상층이 비교적 저온인 제2 온도의 열처리로 결정화되기 때문에, 강유전체 박막의 최하층 및 최상층에 있어서 거친 결정 입자의 성장은 억제될 수 있고, 강유전체 박막의 최하층과 최상층의 결정 입자는 균일하고 미세하게 제조될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조방법에 의하면, 상기 강유전체 박막의 최하층과 최상층의 열처리 시간이 비교적 장시간인 제1 설정 시간이기 때문에, 강유전체 박막의 최하층과 최상층은, 열처리가 제1 온도보다 낮은 제2 온도에서 실시될 지라도 확실하게 결정화될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조방법에 의하면, 상기 강유전체 박막의 최하층은 비교적 저온인 제2 온도에서 열처리함으로써 결정화되기 때문에, 강유전체 박막의 최하층에서의 거친 결정 입자의 성장을 억제하고, 강유전체 박막의 최하층에서의 결정 입자는 더 미세하고도 균일하게 할 수 있다.
또한, 강유전체 박막의 최상층은 비교적 단시간인 제2 설정 시간동안 열처리함으로써 결정화되기 때문에, 강유전체 박막의 최상층에서의 거친 결정 입자의 성장이 억제되고, 강유전체 박막의 최상층의 결정 입자는 미세하고도 균일하게 제조될 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에 의하면, 상기 강유전체 박막의 최하층을 결정화하기 위한 열처리 시간은 비교적 장시간인 제1 설정 시간이기 때문에, 이 가열처리의 온도가 비교적 저온인 제2 온도에서도 강유전체 박막의 최하층을 확실히 결정화 할 수 있다.
상기 강유전체 박막의 최상층을 결정화하는 가열처리의 온도가 비교적 고온인 제1 온도이기 때문에, 이 가열처리의 시간이 비교적 단시간인 제2 설정 시간이어도, 강유전체 박막의 최상층을 확실하게 결정화 할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조방법에 의하면, 상기 강유전체 박막의 최하층이 비교적 단시간인 제2 설정 시간의 가열처리로 결정화되기 때문에, 강유전체 박막의 최하층에서의 거친 결정 입자의 성장이 억제되고, 강유전체 박막의 최하층의 결정 입자를 균일하고 미세하게 할 수 있다.
또한, 상기 강유전체 박막의 최상층이 비교적 저온인 제2 온도의 가열처리에 의해 결정화되기 때문에, 강유전체 박막의 최상층에서의 거친 결정 입자의 성장을 억제하고, 강유전체 박막의 최상층의 결정입자를 균일하고도 미세하게 할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조방법에 의하면, 상기 강유전체 박막의 최하층을 결정화하기 위한 열처리 온도가 비교적 고온인 제1 온도이기 때문에, 이 가열처리 시간이 비교적 단시간인 제2 설정 시간이어도, 강유전체 박막의 최상층을 확실하게 결정화 할 수 있다.
상기 강유전체 박막의 최상층을 결정화하는 가열처리의 온도가 비교적 장시간인 제1 설정시간이기 때문에, 이 가열처리의 온도가 비교적 저온인 제2 온도에서도 강유전체 박막의 최상층을 확실하게 결정화 할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에 의하면, 비교적 짧은 제2 설정 시간의 가열처리를 강유전체 박막의 최하층 및 최상층중 적어도 하나에 실시하기 때문에, 강유전체 박막의 최하층 및 최상층중 적어도 하나에 있어서 거친 결정 입자의 성장이 억제되어, 결정핵 밀도가 높고, 핀홀 등의 간격이 작아지고, 표면 모폴로지가 개선된다. 따라서, 상기 강유전체 박막의 구조가 치밀하고 강유전체 커패시터의 균일성을 향상시킬 수 있다.
또한, 상기 강유전체 박막의 최하층 및 최상층중 적어도 하나의 표면 모폴로지가 개선되기 때문에, 하부 전극 및 상부 전극중 적어도 하나에 대한 강유전체 박막의 밀착성이 향상하고, 하부 전극, 강유전체 박막 및 상부 전극으로 이루어진 강유전체 커패시터의 전기적 특성이 향상된다. 따라서, 상기 강유전체 커패시터를 기억 소자에 사용할 수 있다.
또한, 상기 강유전체 박막의 결정화가 진공 장치를 사용하지 않고 행해지기 때문에, 예를 들면, 진공 형성 등의 시간을 필요로 하지 않고, 진공 장치를 이용하는 경우보다도 대량 생산성을 높일 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에 의하면, 상기 강유전체 박막의 최하층 및 최상층이 비교적 단시간인 제2 설정 시간의 가열처리로 결정화되기 때문에, 강유전체 박막의 최하층 및 최상층에서의 거친 결정 입자의 성장을 억제하고, 강유전체 박막의 최하층 및 최상층의 결정 입자를 균일하고 미세하게 할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조방법에 의하면, 상기 강유전체 박막의 최하층 및 최상층의 가열처리 온도가 비교적 고온인 제1 온도이기 때문에, 이 가열처리 시간이 비교적 단시간인 제2 설정 시간이라도, 강유전체 박막의 최하층 및 최상층을 확실하게 결정화 할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조방법은, 상기 강유전체 박막의 최하층 및 최상층중 적어도 하나를 형성하기 위한 가열처리가 비교적 단시간인 경우, 제1 온도가 700℃보다 높고 800℃이하이기 때문에, 강유전체 박막의 최하층 및 최상층중 적어도 하나에 있어서 균일하게 미세한 결정 입자를 확실하게 얻을 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조방법은, 제2 온도가 600℃∼700℃이기 때문에, 강유전체 박막의 최하층 및 최상층중 적어도 하나에서 균일하고 미세한 결정 입자를 확실하게 얻을 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조방법은, 강유전체 박막의 최하층 및 최상층중 적어도 하나를 형성하기 위한 가열처리가 비교적 저온인 경우, 제1 설정 시간이 10분보다 길고 60분 이하이기 때문에, 강유전체 박막의 최하층 및 최상층중 적어도 하나에 있어서 균일하고 미세한 결정 입자를 확실하게 얻을 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조방법은, 상기 제2 설정 시간이 5분∼10분이기 때문에, 강유전체 박막의 최하층 및 최상층중 적어도 하나에 있어서 균일하고 미세한 결정 입자를 확실하게 얻을 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조방법에 의하면, 상기 강유전체 박막이 거친 결정 입자가 생기기 쉬운 Bi층 구조의 강유전성 물질이어도, 강유전체 박막의 결정 구조는 치밀하다.
본 발명의 일 실시예에 따른 반도체 장치의 제조방법에 의하면, 상기 강유전체 박막의 막 형성 방법은 코팅에 의해, 이를테면 CVD법 등에 의해서도 간단하게 균일한 막 두께의 강유전체 박막을 형성할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조방법에 의하면, 상기 강유전체 박막을 LSMCD법으로 형성하기 때문에, 강유전체 박막의 입자 크기가 보다 미세해지고, 보다 치밀한 강유전체 박막을 형성할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조방법은, 상기 최하층과 최상층과의 중간층을 퇴적, 제3 온도에서 텐터티브(tentative) 베이킹 공정을 수회 반복하여 형성하기 때문에, 제1 온도의 결정화 어닐링을 제1 설정 시간 동안 실시했을 때, 큰 결정이 성장하여 잔류분극이 커지고, 강유전체 특성을 충분하고도 확실하게 얻어낼 수 있다.
본 발명의 반도체 장치에 의하면, 상기 강유전체 박막의 최하층 및 최상층중 적어도 하나의 결정 입자가 최하층과 최상층과의 중간층의 결정 입자보다도 작기 때문에, 강유전체 박막의 최하층 및 최상층중 적어도 하나는 결정 핵밀도가 높고, 표면 모폴로지가 양호하고, 하부 전극 및 상부 전극중 적어도 하나에 대한 강유전체 박막의 밀착성이 향상된다. 따라서, 상기 하부전극, 강유전체 박막 및 상부 전극으로 이루어진 강유전체 커패시터의 전기적 특성이 향상되고, 강유전체 커패시터를 기억 소자로 이용할 수 있다.
본 발명의 반도체 장치에 의하면, 상기 강유전체 박막의 최하층과 최상층의 결정 입자는 최하층과 최상층 간에 위치한 중간층의 결정 입자보다 더 작기 때문에, 강유전체 박막의 최하층과 최상층은 고 결정성 핵밀도와 만족스러운 표면 모폴로지를 갖고, 하부 전극 및 상부 전극에 대한 강유전체 박막의 접착성은 개선된다. 따라서, 상기 하부 전극, 강유전체 박막 및 상부 전극으로 이루어진 강유전체 커패시터의 전기적 특성이 개선되고, 강유전체 커패시터는 기억 소자에 사용될 수 있다.
본 발명의 반도체 장치의 제조방법에 의하면, 강유전체 박막의 최하층이 레이저빔을 이용한 레이저 어닐링으로 결정화시키기 때문에, 강유전체 박막의 결정 입자가 미세해지고, 그 결정 입경의 균일성이 향상되어 강유전체 박막의 구조가 치밀하게 되고, 강유전체 커패시터의 전기적 특성 및 강유전체 특성을 향상시킬 수 있다.
본 발명의 반도체 장치의 제조방법에 의하면, 강유전체 박막의 최하층은, 예를들면 적외선 램프 등을 이용한 적외선 가열에 의한 급속 가열 어닐링으로 결정화시키기 때문에, 강유전체 박막의 구조가 미세해지고, 그 결정 입경의 균일성도 향상하여 강유전체 박막의 구조가 치밀해지고, 강유전체 커패시터의 전기적 특성 및 강유전체 특성을 향상시킬 수 있다.
본 발명의 일 실시예에 따른 반도체 장치의 제조방법은, 강유전체 박막의 재료가 Bi2Am-1BmO3m+3(상기 화학식에서 A는 Na, K, Pb, Ca, Sr, Ba 및 Bi로 이루어진 군으로부터 선택된 것들중 하나를 나타내고, B는 Fe, Ti, Nb, Ta, W 및 Mo로 이루어진 군으로부터 선택된 것들중 하나를 나타내고, 그리고 m은 자연수를 나타낸다)으로 나타내지는 재료로 되어 있기 때문에, 강유전체 박막에서 막의 피로로 인한 열화는 감소될 수 있다.
본 발명의 반도체 장치는, 강유전체 박막의 최하층의 결정핵 밀도가 강유전체 박막의 최하층보다도 위층의 결정핵 밀도보다도 높기 때문에, 강유전체 박막에서의 거친 결정 입자의 성장이 억제되고, 강유전체 박막의 표면 모폴로지가 개선되어, 강유전체 박막과 하부 전극과의 사이 및 강유전체 박막과 상부 전극과의 사이에서는 핀홀 등의 간격이 감소하고, 강유전체 커패시터의 구조가 치밀해진다.
또한, 상기 강유전체 박막에서는, 거친 결정 입자의 생장이 억제되기 때문에, 강유전체 커패시터의 균일성이 향상하고, 히스테리시스 루프의 대칭성도 향상하여 잔류분극을 크게 할 수 있다.
또한, 강유전체 박막의 표면 모폴로지가 개선되기 때문에, 하부 전극 및 상부 전극에 대한 강유전체 박막의 밀착성이 향상하여 균열이 감소하고, 하부 전극과 상부 전극과의 사이에서 발생하는 누설 전류를 감소시킬 수 있다.
또한, 상기 강유전체 커패시터의 잔류분극이 크고 강유전체 커패시터의 누설 전류가 감소되기 때문에, 강유전체 커패시터가 기억 소자에 사용될 때, 기억 소자의 성능은 개선될 수 있다.
또한, 상기 강유전체 커패시터를 제조할 때 발생된 균열은 감소되므로, 생산 수율이 증가될 수 있다.
도 1a 내지 1c는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 나타낸 공정도.
도 2a 내지 2d는 본 발명의 제2 실시예에 따른 반도체 장치의 제조 방법을 나타낸 공정도.
도 3a 및 3b는 종래의 반도체 장치를 제조하기 위한 방법의 공정도.
도 4a 내지 4d는 본 발명의 제2, 제3, 제4, 제5 및 제6 실시예에 따른 반도체 장치의 제조 방법을 나타낸 공정도.
도 5는 본 발명의 제7 실시예에 따른 반도체 장치의 제조 방법을 나타낸 공정도.
도 6a 및 6b는 본 발명의 제7 및 제8 실시예에 따른 반도체 장치를 제조하기 위한 방법의 공정도.
도 7은 본 발명의 제8 실시예에 따른 반도체 장치의 제조 방법을 나타낸 공정도.
*도면 부호의 설명
1,21,61,71: 실리콘 기판 4,24: Pt 하부 전극
6,7,8,9,77,78,79,80: SBT 층 11,33: Pt 상부 전극
10,32,69,81: 강유전체 박막 26,27,28,29: SBT 층
63,74: 하부 전극 65: 초기층
66: SBT 박막 68: 최종층
70,82: 상부 전극 86: 시드층

Claims (24)

  1. 하부 전극, 적어도 3층으로 이루어진 강유전체 박막 및 상부 전극이 기판 상에 순차적으로 적층된 강유전체 커패시터를 갖는 반도체 장치의 제조방법에 있어서, 10분 초과 60분 이하의 제1 설정 시간 동안 700℃ 초과 800℃ 이하의 제1 온도에서 중간층에 대한 열처리를 함으로써 강유전체 박막의 층들중 최하층과 최상층 사이의 중간층을 결정화시키는 공정; 및 제1 온도보다 낮은 600℃ 이상 700℃ 이하의 제2 온도에서 열처리를 함으로써 최하층과 최상층중 적어도 하나를 결정화하는 공정을 포함하는 반도체 장치의 제조방법.
  2. 제 1항에 있어서, 최하층과 최상층 모두가 제2 온도에서 열처리함으로써 결정화되는 반도체 장치의 제조방법.
  3. 제 2항에 있어서, 강유전체 박막의 최하층과 최상층의 열처리 시간이 제1 설정 시간인 반도체 장치의 제조방법.
  4. 제 1항에 있어서, 최하층이 제2 온도에서 열처리함으로써 결정화되고, 최상층이 제1 온도에서 제1 설정 시간보다 더 짧은 5분 이상 10분 이하의 제2 설정 시간동안 열처리함으로써 결정화되는 반도체 장치의 제조방법.
  5. 제 4항에 있어서, 최하층을 결정화하기 위한 열처리 시간이 제1 설정 시간이고, 최상층을 결정화하기 위한 열처리 온도가 제1 온도인 반도체 장치의 제조방법.
  6. 제 1항에 있어서, 최하층이 제1 설정 시간보다 더 짧은 제2 설정 시간동안 열처리함으로써 결정화되고, 최상층이 제2 온도에서 열처리함으로써 결정화되는 반도체 장치의 제조방법.
  7. 제 6항에 있어서, 최하층을 결정화하기 위한 열처리 온도가 제1 온도이고, 그리고 최상층을 결정화하기 위한 열처리 시간이 제1 설정 시간인 반도체 장치의 제조방법.
  8. 하부 전극, 적어도 3층으로 이루어진 강유전체 박막 및 상부 전극이 기판 상에 순차적으로 적층된 강유전체 커패시터를 갖는 반도체 장치의 제조방법에 있어서, 10분 초과 60분 이하의 제1 설정 시간 동안 700℃ 초과 800℃ 이하의 제1 온도에서 중간층에 대한 열처리를 함으로써 강유전체 박막의 층들중 최하층과 최상층 사이의 중간층을 결정화시키는 공정; 및 제1 온도 또는 제1 온도보다 낮은 600℃ 이상 700℃ 이하의 제2 온도에서 제1 설정 시간보다 더 짧은 5분 이상 10분 이하의 제2 설정 시간 동안 열처리를 함으로써 최하층과 최상층중 적어도 하나를 결정화하는 공정을 포함하는 반도체 장치의 제조방법.
  9. 제 8항에 있어서, 최하층과 최상층 모두가 제2 설정 시간동안 열처리함으로써 결정화되는 반도체 장치의 제조방법.
  10. 제 9항에 있어서, 최하층과 최상층의 열처리 온도가 제1 온도인 반도체 장치의 제조방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 제 1항 내지 제 10항중 어느 한 항에 있어서, 강유전체 박막이 Bi층 구조의 강유전성 물질인 반도체 장치의 제조방법.
  16. 제 1항 내지 제 10항중 어느 한 항에 있어서, 강유전체 박막의 막 형성 방법이 코팅막 형성법인 반도체 장치의 제조방법.
  17. 제 1항 내지 제 10항중 어느 한 항에 있어서, 강유전체 박막의 막형성 방법이 LSMCD법인 반도체 장치의 제조방법.
  18. 제 17항에 있어서, 중간층은 제3 온도에서 퇴적 및 텐터티브 베이킹을 수회 실시하고, 제1 설정 시간 동안 제1 온도에서 열처리를 실시하는 공정을 반복함으로써 결정화되는 반도체 장치의 제조방법.
  19. 삭제
  20. 삭제
  21. 레이저 어닐링에 의해 강유전체 박막의 최하층을 결정화하는 공정을 포함하는, 제1 항 또는 제8 항에 기재된 반도체 장치의 제조방법.
  22. 적외선 가열에 의한 급속 열적 어닐링에 의해 강유전체 박막의 최하층을 결정화하는 공정을 포함하는, 제1 항 또는 제8 항에 기재된 반도체 장치의 제조방법.
  23. 제 21항 또는 제 22항에 있어서, 강유전체 박막이 하기 일반식으로 나타내지는 물질로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법:
    Bi2Am-1BmO3m+3
    상기 화학식에서,
    A는 Na, K, Pb, Ca, Sr, Ba 및 Bi로 이루어진 군으로부터 선택된 것들중 하나를 나타내고,
    B는 Fe, Ti, Nb, Ta, W 및 Mo로 이루어진 군으로부터 선택된 것들중 하나를 나타내고, 그리고
    m은 자연수를 나타낸다.
  24. 삭제
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