JPH1012832A - 強誘電体キャパシタの作製方法及び強誘電体メモリ装置の製造方法 - Google Patents
強誘電体キャパシタの作製方法及び強誘電体メモリ装置の製造方法Info
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- JPH1012832A JPH1012832A JP8181358A JP18135896A JPH1012832A JP H1012832 A JPH1012832 A JP H1012832A JP 8181358 A JP8181358 A JP 8181358A JP 18135896 A JP18135896 A JP 18135896A JP H1012832 A JPH1012832 A JP H1012832A
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Abstract
(57)【要約】
【課題】 （１）最適な電極物質の選定、（２）結晶成
長方向の制御、及び（３）最適なアニール温度という重
要な条件を全て満足し、分極疲労しない強誘電体キャパ
シタの製造を可能にする。 【解決手段】 イリジウム下部電極13とＰＺＴ薄膜14と
の界面にＴｉＯx 核付け層31を堆積させ、この酸化物が
堆積した下部電極13上に、ＰＺＴ薄膜14の特定構成元素
（特に鉛）を過剰に含有する材料層32を形成し、前記特
定構成元素を主体とする表面析出物（特に構造遷移層3
3）が実質的に消失する温度で加熱処理して、ＰＺＴ薄
膜14を形成するＰＺＴキャパシタの作製方法。
長方向の制御、及び（３）最適なアニール温度という重
要な条件を全て満足し、分極疲労しない強誘電体キャパ
シタの製造を可能にする。 【解決手段】 イリジウム下部電極13とＰＺＴ薄膜14と
の界面にＴｉＯx 核付け層31を堆積させ、この酸化物が
堆積した下部電極13上に、ＰＺＴ薄膜14の特定構成元素
（特に鉛）を過剰に含有する材料層32を形成し、前記特
定構成元素を主体とする表面析出物（特に構造遷移層3
3）が実質的に消失する温度で加熱処理して、ＰＺＴ薄
膜14を形成するＰＺＴキャパシタの作製方法。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体キャパシ
タ（特に、ジルコン酸チタン酸鉛（ＰＺＴ）膜を有する
強誘電体キャパシタ）の作製方法及び強誘電体メモリ装
置（特にＰＺＴ膜を有する強誘電体キャパシタを用いた
不揮発性半導体メモリ）の製造方法に関するものであ
る。
タ（特に、ジルコン酸チタン酸鉛（ＰＺＴ）膜を有する
強誘電体キャパシタ）の作製方法及び強誘電体メモリ装
置（特にＰＺＴ膜を有する強誘電体キャパシタを用いた
不揮発性半導体メモリ）の製造方法に関するものであ
る。
【０００２】
【従来の技術】強誘電体物質であるＰＺＴを誘電体膜と
して用いてキャパシタを形成することにより、その残留
分極特性を用いた簡単な構造の不揮発性記憶素子、即
ち、ＦＲＡＭと称される不揮発性メモリである強誘電体
ＲＡＭ（Ferroelectric Random Access Memory）を作製
することができる。
して用いてキャパシタを形成することにより、その残留
分極特性を用いた簡単な構造の不揮発性記憶素子、即
ち、ＦＲＡＭと称される不揮発性メモリである強誘電体
ＲＡＭ（Ferroelectric Random Access Memory）を作製
することができる。
【０００３】このようなＦＲＡＭは、既に一部実用化さ
れており、そのＰＺＴキャパシタは図17に示す如くに構
成され、またその強誘電体メモリセルは図18に示す如く
に構成されている。
れており、そのＰＺＴキャパシタは図17に示す如くに構
成され、またその強誘電体メモリセルは図18に示す如く
に構成されている。
【０００４】図17に示す従来のＰＺＴキャパシタＣａｐ
においては、スタック型のセルキャパシタとして、一般
には、下部電極43としてＴｉ接着層43Ｂ上にＰｔ層43Ａ
を積層したＰｔ／Ｔｉ構造が用いられており、その上に
ゾルーゲル法、スパッタリング法又はＣＶＤ(Chemical
Vapor Deposition）法によってＰＺＴ薄膜44が形成さ
れ、更に、上部電極45としてＰｔが用いられている。な
お、下部電極43下にはＴｉＮ等のバリヤ層40が設けら
れ、絶縁層１（１Ａと１Ｂの積層体）のコンタクトホー
ル19に被着されたポリシリコン層（プラグ）20を介して
シリコン基板側に接続されている。
においては、スタック型のセルキャパシタとして、一般
には、下部電極43としてＴｉ接着層43Ｂ上にＰｔ層43Ａ
を積層したＰｔ／Ｔｉ構造が用いられており、その上に
ゾルーゲル法、スパッタリング法又はＣＶＤ(Chemical
Vapor Deposition）法によってＰＺＴ薄膜44が形成さ
れ、更に、上部電極45としてＰｔが用いられている。な
お、下部電極43下にはＴｉＮ等のバリヤ層40が設けら
れ、絶縁層１（１Ａと１Ｂの積層体）のコンタクトホー
ル19に被着されたポリシリコン層（プラグ）20を介して
シリコン基板側に接続されている。
【０００５】図18について、上記のＰＺＴキャパシタＣ
ａｐを有するＦＲＡＭのメモリセルを説明すると、例え
ばＰ- 型シリコン基板17の一主面には、フィールド酸化
膜７で区画された素子領域が形成され、ここに、ＭＯＳ
トランジスタからなるトランスファゲートＴＲとキャパ
シタＣａｐとからなるメモリセルＭ−ｃｅｌが設けられ
ている。このメモリセルは、ＣＵＢ（Cell under Bitli
ne）タイプのものである。
ａｐを有するＦＲＡＭのメモリセルを説明すると、例え
ばＰ- 型シリコン基板17の一主面には、フィールド酸化
膜７で区画された素子領域が形成され、ここに、ＭＯＳ
トランジスタからなるトランスファゲートＴＲとキャパ
シタＣａｐとからなるメモリセルＭ−ｃｅｌが設けられ
ている。このメモリセルは、ＣＵＢ（Cell under Bitli
ne）タイプのものである。
【０００６】トランスファゲートＴＲにおいては、例え
ばＮ+ 型ソース領域10とＮ+ 型ドレイン領域８が不純物
拡散でそれぞれ形成され、これら両領域間にはゲート酸
化膜11を介してポリシリコンワードライン９（ＷＬ）が
設けられ、ドレイン領域８にはＳｉＯ2 等の絶縁層１の
コンタクトホール18を介してビットライン16（ＢＬ）が
接続されている。
ばＮ+ 型ソース領域10とＮ+ 型ドレイン領域８が不純物
拡散でそれぞれ形成され、これら両領域間にはゲート酸
化膜11を介してポリシリコンワードライン９（ＷＬ）が
設けられ、ドレイン領域８にはＳｉＯ2 等の絶縁層１の
コンタクトホール18を介してビットライン16（ＢＬ）が
接続されている。
【０００７】キャパシタＣａｐはスタック型と称される
ものであって、ソース領域10に絶縁層１Ａのコンタクト
ホール19を介してポリシリコン層20が接続され、更にこ
の上に、上記したバリヤ層40及び下部電極43が積層さ
れ、この下部電極上にＰＺＴ強誘電体膜44及び上部電極
45が順次積層されている。
ものであって、ソース領域10に絶縁層１Ａのコンタクト
ホール19を介してポリシリコン層20が接続され、更にこ
の上に、上記したバリヤ層40及び下部電極43が積層さ
れ、この下部電極上にＰＺＴ強誘電体膜44及び上部電極
45が順次積層されている。
【０００８】なお、キャパシタＣａｐを構成する強誘電
体膜44は、原料溶液を用いてゾルーゲル法で形成したＰ
ＺＴ、即ちＰｂ（Ｚｒ，Ｔｉ）Ｏ3 膜からなっている。
また、下部電極43は、Ｔｉ層43Ｂ上にＰｔ層43Ａを付着
したものからなっており、強誘電体膜44と接する上部電
極45はＰｔからなっている。
体膜44は、原料溶液を用いてゾルーゲル法で形成したＰ
ＺＴ、即ちＰｂ（Ｚｒ，Ｔｉ）Ｏ3 膜からなっている。
また、下部電極43は、Ｔｉ層43Ｂ上にＰｔ層43Ａを付着
したものからなっており、強誘電体膜44と接する上部電
極45はＰｔからなっている。
【０００９】しかしながら、上記した従来のＦＲＡＭに
おいては、ＰＺＴキャパシタＣａｐの動作時に反転（即
ち、データの書き込み及び読み出し動作のたびに行われ
る分極反転）を繰り返すことによって、分極特性が著し
く低下する“分極疲労”と呼ばれる現象を生じ易い。こ
れは、実デバイスを開発する上で問題となる現象であ
り、残留分極密度が 106回程度の反転によって劣化し、
初期値の２分の１以下に減少してしまうことがある。こ
のために、繰り返しの読み書きに関して信頼性の高いデ
バイスを開発することが困難であった。
おいては、ＰＺＴキャパシタＣａｐの動作時に反転（即
ち、データの書き込み及び読み出し動作のたびに行われ
る分極反転）を繰り返すことによって、分極特性が著し
く低下する“分極疲労”と呼ばれる現象を生じ易い。こ
れは、実デバイスを開発する上で問題となる現象であ
り、残留分極密度が 106回程度の反転によって劣化し、
初期値の２分の１以下に減少してしまうことがある。こ
のために、繰り返しの読み書きに関して信頼性の高いデ
バイスを開発することが困難であった。
【００１０】
【発明が解決しようとする課題】本発明の目的は、強誘
電体キャパシタが繰り返しの反転によっても分極疲労を
生じ難く、長寿命で高信頼性を保持することのできる強
誘電体キャパシタの作製方法及び強誘電体メモリ装置の
製造方法を提供することにある。
電体キャパシタが繰り返しの反転によっても分極疲労を
生じ難く、長寿命で高信頼性を保持することのできる強
誘電体キャパシタの作製方法及び強誘電体メモリ装置の
製造方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明者は、上記した分
極疲労の問題を解決するために、特にＰＺＴキャパシタ
の新規な製造方法について種々検討を加えた結果、ゾル
ーゲル法によってＰＺＴ薄膜を形成するに際し、（１）
最適な電極物質の選定、（２）結晶成長方向の制御、及
び（３）最適なアニール温度の３項目が重要であり、こ
れらの条件を全て満足した場合にのみ、分極疲労しない
ＰＺＴキャパシタの製造が可能になることを見出し、本
発明に到達したものである。
極疲労の問題を解決するために、特にＰＺＴキャパシタ
の新規な製造方法について種々検討を加えた結果、ゾル
ーゲル法によってＰＺＴ薄膜を形成するに際し、（１）
最適な電極物質の選定、（２）結晶成長方向の制御、及
び（３）最適なアニール温度の３項目が重要であり、こ
れらの条件を全て満足した場合にのみ、分極疲労しない
ＰＺＴキャパシタの製造が可能になることを見出し、本
発明に到達したものである。
【００１２】即ち、本発明は、第１の電極上に強誘電体
膜（特にＰＺＴ薄膜：以下、同様）及び第２の電極が順
次積層された強誘電体キャパシタ（特にＰＺＴキャパシ
タ）を作製するに際し、イリジウムを主体とする電極材
料によって前記第１の電極を形成する工程（上記の
（１）の条件に対応する工程）と、前記第１の電極と前
記強誘電体膜との界面に、前記強誘電体膜の構成元素の
うちの少なくとも１種の元素の酸化物（特にチタン酸化
物：以下、同様）を堆積させる工程（上記の（２）の条
件の一部に対応する工程）と、この酸化物が堆積した前
記第１の電極上に、前記強誘電体膜の特定構成元素（特
に鉛）を過剰に含有する強誘電体膜材料層を形成する工
程（上記の（２）の条件の一部に対応する工程）と、前
記特定構成元素を主体とする表面析出物（特に後述する
構造遷移層）が実質的に消失する温度で加熱処理して、
前記強誘電体膜を形成する工程（上記の（３）の条件に
対応する工程）とを有する、強誘電体キャパシタの作製
方法に係るものである。
膜（特にＰＺＴ薄膜：以下、同様）及び第２の電極が順
次積層された強誘電体キャパシタ（特にＰＺＴキャパシ
タ）を作製するに際し、イリジウムを主体とする電極材
料によって前記第１の電極を形成する工程（上記の
（１）の条件に対応する工程）と、前記第１の電極と前
記強誘電体膜との界面に、前記強誘電体膜の構成元素の
うちの少なくとも１種の元素の酸化物（特にチタン酸化
物：以下、同様）を堆積させる工程（上記の（２）の条
件の一部に対応する工程）と、この酸化物が堆積した前
記第１の電極上に、前記強誘電体膜の特定構成元素（特
に鉛）を過剰に含有する強誘電体膜材料層を形成する工
程（上記の（２）の条件の一部に対応する工程）と、前
記特定構成元素を主体とする表面析出物（特に後述する
構造遷移層）が実質的に消失する温度で加熱処理して、
前記強誘電体膜を形成する工程（上記の（３）の条件に
対応する工程）とを有する、強誘電体キャパシタの作製
方法に係るものである。
【００１３】また、本発明は上記又は下記の方法によっ
て、メモリセルに強誘電体キャパシタを作製する、強誘
電体メモリ装置の製造方法も提供するものである。
て、メモリセルに強誘電体キャパシタを作製する、強誘
電体メモリ装置の製造方法も提供するものである。
【００１４】
【発明の実施の形態】本発明の方法においては、具体的
には、イリジウムからなる下部電極上にジルコン酸チタ
ン酸鉛層とイリジウム等の酸化され易い金属からなる上
部電極とが順次積層された強誘電体キャパシタを作製す
るに際し、前記下部電極上にチタン酸化物を堆積させた
後、鉛を過剰に含有するジルコン酸チタン酸鉛の非晶質
層を前記下部電極上に形成し、過剰な鉛を主体とする表
面析出物が実質的に消失する温度で、ジルコン酸チタン
酸鉛の結晶層を形成するためのアニールを行うか、又は
／及び、前記結晶層のポストアニールを行い、この結晶
層上に前記上部電極を形成する。
には、イリジウムからなる下部電極上にジルコン酸チタ
ン酸鉛層とイリジウム等の酸化され易い金属からなる上
部電極とが順次積層された強誘電体キャパシタを作製す
るに際し、前記下部電極上にチタン酸化物を堆積させた
後、鉛を過剰に含有するジルコン酸チタン酸鉛の非晶質
層を前記下部電極上に形成し、過剰な鉛を主体とする表
面析出物が実質的に消失する温度で、ジルコン酸チタン
酸鉛の結晶層を形成するためのアニールを行うか、又は
／及び、前記結晶層のポストアニールを行い、この結晶
層上に前記上部電極を形成する。
【００１５】この場合、ジルコン酸チタン酸鉛の非晶質
層の鉛含有量をジルコニウムとチタンとの合計量に対し
て原子数比で（1.02〜1.50）倍とし、アニール又はポス
トアニールを 625℃以上で行うことが望ましい。
層の鉛含有量をジルコニウムとチタンとの合計量に対し
て原子数比で（1.02〜1.50）倍とし、アニール又はポス
トアニールを 625℃以上で行うことが望ましい。
【００１６】また、ゾルーゲル法に基づいて、前記チタ
ン酸化物を堆積させた前記下部電極上に、鉛を過剰に含
有するジルコン酸チタン酸鉛の前駆体溶液を塗布し、こ
の塗布された前駆体溶液を加熱処理してジルコン酸チタ
ン酸鉛の非晶質層を形成し、更にこの非晶質層をアニー
ルして結晶化するのがよい。
ン酸化物を堆積させた前記下部電極上に、鉛を過剰に含
有するジルコン酸チタン酸鉛の前駆体溶液を塗布し、こ
の塗布された前駆体溶液を加熱処理してジルコン酸チタ
ン酸鉛の非晶質層を形成し、更にこの非晶質層をアニー
ルして結晶化するのがよい。
【００１７】上記の酸化物（特にチタン酸化物）は膜厚
0.01〜10nmで堆積させるのがよい。
0.01〜10nmで堆積させるのがよい。
【００１８】
【実施例】以下、本発明を実施例について説明する。
【００１９】まず、図９及び図10について、本発明に基
づく方法によって作製されたＰＺＴ強誘電体キャパシタ
ＣＡＰと、これを組み込んだ半導体デバイス（例えば、
不揮発性記憶素子であるＦＲＡＭ）のＣＵＢタイプのメ
モリセルを説明する。
づく方法によって作製されたＰＺＴ強誘電体キャパシタ
ＣＡＰと、これを組み込んだ半導体デバイス（例えば、
不揮発性記憶素子であるＦＲＡＭ）のＣＵＢタイプのメ
モリセルを説明する。
【００２０】本実施例のＰＺＴキャパシタＣＡＰは、ス
タック型のセルキャパシタとして、下部電極としてのイ
リジウム（Ｉｒ）層13と、その上にチタン酸化物の堆積
層31を介してゾルーゲル法、スパッタリング法又はＣＶ
Ｄ(Chemical Vapor Deposition）法によって形成された
ＰＺＴ薄膜14と、更にこの上に上部電極として設けられ
たイリジウム（Ｉｒ）層15とによって構成されている。
なお、下部電極13下にはＴｉＮ、ＲｕＯ2 等のバリヤ層
30が設けられ、絶縁層１のコンタクトホール19に被着さ
れたポリシリコン層（プラグ）20を介してシリコン基板
側と接続されている。
タック型のセルキャパシタとして、下部電極としてのイ
リジウム（Ｉｒ）層13と、その上にチタン酸化物の堆積
層31を介してゾルーゲル法、スパッタリング法又はＣＶ
Ｄ(Chemical Vapor Deposition）法によって形成された
ＰＺＴ薄膜14と、更にこの上に上部電極として設けられ
たイリジウム（Ｉｒ）層15とによって構成されている。
なお、下部電極13下にはＴｉＮ、ＲｕＯ2 等のバリヤ層
30が設けられ、絶縁層１のコンタクトホール19に被着さ
れたポリシリコン層（プラグ）20を介してシリコン基板
側と接続されている。
【００２１】従って、このキャパシタＣＡＰは、上下の
両電極ともにイリジウム金属を用いていることに、第１
の特徴がある。これらの電極３及び５はそれぞれ、電子
線加熱方式の真空蒸着法によって 100〜300nm(例えば 2
00nm）の膜厚に形成されてよい。
両電極ともにイリジウム金属を用いていることに、第１
の特徴がある。これらの電極３及び５はそれぞれ、電子
線加熱方式の真空蒸着法によって 100〜300nm(例えば 2
00nm）の膜厚に形成されてよい。
【００２２】また、ＰＺＴ薄膜14は、ＴｉＯX （酸化チ
タン）層31をいわば核付けしたイリジウム下部電極13上
にゾルーゲル法で形成され、かつ、ゾル状態（又は非晶
質）での組成がＰｂ過剰であってＰｂ含有量がＺｒとＴ
ｉとの合計量に対して原子数比で（1.02〜1.50）倍であ
ることが、第２の特徴である。例えば、ＰＺＴ薄膜14
は、Ｐｂ：Ｚｒ：Ｔｉ＝1.1 ：0.5 ：0.5 の組成で 300
nmの膜厚に形成されてよい。
タン）層31をいわば核付けしたイリジウム下部電極13上
にゾルーゲル法で形成され、かつ、ゾル状態（又は非晶
質）での組成がＰｂ過剰であってＰｂ含有量がＺｒとＴ
ｉとの合計量に対して原子数比で（1.02〜1.50）倍であ
ることが、第２の特徴である。例えば、ＰＺＴ薄膜14
は、Ｐｂ：Ｚｒ：Ｔｉ＝1.1 ：0.5 ：0.5 の組成で 300
nmの膜厚に形成されてよい。
【００２３】そして、このＰＺＴ薄膜14は、その結晶化
時のアニール又は／及び結晶化後のポストアニールの加
熱温度を 625℃以上（望ましくは 750℃以下）として形
成されることにより、表面に析出するＰｂを主体とする
構造遷移層が消失していることが、第３の特徴である。
時のアニール又は／及び結晶化後のポストアニールの加
熱温度を 625℃以上（望ましくは 750℃以下）として形
成されることにより、表面に析出するＰｂを主体とする
構造遷移層が消失していることが、第３の特徴である。
【００２４】こうしたＰＺＴキャパシタＣＡＰを有する
ＦＲＡＭのメモリセルにおいては、例えばＰ- 型シリコ
ン基板17の一主面には、フィールド酸化膜７で区画され
た素子領域が形成され、ここに、ＭＯＳトランジスタか
らなるトランスファゲートＴＲとキャパシタＣＡＰとか
らなるメモリセルＭ−ＣＥＬが設けられている。
ＦＲＡＭのメモリセルにおいては、例えばＰ- 型シリコ
ン基板17の一主面には、フィールド酸化膜７で区画され
た素子領域が形成され、ここに、ＭＯＳトランジスタか
らなるトランスファゲートＴＲとキャパシタＣＡＰとか
らなるメモリセルＭ−ＣＥＬが設けられている。
【００２５】トランスファゲートＴＲにおいては、例え
ばＮ+ 型ソース領域10とＮ+ 型ドレイン領域８が不純物
拡散でそれぞれ形成され、これら両領域間にはゲート酸
化膜11を介してワードライン９（ＷＬ）が設けられ、ソ
ース領域10にはＳｉＯ2 等の絶縁層１のコンタクトホー
ル18を介してビットライン16（ＢＬ）が接続されてい
る。
ばＮ+ 型ソース領域10とＮ+ 型ドレイン領域８が不純物
拡散でそれぞれ形成され、これら両領域間にはゲート酸
化膜11を介してワードライン９（ＷＬ）が設けられ、ソ
ース領域10にはＳｉＯ2 等の絶縁層１のコンタクトホー
ル18を介してビットライン16（ＢＬ）が接続されてい
る。
【００２６】次に、上記の強誘電体キャパシタＣＡＰの
基本的な作製方法を図１について説明する。
基本的な作製方法を図１について説明する。
【００２７】まず、工程１において、Ｓｉウエハ上に形
成したＳｉＯ2 層１Ａにコンタクトホール19を開け、こ
のコンタクトホールにポリシリコンプラグ層20をフォト
リソグラフィ技術によって選択的に形成し、更にこの上
に膜厚 200nmのＴｉＮ薄膜のバリアメタル30を反応性ス
パッタ法によって形成する。
成したＳｉＯ2 層１Ａにコンタクトホール19を開け、こ
のコンタクトホールにポリシリコンプラグ層20をフォト
リソグラフィ技術によって選択的に形成し、更にこの上
に膜厚 200nmのＴｉＮ薄膜のバリアメタル30を反応性ス
パッタ法によって形成する。
【００２８】次いで、工程２において、工程１で形成し
たＴｉＮ薄膜20上に膜厚 200nmのＩｒ（イリジウム）薄
膜13（下部電極）をスパッタリング又は電子線加熱方式
の蒸着法によって形成する。
たＴｉＮ薄膜20上に膜厚 200nmのＩｒ（イリジウム）薄
膜13（下部電極）をスパッタリング又は電子線加熱方式
の蒸着法によって形成する。
【００２９】次いで、工程３において、工程２で形成し
たＩｒ薄膜13上に、ＴｉＯ2 ターゲットを用いたＲＦス
パッタリング法により膜厚２nm相当のＴｉＯX 31を堆積
させる。このＴｉＯX 31がＰＺＴ結晶の核として働く。
たＩｒ薄膜13上に、ＴｉＯ2 ターゲットを用いたＲＦス
パッタリング法により膜厚２nm相当のＴｉＯX 31を堆積
させる。このＴｉＯX 31がＰＺＴ結晶の核として働く。
【００３０】次いで、工程４において、膜厚 200nmの非
晶質状態のＰＺＴ薄膜32をゾルーゲル法により形成す
る。非晶質薄膜の形成温度は 480℃（10分間、空気中）
であった。このゾルーゲル法の原料（ＰＺＴ前駆体）溶
液は、Ｐｂ（ＣＨ3 ＣＯＯ)2・３Ｈ2 Ｏ、Ｔｉ｛（ＣＨ
3)2 ＣＨＯ｝4 、Ｚｒ｛ＣＨ3(ＣＨ2)2 ＣＨ2 Ｏ｝4 及
びＮＨ（ＣＨ2 ＣＨ2 ＯＨ)2のＣＨ3 ＯＣ2 Ｈ4 ＯＨ溶
液であってよく、これを塗布、乾燥する。この原料溶液
（又は非晶質薄膜）32の組成は、Ｐｂ過剰であって原子
数比でＰｂ：Ｚｒ：Ｔｉ＝1.1 ：0.5 ：0.5 であってよ
い。
晶質状態のＰＺＴ薄膜32をゾルーゲル法により形成す
る。非晶質薄膜の形成温度は 480℃（10分間、空気中）
であった。このゾルーゲル法の原料（ＰＺＴ前駆体）溶
液は、Ｐｂ（ＣＨ3 ＣＯＯ)2・３Ｈ2 Ｏ、Ｔｉ｛（ＣＨ
3)2 ＣＨＯ｝4 、Ｚｒ｛ＣＨ3(ＣＨ2)2 ＣＨ2 Ｏ｝4 及
びＮＨ（ＣＨ2 ＣＨ2 ＯＨ)2のＣＨ3 ＯＣ2 Ｈ4 ＯＨ溶
液であってよく、これを塗布、乾燥する。この原料溶液
（又は非晶質薄膜）32の組成は、Ｐｂ過剰であって原子
数比でＰｂ：Ｚｒ：Ｔｉ＝1.1 ：0.5 ：0.5 であってよ
い。
【００３１】次いで、工程５において、工程４で形成し
た非晶質ＰＺＴ薄膜32を含酸素雰囲気中又は大気中で 6
25℃〜750 ℃で10分間、アニール（焼結）する。この焼
結処理によってＰＺＴは結晶化し、ペロブスカイト構造
の強誘電体薄膜14になる。この結晶化の際に、非晶質Ｐ
ＺＴ32とＩｒ13との界面のＴｉＯX 31がＰＺＴの核密度
を増加させ、緻密な構造の薄膜14を形成させる。
た非晶質ＰＺＴ薄膜32を含酸素雰囲気中又は大気中で 6
25℃〜750 ℃で10分間、アニール（焼結）する。この焼
結処理によってＰＺＴは結晶化し、ペロブスカイト構造
の強誘電体薄膜14になる。この結晶化の際に、非晶質Ｐ
ＺＴ32とＩｒ13との界面のＴｉＯX 31がＰＺＴの核密度
を増加させ、緻密な構造の薄膜14を形成させる。
【００３２】次いで、工程６において、工程５で形成し
たペロブスカイト結晶のＰＺＴ薄膜14上に膜厚 200nmの
Ｉｒ（イリジウム）上部電極15をスパッタリング又は電
子線加熱方式の蒸着法により形成する。これにより、Ｐ
ＺＴキャパシタＣＡＰが形成される。
たペロブスカイト結晶のＰＺＴ薄膜14上に膜厚 200nmの
Ｉｒ（イリジウム）上部電極15をスパッタリング又は電
子線加熱方式の蒸着法により形成する。これにより、Ｐ
ＺＴキャパシタＣＡＰが形成される。
【００３３】上記のようにしてＰＺＴキャパシタＣＡＰ
を作製する際に、主として上述した３つの特徴点を有す
ることがキャパシタ性能（特に分極疲労の防止）にとっ
て極めて重要である。
を作製する際に、主として上述した３つの特徴点を有す
ることがキャパシタ性能（特に分極疲労の防止）にとっ
て極めて重要である。
【００３４】（１）．まず、電極物質について述べる。
一般に、ＰＺＴキャパシタの電極にはＰｔ（但し、上部
電極のみにＡｕが使用される場合もある。）などの酸化
されない物質が用いられる。これに対して、本発明者
は、金属Ｉｒを下部と上部の両方の電極に用いることに
よって分極疲労を緩和することに成功したのである。
一般に、ＰＺＴキャパシタの電極にはＰｔ（但し、上部
電極のみにＡｕが使用される場合もある。）などの酸化
されない物質が用いられる。これに対して、本発明者
は、金属Ｉｒを下部と上部の両方の電極に用いることに
よって分極疲労を緩和することに成功したのである。
【００３５】図２には、下部電極がＩｒからなるＡｕ／
ＰＺＴ／Ｉｒ、Ｐｔ／ＰＺＴ／Ｉｒ及びＩｒ／ＰＺＴ／
Ｉｒ構造の各ＰＺＴキャパシタの分極疲労特性の比較を
示す。なお、図３には、ＰＺＴ薄膜についての残留分極
密度のヒステリシス曲線を示す。
ＰＺＴ／Ｉｒ、Ｐｔ／ＰＺＴ／Ｉｒ及びＩｒ／ＰＺＴ／
Ｉｒ構造の各ＰＺＴキャパシタの分極疲労特性の比較を
示す。なお、図３には、ＰＺＴ薄膜についての残留分極
密度のヒステリシス曲線を示す。
【００３６】図２から、上部電極にＡｕを用いたキャパ
シタにおいては、 106回以上の反転によって残留分極密
度がほとんどゼロまで減少しており、また、上部電極に
Ｐｔを用いたキャパシタにおいては疲労特性が僅かに向
上しているが、２×106 回以上の反転において急激な分
極特性の低下が観測される。しかし、上部電極にＩｒを
用いた場合、２×109 回まで分極特性の減少が見られな
い。
シタにおいては、 106回以上の反転によって残留分極密
度がほとんどゼロまで減少しており、また、上部電極に
Ｐｔを用いたキャパシタにおいては疲労特性が僅かに向
上しているが、２×106 回以上の反転において急激な分
極特性の低下が観測される。しかし、上部電極にＩｒを
用いた場合、２×109 回まで分極特性の減少が見られな
い。
【００３７】このように、分極疲労特性は電極物質にも
強く依存し、上下の両電極をＩｒとした本実施例のキャ
パシタは、他のものに比べて分極反転時の残留分極密度
（Ｐｒ）が安定し、非常に優れていることが明らかであ
る。これは、Ｉｒ金属の耐酸化性等に寄因するものと思
われる。
強く依存し、上下の両電極をＩｒとした本実施例のキャ
パシタは、他のものに比べて分極反転時の残留分極密度
（Ｐｒ）が安定し、非常に優れていることが明らかであ
る。これは、Ｉｒ金属の耐酸化性等に寄因するものと思
われる。
【００３８】（２）．次に、ＰＺＴの結晶化方向の制御
について述べる。上記したようにチタン酸化物31を堆積
させた（Ｔｉ−seeding)Ｉｒ下部電極13上に非晶質ＰＺ
Ｔ32を堆積させて、結晶化温度以上に加熱すると、両層
32−13の界面のチタン酸化物31の近傍でＰＺＴ結晶化の
核形成が起き、厚み方向に結晶化が進行する。この結晶
化過程によって図４（Ｃ）のように柱状の粒子構造14Ａ
が形成され、過剰な鉛などが表面に押し出され、ＰＺＴ
層14の表面にＰｂを主体とする構造遷移層33を形成す
る。
について述べる。上記したようにチタン酸化物31を堆積
させた（Ｔｉ−seeding)Ｉｒ下部電極13上に非晶質ＰＺ
Ｔ32を堆積させて、結晶化温度以上に加熱すると、両層
32−13の界面のチタン酸化物31の近傍でＰＺＴ結晶化の
核形成が起き、厚み方向に結晶化が進行する。この結晶
化過程によって図４（Ｃ）のように柱状の粒子構造14Ａ
が形成され、過剰な鉛などが表面に押し出され、ＰＺＴ
層14の表面にＰｂを主体とする構造遷移層33を形成す
る。
【００３９】しかし、このような不均一核生成による結
晶化が起きるのは、過剰な鉛を含むＰＺＴ前駆体溶液を
用いた場合のみである。ここで用いた溶液組成は原子数
比でＰｂ：Ｚｒ：Ｔｉ＝1.0 ：0.5 ：0.5 、1.1 ：0.5
：0.5 及び1.2 ：0.5 ：0.5の３種類である。ＴｉＯX
核付け層を設け、Ｔｉ−seeding したＩｒ下部電極13上
に形成したＰＺＴ薄膜の微細構造を透過型電子顕微鏡Ｔ
ＥＭのスケッチとして図４に示す（但し、ＴｉＯX 核付
け層は簡略化のために図示省略した。）が、上記組成に
対応してそれぞれ塊状、柱状、柱状の粒子構造が得られ
る。
晶化が起きるのは、過剰な鉛を含むＰＺＴ前駆体溶液を
用いた場合のみである。ここで用いた溶液組成は原子数
比でＰｂ：Ｚｒ：Ｔｉ＝1.0 ：0.5 ：0.5 、1.1 ：0.5
：0.5 及び1.2 ：0.5 ：0.5の３種類である。ＴｉＯX
核付け層を設け、Ｔｉ−seeding したＩｒ下部電極13上
に形成したＰＺＴ薄膜の微細構造を透過型電子顕微鏡Ｔ
ＥＭのスケッチとして図４に示す（但し、ＴｉＯX 核付
け層は簡略化のために図示省略した。）が、上記組成に
対応してそれぞれ塊状、柱状、柱状の粒子構造が得られ
る。
【００４０】即ち、前駆体溶液（又は非晶質ＰＺＴ）の
Ｐｂ濃度が低い場合（Ｐｂ＝1.0 ）は、図４（Ａ）のよ
うに塊状の粒子14Ｂの集合体でしかＰＺＴ薄膜14’が形
成されないが、同じ焼結温度(650℃）で同Ｐｂ濃度が過
剰であると（Ｐｂ＞1.0 、特にＰｂ≧1.02を満たすＰｂ
＝1.1 又はＰｂ＝1.2 ）、柱状の粒子構造14Ａが得られ
る。
Ｐｂ濃度が低い場合（Ｐｂ＝1.0 ）は、図４（Ａ）のよ
うに塊状の粒子14Ｂの集合体でしかＰＺＴ薄膜14’が形
成されないが、同じ焼結温度(650℃）で同Ｐｂ濃度が過
剰であると（Ｐｂ＞1.0 、特にＰｂ≧1.02を満たすＰｂ
＝1.1 又はＰｂ＝1.2 ）、柱状の粒子構造14Ａが得られ
る。
【００４１】好適なＰＺＴ前駆体溶液の組成は、Ｐｂ＝
1.02〜1.50（Ｚｒ＋Ｔｉ＝1.0 に対して）とする（但
し、Ｔｉ／Ｚｒ比は任意の割合とする）。Ｐｂ濃度が低
すぎると、上述した柱状構造（ＰＺＴ結晶化方向の制
御）が実現し難く、逆にＰｂ濃度が高すぎると、上述し
た構造遷移層の表面析出量が多くなり、消失し難くな
る。
1.02〜1.50（Ｚｒ＋Ｔｉ＝1.0 に対して）とする（但
し、Ｔｉ／Ｚｒ比は任意の割合とする）。Ｐｂ濃度が低
すぎると、上述した柱状構造（ＰＺＴ結晶化方向の制
御）が実現し難く、逆にＰｂ濃度が高すぎると、上述し
た構造遷移層の表面析出量が多くなり、消失し難くな
る。
【００４２】また、低い焼結温度(600℃）では図４
（Ｃ）のように構造遷移層33が生じ易いのに対し、焼結
温度を制御して 625℃以上、例えば 650℃にすることに
よって構造遷移層33が消失する。但し、あまり焼結温度
が高いと、ＰＺＴ結晶が生成し難いので、 750℃以下と
するのがよい。
（Ｃ）のように構造遷移層33が生じ易いのに対し、焼結
温度を制御して 625℃以上、例えば 650℃にすることに
よって構造遷移層33が消失する。但し、あまり焼結温度
が高いと、ＰＺＴ結晶が生成し難いので、 750℃以下と
するのがよい。
【００４３】なお、図５には、酸化チタンを核付けした
Ｉｒ下部電極上に形成したＰＺＴ薄膜14の表面のＳＥＭ
（走査型電子顕微鏡）像を示すが、ＰＺＴは粒径 100nm
以下の微細な粒子であって緻密であることが分かる。
Ｉｒ下部電極上に形成したＰＺＴ薄膜14の表面のＳＥＭ
（走査型電子顕微鏡）像を示すが、ＰＺＴは粒径 100nm
以下の微細な粒子であって緻密であることが分かる。
【００４４】図６には、上記した各Ｐｂ濃度の原料から
得られたＰＺＴ薄膜上に、Ｉｒ上部電極を蒸着して作製
した各ＰＺＴキャパシタの分極疲労特性の組成依存性を
示す。
得られたＰＺＴ薄膜上に、Ｉｒ上部電極を蒸着して作製
した各ＰＺＴキャパシタの分極疲労特性の組成依存性を
示す。
【００４５】これによれば、Ｐｂ＝1.0 のＰＺＴキャパ
シタの残留分極密度は、 107回の反転によって、ほとん
どゼロまで減少している。これに対して、Ｐｂ＝1.1 、
1.2のＰＺＴキャパシタにおいては、 108回の反転にお
いても残留分極密度の減少が見られない。
シタの残留分極密度は、 107回の反転によって、ほとん
どゼロまで減少している。これに対して、Ｐｂ＝1.1 、
1.2のＰＺＴキャパシタにおいては、 108回の反転にお
いても残留分極密度の減少が見られない。
【００４６】このように、Ｔｉ−seeding と過剰Ｐｂを
含む前駆体溶液を用いて一方向に結晶成長させることに
よっても、疲労特性が大幅に向上する。
含む前駆体溶液を用いて一方向に結晶成長させることに
よっても、疲労特性が大幅に向上する。
【００４７】次に、上記のように、ＴｉＯX を核付けし
たＩｒ下部電極上に形成したＰＺＴ薄膜と、ＴｉＯX を
核付けしないＰｔ／ＴｉＮ電極上に形成したＰＺＴ薄膜
とについて、電気特性を比較する。
たＩｒ下部電極上に形成したＰＺＴ薄膜と、ＴｉＯX を
核付けしないＰｔ／ＴｉＮ電極上に形成したＰＺＴ薄膜
とについて、電気特性を比較する。
【００４８】図７にＩ−Ｖ特性を示すが、このデータに
よれば、Ｐｔ／ＴｉＮ下部電極上に形成したＰＺＴ薄膜
の漏れ電流値は印加電圧の増加に伴って著しい増加を示
すが、ＴｉＯX を核付けしたＩｒ下部電極を使用した場
合、漏れ電流値が約１×10-7Ａ/cm2であり、優れたＩ−
Ｖ特性を示すことが分かる。
よれば、Ｐｔ／ＴｉＮ下部電極上に形成したＰＺＴ薄膜
の漏れ電流値は印加電圧の増加に伴って著しい増加を示
すが、ＴｉＯX を核付けしたＩｒ下部電極を使用した場
合、漏れ電流値が約１×10-7Ａ/cm2であり、優れたＩ−
Ｖ特性を示すことが分かる。
【００４９】（３）．次に、ＰＺＴの焼結（アニール）
温度について述べる。ＰＺＴのアニール温度と分極疲労
特性との関係を図８に示す。
温度について述べる。ＰＺＴのアニール温度と分極疲労
特性との関係を図８に示す。
【００５０】これによれば、 600℃で形成したＰＺＴ
は、 108回の分極反転で残留分極密度がほとんどゼロま
で減少する。しかし、 625℃で形成したキャパシタの分
極特性は、著しく向上し、また、 625℃から700 ℃で形
成した試料においては、 108回の反転においても残留分
極密度の減少が殆ど見られない。この理由は、 625℃以
上で表面に形成された過剰Ｐｂの構造遷移層33が消失す
るために、疲労特性が向上したものと考えられる。
は、 108回の分極反転で残留分極密度がほとんどゼロま
で減少する。しかし、 625℃で形成したキャパシタの分
極特性は、著しく向上し、また、 625℃から700 ℃で形
成した試料においては、 108回の反転においても残留分
極密度の減少が殆ど見られない。この理由は、 625℃以
上で表面に形成された過剰Ｐｂの構造遷移層33が消失す
るために、疲労特性が向上したものと考えられる。
【００５１】以上のことから、本実施例の方法のポイン
トは、（１）電極物質にＩｒを用いる、（２）Ｔｉ−se
eding 法と過剰Ｐｂの溶液を用いる、（３）表面の構造
遷移層が消失する温度以上でＰＺＴの結晶化を行うこと
によって、分極疲労しないＰＺＴキャパシタの形成が可
能である。
トは、（１）電極物質にＩｒを用いる、（２）Ｔｉ−se
eding 法と過剰Ｐｂの溶液を用いる、（３）表面の構造
遷移層が消失する温度以上でＰＺＴの結晶化を行うこと
によって、分極疲労しないＰＺＴキャパシタの形成が可
能である。
【００５２】次に、本実施例によるＰＺＴキャパシタを
組み込んだ半導体デバイス、例えば不揮発性メモリであ
るＦＲＡＭのメモリセル（例えばスタック型のもの）を
説明する。
組み込んだ半導体デバイス、例えば不揮発性メモリであ
るＦＲＡＭのメモリセル（例えばスタック型のもの）を
説明する。
【００５３】まず、本実施例によるＦＲＡＭのメモリセ
ルの製造方法を図11〜図16に基づいて説明する。
ルの製造方法を図11〜図16に基づいて説明する。
【００５４】まず、図11のように、Ｐ- 型シリコン基板
（ウエハ）１上に選択酸化法によりフィールド酸化膜７
を形成し、熱酸化法によるゲート酸化膜11及び化学的気
相成長法によるポリシリコンワードライン９（ＷＬ）を
それぞれ形成し、更にＡｓ等のＮ型不純物の熱拡散でＮ
+ 型ソース領域10及びドレイン領域８をそれぞれ形成す
る。
（ウエハ）１上に選択酸化法によりフィールド酸化膜７
を形成し、熱酸化法によるゲート酸化膜11及び化学的気
相成長法によるポリシリコンワードライン９（ＷＬ）を
それぞれ形成し、更にＡｓ等のＮ型不純物の熱拡散でＮ
+ 型ソース領域10及びドレイン領域８をそれぞれ形成す
る。
【００５５】そして、全面に化学的気相成長法で堆積さ
せたＳｉＯ2 絶縁層１Ａに対し、ソース領域10上にフォ
トリソグラフィでコンタクトホール19を形成する。
せたＳｉＯ2 絶縁層１Ａに対し、ソース領域10上にフォ
トリソグラフィでコンタクトホール19を形成する。
【００５６】次いで、図12のように、コンタクトホール
19においてソース領域10に接触するようにポリシリコン
層20を被着し、この上にＴｉＮバリヤ層30、Ｉｒ下部電
極13を形成し、更にＴｉＯX 層31をスパッタで形成す
る。これは、全面に被着したポリＳｉ層、ＴｉＮ層、Ｉ
ｒ層及びＴｉＯX 層をフォトリソグラフィでパターニン
グすることにより形成可能である。
19においてソース領域10に接触するようにポリシリコン
層20を被着し、この上にＴｉＮバリヤ層30、Ｉｒ下部電
極13を形成し、更にＴｉＯX 層31をスパッタで形成す
る。これは、全面に被着したポリＳｉ層、ＴｉＮ層、Ｉ
ｒ層及びＴｉＯX 層をフォトリソグラフィでパターニン
グすることにより形成可能である。
【００５７】次いで、図13のように、下部電極13及びＴ
ｉＯX 層31を含め全面にスピンコート法又はディップコ
ート法によって、上述したＰｂ過剰のゾルーゲル原料溶
液32Ａを塗布する。
ｉＯX 層31を含め全面にスピンコート法又はディップコ
ート法によって、上述したＰｂ過剰のゾルーゲル原料溶
液32Ａを塗布する。
【００５８】次いで、原料溶液32Ａを塗布したウェハを
所定の温度(100〜300 ℃、例えば 170℃）で例えば３分
間加熱し、塗布した溶液の乾燥を行い、乾燥ゲル膜32Ｂ
を形成する。
所定の温度(100〜300 ℃、例えば 170℃）で例えば３分
間加熱し、塗布した溶液の乾燥を行い、乾燥ゲル膜32Ｂ
を形成する。
【００５９】次いで、乾燥を完了したウエハを 480℃で
処理して、図14のように非晶質化32した。そして、大気
中でペロブスカイト結晶の上述した柱状構造を生成し、
かつ表面の構造遷移層33が消失する温度(625℃以上、例
えば 650℃）で例えば10分間焼結（酸化焼結）し、図15
のように、強誘電体膜14を全面に形成する。
処理して、図14のように非晶質化32した。そして、大気
中でペロブスカイト結晶の上述した柱状構造を生成し、
かつ表面の構造遷移層33が消失する温度(625℃以上、例
えば 650℃）で例えば10分間焼結（酸化焼結）し、図15
のように、強誘電体膜14を全面に形成する。
【００６０】なお、強誘電体膜14を所定の膜厚（例えば
2000Å）に形成するには、必要に応じて図13の塗布工程
と乾燥工程と図15の焼結工程とを繰り返し、一度に目的
とする塗布厚にするのではなく、乾燥膜を積層して最終
膜厚を得ることができる。
2000Å）に形成するには、必要に応じて図13の塗布工程
と乾燥工程と図15の焼結工程とを繰り返し、一度に目的
とする塗布厚にするのではなく、乾燥膜を積層して最終
膜厚を得ることができる。
【００６１】次いで、図16のように、全面に形成した強
誘電体薄膜14の不要な部分をドライエッチング法などに
よって除去し、下部電極13上にＰＺＴ強誘電体膜14を所
定パターンに形成する。
誘電体薄膜14の不要な部分をドライエッチング法などに
よって除去し、下部電極13上にＰＺＴ強誘電体膜14を所
定パターンに形成する。
【００６２】次いで、スパッタリングによってイリジウ
ムを被着し、フォトリソグラフィによって、強誘電体薄
膜14との接合部にイリジウムからなる上部電極15を所定
パターンに形成する。
ムを被着し、フォトリソグラフィによって、強誘電体薄
膜14との接合部にイリジウムからなる上部電極15を所定
パターンに形成する。
【００６３】更に、公知の方法で図10に示した層間絶縁
膜１Ｂ、コンタクトホール18、ビットライン16（ＢＬ）
をそれぞれ形成し、図10に示した如きメモリセルＭ−Ｃ
ＥＬを作製する。
膜１Ｂ、コンタクトホール18、ビットライン16（ＢＬ）
をそれぞれ形成し、図10に示した如きメモリセルＭ−Ｃ
ＥＬを作製する。
【００６４】以上、本発明の実施例を説明したが、上述
の実施例は本発明の技術的思想に基いて更に変形が可能
である。
の実施例は本発明の技術的思想に基いて更に変形が可能
である。
【００６５】例えば、電極材料としては、下部電極はＩ
ｒであることを要するが、上部電極はＩｒ以外にも、Ｐ
ｄ、Ｒｕ、Ｗ、Ｔｉ、Ｃｒ、Ｎｉの如き材料が代替可能
である。これらはいずれも、酸化され易い（酸化物とな
り易い）ものである。これらは単独又は複数使用してよ
いし、或いは他の金属と混合してもよい。
ｒであることを要するが、上部電極はＩｒ以外にも、Ｐ
ｄ、Ｒｕ、Ｗ、Ｔｉ、Ｃｒ、Ｎｉの如き材料が代替可能
である。これらはいずれも、酸化され易い（酸化物とな
り易い）ものである。これらは単独又は複数使用してよ
いし、或いは他の金属と混合してもよい。
【００６６】また、下部電極の表面に堆積させる核付け
物質としては、ＴｉＯ2 等のＴｉＯX を用いたが、常温
下で酸化物となり易い金属であれば、Ｔｉをはじめ、Ｔ
ｉ以外のＺｒ、Ｐｂ、Ｌａ、Ｚｎ、Ｎｂ、Ｆｅの元素の
うちの１種又は１種以上の酸化物を電極上に堆積させる
ことができる。
物質としては、ＴｉＯ2 等のＴｉＯX を用いたが、常温
下で酸化物となり易い金属であれば、Ｔｉをはじめ、Ｔ
ｉ以外のＺｒ、Ｐｂ、Ｌａ、Ｚｎ、Ｎｂ、Ｆｅの元素の
うちの１種又は１種以上の酸化物を電極上に堆積させる
ことができる。
【００６７】ここで使用可能な上記金属のうち、Ｌａ、
Ｚｎ、Ｎｂ及びＦｅは強誘電体膜に添加可能な元素であ
る。Ｔｉ、Ｚｒ及びＰｂはＰＺＴの主成分である。
Ｚｎ、Ｎｂ及びＦｅは強誘電体膜に添加可能な元素であ
る。Ｔｉ、Ｚｒ及びＰｂはＰＺＴの主成分である。
【００６８】上記金属の酸化物を形成するには、スパッ
タ法だけでなく、高真空中での電子線加熱方式の蒸着法
などにより、Ｔｉ、Ｚｒ、Ｐｂ、Ｓｒ、Ｂａ、Ｌａ、Ｚ
ｎ、Ｎｂ、Ｆｅを堆積させた後、含酸素環境（例えば、
大気中）で自然酸化させる方法も可能である。
タ法だけでなく、高真空中での電子線加熱方式の蒸着法
などにより、Ｔｉ、Ｚｒ、Ｐｂ、Ｓｒ、Ｂａ、Ｌａ、Ｚ
ｎ、Ｎｂ、Ｆｅを堆積させた後、含酸素環境（例えば、
大気中）で自然酸化させる方法も可能である。
【００６９】この場合、中でもＴｉは極めて活性な物質
であるため、電子線加熱方式の蒸着法により形成される
堆積物は蒸着室中の残留酸素により酸化されるので、強
いて酸化処理を行う必要がない。ＴｉＯX の膜厚は0.01
nmから10nmが好ましい。酸化物の堆積方法はスパッタ
法、ＣＶＤ法、蒸着法が挙げられる。
であるため、電子線加熱方式の蒸着法により形成される
堆積物は蒸着室中の残留酸素により酸化されるので、強
いて酸化処理を行う必要がない。ＴｉＯX の膜厚は0.01
nmから10nmが好ましい。酸化物の堆積方法はスパッタ
法、ＣＶＤ法、蒸着法が挙げられる。
【００７０】核付けによる効果は電極層の厚みに係わら
ず期待できることから、電極層の厚みは0.05nm以上とし
てよい。
ず期待できることから、電極層の厚みは0.05nm以上とし
てよい。
【００７１】ＰＺＴの形成方法としては、一度の結晶化
によって形成した柱状構造薄膜上に、非晶質状ＰＺＴを
再度堆積させた後に結晶化させ、積層構造にすることも
可能である。
によって形成した柱状構造薄膜上に、非晶質状ＰＺＴを
再度堆積させた後に結晶化させ、積層構造にすることも
可能である。
【００７２】非晶質ＰＺＴの形成方法として、上述の実
施例においてはゾルーゲル法を用いている。しかし、ス
パッタリング法やＣＶＤ法においても、基板温度を 500
℃以下に設定することによって、やはり非晶質ＰＺＴの
形成が可能である。従って、これらの手法によってＰｂ
過剰な非晶質ＰＺＴ薄膜を形成し、図１の工程５及び工
程６を実施すれば、上述したと同様の効果が得られる。
施例においてはゾルーゲル法を用いている。しかし、ス
パッタリング法やＣＶＤ法においても、基板温度を 500
℃以下に設定することによって、やはり非晶質ＰＺＴの
形成が可能である。従って、これらの手法によってＰｂ
過剰な非晶質ＰＺＴ薄膜を形成し、図１の工程５及び工
程６を実施すれば、上述したと同様の効果が得られる。
【００７３】また、上述した表面の構造遷移層を消失さ
せるには、ＰＺＴの結晶化温度を 625℃以上とするのが
よいが、このような温度条件は、ＰＺＴ結晶化後のポス
トアニール時に採用してもよい。即ち、ポストアニール
温度を 625℃以上としても、上述の構造遷移層を消失さ
せることができる。
せるには、ＰＺＴの結晶化温度を 625℃以上とするのが
よいが、このような温度条件は、ＰＺＴ結晶化後のポス
トアニール時に採用してもよい。即ち、ポストアニール
温度を 625℃以上としても、上述の構造遷移層を消失さ
せることができる。
【００７４】使用可能な強誘電体膜の材質は、上記のＰ
ＺＴ以外にも、ＰＺＴにＮｂ、Ｚｒ、Ｆｅ等を添加した
ＰＺＴ、ＰＬＴ（（Ｐｂ，Ｌａ）X （Ｔｉ，Ｚｒ）1-X
Ｏ3）等であってよい。
ＺＴ以外にも、ＰＺＴにＮｂ、Ｚｒ、Ｆｅ等を添加した
ＰＺＴ、ＰＬＴ（（Ｐｂ，Ｌａ）X （Ｔｉ，Ｚｒ）1-X
Ｏ3）等であってよい。
【００７５】本発明に基づく強誘電体膜は、例えば図１
や図10に示したＩｒ／ＰＺＴ／Ｉｒ／バリヤ層／ポリ−
Ｓｉ構造のキャパシタ（スタック型キャパシタ）を有す
るデバイスに適用可能であるが、これに限らず、ＳｉＯ
2 膜上に上述のスタック型キャパシタを設けてこのキャ
パシタの下部電極を延設してトランスファゲートのソー
ス領域と接続する構造としてよいし、或いはスタック型
ではなく、いわゆるトレンチ（溝）内にキャパシタを組
み込んだ構造のキャパシタにも適用可能である。また、
ＦＲＡＭ以外の用途にも適用できる。また、ＣＯＢ(Cel
l over Bitline）タイプのメモリセルにも適用可能であ
る。
や図10に示したＩｒ／ＰＺＴ／Ｉｒ／バリヤ層／ポリ−
Ｓｉ構造のキャパシタ（スタック型キャパシタ）を有す
るデバイスに適用可能であるが、これに限らず、ＳｉＯ
2 膜上に上述のスタック型キャパシタを設けてこのキャ
パシタの下部電極を延設してトランスファゲートのソー
ス領域と接続する構造としてよいし、或いはスタック型
ではなく、いわゆるトレンチ（溝）内にキャパシタを組
み込んだ構造のキャパシタにも適用可能である。また、
ＦＲＡＭ以外の用途にも適用できる。また、ＣＯＢ(Cel
l over Bitline）タイプのメモリセルにも適用可能であ
る。
【００７６】
【発明の作用効果】本発明は、上述した如く、イリジウ
ムを主体とする電極材料によって前記第１の電極を形成
し、前記第１の電極と前記強誘電体膜との界面に、前記
強誘電体膜の構成元素のうちの少なくとも１種の元素の
酸化物（特にチタン酸化物）を堆積させ、この酸化物が
堆積した前記第１の電極上に、前記強誘電体膜の特定構
成元素（特に鉛）を過剰に含有する強誘電体膜材料層を
形成し、前記特定構成元素を主体とする表面析出物（特
に後述する構造遷移層）が実質的に消失する温度で加熱
処理して、前記強誘電体膜を形成しているので、（１）
最適な電極物質の選定、（２）結晶成長方向の制御、及
び（３）最適なアニール温度という重要な条件を全て満
足し、分極疲労しない強誘電体キャパシタの製造が可能
になる。
ムを主体とする電極材料によって前記第１の電極を形成
し、前記第１の電極と前記強誘電体膜との界面に、前記
強誘電体膜の構成元素のうちの少なくとも１種の元素の
酸化物（特にチタン酸化物）を堆積させ、この酸化物が
堆積した前記第１の電極上に、前記強誘電体膜の特定構
成元素（特に鉛）を過剰に含有する強誘電体膜材料層を
形成し、前記特定構成元素を主体とする表面析出物（特
に後述する構造遷移層）が実質的に消失する温度で加熱
処理して、前記強誘電体膜を形成しているので、（１）
最適な電極物質の選定、（２）結晶成長方向の制御、及
び（３）最適なアニール温度という重要な条件を全て満
足し、分極疲労しない強誘電体キャパシタの製造が可能
になる。
【図１】本発明に基づくＰＺＴキャパシタの作製フロー
を示す概略断面図である。
を示す概略断面図である。
【図２】電極材質によるＰＺＴキャパシタの残留分極密
度と分極反転回数との関係（バイポーラパルス電圧±５
Ｖ）を比較して示すグラフである。
度と分極反転回数との関係（バイポーラパルス電圧±５
Ｖ）を比較して示すグラフである。
【図３】同ＰＺＴ薄膜の分極値のヒステリシス曲線図で
ある。
ある。
【図４】同ＰＺＴキャパシタのＰｂ濃度とアニール温度
による構造を比較して示す概略断面図である。
による構造を比較して示す概略断面図である。
【図５】ＴｉＯX を核付けしたＩｒ電極上に形成したＰ
ＺＴ薄膜のＳＥＭ像のスケッチ図である。
ＺＴ薄膜のＳＥＭ像のスケッチ図である。
【図６】同ＰＺＴキャパシタのＰｂ濃度による残留分極
密度と分極反転回数との関係を示すグラフである。
密度と分極反転回数との関係を示すグラフである。
【図７】各種電極上に形成したＰＺＴ薄膜のＩ−Ｖ特性
図である。
図である。
【図８】同ＰＺＴキャパシタのアニール温度による残留
分極密度と分極反転回数との関係を比較して示すグラフ
である。
分極密度と分極反転回数との関係を比較して示すグラフ
である。
【図９】同ＰＺＴキャパシタを組み込んだ半導体デバイ
ス（ＦＲＡＭ）の概略断面図である。
ス（ＦＲＡＭ）の概略断面図である。
【図10】同ＰＺＴキャパシタを組み込んだＦＲＡＭのメ
モリセルを示す概略断面図である。
モリセルを示す概略断面図である。
【図11】同メモリセルの製造方法の一工程段階を示す拡
大断面図である。
大断面図である。
【図12】同メモリセルの製造方法の他の一工程段階を示
す拡大断面図である。
す拡大断面図である。
【図13】同メモリセルの製造方法の他の一工程段階を示
す拡大断面図である。
す拡大断面図である。
【図14】同メモリセルの製造方法の他の一工程段階を示
す拡大断面図である。
す拡大断面図である。
【図15】同メモリセルの製造方法の他の一工程段階を示
す拡大断面図である。
す拡大断面図である。
【図16】同メモリセルの製造方法の更に他の一工程段階
を示す拡大断面図である。
を示す拡大断面図である。
【図17】従来例によるＰＺＴキャパシタの概略断面図で
ある。
ある。
【図18】従来例によるＰＺＴキャパシタを組み込んだ半
導体デバイス（ＦＲＡＭ）の概略断面図である。
導体デバイス（ＦＲＡＭ）の概略断面図である。
８・・・Ｎ+ 型ドレイン領域 ９（ＷＬ）・・・ワードライン 10・・・Ｎ+ 型ソース領域 13・・・Ｉｒ下部電極 14・・・強誘電体膜（ＰＺＴ薄膜） 15・・・Ｉｒ上部電極 16（ＢＬ）・・・ビットライン 17・・・シリコン基板 20・・・ポリシリコン層 30・・・バリヤ層 31・・・ＴｉＯX 核付け層 32・・・非晶質ＰＺＴ層 ＣＡＰ・・・強誘電体キャパシタ ＴＲ・・・トランスファゲート Ｍ−ＣＥＬ・・・メモリセル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8242 21/8247 29/788 29/792 (72)発明者 沼田 乾 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内 (72)発明者 西村 明俊 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内
Claims (6)
- 【請求項１】 第１の電極上に強誘電体膜及び第２の電
極が順次積層された強誘電体キャパシタを作製するに際
し、 イリジウムを主体とする電極材料によって前記第１の電
極を形成する工程と、 前記第１の電極と前記強誘電体膜との界面に、前記強誘
電体膜の構成元素のうちの少なくとも１種の元素の酸化
物を堆積させる工程と、 この酸化物が堆積した前記第１の電極上に、前記強誘電
体膜の特定構成元素を過剰に含有する強誘電体膜材料層
を形成する工程と、 前記特定構成元素を主体とする表面析出物が実質的に消
失する温度で加熱処理して、前記強誘電体膜を形成する
工程とを有する、強誘電体キャパシタの作製方法。 - 【請求項２】 イリジウムからなる下部電極上にジルコ
ン酸チタン酸鉛層と酸化され易い金属からなる上部電極
とが順次積層された強誘電体キャパシタを作製するに際
し、 前記下部電極上にチタン酸化物を堆積させた後、 鉛を過剰に含有するジルコン酸チタン酸鉛の非晶質層を
前記下部電極上に形成し、 過剰な鉛を主体とする表面析出物が実質的に消失する温
度で、ジルコン酸チタン酸鉛の結晶層を形成するための
アニールを行うか、又は／及び、前記結晶層のポストア
ニールを行い、 この結晶層上に前記上部電極を形成する、請求項１に記
載した方法。 - 【請求項３】 ジルコン酸チタン酸鉛の非晶質層の鉛含
有量をジルコニウムとチタンとの合計量に対して原子数
比で（1.02〜1.50）倍とし、アニール又はポストアニー
ルを 625℃以上で行う、請求項２に記載した方法。 - 【請求項４】 ゾルーゲル法に基づいて、チタン酸化物
を堆積させた下部電極上に、鉛を過剰に含有するジルコ
ン酸チタン酸鉛の前駆体溶液を塗布し、この塗布された
前駆体溶液を加熱処理してジルコン酸チタン酸鉛の非晶
質層を形成し、更にこの非晶質層をアニールして結晶化
する、請求項２又は３に記載した方法。 - 【請求項５】 酸化物を膜厚0.01〜10nmで堆積させる、
請求項１〜４のいずれか１項に記載した強誘電体キャパ
シタ。 - 【請求項６】 請求項１〜５のいずれか１項に記載した
方法によって、メモリセルに強誘電体キャパシタを作製
する、強誘電体メモリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8181358A JPH1012832A (ja) | 1996-06-21 | 1996-06-21 | 強誘電体キャパシタの作製方法及び強誘電体メモリ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8181358A JPH1012832A (ja) | 1996-06-21 | 1996-06-21 | 強誘電体キャパシタの作製方法及び強誘電体メモリ装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1012832A true JPH1012832A (ja) | 1998-01-16 |
Family
ID=16099332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8181358A Withdrawn JPH1012832A (ja) | 1996-06-21 | 1996-06-21 | 強誘電体キャパシタの作製方法及び強誘電体メモリ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1012832A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6184044B1 (en) | 1997-12-10 | 2001-02-06 | Nec Corporation | Thin film capacitor including perovskite-type oxide layers having columnar structure and granular structure |
| US6287637B1 (en) | 1997-07-18 | 2001-09-11 | Ramtron International Corporation | Multi-layer approach for optimizing ferroelectric film performance |
| US6323057B1 (en) | 1998-05-25 | 2001-11-27 | Nec Corporation | Method of producing a thin-film capacitor |
| US6333066B1 (en) | 1997-11-21 | 2001-12-25 | Samsung Electronics Co., Ltd. | Method for forming PZT thin film using seed layer |
| US6445025B2 (en) | 1998-04-09 | 2002-09-03 | Hitachi, Ltd. | Semiconductor memory device and manufacturing method thereof |
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| US8021896B2 (en) | 2007-02-14 | 2011-09-20 | Fujitsu Semiconductor Limited | Method of manufacturing semiconductor device, method of manufacturing semiconductor substrate and semiconductor substrate |
| US8263419B2 (en) | 2005-09-01 | 2012-09-11 | Fujitsu Semiconductor Limited | Semiconductor device and method for manufacturing the same |
-
1996
- 1996-06-21 JP JP8181358A patent/JPH1012832A/ja not_active Withdrawn
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