JPH09223779A - 強誘電体キャパシタ、配線、半導体装置及びこれらの製造方法 - Google Patents
強誘電体キャパシタ、配線、半導体装置及びこれらの製造方法Info
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- JPH09223779A JPH09223779A JP8054140A JP5414096A JPH09223779A JP H09223779 A JPH09223779 A JP H09223779A JP 8054140 A JP8054140 A JP 8054140A JP 5414096 A JP5414096 A JP 5414096A JP H09223779 A JPH09223779 A JP H09223779A
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Abstract
(57)【要約】
【課題】 ＳｉＯ2 絶縁層５の表面に対する密着性を良
好にすると共に、キャパシタ下部電極12の抵抗増加が実
質的に生じない強誘電体キャパシタを提供すること。 【解決手段】 ＳｉＯ2 絶縁層５上に、下層のＴｉ薄膜
10と上層のＰｔ薄膜11とからなる下部電極12、ＰＺＴ膜
13及びＰｔの上部電極14が順次積層されて形成されたキ
ャパシタＣＡＰを有するメモリセルＭ−ＣＥＬにおい
て、Ｔｉ薄膜10の厚さは 0.5nm、Ｐｔ薄膜11の厚さは 1
00nmとしている。
好にすると共に、キャパシタ下部電極12の抵抗増加が実
質的に生じない強誘電体キャパシタを提供すること。 【解決手段】 ＳｉＯ2 絶縁層５上に、下層のＴｉ薄膜
10と上層のＰｔ薄膜11とからなる下部電極12、ＰＺＴ膜
13及びＰｔの上部電極14が順次積層されて形成されたキ
ャパシタＣＡＰを有するメモリセルＭ−ＣＥＬにおい
て、Ｔｉ薄膜10の厚さは 0.5nm、Ｐｔ薄膜11の厚さは 1
00nmとしている。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体キャパシ
タ（特に、チタン酸ジルコン酸鉛（一般にＰＺＴと呼ば
れている。）を強誘電体膜として有する半導体メモリセ
ルのキャパシタ）、配線及び半導体装置、並びにこれら
の製造方法に関するものである。
タ（特に、チタン酸ジルコン酸鉛（一般にＰＺＴと呼ば
れている。）を強誘電体膜として有する半導体メモリセ
ルのキャパシタ）、配線及び半導体装置、並びにこれら
の製造方法に関するものである。
【０００２】
【従来の技術】例えば、ダイナミックＲＡＭのメモリセ
ルのキャパシタを構成する誘電体膜としては、ＳｉＯ2
とＳｉ3 Ｎ4 とＳｉＯ2 とが順次積層された構造のＯＮ
Ｏ膜が使われることがある。
ルのキャパシタを構成する誘電体膜としては、ＳｉＯ2
とＳｉ3 Ｎ4 とＳｉＯ2 とが順次積層された構造のＯＮ
Ｏ膜が使われることがある。
【０００３】しかし、このＯＮＯ膜の実効的な比誘電率
は約５程度と小さいため、 256Ｍｂ以降の大容量メモリ
に適用した場合、面積的な制約下でキャパシタ誘電体膜
の膜厚を薄くしたり、面積を拡張するために複雑な形状
が要求される等、プロセス的に大きな困難を伴う。
は約５程度と小さいため、 256Ｍｂ以降の大容量メモリ
に適用した場合、面積的な制約下でキャパシタ誘電体膜
の膜厚を薄くしたり、面積を拡張するために複雑な形状
が要求される等、プロセス的に大きな困難を伴う。
【０００４】これに対して、ペロブスカイト結晶構造型
の強誘電体材料は、比誘電率が数百から数千と極めて大
きいことから、将来のダイナミックＲＡＭ用のキャパシ
タの絶縁膜材料として注目されている。
の強誘電体材料は、比誘電率が数百から数千と極めて大
きいことから、将来のダイナミックＲＡＭ用のキャパシ
タの絶縁膜材料として注目されている。
【０００５】強誘電体材料のうちＰｂ（Ｚｒ，Ｔｉ）Ｏ
3 で示されるＰＺＴ膜を形成するためには、薄膜形成法
としてゾル−ゲル法、ＣＶＤ（化学的気相成長法）、ス
パッタリング法等が採用可能であるが、その中でもゾル
−ゲル法による形成が好適である。
3 で示されるＰＺＴ膜を形成するためには、薄膜形成法
としてゾル−ゲル法、ＣＶＤ（化学的気相成長法）、ス
パッタリング法等が採用可能であるが、その中でもゾル
−ゲル法による形成が好適である。
【０００６】ゾル−ゲル法による成膜においては、調製
された原料溶液（ゾル−ゲル溶液）の良し悪し、成膜工
程とその条件、及び基板の選択が最終的に得られる薄膜
の電気的特性を決定することになる。
された原料溶液（ゾル−ゲル溶液）の良し悪し、成膜工
程とその条件、及び基板の選択が最終的に得られる薄膜
の電気的特性を決定することになる。
【０００７】図22は、従来の強誘電体薄膜材料の有する
残留分極特性を応用した不揮発性メモリのうち、16Ｋビ
ットＦＲＡＭ（Ferroelectric Random Access Memory）
のメモリセルの構造を示す要部の断面図である。
残留分極特性を応用した不揮発性メモリのうち、16Ｋビ
ットＦＲＡＭ（Ferroelectric Random Access Memory）
のメモリセルの構造を示す要部の断面図である。
【０００８】図示のように、ＰＺＴ薄膜キャパシタＣＡ
ＰはワードラインＷＬ上にＳｉＯ2絶縁膜５を介して形
成されている。ＰＺＴ薄膜13は、Ｔｉ薄膜10ＡとＰｔ薄
膜11とが順次積層されたＴｉ／Ｐｔ電極12上に形成され
ており、そして、このＴｉ／Ｐｔ電極12がドライブライ
ン配線を構成している。
ＰはワードラインＷＬ上にＳｉＯ2絶縁膜５を介して形
成されている。ＰＺＴ薄膜13は、Ｔｉ薄膜10ＡとＰｔ薄
膜11とが順次積層されたＴｉ／Ｐｔ電極12上に形成され
ており、そして、このＴｉ／Ｐｔ電極12がドライブライ
ン配線を構成している。
【０００９】図23はメモリセルの断面構造を示したもの
である。このメモリセルでは、Ｐ-型シリコン基板１の
一主面に、フィールド酸化膜２で区画された素子領域が
形成され、ここに、ＭＯＳトランジスタからなるトラン
スファゲートＴＲとキャパシタＣＡＰとからなるメモリ
セルＭ−ＣＥＬが隣接して一対設けられている。
である。このメモリセルでは、Ｐ-型シリコン基板１の
一主面に、フィールド酸化膜２で区画された素子領域が
形成され、ここに、ＭＯＳトランジスタからなるトラン
スファゲートＴＲとキャパシタＣＡＰとからなるメモリ
セルＭ−ＣＥＬが隣接して一対設けられている。
【００１０】トランスファゲートＴＲにおいては、例え
ばＮ+ 型ソース領域３とＮ+ 型ドレイン領域４が不純物
拡散でそれぞれ形成され、これら両領域間には絶縁層５
に埋設されたワードラインＷＬが設けられ、ドレイン領
域４にはＳｉＯ2 等の絶縁層５、６、７のスルーホール
９を介してビットラインＢＬが接続されている。
ばＮ+ 型ソース領域３とＮ+ 型ドレイン領域４が不純物
拡散でそれぞれ形成され、これら両領域間には絶縁層５
に埋設されたワードラインＷＬが設けられ、ドレイン領
域４にはＳｉＯ2 等の絶縁層５、６、７のスルーホール
９を介してビットラインＢＬが接続されている。
【００１１】キャパシタＣＡＰはスタック型と称される
ものであって、ワードラインＷＬの上方に積層され、ソ
ース領域３はコンタクトホール15、16を介してＡｌ配線
８により上部電極14に接続される。そして、Ｔｉ10Ａ／
Ｐｔ11からなる下部電極12上にＰＺＴ強誘電体膜13及び
上部電極14が順次積層されてキャパシタＣＡＰを構成し
ている。
ものであって、ワードラインＷＬの上方に積層され、ソ
ース領域３はコンタクトホール15、16を介してＡｌ配線
８により上部電極14に接続される。そして、Ｔｉ10Ａ／
Ｐｔ11からなる下部電極12上にＰＺＴ強誘電体膜13及び
上部電極14が順次積層されてキャパシタＣＡＰを構成し
ている。
【００１２】キャパシタＣＡＰを構成する強誘電体膜13
は、原料溶液を用いてゾル−ゲル法で形成したＰＺＴ、
即ちＰｂ（Ｚｒ，Ｔｉ）Ｏ3 膜からなっている。また、
下部電極12は、Ｔｉ層10Ａの上にＰｔ層11を付着したも
のからなっている。また、強誘電体膜13と接する上部電
極14はＰｔ、Ａｕ又はアルミニウム等からなっている。
は、原料溶液を用いてゾル−ゲル法で形成したＰＺＴ、
即ちＰｂ（Ｚｒ，Ｔｉ）Ｏ3 膜からなっている。また、
下部電極12は、Ｔｉ層10Ａの上にＰｔ層11を付着したも
のからなっている。また、強誘電体膜13と接する上部電
極14はＰｔ、Ａｕ又はアルミニウム等からなっている。
【００１３】このメモリセルＭ−ＣＥＬの製造方法を図
24〜図32によって説明する。
24〜図32によって説明する。
【００１４】まず、図24のように、Ｐ- 型シリコン基板
１上に選択酸化法によってフィールド酸化膜２を形成し
た後、熱酸化法によるゲート酸化膜５ａ及び化学的気相
成長法によるポリシリコンワードラインＷＬをそれぞれ
形成する。更に、フィールド酸化膜２及びワードライン
ＷＬをマスクにしてＡｓ等のＮ型不純物のドーピング
（例えばイオン注入）でＮ+ 型ソース領域３及びドレイ
ン領域４をそれぞれ形成する。
１上に選択酸化法によってフィールド酸化膜２を形成し
た後、熱酸化法によるゲート酸化膜５ａ及び化学的気相
成長法によるポリシリコンワードラインＷＬをそれぞれ
形成する。更に、フィールド酸化膜２及びワードライン
ＷＬをマスクにしてＡｓ等のＮ型不純物のドーピング
（例えばイオン注入）でＮ+ 型ソース領域３及びドレイ
ン領域４をそれぞれ形成する。
【００１５】次いで、図25のように全面に化学的気相成
長法でＳｉＯ2 絶縁層５を形成する。前記のゲート酸化
膜５ａは上記ＳｉＯ2 絶縁層５と一体になる。
長法でＳｉＯ2 絶縁層５を形成する。前記のゲート酸化
膜５ａは上記ＳｉＯ2 絶縁層５と一体になる。
【００１６】次に、ＳｉＯ2 絶縁層５上に、厚さ数10nm
のＴｉ薄膜10Ａと厚さ数100nm のＰｔ薄膜11とをこの順
にスパッタ法により成膜する。
のＴｉ薄膜10Ａと厚さ数100nm のＰｔ薄膜11とをこの順
にスパッタ法により成膜する。
【００１７】次に、図26のように、Ｐｔ薄膜11上の全面
に亘り、約200nm 厚のＰＺＴ膜13をゾル−ゲル法により
積層し、このＰＺＴ膜13の結晶化のために、酸素雰囲気
中でペロブスカイト結晶が生成する温度である 600℃以
上の温度で加熱処理して焼結（酸化焼結）させる。
に亘り、約200nm 厚のＰＺＴ膜13をゾル−ゲル法により
積層し、このＰＺＴ膜13の結晶化のために、酸素雰囲気
中でペロブスカイト結晶が生成する温度である 600℃以
上の温度で加熱処理して焼結（酸化焼結）させる。
【００１８】次に、図27のように、ＰＺＴ膜13上の全面
に亘ってＰｔ薄膜をスパッタ法により積層した後、この
Ｐｔ薄膜をパターニングして上部電極14を形成する。
に亘ってＰｔ薄膜をスパッタ法により積層した後、この
Ｐｔ薄膜をパターニングして上部電極14を形成する。
【００１９】そして、図28のように、上記の如くにして
ＳｉＯ2 絶縁層５上に積層された各膜10Ａ、11、13をパ
ターニングし、上部電極14、ＰＺＴ膜13及び下部電極12
（Ｐｔ薄膜11とＴｉ薄膜10Ａ）からなるキャパシタＣＡ
Ｐを完成させる。
ＳｉＯ2 絶縁層５上に積層された各膜10Ａ、11、13をパ
ターニングし、上部電極14、ＰＺＴ膜13及び下部電極12
（Ｐｔ薄膜11とＴｉ薄膜10Ａ）からなるキャパシタＣＡ
Ｐを完成させる。
【００２０】次に、図29のように、ＳｉＯ2 からなる絶
縁層６を化学的気相成長法により全面に堆積させる。
縁層６を化学的気相成長法により全面に堆積させる。
【００２１】次に、図30のように、堆積させたＳｉＯ2
絶縁層６に対し、ソース領域３上にコンタクトホール15
を、上部電極14上に接続孔16をそれぞれエッチングによ
り形成する。
絶縁層６に対し、ソース領域３上にコンタクトホール15
を、上部電極14上に接続孔16をそれぞれエッチングによ
り形成する。
【００２２】次に、図31のように、コンタクトホール15
においてソース領域３に接続するように、更に接続孔16
において上部電極14に接続するように、Ａｌをスパッタ
で形成し、これをパターニングしてＡｌ配線８を形成す
る。そして、このＡｌ配線８の形成後に、化学的気相成
長法でＳｉＯ2 絶縁層７を全面に形成する。
においてソース領域３に接続するように、更に接続孔16
において上部電極14に接続するように、Ａｌをスパッタ
で形成し、これをパターニングしてＡｌ配線８を形成す
る。そして、このＡｌ配線８の形成後に、化学的気相成
長法でＳｉＯ2 絶縁層７を全面に形成する。
【００２３】次に、図32のように、ソース領域４上にエ
ッチングによりコンタクトホール９を形成する。
ッチングによりコンタクトホール９を形成する。
【００２４】最後に、コンタクトホール９から絶縁層７
の表面上にＡｌを被着してビットラインＢＬを形成し、
図23に示したメモリセルを作製する。
の表面上にＡｌを被着してビットラインＢＬを形成し、
図23に示したメモリセルを作製する。
【００２５】ところが、本発明者は、上記のようにして
作製される強誘電体キャパシタＣＡＰには、その作製工
程について検討した結果、Ｔｉ／Ｐｔ膜に望ましくない
現象が起こる場合があることを見出した。
作製される強誘電体キャパシタＣＡＰには、その作製工
程について検討した結果、Ｔｉ／Ｐｔ膜に望ましくない
現象が起こる場合があることを見出した。
【００２６】即ち、酸素雰囲気下で 600℃以上の温度で
ＰＺＴ13を焼結する工程において、Ｔｉ薄膜10Ａ中のＴ
ｉがＰｔ薄膜11中に拡散、またＰｔ薄膜11中の結晶粒界
を介してＴｉとＰｔとが激しく相互拡散する。この場
合、Ｐｔ薄膜11の結晶粒界は酸素原子の拡散を抑制する
作用が全くないため、Ｐｔ薄膜11の結晶粒界中に激しく
拡散したＴｉ原子は酸化され、図33に示すように、Ｐｔ
層11の表面及び結晶粒界内にＴｉ酸化物ＴｉＯX からな
る析出物17（Ｔｉ酸化物は一般に多様な化合物状態をと
るため、その酸素比率は特定できない）を形成する。
ＰＺＴ13を焼結する工程において、Ｔｉ薄膜10Ａ中のＴ
ｉがＰｔ薄膜11中に拡散、またＰｔ薄膜11中の結晶粒界
を介してＴｉとＰｔとが激しく相互拡散する。この場
合、Ｐｔ薄膜11の結晶粒界は酸素原子の拡散を抑制する
作用が全くないため、Ｐｔ薄膜11の結晶粒界中に激しく
拡散したＴｉ原子は酸化され、図33に示すように、Ｐｔ
層11の表面及び結晶粒界内にＴｉ酸化物ＴｉＯX からな
る析出物17（Ｔｉ酸化物は一般に多様な化合物状態をと
るため、その酸素比率は特定できない）を形成する。
【００２７】このように、Ｐｔ薄膜11中に生じたＴｉＯ
X 析出物17は絶縁性物質であるため、Ｔｉ薄膜10ＡとＰ
ｔ薄膜11とにより構成される下部電極12又はドライブラ
イン配線の電気抵抗が高くなり、これによって時定数が
大となり、回路動作速度の低下を招く。そして、ドライ
ブライン配線が微細化し、この配線の幅がＰｔ薄膜の結
晶粒の大きさと同じになった場合には、上記したＴｉＯ
X の析出によって断線が生じる危険性がある。
X 析出物17は絶縁性物質であるため、Ｔｉ薄膜10ＡとＰ
ｔ薄膜11とにより構成される下部電極12又はドライブラ
イン配線の電気抵抗が高くなり、これによって時定数が
大となり、回路動作速度の低下を招く。そして、ドライ
ブライン配線が微細化し、この配線の幅がＰｔ薄膜の結
晶粒の大きさと同じになった場合には、上記したＴｉＯ
X の析出によって断線が生じる危険性がある。
【００２８】以上のことから、下部電極12にはＴｉ薄膜
を用いないことが望ましいが、これは次に述べる理由か
ら不可能である。
を用いないことが望ましいが、これは次に述べる理由か
ら不可能である。
【００２９】第１の理由として、Ｐｔ薄膜11とＳｉＯ2
絶縁層５とは密着性が極めて弱いが、Ｔｉ薄膜10ＡはＳ
ｉＯ2 層との密着性が良好であるため、Ｐｔ層11の密着
不良を補う効果がある。こうしたＴｉ薄膜による密着性
の向上は、他の物質によっても可能ではあるが、次の第
２の理由からみてＴｉが最も好ましい。
絶縁層５とは密着性が極めて弱いが、Ｔｉ薄膜10ＡはＳ
ｉＯ2 層との密着性が良好であるため、Ｐｔ層11の密着
不良を補う効果がある。こうしたＴｉ薄膜による密着性
の向上は、他の物質によっても可能ではあるが、次の第
２の理由からみてＴｉが最も好ましい。
【００３０】即ち、第２の理由として、ＰＺＴ膜13の形
成工程において、Ｐｔ薄膜11の表面に上記したようにし
て析出形成されるＴｉＯX はＰＺＴ13の結晶化の際の結
晶核として作用するので有利であるが、Ｐｔ11単層の膜
（Ｔｉ薄膜なし）上にＰＺＴ膜13を形成した場合には、
強誘電特性を示すペロブスカイト構造のＰＺＴ薄膜結晶
は得られ難いことが判明している。
成工程において、Ｐｔ薄膜11の表面に上記したようにし
て析出形成されるＴｉＯX はＰＺＴ13の結晶化の際の結
晶核として作用するので有利であるが、Ｐｔ11単層の膜
（Ｔｉ薄膜なし）上にＰＺＴ膜13を形成した場合には、
強誘電特性を示すペロブスカイト構造のＰＺＴ薄膜結晶
は得られ難いことが判明している。
【００３１】
【発明が解決しようとする課題】本発明は、上記の事情
に鑑みてなされたものであって、必須不可欠なＴｉ等を
キャパシタの下部電極に用いて、下地絶縁層との密着性
及び強誘電体膜の特性をそれぞれ向上させると同時に、
Ｔｉ等の欠点である配線抵抗の増大及び断線の問題を解
消した強誘電体キャパシタ、配線、及びこれらの少なく
とも一方を有する半導体装置、並びにこれらの製造方法
を提供することを目的としている。
に鑑みてなされたものであって、必須不可欠なＴｉ等を
キャパシタの下部電極に用いて、下地絶縁層との密着性
及び強誘電体膜の特性をそれぞれ向上させると同時に、
Ｔｉ等の欠点である配線抵抗の増大及び断線の問題を解
消した強誘電体キャパシタ、配線、及びこれらの少なく
とも一方を有する半導体装置、並びにこれらの製造方法
を提供することを目的としている。
【００３２】
【課題を解決するための手段】本発明者は、例えば、酸
素分圧比が極めて低い超真空状態下で単原子層厚程度又
はこれと同等のＴｉ薄膜をＳｉＯ2 層上に堆積させるこ
とにより、ＳｉＯ2 層の表面が化学的に極めて活性なＴ
ｉ原子によって還元され、Ｐｔとの密着性に優れた表面
状態に改質され、かつ、Ｐｔ薄膜中にＴｉＯX が実質的
に生成しないことを見出し、本発明に到達したのであ
る。
素分圧比が極めて低い超真空状態下で単原子層厚程度又
はこれと同等のＴｉ薄膜をＳｉＯ2 層上に堆積させるこ
とにより、ＳｉＯ2 層の表面が化学的に極めて活性なＴ
ｉ原子によって還元され、Ｐｔとの密着性に優れた表面
状態に改質され、かつ、Ｐｔ薄膜中にＴｉＯX が実質的
に生成しないことを見出し、本発明に到達したのであ
る。
【００３３】即ち、本発明は、下部電極と、この下部電
極上の強誘電体膜と、上部電極とを具備し、絶縁層上に
設けられた強誘電体キャパシタであって、前記下部電極
が前記強誘電体膜側の上層と前記絶縁層側の下層とを有
し、この下層の構成材料が前記絶縁層を還元する材料を
含みかつ 0.5〜1.0nm の厚みを有している強誘電体キャ
パシタに係るものである。
極上の強誘電体膜と、上部電極とを具備し、絶縁層上に
設けられた強誘電体キャパシタであって、前記下部電極
が前記強誘電体膜側の上層と前記絶縁層側の下層とを有
し、この下層の構成材料が前記絶縁層を還元する材料を
含みかつ 0.5〜1.0nm の厚みを有している強誘電体キャ
パシタに係るものである。
【００３４】本発明は、絶縁層上に設けられ、この絶縁
層側の下層と上層とを有する配線であって、前記下層が
前記絶縁層を還元する材料を含みかつ 0.5〜1.0nm の厚
みを有している配線をも提供するものである。
層側の下層と上層とを有する配線であって、前記下層が
前記絶縁層を還元する材料を含みかつ 0.5〜1.0nm の厚
みを有している配線をも提供するものである。
【００３５】本発明はまた、上記した強誘電体キャパシ
タ及び／又は配線を有している半導体装置をも提供する
ものである。
タ及び／又は配線を有している半導体装置をも提供する
ものである。
【００３６】本発明はまた、絶縁層側の下層を１×10-9
Torr以下の超真空状態下で絶縁層上に形成する、上記し
た強誘電体キャパシタ、配線又は半導体装置の製造方法
をも提供するものである。
Torr以下の超真空状態下で絶縁層上に形成する、上記し
た強誘電体キャパシタ、配線又は半導体装置の製造方法
をも提供するものである。
【００３７】
【発明の実施の形態】本発明に基づく強誘電体キャパシ
タにおいて、前記下部電極の下層が、前記絶縁層に対す
る還元作用の強い金属からなることが望ましい。
タにおいて、前記下部電極の下層が、前記絶縁層に対す
る還元作用の強い金属からなることが望ましい。
【００３８】即ち、前記下部電極の下層がチタン又はア
ルミニウムからなり、その上層が白金、イリジウム、ル
テニウム、パラジウム、銀及び金からなる群より選ばれ
た少なくとも１種からなるのが望ましい。
ルミニウムからなり、その上層が白金、イリジウム、ル
テニウム、パラジウム、銀及び金からなる群より選ばれ
た少なくとも１種からなるのが望ましい。
【００３９】また、本発明に基づく強誘電体キャパシタ
において、前記下部電極の下層の構成材料が実質的に酸
化されていない状態で絶縁層上に被着されていることが
望ましい。
において、前記下部電極の下層の構成材料が実質的に酸
化されていない状態で絶縁層上に被着されていることが
望ましい。
【００４０】また、本発明に基づく強誘電体キャパシタ
において、強誘電体膜がチタン酸ジルコン酸鉛系である
ことが望ましい。
において、強誘電体膜がチタン酸ジルコン酸鉛系である
ことが望ましい。
【００４１】本発明に基づく配線において、前記下層が
チタン又はアルミニウムからなり、上層が白金、イリジ
ウム、ルテニウム、パラジウム、銀及び金からなる群よ
り選ばれた少なくとも１種からなり、前記下層が前記絶
縁層に対して還元作用のあることが望ましい。
チタン又はアルミニウムからなり、上層が白金、イリジ
ウム、ルテニウム、パラジウム、銀及び金からなる群よ
り選ばれた少なくとも１種からなり、前記下層が前記絶
縁層に対して還元作用のあることが望ましい。
【００４２】本発明に基づく半導体装置は、不揮発性メ
モリとして構成することができる。
モリとして構成することができる。
【００４３】また、本発明に基づく製造方法において、
前記下層を形成した後、大気に曝すことなしに前記上層
を形成するのが望ましい。
前記下層を形成した後、大気に曝すことなしに前記上層
を形成するのが望ましい。
【００４４】また、本発明に基づく製造方法において、
前記上層及び／又は前記下層を真空蒸着又はスパッタリ
ングによって形成するのが望ましい。
前記上層及び／又は前記下層を真空蒸着又はスパッタリ
ングによって形成するのが望ましい。
【００４５】
【実施例】以下、本発明の実施例を説明する。
【００４６】まず、図１、及び図１のII−II線断面図で
ある図２について、第１の実施例によるＰＺＴ薄膜を有
する強誘電体キャパシタＣＡＰと、これを組み込んだ半
導体デバイス、例えば不揮発性記憶素子であるダイナミ
ックＲＡＭを概略的に説明する。
ある図２について、第１の実施例によるＰＺＴ薄膜を有
する強誘電体キャパシタＣＡＰと、これを組み込んだ半
導体デバイス、例えば不揮発性記憶素子であるダイナミ
ックＲＡＭを概略的に説明する。
【００４７】このデバイス44においては、先に説明した
図22の従来例と基本的構造は同じであり、シリコン基板
１上に例えばＮ+ 型ソース領域３とＮ+ 型ドレイン領域
４が不純物拡散でそれぞれ形成され、これら両領域間に
は絶縁層５に埋設されたワードラインＷＬが設けられ、
ドレイン領域４にはコンタクトホール９を通ってビット
ラインＢＬが接続されている。
図22の従来例と基本的構造は同じであり、シリコン基板
１上に例えばＮ+ 型ソース領域３とＮ+ 型ドレイン領域
４が不純物拡散でそれぞれ形成され、これら両領域間に
は絶縁層５に埋設されたワードラインＷＬが設けられ、
ドレイン領域４にはコンタクトホール９を通ってビット
ラインＢＬが接続されている。
【００４８】キャパシタＣＡＰはスタック型と称される
ものであって、絶縁層５のワードラインＷＬ上の部分
に、下層のＴｉ薄膜10と上層のＰｔ薄膜11とからなる下
部電極12（ドライブライン配線）、ＰＺＴ膜13及び上部
電極14が順次積層されている。
ものであって、絶縁層５のワードラインＷＬ上の部分
に、下層のＴｉ薄膜10と上層のＰｔ薄膜11とからなる下
部電極12（ドライブライン配線）、ＰＺＴ膜13及び上部
電極14が順次積層されている。
【００４９】この例で注目すべきことは、 100nm〜数10
0nm 厚のＰｔ薄膜11に対し、Ｔｉ薄膜10の厚さを 0.5nm
〜1.0nm （例えば 0.5nm程度）と極めて薄くしているこ
とである。Ｔｉの結晶の格子定数は0.47nm（ｃ軸）であ
るから、この例によるＴｉ薄膜10の厚さはＴｉの単結晶
格子又はこれと同等の大きさにほぼ等しい厚さである。
0nm 厚のＰｔ薄膜11に対し、Ｔｉ薄膜10の厚さを 0.5nm
〜1.0nm （例えば 0.5nm程度）と極めて薄くしているこ
とである。Ｔｉの結晶の格子定数は0.47nm（ｃ軸）であ
るから、この例によるＴｉ薄膜10の厚さはＴｉの単結晶
格子又はこれと同等の大きさにほぼ等しい厚さである。
【００５０】キャパシタＣＡＰはＳｉＯ2 の絶縁層６で
覆われており、上部電極14はＡｌ配線８によりコンタク
トホール15、16を通ってソース領域３に接続され、この
配線を含むキャパシタＣＡＰ上はＳｉＯ2 の絶縁層７に
より被覆されている。
覆われており、上部電極14はＡｌ配線８によりコンタク
トホール15、16を通ってソース領域３に接続され、この
配線を含むキャパシタＣＡＰ上はＳｉＯ2 の絶縁層７に
より被覆されている。
【００５１】図５は、１ビット分のメモリセル構造を示
しており、２個のＭＯＳトランジスタＴＲと２個のＰＺ
Ｔ薄膜キャパシタＣＡＰとで構成されている。上記した
図１はこの一方のＭＯＳトランジスタＴＲとＰＺＴ薄膜
キャパシタＣＡＰの構造を示すものである。
しており、２個のＭＯＳトランジスタＴＲと２個のＰＺ
Ｔ薄膜キャパシタＣＡＰとで構成されている。上記した
図１はこの一方のＭＯＳトランジスタＴＲとＰＺＴ薄膜
キャパシタＣＡＰの構造を示すものである。
【００５２】図３は、図５におけるメモリセルの断面構
造（一方のビットラインは省略）を示し、その要部を示
した図４の平面図における III−III 線断面図である。
造（一方のビットラインは省略）を示し、その要部を示
した図４の平面図における III−III 線断面図である。
【００５３】次に、図６、図７によって下部電極12の形
成の手順を説明する。
成の手順を説明する。
【００５４】まず、図６に示すように、熱酸化法や化学
的気相成長法（ＣＶＤ）等により、基板（図示省略）上
に形成されたＳｉＯ2 絶縁層５の上に、Ｔｉ薄膜10を厚
さ 0.5nm程度に真空蒸着法（スパッタリング法でもよ
い。）により成膜する。このとき、例えば蒸着装置の真
空度は、ハース（蒸発源収容部）より蒸発したＴｉ原子
が装置内の残留酸素によって酸化されないように、１×
10-9Torr以下に設定することが重要である。
的気相成長法（ＣＶＤ）等により、基板（図示省略）上
に形成されたＳｉＯ2 絶縁層５の上に、Ｔｉ薄膜10を厚
さ 0.5nm程度に真空蒸着法（スパッタリング法でもよ
い。）により成膜する。このとき、例えば蒸着装置の真
空度は、ハース（蒸発源収容部）より蒸発したＴｉ原子
が装置内の残留酸素によって酸化されないように、１×
10-9Torr以下に設定することが重要である。
【００５５】更に、上記のようにしてＴｉ薄膜10を形成
した基板は、大気に曝すことなく、同じ装置により連続
して図７のように厚さ 100nmのＰｔ薄膜11を積層する。
した基板は、大気に曝すことなく、同じ装置により連続
して図７のように厚さ 100nmのＰｔ薄膜11を積層する。
【００５６】このようにして形成したＰｔ薄膜11は、Ｔ
ｉ薄膜10の存在により絶縁層５に対する密着性に優れ、
以後の工程における熱処理やパターニング工程において
も安定した性質を示す。また、王水等のＰｔ用エッチン
グ液以外の薬品に対しても安定している。特に、Ｔｉ薄
膜10は 0.5nmと極薄であるため、次の（１）、（２）に
示す顕著な作用効果を奏する。
ｉ薄膜10の存在により絶縁層５に対する密着性に優れ、
以後の工程における熱処理やパターニング工程において
も安定した性質を示す。また、王水等のＰｔ用エッチン
グ液以外の薬品に対しても安定している。特に、Ｔｉ薄
膜10は 0.5nmと極薄であるため、次の（１）、（２）に
示す顕著な作用効果を奏する。
【００５７】（１）Ｔｉは酸素との親和力が極めて強い
ので、Ｔｉ薄膜10は、ＳｉＯ2 絶縁層５との界面におい
てＳｉＯ2 を還元するため、Ｐｔ−ＳｉＯ2 間は金属同
士の接合に近くなってその密着性が良好になる。
ので、Ｔｉ薄膜10は、ＳｉＯ2 絶縁層５との界面におい
てＳｉＯ2 を還元するため、Ｐｔ−ＳｉＯ2 間は金属同
士の接合に近くなってその密着性が良好になる。
【００５８】（２）この際、Ｔｉ自らは酸化してＴｉＯ
X となるが、Ｔｉ薄膜10は厚さが 0.5nmと極めて小さ
く、Ｔｉの量が僅かであるため、ＰＺＴ焼結等の熱処理
時にＰｔ薄膜10中にＴｉが拡散する量は実質的になく、
ＴｉＯX の析出はＰｔ中に生じない。この結果、Ｐｔ薄
膜11（従って下部電極12）の電気抵抗の増大や微細化時
の断線が起こることはない。
X となるが、Ｔｉ薄膜10は厚さが 0.5nmと極めて小さ
く、Ｔｉの量が僅かであるため、ＰＺＴ焼結等の熱処理
時にＰｔ薄膜10中にＴｉが拡散する量は実質的になく、
ＴｉＯX の析出はＰｔ中に生じない。この結果、Ｐｔ薄
膜11（従って下部電極12）の電気抵抗の増大や微細化時
の断線が起こることはない。
【００５９】なお、Ｐｔ層11の表面にＴｉＯX を改めて
スパッタすれば、これを核にしてそのＰｔ上に形成され
るＰＺＴ薄膜はペロブスカイト結晶構造を示し、その電
気的誘電特性も、従来のＴｉ／Ｐｔ膜上に形成したＰＺ
Ｔ膜と比べても遜色がない。
スパッタすれば、これを核にしてそのＰｔ上に形成され
るＰＺＴ薄膜はペロブスカイト結晶構造を示し、その電
気的誘電特性も、従来のＴｉ／Ｐｔ膜上に形成したＰＺ
Ｔ膜と比べても遜色がない。
【００６０】即ち、Ｐｔ薄膜11上にＴｉＯ2 ターゲット
を用いたＲＦスパッタリング法により膜厚0.01〜10nm
（例えば２nm）のＴｉＯX を 0.5〜500nm のクラスタ径
で堆積させることにより、酸化チタン（ＴｉＯX ）を核
付けしたＰｔ電極11とし、この上にゾル−ゲル法によっ
てＰＺＴ膜13を形成すると、Ｐｔ膜上のＴｉＯX はＰＺ
Ｔ結晶化の結晶核として作用するため、このＰＺＴ膜は
強誘電特性を示すペロブスカイト構造となる。このＴｉ
ＯX 核付けについては、本出願人が特願平７−４７８６
３号として既に提案した。
を用いたＲＦスパッタリング法により膜厚0.01〜10nm
（例えば２nm）のＴｉＯX を 0.5〜500nm のクラスタ径
で堆積させることにより、酸化チタン（ＴｉＯX ）を核
付けしたＰｔ電極11とし、この上にゾル−ゲル法によっ
てＰＺＴ膜13を形成すると、Ｐｔ膜上のＴｉＯX はＰＺ
Ｔ結晶化の結晶核として作用するため、このＰＺＴ膜は
強誘電特性を示すペロブスカイト構造となる。このＴｉ
ＯX 核付けについては、本出願人が特願平７−４７８６
３号として既に提案した。
【００６１】次に、上記した実施例によるメモリセルＭ
−ＣＥＬの製造方法を図８〜図16により説明するが、既
述したように本実施例は従来例と基本的な構造及び構成
は同じであり、その製造工程もほぼ同様である。従っ
て、本実施例と従来例と特に異なる点を中心に説明す
る。
−ＣＥＬの製造方法を図８〜図16により説明するが、既
述したように本実施例は従来例と基本的な構造及び構成
は同じであり、その製造工程もほぼ同様である。従っ
て、本実施例と従来例と特に異なる点を中心に説明す
る。
【００６２】まず、図８のように、化学的気相成長法Ｃ
ＶＤにより絶縁層５を形成するまでは前述した従来法と
異なるところはない。しかし、本実施例においては、こ
の絶縁層５上に１×10-9Torr以下の超真空状態の真空蒸
着装置により厚さ 0.5nm程度のＴｉ薄膜10を蒸着し、引
続き、大気に曝すことなしに同じ装置内でＴｉ薄膜10の
上に数100nm 厚のＰｔ薄膜11を形成する。
ＶＤにより絶縁層５を形成するまでは前述した従来法と
異なるところはない。しかし、本実施例においては、こ
の絶縁層５上に１×10-9Torr以下の超真空状態の真空蒸
着装置により厚さ 0.5nm程度のＴｉ薄膜10を蒸着し、引
続き、大気に曝すことなしに同じ装置内でＴｉ薄膜10の
上に数100nm 厚のＰｔ薄膜11を形成する。
【００６３】このように、単原子層厚程度のＴｉ薄膜を
超真空状態下で堆積させることにより、ＳｉＯ2 絶縁層
５の表面がＴｉ原子によって還元され、下部電極12のＳ
ｉＯ 2 絶縁層５に対する密着性が高められる。
超真空状態下で堆積させることにより、ＳｉＯ2 絶縁層
５の表面がＴｉ原子によって還元され、下部電極12のＳ
ｉＯ 2 絶縁層５に対する密着性が高められる。
【００６４】次に、図９のように、ＰＺＴ膜13をゾル−
ゲル法により積層する。
ゲル法により積層する。
【００６５】即ち、下部電極を含め全面にスピンコート
法又はディップコート法によって、ゾル−ゲル原料溶液
を塗布した後、所定の温度(100〜300 ℃、例えば 170
℃）で例えば３分間加熱し、塗布した溶液の乾燥を行
い、乾燥ゲル膜を形成する。
法又はディップコート法によって、ゾル−ゲル原料溶液
を塗布した後、所定の温度(100〜300 ℃、例えば 170
℃）で例えば３分間加熱し、塗布した溶液の乾燥を行
い、乾燥ゲル膜を形成する。
【００６６】次いで、乾燥を完了した基板を 480℃で処
理して非晶質化した。そして、大気中でペロブスカイト
結晶が生成する温度(600℃以上、例えば 600℃）で例え
ば10分間焼結（酸化焼結）し、強誘電体膜（ＰＺＴ）13
を全面に形成する。
理して非晶質化した。そして、大気中でペロブスカイト
結晶が生成する温度(600℃以上、例えば 600℃）で例え
ば10分間焼結（酸化焼結）し、強誘電体膜（ＰＺＴ）13
を全面に形成する。
【００６７】なお、ＰＺＴ膜13を所定の膜厚（例えば20
00Å）に形成するには、必要に応じて上記の塗布工程と
乾燥工程と焼結工程とを繰り返し、一度に目的とする塗
布厚にするのではなく、乾燥膜を積層して最終膜厚を得
ることができる。
00Å）に形成するには、必要に応じて上記の塗布工程と
乾燥工程と焼結工程とを繰り返し、一度に目的とする塗
布厚にするのではなく、乾燥膜を積層して最終膜厚を得
ることができる。
【００６８】このＰＺＴ膜13の形成において、図８の工
程でＴｉ薄膜10が超真空状態下で単原子層厚程度の 0.5
nm厚に設けられていることにより、ＰＺＴ膜13の焼結工
程においても、前記したようにＰｔ薄膜11内にＴｉＯX
析出物は生成しない。即ち、ＰＺＴ膜13の焼結の際に、
Ｔｉ薄膜は極めて薄くてそのＴｉ原子数は少ないために
Ｐｔ薄膜11の結晶粒界を通ってＴｉ原子が拡散すること
ができず、Ｐｔ薄膜11内に既述した如き酸化析出物が実
質的に生成しない。そして、Ｔｉ薄膜11によって、下部
電極12はＳｉＯ2 絶縁層５に対し十分な接着力を示すよ
うになる。
程でＴｉ薄膜10が超真空状態下で単原子層厚程度の 0.5
nm厚に設けられていることにより、ＰＺＴ膜13の焼結工
程においても、前記したようにＰｔ薄膜11内にＴｉＯX
析出物は生成しない。即ち、ＰＺＴ膜13の焼結の際に、
Ｔｉ薄膜は極めて薄くてそのＴｉ原子数は少ないために
Ｐｔ薄膜11の結晶粒界を通ってＴｉ原子が拡散すること
ができず、Ｐｔ薄膜11内に既述した如き酸化析出物が実
質的に生成しない。そして、Ｔｉ薄膜11によって、下部
電極12はＳｉＯ2 絶縁層５に対し十分な接着力を示すよ
うになる。
【００６９】次に、図10のように、従来と同様の方法に
よりＰＺＴ膜13上にＰｔによる上部電極14を形成する。
よりＰＺＴ膜13上にＰｔによる上部電極14を形成する。
【００７０】次に、図11のように、従来と同様のフォト
リソグラフィ技術によりＰＺＴ膜13、下部電極12をエッ
チングしてキャパシタＣＡＰを形成する。
リソグラフィ技術によりＰＺＴ膜13、下部電極12をエッ
チングしてキャパシタＣＡＰを形成する。
【００７１】次に、図12のように、従来と同様の方法に
よりＳｉＯ2 絶縁層６を全面に堆積させる。
よりＳｉＯ2 絶縁層６を全面に堆積させる。
【００７２】次に、図13のように、従来と同様の方法に
より、ソース領域３上にコンタクトホール15を、上部電
極14上にコンタクトホール16をそれぞれ形成する。
より、ソース領域３上にコンタクトホール15を、上部電
極14上にコンタクトホール16をそれぞれ形成する。
【００７３】次に、図14のように、従来と同様の方法に
より、ソース領域３及び上部電極14に接合するＡｌ配線
８を形成後にＳｉＯ2 絶縁層７を全面に形成する。
より、ソース領域３及び上部電極14に接合するＡｌ配線
８を形成後にＳｉＯ2 絶縁層７を全面に形成する。
【００７４】次に、図15のように、従来と同様の方法に
よりドレイン領域４上にスルーホール９を形成する。
よりドレイン領域４上にスルーホール９を形成する。
【００７５】次に、図16のように、スルーホール９に例
えばポリシリコンを充填してビットラインＢＬのコンタ
クト部分ＢＬ’を形成し、このＢＬ’にビットラインの
主配線ＢＬを接続し、図３に示したダイナミックＲＡＭ
を作製する。
えばポリシリコンを充填してビットラインＢＬのコンタ
クト部分ＢＬ’を形成し、このＢＬ’にビットラインの
主配線ＢＬを接続し、図３に示したダイナミックＲＡＭ
を作製する。
【００７６】以上のようにして作製した下部電極12は、
ＳｉＯ2 絶縁層５に密着するＴｉ薄膜10を従来とは全く
異なって 0.5〜1.0nm と極薄としているにも拘らず、Ｓ
ｉＯ2 絶縁層５との密着性に優れ、かつ下部電極の抵抗
増加が実質的に生じない。このことは、上述したよう
に、従来の下部電極において問題となったＰｔ薄膜11中
のＴｉＯX の析出が、本実施例によれば起こらないこと
によるものである。この事実は次の測定結果から確認さ
れている。
ＳｉＯ2 絶縁層５に密着するＴｉ薄膜10を従来とは全く
異なって 0.5〜1.0nm と極薄としているにも拘らず、Ｓ
ｉＯ2 絶縁層５との密着性に優れ、かつ下部電極の抵抗
増加が実質的に生じない。このことは、上述したよう
に、従来の下部電極において問題となったＰｔ薄膜11中
のＴｉＯX の析出が、本実施例によれば起こらないこと
によるものである。この事実は次の測定結果から確認さ
れている。
【００７７】即ち、Ｔｉ薄膜の膜厚を設定する目的で、
ＳｉＯ2 層上に厚さの異なるＴｉ薄膜（厚さ 0.5nm、
1.0nm、 2.0nm、 5.0nm）を形成した後、厚さ 100nmの
Ｐｔ薄膜を形成し、酸素雰囲気中で 500℃の温度で１時
間の加熱処理を施した後、Ｐｔ薄膜の表面をオージェ電
子分光法で観測し、Ｔｉ原子の有無を検出した。
ＳｉＯ2 層上に厚さの異なるＴｉ薄膜（厚さ 0.5nm、
1.0nm、 2.0nm、 5.0nm）を形成した後、厚さ 100nmの
Ｐｔ薄膜を形成し、酸素雰囲気中で 500℃の温度で１時
間の加熱処理を施した後、Ｐｔ薄膜の表面をオージェ電
子分光法で観測し、Ｔｉ原子の有無を検出した。
【００７８】この結果、Ｔｉ薄膜の膜厚が 0.5nm（Ｔｉ
の格子定数は0.47nm）の場合でも、Ｐｔ薄膜表面でＴｉ
原子の表面析出が観測された。つまり、Ｔｉ薄膜の膜厚
は、Ｐｔ薄膜とＳｉＯ2 層との密着強度が得られるＴｉ
薄膜の最小限の厚さは、 0.5nmであると言える。そし
て、図17に示す表面オージェ分析結果に見られる20nmの
ＳｉＯ2 上に 0.5nmのＴｉ薄膜、更にその上に 100nmの
Ｐｔ膜で構成される本実施例の電極構造は、Ｐｔ薄膜内
にＴｉＯX の析出物が生成せず、しかもＰｔ薄膜の絶縁
層への密着性を高める効果を奏している。
の格子定数は0.47nm）の場合でも、Ｐｔ薄膜表面でＴｉ
原子の表面析出が観測された。つまり、Ｔｉ薄膜の膜厚
は、Ｐｔ薄膜とＳｉＯ2 層との密着強度が得られるＴｉ
薄膜の最小限の厚さは、 0.5nmであると言える。そし
て、図17に示す表面オージェ分析結果に見られる20nmの
ＳｉＯ2 上に 0.5nmのＴｉ薄膜、更にその上に 100nmの
Ｐｔ膜で構成される本実施例の電極構造は、Ｐｔ薄膜内
にＴｉＯX の析出物が生成せず、しかもＰｔ薄膜の絶縁
層への密着性を高める効果を奏している。
【００７９】このＴｉ薄膜は、Ｔｉ単結晶格子の厚さ
（即ちｃ軸の格子定数に近い 0.5nm）程度が、上述した
ＴｉＯX のＰｔ膜中の析出を防止する上で好ましいので
あるが、この厚さは 1.0nmまで許容される。
（即ちｃ軸の格子定数に近い 0.5nm）程度が、上述した
ＴｉＯX のＰｔ膜中の析出を防止する上で好ましいので
あるが、この厚さは 1.0nmまで許容される。
【００８０】以上、説明したように、ＳｉＯ2 層に対し
て接着性の悪いＰｔ薄膜の接着性を高めるために下部電
極の下地層として必要なＴｉ薄膜は、従来のように数10
nmの膜厚では厚すぎて、Ｐｔ薄膜内にＴｉの酸化物が析
出し、これが電気抵抗上昇の要因となる。これに対し、
本実施例によれば、ＳｉＯ2 層上に単原子厚程度(0.5n
m）又はこれと同等のＴｉ薄膜を酸素分圧比が極めて低
い超真空状態下で堆積させ、更にこれを大気に曝すこと
なくこの上にＰｔ薄膜を形成させることにより、Ｐｔ薄
膜内にＴｉ酸化物が析出せず、しかもＳｉＯ2 層に対す
るＰｔ薄膜の密着性を確保する効果は顕著である。
て接着性の悪いＰｔ薄膜の接着性を高めるために下部電
極の下地層として必要なＴｉ薄膜は、従来のように数10
nmの膜厚では厚すぎて、Ｐｔ薄膜内にＴｉの酸化物が析
出し、これが電気抵抗上昇の要因となる。これに対し、
本実施例によれば、ＳｉＯ2 層上に単原子厚程度(0.5n
m）又はこれと同等のＴｉ薄膜を酸素分圧比が極めて低
い超真空状態下で堆積させ、更にこれを大気に曝すこと
なくこの上にＰｔ薄膜を形成させることにより、Ｐｔ薄
膜内にＴｉ酸化物が析出せず、しかもＳｉＯ2 層に対す
るＰｔ薄膜の密着性を確保する効果は顕著である。
【００８１】なお、ＰＺＴ膜13の形成前に、Ｐｔ膜11上
に核としてＴｉＯX をスパッタ法等で堆積させておく
と、このＴｉＯX で核付けしたＰｔ上に形成したＰＺＴ
薄膜の漏れ電流値は印加電圧に依存せず、ほぼ一定であ
ることが分かる。また、得られたＰＺＴ膜について、残
留分極密度及び抗電界値は十分であった。
に核としてＴｉＯX をスパッタ法等で堆積させておく
と、このＴｉＯX で核付けしたＰｔ上に形成したＰＺＴ
薄膜の漏れ電流値は印加電圧に依存せず、ほぼ一定であ
ることが分かる。また、得られたＰＺＴ膜について、残
留分極密度及び抗電界値は十分であった。
【００８２】この場合、Ｐｔ上のＴｉＯX 核の粒径は通
常 0.5〜500nm であり、５〜200nmが望ましいが、Ｔｉ
ＯX の粒径があまり小さくても大きくても、核付けの効
果に乏しくなる。また、ＴｉＯX の膜厚は通常0.01〜10
nmであり、 0.5〜５nmがよく、 1.5〜2.5nm が更によい
が、あまり膜厚が薄すぎると核付けの効果に乏しく、厚
すぎるとＴｉが膜中で凝集（偏析）して不均一な膜とな
り易い。
常 0.5〜500nm であり、５〜200nmが望ましいが、Ｔｉ
ＯX の粒径があまり小さくても大きくても、核付けの効
果に乏しくなる。また、ＴｉＯX の膜厚は通常0.01〜10
nmであり、 0.5〜５nmがよく、 1.5〜2.5nm が更によい
が、あまり膜厚が薄すぎると核付けの効果に乏しく、厚
すぎるとＴｉが膜中で凝集（偏析）して不均一な膜とな
り易い。
【００８３】上記した第１の実施例における強誘電体キ
ャパシタＣＡＰの下部電極12の下部電極の構造は、図22
に示した従来の半導体基板上の配線、例えばビットライ
ンＢＬにも適用することができる。図18〜図20は、この
配線をビットラインＢＬ（具体的には、コンタクト部Ｂ
Ｌａ以外の配線部分ＢＬｂ）に適用した第２の実施例を
示すものである。
ャパシタＣＡＰの下部電極12の下部電極の構造は、図22
に示した従来の半導体基板上の配線、例えばビットライ
ンＢＬにも適用することができる。図18〜図20は、この
配線をビットラインＢＬ（具体的には、コンタクト部Ｂ
Ｌａ以外の配線部分ＢＬｂ）に適用した第２の実施例を
示すものである。
【００８４】即ち、この実施例においては、上述した第
１の実施例における下部電極12の薄膜形成におけると同
じ要領で、図18に示すように、ＳｉＯ2 絶縁層７上に超
真空状態下で厚さ 0.5nm〜1.0nm 、例えば 0.5nm程度の
Ｔｉ薄膜18を形成する。
１の実施例における下部電極12の薄膜形成におけると同
じ要領で、図18に示すように、ＳｉＯ2 絶縁層７上に超
真空状態下で厚さ 0.5nm〜1.0nm 、例えば 0.5nm程度の
Ｔｉ薄膜18を形成する。
【００８５】次に、図19のように、Ｔｉ薄膜18上に 100
nm厚若しくはそれ以上のＰｔ薄膜19を積層してから、両
薄膜18、19をパターニングしてビットラインを形成す
る。この配線によりビットラインにおいても、前記第１
の実施例の下部電極12／ＰＺＴ層13におけると同様の良
好な導電性が得られる。
nm厚若しくはそれ以上のＰｔ薄膜19を積層してから、両
薄膜18、19をパターニングしてビットラインを形成す
る。この配線によりビットラインにおいても、前記第１
の実施例の下部電極12／ＰＺＴ層13におけると同様の良
好な導電性が得られる。
【００８６】この例によれば、ビットラインの下層にＴ
ｉ薄膜18を用いたので、ビットラインＢＬにおいて十分
な導電性、即ち動作速度が得られる。
ｉ薄膜18を用いたので、ビットラインＢＬにおいて十分
な導電性、即ち動作速度が得られる。
【００８７】この実施例の場合、本発明を配線に適用し
たものであるが、配線の形成時に或いはその後の工程に
おいて加熱を伴うことがあるため、下層のＴｉ膜が本発
明に基づいて 0.5〜1.0nm と極薄にしていることによっ
て、絶縁層に対する接着力が十分になる上に、上層での
ＴｉＯX の析出がなく、その導電性を十分に保持するこ
とができる。
たものであるが、配線の形成時に或いはその後の工程に
おいて加熱を伴うことがあるため、下層のＴｉ膜が本発
明に基づいて 0.5〜1.0nm と極薄にしていることによっ
て、絶縁層に対する接着力が十分になる上に、上層での
ＴｉＯX の析出がなく、その導電性を十分に保持するこ
とができる。
【００８８】図21は、本発明の第３の実施例によるダイ
ナミックＲＡＭの要部の断面図であって、キャパシタＣ
ＡＰ及びビットラインに上記した本発明に基づく構造を
適用した場合の例である。
ナミックＲＡＭの要部の断面図であって、キャパシタＣ
ＡＰ及びビットラインに上記した本発明に基づく構造を
適用した場合の例である。
【００８９】図示の如く、この実施例は図１で説明した
第１の実施例によるメモリセルにおいて、コンタクトホ
ール９の領域にはポリシリコンを用いてビットラインＢ
Ｌをコンタクト部分ＢＬａを設け、更に、ビットライン
主部ＢＬｂには 0.5nm厚のＴｉ薄膜18と、この上に 100
nm厚又はそれ以上のＰｔ薄膜19とを積層してビットライ
ンＢＬを形成している。
第１の実施例によるメモリセルにおいて、コンタクトホ
ール９の領域にはポリシリコンを用いてビットラインＢ
Ｌをコンタクト部分ＢＬａを設け、更に、ビットライン
主部ＢＬｂには 0.5nm厚のＴｉ薄膜18と、この上に 100
nm厚又はそれ以上のＰｔ薄膜19とを積層してビットライ
ンＢＬを形成している。
【００９０】この実施例によれば、キャパシタＣＡＰの
下部電極だけでなく、ビットライン主部ＢＬａにおいて
も薄膜18によるＳｉＯ2 絶縁層７表面の還元作用と共
に、以後の熱処理やパターニング工程における加熱によ
っても、Ｐｔ薄膜19内でのＴｉ酸化物の析出現象が起こ
らず、下部電極12におけると同様の導電性が確保される
（これは、上記の第２の実施例でも同様）。
下部電極だけでなく、ビットライン主部ＢＬａにおいて
も薄膜18によるＳｉＯ2 絶縁層７表面の還元作用と共
に、以後の熱処理やパターニング工程における加熱によ
っても、Ｐｔ薄膜19内でのＴｉ酸化物の析出現象が起こ
らず、下部電極12におけると同様の導電性が確保される
（これは、上記の第２の実施例でも同様）。
【００９１】この実施例においても、上記の第１の実施
例及び第２の実施例と同様の効果が得られ、下部電極12
における良好な導電性に加えて、ビットラインＢＬにお
いても良好な導電性が得られるという二つのメリットが
実現される。
例及び第２の実施例と同様の効果が得られ、下部電極12
における良好な導電性に加えて、ビットラインＢＬにお
いても良好な導電性が得られるという二つのメリットが
実現される。
【００９２】以上、本発明の実施例について説明した
が、本発明の技術思想に基づいて種々の変形を上記実施
例に加えることができる。
が、本発明の技術思想に基づいて種々の変形を上記実施
例に加えることができる。
【００９３】例えば、上述の例で使用した下層材料とし
てＴｉに代えて、ＳｉＯ2 絶縁層とＰｔ層との間に同じ
く還元作用が極めて強いアルミニウム（Ａｌ）（格子定
数0.405nm)を用いても同等の効果が期待できる。この効
果はＳｉＯ2 以外の絶縁層に対しても有効である。
てＴｉに代えて、ＳｉＯ2 絶縁層とＰｔ層との間に同じ
く還元作用が極めて強いアルミニウム（Ａｌ）（格子定
数0.405nm)を用いても同等の効果が期待できる。この効
果はＳｉＯ2 以外の絶縁層に対しても有効である。
【００９４】更に、Ｐｔ同様に耐酸化性に優れたＩｒ、
Ｒｕ、Ｐｄ、Ａｇ、Ａｕ等はＳｉＯ2 層との密着性が極
めて悪く、これらを材料とする電極や配線を形成する場
合にも、その下層としてＴｉ及びＡｌが適用可能であ
る。
Ｒｕ、Ｐｄ、Ａｇ、Ａｕ等はＳｉＯ2 層との密着性が極
めて悪く、これらを材料とする電極や配線を形成する場
合にも、その下層としてＴｉ及びＡｌが適用可能であ
る。
【００９５】上記の実施例は、スタック型の強誘電体キ
ャパシタに本発明を適用したものであるが、本発明は、
トレンチ型の強誘電体キャパシタにも同様に適用でき
る。
ャパシタに本発明を適用したものであるが、本発明は、
トレンチ型の強誘電体キャパシタにも同様に適用でき
る。
【００９６】また、本発明に基づくキャパシタは、ワー
ドラインＷＬ上にキャパシタが配置されているので、集
積度の向上に有利ではあるが、これに限らず、Ｎ+ 型領
域３上にキャパシタが配置されているタイプにも適用で
きる。
ドラインＷＬ上にキャパシタが配置されているので、集
積度の向上に有利ではあるが、これに限らず、Ｎ+ 型領
域３上にキャパシタが配置されているタイプにも適用で
きる。
【００９７】キャパシタ及び配線を形成するための材料
も様々に変えてよい。例えば、強誘電体薄膜は、ＰＺＴ
以外の例えばナイトライドを材料として使用することも
できる。
も様々に変えてよい。例えば、強誘電体薄膜は、ＰＺＴ
以外の例えばナイトライドを材料として使用することも
できる。
【００９８】更に、本発明に基づく配線は、キャパシタ
以外の種々のデバイスの配線にも同様に適用可能であ
る。
以外の種々のデバイスの配線にも同様に適用可能であ
る。
【００９９】
【発明の作用効果】本発明は、上述した如く、絶縁層上
に設けられた導電層が上層と前記絶縁層側の下層とを有
し、この下層の構成材料が前記絶縁層を還元する作用を
有し、かつ0.5nm〜1.0nm の厚みに形成されているの
で、この下層を構成する材料が絶縁層を還元して絶縁層
との接着性を高めると共に、前記下層を構成する材料の
酸化物が前記上層内に生成することが防止され、この酸
化物による前記上層の電気抵抗の増大や微細化時の断線
が実質的に起こらず、良好な導電性を確保することがで
きる。
に設けられた導電層が上層と前記絶縁層側の下層とを有
し、この下層の構成材料が前記絶縁層を還元する作用を
有し、かつ0.5nm〜1.0nm の厚みに形成されているの
で、この下層を構成する材料が絶縁層を還元して絶縁層
との接着性を高めると共に、前記下層を構成する材料の
酸化物が前記上層内に生成することが防止され、この酸
化物による前記上層の電気抵抗の増大や微細化時の断線
が実質的に起こらず、良好な導電性を確保することがで
きる。
【図１】本発明の第１の実施例による強誘電体キャパシ
タを組み込んだダイナミックＲＡＭのメモリセルの要部
を示す拡大断面図である。
タを組み込んだダイナミックＲＡＭのメモリセルの要部
を示す拡大断面図である。
【図２】図１のII−II線断面図である。
【図３】一対のメモリセルを組み込んだ同ダイナミック
ＲＡＭの要部を示す拡大断面図（図４の III−III 線断
面図）である。
ＲＡＭの要部を示す拡大断面図（図４の III−III 線断
面図）である。
【図４】同ダイナミックＲＡＭの要部平面図である。
【図５】同メモリセルの１ビット分の等価回路図であ
る。
る。
【図６】同強誘電体キャパシタの下部電極の成膜におけ
る第１工程を示す要部の拡大断面図である。
る第１工程を示す要部の拡大断面図である。
【図７】同下部電極の成膜における第２工程を示す要部
の拡大断面図である。
の拡大断面図である。
【図８】同強誘電体キャパシタを組み込んだダイナミッ
クＲＡＭのメモリセルの製造方法の一工程段階を示す拡
大断面図である。
クＲＡＭのメモリセルの製造方法の一工程段階を示す拡
大断面図である。
【図９】同メモリセルの製造方法の他の一工程段階を示
す拡大断面図である。
す拡大断面図である。
【図10】同メモリセルの製造方法の他の一工程段階を示
す拡大断面図である。
す拡大断面図である。
【図11】同メモリセルの製造方法の他の一工程段階を示
す拡大断面図である。
す拡大断面図である。
【図12】同メモリセルの製造方法の他の一工程段階を示
す拡大断面図である。
す拡大断面図である。
【図13】同メモリセルの製造方法の他の一工程段階を示
す拡大断面図である。
す拡大断面図である。
【図14】同メモリセルの製造方法の他の一工程段階を示
す拡大断面図である。
す拡大断面図である。
【図15】同メモリセルの製造方法の他の一工程段階を示
す拡大断面図である。
す拡大断面図である。
【図16】同メモリセルの製造方法の更に他の一工程段階
を示す拡大断面図である。
を示す拡大断面図である。
【図17】同メモリセルにおける下部電極（Ｓｉ／ＳｉＯ
2(200nm)／Ｔｉ(0.5nm）Ｐｔ(100nm）の構造）の表面分
析オージェ信号分析グラフである。
2(200nm)／Ｔｉ(0.5nm）Ｐｔ(100nm）の構造）の表面分
析オージェ信号分析グラフである。
【図18】本発明の第２の実施例による配線の成膜の第１
工程を示す要部の拡大断面図である。
工程を示す要部の拡大断面図である。
【図19】同配線の成膜の第２工程を示す要部の拡大断面
図である。
図である。
【図20】同配線をビットラインとして組み込んだダイナ
ミックＲＡＭのメモリセルの要部を示す拡大断面図であ
る。
ミックＲＡＭのメモリセルの要部を示す拡大断面図であ
る。
【図21】本発明の第３の実施例による強誘電体キャパシ
タ及び配線を組み込んだダイナミックＲＡＭのメモリセ
ルの要部を示す拡大断面図である。
タ及び配線を組み込んだダイナミックＲＡＭのメモリセ
ルの要部を示す拡大断面図である。
【図22】従来のダイナミックＲＡＭのメモリセルの要部
を示す拡大断面図である。
を示す拡大断面図である。
【図23】同メモリセルの要部を示す拡大断面図である。
【図24】同強誘電体キャパシタを組み込んだダイナミッ
クＲＡＭのメモリセルの製造方法の一工程段階を示す拡
大断面図である。
クＲＡＭのメモリセルの製造方法の一工程段階を示す拡
大断面図である。
【図25】同メモリセルの製造方法の一工程段階を示す拡
大断面図である。
大断面図である。
【図26】同メモリセルの製造方法の他の一工程段階を示
す拡大断面図である。
す拡大断面図である。
【図27】同メモリセルの製造方法の他の一工程段階を示
す拡大断面図である。
す拡大断面図である。
【図28】同メモリセルの製造方法の他の一工程段階を示
す拡大断面図である。
す拡大断面図である。
【図29】同メモリセルの製造方法の他の一工程段階を示
す拡大断面図である。
す拡大断面図である。
【図30】同メモリセルの製造方法の他の一工程段階を示
す拡大断面図である。
す拡大断面図である。
【図31】同メモリセルの製造方法の他の一工程段階を示
す拡大断面図である。
す拡大断面図である。
【図32】同メモリセルの製造方法の更に他の一工程段階
を示す拡大断面図である。
を示す拡大断面図である。
【図33】同メモリセルの強誘電体キャパシタの下部電極
におけるＴｉ酸化物の析出現象を説明する概略拡大断面
図である。
におけるＴｉ酸化物の析出現象を説明する概略拡大断面
図である。
１・・・シリコン基板（ウエハ） ３・・・Ｎ+ 型ソース領域 ４・・・Ｎ+ 型ドレイン領域 ５、６、７・・・ＳｉＯ2 絶縁層 ８・・・Ａｌ配線 ９、15、16・・・コンタクトホール 10、18・・・Ｔｉ層 11、19・・・Ｐｔ層 12・・・Ｔｉ／Ｐｔ下部電極 13・・・ＰＺＴ層 14・・・上部電極 17・・・ＴｉＯX 析出物 ＢＬ・・・ビットライン ＢＬａ・・・ビットラインコンタクト部 ＢＬｂ・・・ビットライン主部 ＷＬ・・・ワードライン（ゲート電極） ＣＡＰ・・・強誘電体キャパシタ ＴＲ・・・トランスファゲート Ｍ−ＣＥＬ・・・メモリセル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (12)
- 【請求項１】 下部電極と、この下部電極上の強誘電体
膜と、上部電極とを具備し、絶縁層上に設けられた強誘
電体キャパシタであって、前記下部電極が前記強誘電体
膜側の上層と前記絶縁層側の下層とを有し、この下層が
前記絶縁層を還元する材料を含みかつ 0.5〜1.0nm の厚
みを有している強誘電体キャパシタ。 - 【請求項２】 下部電極の下層が、絶縁層に対する還元
作用の強い金属からなる、請求項１に記載した強誘電体
キャパシタ。 - 【請求項３】 下部電極の下層がチタン又はアルミニウ
ムからなり、前記下部電極の上層が、白金、イリジウ
ム、ルテニウム、パラジウム、銀及び金からなる群より
選ばれた少なくとも１種からなる、請求項１又は２に記
載した強誘電体キャパシタ。 - 【請求項４】 下部電極の下層の構成材料が実質的に酸
化されていない状態で絶縁層上に被着されている、請求
項３に記載した強誘電体キャパシタ。 - 【請求項５】 強誘電体膜がチタン酸ジルコン酸鉛系で
ある、請求項１〜４のいずれか１項に記載した強誘電体
キャパシタ。 - 【請求項６】 絶縁層上に設けられ、この絶縁層側の下
層と上層とを有する配線であって、前記下層が前記絶縁
層を還元する材料を含みかつ 0.5〜1.0nm の厚みを有し
ている配線。 - 【請求項７】 請求項２〜５のいずれか１項に記載した
下部電極の下層及び／又は上層を有する、請求項６に記
載した配線。 - 【請求項８】 請求項１〜７のいずれか１項に記載した
強誘電体キャパシタ及び／又は配線を有している半導体
装置。 - 【請求項９】 不揮発性メモリである、請求項８に記載
した半導体装置。 - 【請求項10】 絶縁層側の下層を１×10-9Torr以下の超
真空状態下で前記絶縁層上に形成する、請求項１〜９の
いずれか１項に記載した強誘電体キャパシタ、配線又は
半導体装置の製造方法。 - 【請求項11】 下部電極の下層を形成した後、大気に曝
すことなしに上層を形成する、請求項10に記載した製造
方法。 - 【請求項12】 下部電極の上層及び／又は下層を真空蒸
着又はスパッタリングによって形成する、請求項10又は
11に記載した製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05414096A JP3837712B2 (ja) | 1996-02-16 | 1996-02-16 | 強誘電体キャパシタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05414096A JP3837712B2 (ja) | 1996-02-16 | 1996-02-16 | 強誘電体キャパシタ及びその製造方法 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005106825A Division JP4267589B2 (ja) | 2005-04-01 | 2005-04-01 | 配線及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09223779A true JPH09223779A (ja) | 1997-08-26 |
| JP3837712B2 JP3837712B2 (ja) | 2006-10-25 |
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ID=12962268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05414096A Expired - Fee Related JP3837712B2 (ja) | 1996-02-16 | 1996-02-16 | 強誘電体キャパシタ及びその製造方法 |
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| JP2002141480A (ja) * | 2000-09-18 | 2002-05-17 | Samsung Electronics Co Ltd | 強誘電体キャパシタを有する半導体装置及びその製造方法 |
| US7033001B2 (en) | 2001-12-18 | 2006-04-25 | Matsushita Electric Industrial Co., Ltd. | Piezoelectric element, ink jet head, angular velocity sensor, manufacturing method thereof, and ink jet type recording apparatus |
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| JP2014169466A (ja) * | 2013-03-01 | 2014-09-18 | Yuutekku:Kk | 配向基板、配向膜基板の製造方法、スパッタリング装置及びマルチチャンバー装置 |
| JP2017106125A (ja) * | 2017-02-27 | 2017-06-15 | 株式会社ユーテック | 配向基板、配向膜基板の製造方法、スパッタリング装置及びマルチチャンバー装置 |
| JP2017128816A (ja) * | 2017-03-14 | 2017-07-27 | 株式会社ユーテック | 配向基板、配向膜基板の製造方法、スパッタリング装置及びマルチチャンバー装置 |
-
1996
- 1996-02-16 JP JP05414096A patent/JP3837712B2/ja not_active Expired - Fee Related
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| WO2010082342A1 (ja) * | 2009-01-16 | 2010-07-22 | トヨタ自動車株式会社 | 半導体装置、半導体装置の製造方法、半導体装置の製造装置、および半導体装置の評価方法 |
| US8410427B2 (en) | 2009-01-16 | 2013-04-02 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device, method for manufacturing semiconductor device, apparatus for manufacturing semiconductor device, and method for evaluating semiconductor device |
| JP5343979B2 (ja) * | 2009-01-16 | 2013-11-13 | トヨタ自動車株式会社 | 半導体装置、半導体装置の製造方法、半導体装置の製造装置、および半導体装置の評価方法 |
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| JP2017106125A (ja) * | 2017-02-27 | 2017-06-15 | 株式会社ユーテック | 配向基板、配向膜基板の製造方法、スパッタリング装置及びマルチチャンバー装置 |
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