JP3212194B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置および半導
体装置の製造方法に係り、特にＤＲＡＭ等におけるキャ
パシタ構造に関する。

【０００２】

【従来の技術】半導体装置の１つに、キャパシタとトラ
ンジスタとを組み合わせて情報の記憶動作を行うＤＲＡ
Ｍ（Dynamic Random Access read write Memory ）があ
る。

【０００３】このような装置では、半導体基板とキャパ
シタ電極との間にキャパシタ絶縁膜を挟みキャパシタを
構成している。従来は、このキャパシタ絶縁膜として酸
化シリコン膜を用いているが、近年、高集積化、大容量
化が急速に進むに伴い、微細化によるキャパシタ容量の
低下を補うべく、酸化シリコン膜よりも誘電率の大きい
材料が検討され、窒化シリコン膜と酸化シリコン膜との
積層膜を用いる等の改良が試みられている。

【０００４】しかしながら、キャパシタ占有面積の微細
化に伴うキャパシタの今後のより一層の大容量化に対応
するには、さらに誘電率の大きい材料を用いる必要があ
る。このような要請から、誘電率が酸化シリコン膜に比
べて約７倍程度も大きい材料である酸化タンタル膜を絶
縁膜として用いることが検討されている。

【０００５】しかしながら、酸化タンタルのもつ３０程
度の比誘電率では、より微細な領域に対しては必ずしも
十分な容量を与えるキャパシタ絶縁膜を形成するのは困
難であった。

【０００６】そこでＰＺＴのようにさらにいっそう誘電
率が大きく、しかも自発分極による新たなメモリ効果が
期待される強誘電体膜の検討が進められている。またＳ
ｒＴｉＯ₃ のように強誘電性は有しないが比誘電率が２
００程度と大きい値を有する材料も検討されている。こ
れらの物質は一般にペロブスカイト型の結晶であり、高
い誘電率とその結晶構造とは密接な関係がある。これら
の結晶では結晶の配向性が高いほど分極が大きくなり、
誘電率が大きくなる。このような高誘電体材料をＤＲＡ
Ｍなどの容量絶縁膜に用いる場合、シリコン表面に直接
形成すると、界面に誘電率の小さいＳｉＯ₂ 層がわずか
ながら形成されてしまうため容量の低下を招く。従っ
て、高誘電体膜の上下電極とも金属材料である必要があ
る。一方、ＤＲＡＭなどのメモリセル領域に十分なキャ
パシタ面積を稼ぐためにはキャパシタの立体化が必要と
なるが、金属電極を用いることを考慮した場合、積層型
キャパシタ構造をとることが有効である。この場合、下
地金属電極は一般に多結晶である。従って、この金属電
極上にペロブスカイト型高誘電体膜を形成した場合、通
常同様に多結晶構造になってしまう。従って、前述した
ように十分に大きな誘電率を得ることができない。ま
た、このような多結晶体では特性のばらつきも大きくな
る。さらに電気的ストレスに対する疲労耐性も小さくな
る。このようなことは、キャパシタの電荷保持能力を低
下させることにつながり、ＤＲＡＭなどの信頼性を損な
うことになる。

【０００７】

【発明が解決しようとする課題】このように、従来のキ
ャパシタにおいては、十分なキャパシタ容量を確保しつ
つ特性のばらつきが小さく電気的ストレスに対する疲労
耐性の小さいものを得るのは極めて困難であった。

【０００８】本発明は、前記実情に鑑みてなされたもの
で、占有面積の縮小化に際しても、十分なキャパシタ容
量を確保することができ、信頼性の高いキャパシタを提
供することを目的とする。

【０００９】

【課題を解決するための手段】そこで本発明による半導
体装置では、第１の電極としての下部電極を、単結晶
の、または準単結晶状態で配向した導電体とし、この上
層に、前記第１の電極上に単結晶として、または準単結
晶状態で配向して形成され、ペロブスカイト型の結晶構
造を有する容量絶縁膜が配設され、さらにこの上層に第
２の電極としての上部電極が形成されるようにしてい
る。

【００１０】望ましくは、第１の電極を、アルミニウム
（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、白金
（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、
ルテニウム（Ｒｕ）、不純物をドープすることによって
また欠損を意図的に形成することによって導電化せしめ
たＳｒＴｉＯ₃ のいずれかあるいはこれらの合金で構成
するとともに、前記容量絶縁膜を、ＰｂＴｉＯ₃ 、ＰＺ
Ｔ、ＰＬＺＴ、ＢａＴｉＯ₃ 、ＳｒＴｉＯ₃ のいずれか
あるいはこれらの混合物結晶で構成するようにしてい
る。

【００１１】また本発明による半導体装置の製造方法の
第１では、所望の素子領域の形成された半導体集積回路
基板表面に、キャパシタを形成するにあたり、シリコン
基板表面上の一主面に接続する第１の導電部を形成する
工程と、前記第１の導電部の一部を内面に露出せしめる
ように凹部を形成する工程と、該凹部内に第２の導電部
を形成する工程と、熱処理によって該第２の導電部を単
結晶化あるいは準単結晶状態で配向せしめる工程と、こ
の後該第２の導電部上にペロブスカイト型の結晶構造を
有する容量絶縁膜をエピタキシャル成長させる工程と、
この上層に第３の導電部を形成する工程とを含むことを
特徴とする。

【００１２】さらにまた本発明による半導体装置の製造
方法の第２では、所望の素子領域の形成された半導体集
積回路基板表面に、キャパシタを形成するにあたり、シ
リコン基板表面上の一主面に接続する第１の導電部を形
成する工程と、前記第１の導電部の一部が内面に露出す
るように凹部を形成する工程と、前記凹部内に、第２の
導電部を形成する工程と、熱処理によって該第２の導電
部を単結晶化あるいは高配向の準単結晶状態で配向せし
める工程と、前記第２の導電部上に第３の導電部をエピ
タキシャル成長させる工程と、この第３の導電部上にペ
ロブスカイト型の結晶構造を有する容量絶縁膜をエピタ
キシャル成長させる工程と、この上層に第４の導電部を
形成する工程とを含むことを特徴とする。

【００１３】望ましくはこれらの熱処理工程では、前記
第２の導電部を構成する主成分材料の融点の絶対温度で
２／３以上の温度で行なうものとする。

【００１４】

【作用】上記構成によれば、金属酸化膜をキャパシタ絶
縁膜として用いたキャパシタにおいて、リーク電流を抑
制することが可能となる。

【００１５】従って、十分なキャパシタ容量と大きいス
トレス耐性とによって優れた電荷保持能力を有し信頼性
の高いキャパシタを提供することができる。

【００１６】この作用について、以下に代表的な強誘電
体であるＢａＴｉＯ₃ の場合を例に説明する。図６(a)
および(b) にそれぞれ単結晶と多結晶のＢａＴｉＯ₃ の
電界−分極特性を示すように、同じ電界強度に対して単
結晶の方が多結晶に比べて大きな分極値を示すだけでな
く、分極の飽和値すなわちキャパシタとして保持可能な
電荷量に関しても単結晶の方がはるかに優れていること
が理解される。さらに、このような強誘電体膜の自発分
極によるヒステリシスを利用する不揮発型のメモリ素子
に対しても、図からわかるように単結晶の方が反転電界
が小さくしかも揃っている。このようにペロブスカイト
型の高誘電体膜をキャパシタ膜として用いる場合単結晶
体あるいはその結晶方位ができるだけ揃っていることが
有効であることがわかる。

【００１７】このような単結晶または高配向でほぼ単結
晶となっているペロブスカイト型の高誘電体膜を形成す
るためには、下部電極を構成する金属としてペロブスカ
イト型高誘電体の格子定数（約４．０オングストロー
ム）とほぼ同じ格子定数を持ち、それ自体単結晶あるい
は準単結晶となるように形成し、この金属電極に対して
高誘電体膜をエピタキシャル成長させ結晶方位を揃える
ようにする。

【００１８】ところで金属の結晶粒径は高温でアニール
することによって大きく成長する。図７に、アニール前
の結晶粒径とアニール後の結晶粒径の比のアニール温度
依存性を測定した結果を示す。この図からアニール温度
が絶対温度で融点の約半分の付近から結晶粒の成長が始
まり、融点の約３分の２付近では初期粒径の１０倍程度
まで成長する。従って、金属の成膜を蒸着、スパッタリ
ング、ＣＶＤなどの方法で形成した場合でも、成膜直後
の結晶粒径に対してアニールを行うことによって結晶粒
径を増大することができる。

【００１９】一方、ＤＲＡＭ等の素子のサイズは世代毎
に縮小しており、セルサイズについては、例えば、２５
６Ｍでは約０．４μm ² 程度まで縮小され、このときキ
ャパシタ面積は０．３×０．９μm ² 程度であり、一世
代毎にさらに４倍弱で縮小が進む。従ってこのような微
小領域ではアニールにより単結晶あるいはほぼ単結晶の
金属電極を容易に形成することができる。すなわち、初
期の結晶粒径が０．１μm であったとすれば、融点の約
２／３の温度でアニールすれば結晶粒径を１μm にする
ことができる。さらに、この効果を高めるために、次の
方法が効果的である。キャパシタ電極をシリコン表面と
電気的に接続するためのコンタクト孔に一旦金属を埋め
込む。コンタクト孔の径は最小のパターン寸法で形成さ
れるため電極自体に比べて十分小さい。従って、コンタ
クト孔に埋め込まれた金属を単結晶化することは容易で
ある。次に、この単結晶金属と同種あるいは同等の格子
定数を有する金属をコンタクト孔を覆うように形成し
て、コンタクト孔内の単結晶金属をシードとしてエピタ
キシャル的に単結晶化を行うことによって、より効果的
に単結晶電極を形成することができる。

【００２０】なお、上述したように、この方法では金属
電極を構成する物質の融点の約２／３の温度でアニール
するのが望ましいが、融点の低い物質例えばＡｌなどを
選択すると、確かにアニールにより単結晶化し易いが、
ペロブスカイト型の結晶構造を持つ容量絶縁膜は、酸素
を含むために界面に酸化膜が介在し易い。また、用いる
容量絶縁膜の格子定数に最も近い格子定数をもつ材料を
選択するのが望ましいが、融点が低いこと、容量絶縁膜
の格子定数に最も近い格子定数をもつ材料であることの
両方の条件を満足する物質がないこともある。このよう
な場合アニールにより単結晶化した金属電極上に他の金
属材料をエピタキシャル成長し、このエピタキシャル成
長膜上に容量絶縁膜を形成したり、さらにこの単結晶化
した金属電極の上層に第２の金属層を形成し、この単結
晶化した金属電極をシードとして該第２の金属層を単結
晶化し、この上層に容量絶縁膜を形成するようにすれ
ば、材料の選択性が向上しより大容量化をはかることが
できる。

【００２１】以上のようにして、まず下地金属電極を単
結晶またはほぼ結晶方位の揃った準単結晶とすることが
でき、その上に単結晶または準単結晶のペロブスカイト
型高誘電体膜を形成することが可能となる。

【００２２】このようにして、高いキャパシタ容量を有
しかつ電荷保持能力の高いキャパシタを得ることがで
き、構造が簡単で信頼性の高いＤＲＡＭを得ることがで
きる。

【００２３】

【実施例】以下、本発明の実施例について図面を参照し
つつ詳細に説明する。

【００２４】本発明の第１の実施例では、図１(a) 乃至
図１(d) にその製造工程図を示すように、キャパシタを
スィッチングトランジスタおよびワード線、ビット線よ
りも上部に配置するメモリセル構造において、ストレー
ジノードコンタクト１１３内に埋め込むコンタクト導体
としてＷ膜１１４を用い、このＷ膜１１４上にエピタキ
シャル成長させた金１１７をアニールすることによって
単結晶化し、この上層にペロブスカイト型の高誘電体膜
であるＢａＴｉＯ₃ 膜１１８をエピタキシャル成長し、
さらにこの上層にＣｒ膜からなるプレート電極１１９を
形成したことを特徴とするものである。すなわち、ｐチ
ャネルＭＯＳＦＥＴのｐ- 拡散層からなるソースドレイ
ン領域１０６上のコンタクト孔１０８内にバリアメタル
層としてのＴｉシリサイド膜１１０およびＷシリサイド
１１１を形成しこの上層に層間絶縁膜１１２を形成し、
そのコンタクト孔１１３内に下部電極（ストレージノー
ド）とのコンタクト導体としてのＷ膜１１４およびスト
レージノードとしてのＡｕ単結晶膜１１７、キャパシタ
絶縁膜としてペロブスカイト型のＳｒＴｉＯ₃ 膜１１
８、プレート電極としてＣｒ膜１１９を順次積層してキ
ャパシタを構成し、積層形メモリセル構造のＤＲＡＭを
形成している。

【００２５】まず、図１(a) に示すように、比抵抗１０
Ω・cm程度の（１００）ｐ型のシリコン基板１０１内の
所定領域表面をエッチングした後、素子分離絶縁膜１０
２を埋め込むことにより素子分離領域を形成する。なお
代りに従来のように通常のＬＯＣＯＳ法を用いてもよ
い。そして、熱酸化法によりゲート絶縁膜となる膜厚１
５nmの酸化シリコン層１０３およびゲート電極となる３
００nmのｎ⁺ 多結晶シリコン層１０４およびＷシリサイ
ド膜１０５を堆積し、フォトリソ法および反応性イオン
エッチング法によってこれらをパタ−ニングし、ゲ−ト
絶縁膜１０３およびゲ−ト電極１０４，１０５を形成す
る。さらに、このゲ−ト電極をマスクとして、イオン注
入を行い、ゲート電極に自己整合的にｎ- 型拡散層１０
６からなるソ−ス・ドレイン領域を形成し、スィッチン
グトランジスタとしてのＭＯＳＦＥＴを形成する。

【００２６】さらに、図１(b) に示すように、この上層
に、ＣＶＤ法により、膜厚１５０nm程度の酸化シリコン
膜１０７を全面に堆積したのち、フォトリソ法および反
応性イオンエッチングにより、コンタクト孔１０８を形
成する。そしてこのコンタクト孔１０８にバリアメタル
としてＴｉシリサイド１１０を選択的に形成したのち全
面にＷシリサイド１１１を形成し、通常の写真蝕刻法に
よりこれをパターニングし、ビット線を構成する。

【００２７】こののち、図１ (c)に示すように、ＣＶＤ
酸化膜１１２を形成した後、表面の平坦化を行いフォト
リソグラフィ工程を用いて、コンタクト孔１１３を形成
し、例えば選択ＣＶＤ法によりコンタクト孔１１３内に
のみＷ膜１１４を形成し、ストレージノード用のコンタ
クト導体とする。なお選択ＣＶＤ法の代わりに全面にＷ
あるいは他の高融点金属等を形成した後、フォトリソグ
ラフィにドライエッチング法を組み合わせてパターニン
グしてもよい。続いてＣＶＤ酸化膜１１５を全面に形成
した後、フォトリソグラフィによりレジストをパターニ
ングし、このレジストパターンをマスクとして、Ｗ膜１
１４が露出するまでＣＶＤ酸化膜１１５をエッチング
し、凹部１１６を形成する。この後全面にＡｕ膜を形成
した後、全面を平坦になるように例えば研磨法によりエ
ッチバックを行い、Ａｕパターン１１７を完成する。

【００２８】ついで、Ａｕの融点である１０６３℃（１
３３６Ｋ）の２／３よりも高い７００℃（９７３Ｋ）で
アニールすることによってＡｕパターン１１７を単結晶
化する。このＡｕパターン１１７がストレージノード電
極となる。なおここで、Ａｕパターン１１７を単結晶化
すると同時にＣＶＤ酸化膜１１５をリフロ−させてその
表面を平坦化し、その後Ａｕパターン１１７の表面が露
出するまで全面エッチングしても良い。

【００２９】この後、この上層にＳｒＴｉＯ₃ 膜１１８
をエピタキシャル成長させ、さらに上部のプレート電極
としてＣｒ膜１１９を形成する（図１ (d)）。

【００３０】なおここで、ＳｒＴｉＯ₃ の成膜は以下の
ようにした。即ちＳｒＴｉＯ₃ をタ−ゲットとするスパ
ッタ法により全面にＳｒＴｉＯ₃ 膜を形成する。この場
合酸素の欠損が生じるのを防ぐためにスパッタガスのＡ
ｒ以外にＯ₂ を流してやる必要がある。このときＡｕパ
ターン１１７上のＳｒＴｉＯ₃ 膜はエピタキシャル成長
して単結晶化する。さらにエピタキシャル成長を促すた
め基板を４００℃以上、望ましくは５００℃に保ってお
く。

【００３１】ここでＡｕの格子定数は４．０８オングス
トローム、ＳｒＴｉＯ₃ の格子定数は約４オングストロ
ームであるから不整合のほとんどないエピタキシャル成
長を行うことが可能となる。

【００３２】そして通常の方法によってＡｌ配線工程等
を行いＤＲＡＭが完成する。

【００３３】なお、前記実施例では、ストレージノード
電極に金を用いたが、金に代えて、Ａｌ，Ａｇ，Ｃｕを
用いることが可能であり、また誘電体膜としてもＳｒＴ
ｉＯ₃ の他，ＰｂＴｉＯ₃ ，ＰＺＴ，ＢａＴｉＯ₃ など
を用いることもできる。さらにアニール温度が５００℃
以下の場合には、キャパシタをＡｌ配線等の配線の上層
に形成するようにしてもよい。

【００３４】実施例２ 本発明の第２の実施例について説明する。この例では、
前記第１の実施例と同様に金電極を形成しこれを単結晶
化した後、さらにこの金電極１１７上に白金１１７Ｓを
エピタキシャル成長し、この上層にペロブスカイト型の
高誘電体膜であるＢａＴｉＯ₃ 膜２１８をエピタキシャ
ル成長したことを特徴とするもので、前記第１の実施例
よりもさらに結晶性の良好なＢａＴｉＯ₃ 膜２１８を得
ることができ、高性能のキャパシタとすることができ
る。

【００３５】すなわち、図２(a) に示すようにＭＯＳＦ
ＥＴを形成し、さらに図２(b) に示すように、コンタク
ト孔１０８を形成し，このコンタクト孔内にＴｉシリサ
イド１１０を選択的に形成したのち全面にＷシリサイド
１１１を形成し、通常の写真蝕刻法によりこれをパター
ニングし、ビット線を構成する。

【００３６】こののち、図２ (c)に示すように、ＣＶＤ
酸化膜１１２を形成した後、表面の平坦化を行いフォト
リソグラフィ工程を用いて、コンタクト孔１１３を形成
し、例えば選択ＣＶＤ法によりコンタクト孔１１３内に
のみＷ膜１１４を形成し、ストレージノード用のコンタ
クト導体とする。

【００３７】そして、同様に、ＣＶＤ酸化膜１１５を形
成した後、表面の平坦化を行いフォトリソグラフィ工程
を用いて、凹部１１６を形成し、全面にＡｕ電極１１７
を形成した後、Ａｕの融点である１０６３℃（１３３６
Ｋ）の２／３よりも高い７００℃（９７３Ｋ）でアニー
ルすることによってＡｕ電極を凹部１１６内で単結晶化
し、凹部１１６内以外のＡｕ膜を取り除く。この工程ま
では前記第１の実施例と同様に形成する。

【００３８】この後、基板を４００℃程度に保持した状
態でスパッタ法により５００オングストロ−ムのＰｔ膜
を形成することによって、Ａｕ電極１１７上にエピタキ
シャル成長したＰｔ層１１７Ｓを形成する。そして、Ｐ
ｔ層のパターニングを行い、Ａｕ電極１１７上にＰｔ電
極１１７Ｓを形成する。

【００３９】この後、ＢａＴｉＯ₃ をターゲットとする
スパッタリング法により、この上層にＢａＴｉＯ₃ 膜２
１８をエピタキシャル成長させ、さらに上部のプレート
電極としてＰｔ膜２１９を形成する（図２ (d)）。

【００４０】ここでＰｔの格子定数は３．９２オングス
トローム、ＢａＴｉＯ₃ の格子定数は約４オングストロ
ームであるから不整合のほとんどないエピタキシャル成
長を行うことが可能となる。

【００４１】そして通常の方法によってＡｌ配線工程等
を行いＤＲＡＭが完成する。

【００４２】なお、前記実施例では、ストレージノード
電極に金および白金の２層構造膜を用いたが、白金に代
えて、格子定数が４±０．４オングストロームで面心立
方格子のＰｄ，Ｉｒ，Ｒｕを用いてもよく、またＡｕに
代えて融点が比較的低く４オングストローム程度の格子
定数を有するＡｌ，Ａｇ，Ｃｕを用いてもよい。さらに
また誘電体膜としてもＢａＴｉＯ₃ の他，ＰｂＴｉ
Ｏ₃ ，ＰＺＴ，ＳｒＴｉＯ₃ などを用いることもでき
る。さらにアニール温度が５００℃以下の場合には、キ
ャパシタをＡｌ配線等の配線の上層に形成するようにし
てもよい。

【００４３】実施例３ 本発明の第３の実施例について説明する。この例では、
Ａｌ電極を形成しこれを単結晶化した後、さらにこのＡ
ｌ電極３１４上に金電極３１４Ｓを形成しさらにこのＡ
ｌ電極をシードとして金電極３１４Ｓを単結晶化しこれ
をストレージノード電極として用い、この上層にペロブ
スカイト型の高誘電体膜であるＰＺＴ膜３１６をエピタ
キシャル成長したことを特徴とするものである。

【００４４】すなわち、図３(a) に示すようにＭＯＳＦ
ＥＴを形成し、図３(b) に示すように、コンタクト孔１
０８を形成し，この内部にバリアメタルとしてのＴｉシ
リサイド１１０を形成しＷシリサイド１１１を埋め込
む。

【００４５】そして、同様に、ＣＶＤ酸化膜１１２を形
成した後、表面の平坦化を行いフォトリソグラフィ工程
を用いて、Ｗシリサイド１１１直上にコンタクト孔１１
３を形成し、全面にＡｌ膜を形成した後、エッチバック
してコンタクト孔１１３内に第１のＡｌ膜３１４を埋め
込む。そしてＡｌの融点である６６０℃（１３３６Ｋ）
の２／３よりも高い５００℃（７７３Ｋ）でアニールす
ることによってＡｌ電極を単結晶化する。

【００４６】そして、図３ (c)に示すように第１のＡｌ
膜３１４上に第２のＡｕ電極３１４Ｓを形成しパターニ
ングしたのちアニールを行い第１のＡｌ電極３１４をシ
ードとして第２のＡｕ電極３１４Ｓを単結晶化した後、
例えばリソグラフィ工程を用いて表面に凹凸を形成す
る。これは電極面積を増大するためである。ここでＡｌ
の格子定数は４．０５オングストローム，Ａｕの格子定
数は４．０８オングストロームであるため不整合なく単
結晶化を行うことができる。

【００４７】この後、この上層にＰＺＴ膜３１６をＣＶ
Ｄ法によりエピタキシャル成長させる。成膜に際して
は、６００℃程度の基板温度でテトラエチル鉛、ブトキ
シジルコニウム、テトラインプロポキシチタン、酸素を
原料ガスとしてＣＶＤの成膜を行なうことによって、Ｐ
ＺＴ膜を全面に形成する。この時、Ａｕ電極３１４Ｓ表
面上のＰＺＴ膜はエピタキシャル成長により単結晶化す
ることができる。単結晶化しなかったＰＺＴ膜は選択エ
ッチング法により除去してもよいし、残してもよい。さ
らに上部のプレート電極としてＡｕ膜３１７を形成する
（図３ (d)）。

【００４８】ここでも高誘電体膜の形成に際し、不整合
のほとんどないエピタキシャル成長を行うことが可能と
なる。

【００４９】そして通常の方法によってＡｌ配線工程等
を行いＤＲＡＭが完成する。

【００５０】なお、前記実施例では、ストレージノード
電極にＡｌをシードとして形成した金の単結晶膜を用い
たが、金に代えて、格子定数が４オングストローム程度
のＡｌ，Ａｇ，Ｃｕ，Ｐｔ，Ｐｄ，Ｉｒ，Ｒｕを用いて
もよい。また誘電体膜としてもＰＺＴの他ＢａＴｉ
Ｏ₃ ，ＰｂＴｉＯ₃ ，ＳｒＴｉＯ₃ などを用いることも
できる。さらに５００℃以下の熱工程で形成し得る場合
には、キャパシタをＡｌ配線等の配線の上層に形成する
ようにしてもよい。

【００５１】実施例４ 本発明の第４の実施例について説明する。この例では、
Ａｌ電極を形成しこれを単結晶化した後、さらにこのＡ
ｌ電極４１７上に，Ｎｂをドープして導電性を有したペ
ロブスカイト型のＳｒＴｉＯ₃ 電極４１７Ｓをエピタキ
シャル成長して単結晶化し、この上層に同じくペロブス
カイト型の高誘電体膜であるＳｒＴｉＯ₃ 膜１１８をエ
ピタキシャル成長したことを特徴とするものである。

【００５２】すなわち、図４(a) に示すようにＭＯＳＦ
ＥＴを形成し、図４(b) に示すようにＣＶＤ法により、
膜厚１５０nm程度の酸化シリコン膜１０７を全面に堆積
したのち、フォトリソ法および反応性イオンエッチング
により、コンタクト孔１０８を形成する。そしてこのコ
ンタクト孔１０８の内部にバリアメタルとしてのＴｉシ
リサイド１１０を形成しＷシリサイド１１１を埋め込
み、ビット線とする。

【００５３】そして、同様に、ＣＶＤ酸化膜１１２を形
成した後、表面の平坦化を行いフォトリソグラフィ工程
を用いて、ｎ−型拡散層１０６直上にコンタクト孔１１
３を形成し、全面にＡｌ膜を形成した後、エッチバック
してコンタクト孔１１３内に第１のＡｌ電極３１４を埋
め込む。コンタクト孔１１３内にバリアメタルとしてＴ
ｉシリサイドを形成しておくと良い。またＡｌの代わり
にＷ膜を用いることもできコンタクト孔１１３内に選択
成長を行なうことが可能である。

【００５４】そして同様にＣＶＤ酸化膜１１５を形成し
た後、表面の平坦化を行い、フォトリソグラフィ工程を
用いて凹部１１６を形成し、全面にＡｌ電極４１７を形
成した後５００℃でアニールを行い、Ａｌ電極を単結晶
化し、凹部１１６内以外のＡｌ膜を取り除く。続いてＡ
ｌ電極の一部をエッチバックした後、４００℃程度に保
持した状態でスパッタリング法あるいはＣＶＤ法によ
り、Ｎｂをドープして導電性を有したペロブスカイト型
のＳｒＴｉＯ₃ 膜４１７Ｓを全面に形成し、単結晶Ａｌ
電極上にエピタキシャル成長させる。このときエピタキ
シャル成長に先立ちＡｌ電極上の自然酸化膜を除去する
ため、逆スパッタリングを行うことも有効である。

【００５５】そして、図４ (c)に示すように凹部１１６
内にのみ導電性ＳｒＴｉＯ₃ 膜を残すことにより、単結
晶ＳｒＴｉＯ₃ 電極４１７Ｓを形成する。

【００５６】この後、この上層に誘電体のＳｒＴｉＯ₃
膜１１８を実施例１と同様にしてエピタキシャル成長さ
せ、さらに上部のプレート電極としてＰｔ膜２１９を形
成する（図４ (d)）。

【００５７】ここで電極のＮｂをドープした導電性Ｓｒ
ＴｉＯ₃ 膜４１７Ｓと容量絶縁膜のＳｒＴｉＯ₃ 膜１１
８の格子定数は同じであるから不整合のないエピタキシ
ャル成長を行うことができる。なおＳｒＴｉＯ₃ 膜１１
８はＣＶＤ法によって形成することも可能である。

【００５８】そして通常の方法によってＡｌ配線工程等
を行いＤＲＡＭが完成する。

【００５９】なお、前記実施例では、ストレージノード
電極にＡｌ膜およびＮｂをドープした導電性のＳｒＴｉ
Ｏ₃ 膜を用いたが、Ａｌに代えて、格子定数が４オング
ストローム程度の他の金属を用いることが可能であり、
とくに融点の比較的低いＡｕ，Ａｇ，Ｃｕも同様に用い
ることができ、また誘電体膜としてもＳｒＴｉＯ₃ の
他、ＢａＴｉＯ₃ ，ＰｂＴｉＯ₃ ，ＰＺＴなどを用いる
こともできる。さらにキャパシタをＡｌ配線等の配線の
上層に形成するようにしてもよい。

【００６０】実施例５ 本発明の第５の実施例では、図５(a) 乃至図５(d) にそ
の製造工程図を示すように、キャパシタをスィッチング
トランジスタおよびワード線、ビット線よりも上部に配
置するメモリセル構造において、ストレージノード電極
１１７に金を用い、この金をアニールすることによって
単結晶化し、この上層にペロブスカイト型の高誘電体膜
であるＢａＴｉＯ₃ 膜２１８をエピタキシャル成長し、
さらにこの上層にＣｒ膜からなるプレート電極１１９を
形成したことを特徴とするものである。すなわち、ｐチ
ャネルＭＯＳＦＥＴのｐ- 拡散層からなるソースドレイ
ン領域１０６上のコンタクト孔１０８内にバリアメタル
層としてのＴｉシリサイド膜１１０およびＷシリサイド
１１１を形成しこの上層に層間絶縁膜１１２を形成し、
そのコンタクト孔１１３内に下部電極（ストレージノー
ド）としてのＡｕ単結晶膜１１７、キャパシタ絶縁膜と
してペロブスカイト型のＢａＴｉＯ₃ 膜２１８、プレー
ト電極としてＣｒ膜１１９を順次積層してキャパシタを
構成し、積層形メモリセル構造のＤＲＡＭを形成してい
る。

【００６１】まず、図５(a) に示すように、比抵抗１０
Ω・cm程度の（１００）ｐ型のシリコン基板１０１内の
所定領域表面をエッチングした後、素子分離絶縁膜１０
２を埋め込むことにより素子分離領域を形成する。そし
て、熱酸化法によりゲート絶縁膜となる膜厚１５nmの酸
化シリコン層１０３およびゲート電極となる３００nmの
ｎ+ 多結晶シリコン層１０４およびＷシリサイド膜１０
５を堆積し、フォトリソ法および反応性イオンエッチン
グ法によってこれらをパタ−ニングし、ゲ−ト絶縁膜１
０３およびゲ−ト電極１０４，１０５を形成する。さら
に、このゲ−ト電極をマスクとして、イオン注入を行
い、ゲート電極に自己整合的にｎ- 形拡散層１０６から
なるソ−ス・ドレイン領域を形成し、スィッチングトラ
ンジスタとしてのＭＯＳＦＥＴを形成する。

【００６２】さらに、図５(b) に示すように、この上層
に、ＣＶＤ法により、膜厚１５０nm程度の酸化シリコン
膜１０７を全面に堆積したのち、フォトリソ法および反
応性イオンエッチングにより、コンタクト孔１０８，１
０９を形成する。そしてこのコンタクト孔１０８，１０
９にバリアメタルとしてＴｉシリサイド１１０を選択的
に形成したのち全面にＷシリサイド１１１を形成し、通
常の写真蝕刻法によりこれをパターニングし、一方でビ
ット線を構成するとともに、他方をストレージノード用
のコンタクト導体とする。

【００６３】こののち、図５ (c)に示すように、ＣＶＤ
酸化膜１１２を形成した後、表面の平坦化を行いフォト
リソグラフィ工程を用いて、コンタクト孔１１３を形成
し、全面にＡｕ膜を形成した後フォトリソグラフィによ
りこれをパターニングする。続いて第３のＣＶＤ酸化膜
１１５を全面にその平面が平坦になるように形成する。
さらに全面をＡｕ電極１１７の表面が露出するまでエッ
チングする。

【００６４】ついで、Ａｕの融点である１０６３℃（１
３３６Ｋ）の２／３よりも高い７００℃（９７３Ｋ）で
アニールすることによってＡｕ電極を単結晶化する。な
おここで、Ａｕ電極を単結晶化すると同時にＣＶＤ酸化
膜１１２をリフロ−させてその表面を平坦化し、その後
Ａｕ電極１１７の表面が露出するまで全面エッチングす
るようにしても良い。

【００６５】この後、この上層にＢａＴｉＯ₃ 膜２１８
をエピタキシャル成長させ、さらに上部のプレート電極
としてＣｒ膜１１９を形成する（図５ (d)）。

【００６６】なおここで、ＢａＴｉＯ₃ の成膜は以下の
ようにした。即ちＢａＴｉＯ₃ をタ−ゲットとするスパ
ッタ法により全面にＢａＴｉＯ₃ 膜を形成する。この場
合酸素の欠損が生じるのを防ぐため、スパッタガスとし
てのＡｒ以外にＯ₂ を流す必要がある。このときＡｕ電
極１１７上のＢａＴｉＯ₃ 膜はエピタキシャル成長して
単結晶化する。さらにエピタキシャル成長を促すため基
板を４００℃以上、典型的には５００℃に保っておく。

【００６７】ここでＡｕの格子定数は４．０８オングス
トローム、ＢａＴｉＯ₃ の格子定数は約４オングストロ
ームであるから不整合のほとんどないエピタキシャル成
長を行うことが可能となる。

【００６８】そして通常の方法によってＡｌ配線工程等
を行いＤＲＡＭが完成する。

【００６９】なお、前記実施例では、ストレージノード
電極に金を用いたが、金に代えて、Ａｌ，Ａｇ，Ｃｕを
用いることが可能であり、また誘電体膜としてもＢａＴ
ｉＯ₃ の他，ＰｂＴｉＯ₃ ，ＰＺＴ，ＳｒＴｉＯ₃ など
を用いることもできる。さらにキャパシタをＡｌ配線等
の配線の上層に形成するようにしてもよい。

【００７０】なおこれらの実施例では、積層キャパシタ
構造のＤＲＡＭについて説明したが、平面構造あるいは
トレンチ構造のＤＲＡＭ、あるいは他の半導体集積回路
例えばＦＲＡＭなどに対しても適用可能であることはい
うまでもない。

【００７１】

【発明の効果】以上説明してきたように、本発明のキャ
パシタによれば、ストレージノード電極を金属単結晶ま
たは高配向の準単結晶で構成し、この上層にエピタキシ
ャル成長により形成したペロブスカイト型の高誘電体膜
からなるキャパシタ絶縁膜を形成しているため、高集積
化に際しても、十分なキャパシタ容量を維持し、電荷保
持能力の高いキャパシタを得ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例の積層形メモリセル構造
のＤＲＡＭの製造工程図

【図２】本発明の第２の実施例の積層形メモリセル構造
のＤＲＡＭの製造工程図

【図３】本発明の第３の実施例の積層形メモリセル構造
のＤＲＡＭの製造工程図

【図４】本発明の第４の実施例の積層形メモリセル構造
のＤＲＡＭの製造工程図

【図５】本発明の第５の実施例の積層形メモリセル構造
のＤＲＡＭの製造工程図

【図６】ＢａＴｉＯ₃ の単結晶および多結晶の電界−分
極特性を示す図

【図７】金属の結晶粒の大きさとアニール温度との関係
を示す図

【符号の説明】

１０１ ｐ型のシリコン基板 １０２ 素子分離絶縁膜 １０３ ゲ−ト絶縁膜 １０４ ゲ−ト電極 １０５ Ｗシリサイド １０６ ｎ型拡散層 １０７ 層間絶縁膜 １０８ コンタクト孔 １０９ コンタクト孔 １１０ Ｔｉシリサイド １１１ Ｗシリサイド １１２ ＣＶＤ酸化膜 １１３ コンタクト孔 １１４ タングステン １１５ ＣＶＤ酸化膜 １１６ 凹部 １１７ Ａｕ電極 １１８ ＳｒＴｉＯ₃ １１９ Ｃｒ電極 ２１８ ＢａＴｉＯ₃ ２１９ Ｐｔ電極 ３１４ Ａｌ電極 ３１４Ｓ Ａｕ電極 ３１６ ＰＺＴ ３１７ Ａｕ電極 ４１７ Ａｌ電極 ４１７Ｓ ＮｂドープＳｒＴｉＯ₃

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/105 H01L 21/8242 H01L 27/108

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 所望の素子領域の形成された半導体集積
   回路基板表面に、キャパシタを形成するにあたり、 シリコン基板表面上の一主面に接続する第１の導電部を
   形成する工程と、 前記第１の導電部の一部を内面に露出せしめるように凹
   部を形成する工程と、 該凹部内に第２の導電部を形成する工程と、 熱処理によって該第２の導電部を単結晶化あるいは準単
   結晶状態で配向せしめる工程と、 この後該第２の導電部上にペロブスカイト型の結晶構造
   を有する容量絶縁膜をエピタキシャル成長させる工程
   と、 この上層に第３の導電部を形成する工程とを含むことを
   特徴とする半導体装置の製造方法。
2. 【請求項２】 所望の素子領域の形成された半導体集積
   回路基板表面に、キャパシタを形成するにあたり、 シリコン基板表面上の一主面に接続する第１の導電部を
   形成する工程と、 前記第１の導電部の一部が内面に露出するように凹部を
   形成する工程と、 前記凹部内に、第２の導電部を形成する工程と、 熱処理によって該第２の導電部を単結晶化あるいは高配
   向の準単結晶状態で配向せしめる工程と、 前記第２の導電部上に第３の導電部をエピタキシャル成
   長させる工程と、 この第３の導電部上にペロブスカイト型の結晶構造を有
   する容量絶縁膜をエピタキシャル成長させる工程と、 この上層に第４の導電部を形成する工程とを含むことを
   特徴とする半導体装置の製造方法。