JPH10189906A - 半導体メモリセルのキャパシタ構造及びその作製方法 - Google Patents
半導体メモリセルのキャパシタ構造及びその作製方法Info
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- JPH10189906A JPH10189906A JP8350912A JP35091296A JPH10189906A JP H10189906 A JPH10189906 A JP H10189906A JP 8350912 A JP8350912 A JP 8350912A JP 35091296 A JP35091296 A JP 35091296A JP H10189906 A JPH10189906 A JP H10189906A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
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Abstract
(57)【要約】
【課題】水素ガス雰囲気中での熱処理によっても損傷を
受け難い上部電極を有する、例えばＦＥＲＡＭといった
半導体メモリセルのキャパシタ構造を提供する。 【解決手段】半導体メモリセルのキャパシタ構造は、下
部電極と、該下部電極上に形成された強誘電体薄膜から
成るキャパシタ薄膜と、該キャパシタ薄膜上に形成され
た上部電極とから構成され、該上部電極はＲｕ1-xＯ
x（但し、０．１＜ｘ＜０．６４）から成る。
受け難い上部電極を有する、例えばＦＥＲＡＭといった
半導体メモリセルのキャパシタ構造を提供する。 【解決手段】半導体メモリセルのキャパシタ構造は、下
部電極と、該下部電極上に形成された強誘電体薄膜から
成るキャパシタ薄膜と、該キャパシタ薄膜上に形成され
た上部電極とから構成され、該上部電極はＲｕ1-xＯ
x（但し、０．１＜ｘ＜０．６４）から成る。
Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体薄膜を用
いた半導体メモリセルのキャパシタ構造及びその作製方
法、更に詳しくは、強誘電体薄膜を用いた不揮発性半導
体メモリセル（所謂ＦＥＲＡＭ）若しくはＤＲＡＭのキ
ャパシタ構造及びその作製方法に関する。
いた半導体メモリセルのキャパシタ構造及びその作製方
法、更に詳しくは、強誘電体薄膜を用いた不揮発性半導
体メモリセル（所謂ＦＥＲＡＭ）若しくはＤＲＡＭのキ
ャパシタ構造及びその作製方法に関する。
【０００２】
【従来の技術】近年、成膜技術の進歩に伴い強誘電体薄
膜を用いた不揮発性半導体メモリの応用研究が盛んに進
められている。この不揮発性半導体メモリは、強誘電体
薄膜の高速分極反転とその残留分極を利用する、高速書
き換えが可能な不揮発性半導体メモリである。現在研究
されている強誘電体薄膜を備えた不揮発性半導体メモリ
は、強誘電体キャパシタ部の蓄積電荷量の変化を検出す
る方式と、強誘電体の自発分極による半導体の抵抗変化
を検出する方式の２つに分類することができる。本発明
における半導体メモリセルは前者に属する。
膜を用いた不揮発性半導体メモリの応用研究が盛んに進
められている。この不揮発性半導体メモリは、強誘電体
薄膜の高速分極反転とその残留分極を利用する、高速書
き換えが可能な不揮発性半導体メモリである。現在研究
されている強誘電体薄膜を備えた不揮発性半導体メモリ
は、強誘電体キャパシタ部の蓄積電荷量の変化を検出す
る方式と、強誘電体の自発分極による半導体の抵抗変化
を検出する方式の２つに分類することができる。本発明
における半導体メモリセルは前者に属する。
【０００３】強誘電体キャパシタ部の蓄積電荷量の変化
を検出する方式の不揮発性半導体メモリセルは、基本的
には、強誘電体キャパシタ部と選択トランジスタとから
構成されている。強誘電体キャパシタ部は、例えば、下
部電極と上部電極、及びそれらの間に挟まれた高比誘電
率εを有する強誘電体薄膜から成るキャパシタ薄膜から
構成されている。このタイプの不揮発性半導体メモリセ
ルにおけるデータの書き込みや読み出しは、図１３に示
す強誘電体のＰ−Ｅヒステリシスループを応用して行わ
れる。強誘電体薄膜に外部電界を加えた後、外部電界を
除いたとき、強誘電体薄膜は自発分極を示す。そして、
強誘電体薄膜の残留分極は、プラス方向の外部電界が印
加されたとき＋Ｐr、マイナス方向の外部電界が印加さ
れたとき−Ｐrとなる。ここで、残留分極が＋Ｐrの状態
（図１３の「Ｄ」参照）の場合を「０」とし、残留分極
が−Ｐrの状態（図１３の「Ａ」参照）の場合を「１」
とする。
を検出する方式の不揮発性半導体メモリセルは、基本的
には、強誘電体キャパシタ部と選択トランジスタとから
構成されている。強誘電体キャパシタ部は、例えば、下
部電極と上部電極、及びそれらの間に挟まれた高比誘電
率εを有する強誘電体薄膜から成るキャパシタ薄膜から
構成されている。このタイプの不揮発性半導体メモリセ
ルにおけるデータの書き込みや読み出しは、図１３に示
す強誘電体のＰ−Ｅヒステリシスループを応用して行わ
れる。強誘電体薄膜に外部電界を加えた後、外部電界を
除いたとき、強誘電体薄膜は自発分極を示す。そして、
強誘電体薄膜の残留分極は、プラス方向の外部電界が印
加されたとき＋Ｐr、マイナス方向の外部電界が印加さ
れたとき−Ｐrとなる。ここで、残留分極が＋Ｐrの状態
（図１３の「Ｄ」参照）の場合を「０」とし、残留分極
が−Ｐrの状態（図１３の「Ａ」参照）の場合を「１」
とする。
【０００４】「１」あるいは「０」の状態を判別するた
めに、強誘電体薄膜に例えばプラス方向の外部電界を印
加する。これによって、強誘電体薄膜の分極は図１３の
「Ｃ」の状態となる。このとき、データが「０」であれ
ば、強誘電体薄膜の分極状態は、「Ｄ」から「Ｃ」の状
態に変化する。一方、データが「１」であれば、強誘電
体薄膜の分極状態は、「Ａ」から「Ｂ」を経由して
「Ｃ」の状態に変化する。データが「０」の場合には、
強誘電体薄膜の分極反転は生じない。一方、データが
「１」の場合には、強誘電体薄膜に分極反転が生じる。
その結果、強誘電体キャパシタ部の蓄積電荷量に差が生
じる。選択されたメモリセルの選択トランジスタをオン
にすることで、この蓄積電荷を信号電流として検出す
る。データの読み出し後、外部電界を０にすると、デー
タが「０」のときでも「１」のときでも、強誘電体薄膜
の分極状態は図１３の「Ｄ」の状態となってしまう。そ
れ故、データが「１」の場合、マイナス方向の外部電界
を印加して、「Ｄ」、［Ｅ」という経路で「Ａ」の状態
とし、データ「１」を書き込む。
めに、強誘電体薄膜に例えばプラス方向の外部電界を印
加する。これによって、強誘電体薄膜の分極は図１３の
「Ｃ」の状態となる。このとき、データが「０」であれ
ば、強誘電体薄膜の分極状態は、「Ｄ」から「Ｃ」の状
態に変化する。一方、データが「１」であれば、強誘電
体薄膜の分極状態は、「Ａ」から「Ｂ」を経由して
「Ｃ」の状態に変化する。データが「０」の場合には、
強誘電体薄膜の分極反転は生じない。一方、データが
「１」の場合には、強誘電体薄膜に分極反転が生じる。
その結果、強誘電体キャパシタ部の蓄積電荷量に差が生
じる。選択されたメモリセルの選択トランジスタをオン
にすることで、この蓄積電荷を信号電流として検出す
る。データの読み出し後、外部電界を０にすると、デー
タが「０」のときでも「１」のときでも、強誘電体薄膜
の分極状態は図１３の「Ｄ」の状態となってしまう。そ
れ故、データが「１」の場合、マイナス方向の外部電界
を印加して、「Ｄ」、［Ｅ」という経路で「Ａ」の状態
とし、データ「１」を書き込む。
【０００５】ＳｉＯ2層上に形成されたＴｉから成るバ
ッファ層の上に下部電極が設けられ、キャパシタ薄膜が
Ｐｂ（Ｚｒ1-y，Ｔｉy）Ｏ3から成り、上部電極がＰｔ
（白金）から成るキャパシタ構造が、例えば、Ramton C
orporation, "FRAM Cell", Thomas Boehm, HE6-94-200
1、"Polarization Fatigue Characteristics of Sol-Ge
l Ferroelectric Pb(Zr0.4Ti0.6)O3 Thin-Film Capacit
ors", T.Mihama, et al., Jpn. J. Appl. Phys. Vol.33
(1994), pp 3996-4002、"Fatigue Characteristics of
Sol-Gel Derived Pb(Zr,Ti)O3 Thin Films", K.Amanum
a, et al., Jpn.J. Appl. Phys. Vol.33(1994), pp 521
1-5214、"Low-temperature Preparation0f Pb(Zr,Ti)03
Thin Film", I.Kanno, et al., Jpn. J. Appl. Phys.
Vol.32(1993), pp 4057-4060 等から公知である。ま
た、キャパシタ薄膜がＰｂ（Ｚｒ1-y，Ｔｉy）Ｏ3の代
わりにＳｒＢｉ2Ｔａ2Ｏ9から成るキャパシタ構造が、
ＷＯ９３／１２５４２、"Preparation and ferroelectr
ic properties of SrBi2Ta2O9thin film", K. Amanuma,
et al., Appl. Phys. Lett. 66(2), 9 January 199
5、"A 256kb Nonvolatile Ferroelectric Memory at 3
V and 10 ns", ISSC 94,pp 268 等から公知である。ま
た、電極材料として微量酸素添加Ｒｕ（ルテニウム）を
用いることが、「微量酸素添加Ｒｕ膜のＢＳＴ膜キャパ
シタ電極への応用」（第５７回応用物理学会学術講演会
講演予稿集Ｎｏ２ ８ｐ−Ｈ−１８）から知られてい
る。
ッファ層の上に下部電極が設けられ、キャパシタ薄膜が
Ｐｂ（Ｚｒ1-y，Ｔｉy）Ｏ3から成り、上部電極がＰｔ
（白金）から成るキャパシタ構造が、例えば、Ramton C
orporation, "FRAM Cell", Thomas Boehm, HE6-94-200
1、"Polarization Fatigue Characteristics of Sol-Ge
l Ferroelectric Pb(Zr0.4Ti0.6)O3 Thin-Film Capacit
ors", T.Mihama, et al., Jpn. J. Appl. Phys. Vol.33
(1994), pp 3996-4002、"Fatigue Characteristics of
Sol-Gel Derived Pb(Zr,Ti)O3 Thin Films", K.Amanum
a, et al., Jpn.J. Appl. Phys. Vol.33(1994), pp 521
1-5214、"Low-temperature Preparation0f Pb(Zr,Ti)03
Thin Film", I.Kanno, et al., Jpn. J. Appl. Phys.
Vol.32(1993), pp 4057-4060 等から公知である。ま
た、キャパシタ薄膜がＰｂ（Ｚｒ1-y，Ｔｉy）Ｏ3の代
わりにＳｒＢｉ2Ｔａ2Ｏ9から成るキャパシタ構造が、
ＷＯ９３／１２５４２、"Preparation and ferroelectr
ic properties of SrBi2Ta2O9thin film", K. Amanuma,
et al., Appl. Phys. Lett. 66(2), 9 January 199
5、"A 256kb Nonvolatile Ferroelectric Memory at 3
V and 10 ns", ISSC 94,pp 268 等から公知である。ま
た、電極材料として微量酸素添加Ｒｕ（ルテニウム）を
用いることが、「微量酸素添加Ｒｕ膜のＢＳＴ膜キャパ
シタ電極への応用」（第５７回応用物理学会学術講演会
講演予稿集Ｎｏ２ ８ｐ−Ｈ−１８）から知られてい
る。
【０００６】半導体メモリセルの製造プロセスにおいて
は、水素ガス雰囲気中で、２８０〜４５０゜Ｃでの各種
の熱処理が屡々行われる。そして、かかる熱処理の際、
上部電極は水素ガスの侵入を受ける場合がある。半導体
メモリセルの製造プロセスの一例の概要を、半導体基板
等の模式的な一部断面図である図１４〜図１５を参照し
て、以下、説明する。
は、水素ガス雰囲気中で、２８０〜４５０゜Ｃでの各種
の熱処理が屡々行われる。そして、かかる熱処理の際、
上部電極は水素ガスの侵入を受ける場合がある。半導体
メモリセルの製造プロセスの一例の概要を、半導体基板
等の模式的な一部断面図である図１４〜図１５を参照し
て、以下、説明する。
【０００７】ここで、この不揮発性半導体メモリセル
は、選択トランジスタであるＭＯＳ型トランジスタ素子
とキャパシタ構造（強誘電体キャパシタ部）から構成さ
れている、所謂プレーナ型不揮発性半導体メモリセルと
した。キャパシタ構造は、下部電極２２と、下部電極２
２上に形成された強誘電体薄膜から成るキャパシタ薄膜
２３と、キャパシタ薄膜２３上に形成された上部電極２
４とから構成されている。下部電極２２は、ＭＯＳ型ト
ランジスタ素子の一方のソース・ドレイン領域１５と接
続孔２６Ａ及び配線２９を介して電気的に接続されてい
る。上部電極２４は、プレート線２８と接続されてい
る。また、ＭＯＳ型トランジスタ素子の他方のソース・
ドレイン領域は、ビット線３０に接続されている。
は、選択トランジスタであるＭＯＳ型トランジスタ素子
とキャパシタ構造（強誘電体キャパシタ部）から構成さ
れている、所謂プレーナ型不揮発性半導体メモリセルと
した。キャパシタ構造は、下部電極２２と、下部電極２
２上に形成された強誘電体薄膜から成るキャパシタ薄膜
２３と、キャパシタ薄膜２３上に形成された上部電極２
４とから構成されている。下部電極２２は、ＭＯＳ型ト
ランジスタ素子の一方のソース・ドレイン領域１５と接
続孔２６Ａ及び配線２９を介して電気的に接続されてい
る。上部電極２４は、プレート線２８と接続されてい
る。また、ＭＯＳ型トランジスタ素子の他方のソース・
ドレイン領域は、ビット線３０に接続されている。
【０００８】半導体基板１０にＭＯＳ型トランジスタを
従来の方法で作製した後、全面に、例えば、ＳｉＮ層、
ＢＰＳＧ層及びＮＳＧ層から成る多層構成の層間絶縁層
２０をＣＶＤ法にて成膜する。尚、図においては、層間
絶縁層２０を１層で表した。次に、層間絶縁層２０上
に、Ｔｉから成るバッファ層２１、Ｐｔから成る下部電
極層、強誘電体薄膜、Ｐｔから成る上部電極層を順次成
膜した後、上部電極層、強誘電体薄膜、下部電極層及び
バッファ層をパターニングする。これによって、キャパ
シタ構造が形成される（図１４の（Ａ）参照）。尚、強
誘電体薄膜は、例えば、 ＢｉXＳｒYＴａ2Ｏd （２） （但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、
８．０≦ｄ≦１０．０）から成る。尚、図中、参照番号
１１は素子分離領域、参照番号１２はゲート酸化膜、参
照番号１３はゲート電極、参照番号１４はゲートサイド
ウオールを表す。
従来の方法で作製した後、全面に、例えば、ＳｉＮ層、
ＢＰＳＧ層及びＮＳＧ層から成る多層構成の層間絶縁層
２０をＣＶＤ法にて成膜する。尚、図においては、層間
絶縁層２０を１層で表した。次に、層間絶縁層２０上
に、Ｔｉから成るバッファ層２１、Ｐｔから成る下部電
極層、強誘電体薄膜、Ｐｔから成る上部電極層を順次成
膜した後、上部電極層、強誘電体薄膜、下部電極層及び
バッファ層をパターニングする。これによって、キャパ
シタ構造が形成される（図１４の（Ａ）参照）。尚、強
誘電体薄膜は、例えば、 ＢｉXＳｒYＴａ2Ｏd （２） （但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、
８．０≦ｄ≦１０．０）から成る。尚、図中、参照番号
１１は素子分離領域、参照番号１２はゲート酸化膜、参
照番号１３はゲート電極、参照番号１４はゲートサイド
ウオールを表す。
【０００９】その後、ＴＥＯＳを用いたプラズマＣＶＤ
法によるＳｉＯ2層、Ｏ3−ＮＳＧ層、ＴＥＯＳを用いた
プラズマＣＶＤ法によるＳｉＯ2層から成る多層構成の
絶縁層２５を形成する。尚、図においては、絶縁層２５
を１層で表した。ＴＥＯＳを用いたプラズマＣＶＤ法に
よるＳｉＯ2層を形成する際の成膜雰囲気は、水素リッ
チな雰囲気であり、この工程においては、半導体基板は
約４００゜Ｃに加熱される。次に、ＭＯＳ型トランジス
タのソース・ドレイン領域１５の上方の絶縁層２５及び
層間絶縁層２０に開口部２６をＲＩＥ法にて形成する
（図１４の（Ｂ）参照）。その後、ＭＯＳ型トランジス
タ素子のＳｉＯ2／Ｓｉ界面における界面トラップ密度
を低減させるために、Ｎ2ガス／Ｈ2ガス（５体積％）か
ら成るフォーミングガス中で４００〜４５０゜Ｃでのア
ニール処理を行う。この際、水素ガスは、絶縁層２５を
介してＰｔから成る上部電極２４へと、更にはキャパシ
タ薄膜２３へと侵入する。
法によるＳｉＯ2層、Ｏ3−ＮＳＧ層、ＴＥＯＳを用いた
プラズマＣＶＤ法によるＳｉＯ2層から成る多層構成の
絶縁層２５を形成する。尚、図においては、絶縁層２５
を１層で表した。ＴＥＯＳを用いたプラズマＣＶＤ法に
よるＳｉＯ2層を形成する際の成膜雰囲気は、水素リッ
チな雰囲気であり、この工程においては、半導体基板は
約４００゜Ｃに加熱される。次に、ＭＯＳ型トランジス
タのソース・ドレイン領域１５の上方の絶縁層２５及び
層間絶縁層２０に開口部２６をＲＩＥ法にて形成する
（図１４の（Ｂ）参照）。その後、ＭＯＳ型トランジス
タ素子のＳｉＯ2／Ｓｉ界面における界面トラップ密度
を低減させるために、Ｎ2ガス／Ｈ2ガス（５体積％）か
ら成るフォーミングガス中で４００〜４５０゜Ｃでのア
ニール処理を行う。この際、水素ガスは、絶縁層２５を
介してＰｔから成る上部電極２４へと、更にはキャパシ
タ薄膜２３へと侵入する。
【００１０】その後、キャパシタ構造から延在した下部
電極２２の上方の絶縁層２５の部分、及び上部電極２４
の上方の絶縁層２５の部分に開口部２７を形成する。次
いで、開口部２６，２７内を含む全面に金属配線材料層
をスパッタ法にて成膜した後、かかる金属配線材料層を
パターニングして、プレート線２８、配線２９、ビット
線３０を形成する（図１５参照）。最後に、全面にプラ
ズマＣＶＤ法にてＳｉＮから成るパッシベーション膜を
成膜する。このパッシベーション膜の成膜雰囲気におけ
る水素ガスの濃度は１５〜３０体積％であり、半導体基
板は２８０〜３５０゜Ｃに加熱される。
電極２２の上方の絶縁層２５の部分、及び上部電極２４
の上方の絶縁層２５の部分に開口部２７を形成する。次
いで、開口部２６，２７内を含む全面に金属配線材料層
をスパッタ法にて成膜した後、かかる金属配線材料層を
パターニングして、プレート線２８、配線２９、ビット
線３０を形成する（図１５参照）。最後に、全面にプラ
ズマＣＶＤ法にてＳｉＮから成るパッシベーション膜を
成膜する。このパッシベーション膜の成膜雰囲気におけ
る水素ガスの濃度は１５〜３０体積％であり、半導体基
板は２８０〜３５０゜Ｃに加熱される。
【００１１】
【発明が解決しようとする課題】このような各種ＣＶＤ
法による成膜やフォーミングガス中でのアニール処理と
いった水素ガス雰囲気中での熱処理によって、Ｐｔから
成る上部電極２４には損傷が発生する。尚、以下、フォ
ーミングガス中でのアニール処理を、単にアニール処理
と呼ぶ場合がある。この原因は、上部電極２４に侵入し
そして強誘電体薄膜から成るキャパシタ薄膜２３まで到
達した水素ガスが強誘電体薄膜を構成する酸素原子と反
応する結果、即ち、上部電極２４の界面近傍において、
例えば上述の式（２）ＢｉXＳｒYＴａ2Ｏdで表される強
誘電体薄膜中のＢｉ原子が水素と反応する結果、Ｈ2Ｏ
が生成し、かかるＨ2ＯによってＰｔから成る上部電極
２４に損傷が発生すると推定している。
法による成膜やフォーミングガス中でのアニール処理と
いった水素ガス雰囲気中での熱処理によって、Ｐｔから
成る上部電極２４には損傷が発生する。尚、以下、フォ
ーミングガス中でのアニール処理を、単にアニール処理
と呼ぶ場合がある。この原因は、上部電極２４に侵入し
そして強誘電体薄膜から成るキャパシタ薄膜２３まで到
達した水素ガスが強誘電体薄膜を構成する酸素原子と反
応する結果、即ち、上部電極２４の界面近傍において、
例えば上述の式（２）ＢｉXＳｒYＴａ2Ｏdで表される強
誘電体薄膜中のＢｉ原子が水素と反応する結果、Ｈ2Ｏ
が生成し、かかるＨ2ＯによってＰｔから成る上部電極
２４に損傷が発生すると推定している。
【００１２】図１６の（Ａ）及び（Ｂ）に、ＳｉＯ2か
ら成る層間絶縁層上に形成されたＴｉから成るバッファ
層の上に設けられたキャパシタ構造における上部電極の
表面を顕微鏡観察した結果を示す。ここで、図１６の
（Ａ）はアニール処理前、図１６の（Ｂ）はフォーミン
グガス中での４３０゜Ｃ×１時間のアニール処理後の上
部電極の状態を示す。尚、キャパシタ構造は、Ｐｔから
成る下部電極層、上述の式（２）ＢｉXＳｒYＴａ2Ｏdで
表される強誘電体薄膜、Ｐｔから成る上部電極層から構
成されている。図１６の（Ａ）及び（Ｂ）の比較から明
らかなように、フォーミングガス中でのアニール処理後
の上部電極には損傷が生じている。尚、ＲｕあるいはＲ
ｕＯ2から成る上部電極においても、フォーミングガス
中でのアニール処理後の上部電極に損傷が生じる。
ら成る層間絶縁層上に形成されたＴｉから成るバッファ
層の上に設けられたキャパシタ構造における上部電極の
表面を顕微鏡観察した結果を示す。ここで、図１６の
（Ａ）はアニール処理前、図１６の（Ｂ）はフォーミン
グガス中での４３０゜Ｃ×１時間のアニール処理後の上
部電極の状態を示す。尚、キャパシタ構造は、Ｐｔから
成る下部電極層、上述の式（２）ＢｉXＳｒYＴａ2Ｏdで
表される強誘電体薄膜、Ｐｔから成る上部電極層から構
成されている。図１６の（Ａ）及び（Ｂ）の比較から明
らかなように、フォーミングガス中でのアニール処理後
の上部電極には損傷が生じている。尚、ＲｕあるいはＲ
ｕＯ2から成る上部電極においても、フォーミングガス
中でのアニール処理後の上部電極に損傷が生じる。
【００１３】このように上部電極に損傷が発生すると、
短絡の原因となったり、強誘電体薄膜のＰ−Ｅヒステリ
シスループにおける２Ｐrの値が小さくなる。最悪の場
合には、上部電極がキャパシタ薄膜から剥離する。図１
７には、先に説明した方法で作製されたキャパシタ構造
における、フォーミングガス中でのアニール処理前後に
おける強誘電体薄膜のＰ−Ｅヒステリシスループの変化
状態を示す。これらのアニール処理前後におけるＰ−Ｅ
ヒステリシスループの２Ｐr、並びに抗電界Ｅc+及びＥ
c-の値は、以下の表１に示すとおりであり、フォーミン
グガス中でのアニール処理前後において強誘電体薄膜の
有する２Ｐrの値は大きく減少している。
短絡の原因となったり、強誘電体薄膜のＰ−Ｅヒステリ
シスループにおける２Ｐrの値が小さくなる。最悪の場
合には、上部電極がキャパシタ薄膜から剥離する。図１
７には、先に説明した方法で作製されたキャパシタ構造
における、フォーミングガス中でのアニール処理前後に
おける強誘電体薄膜のＰ−Ｅヒステリシスループの変化
状態を示す。これらのアニール処理前後におけるＰ−Ｅ
ヒステリシスループの２Ｐr、並びに抗電界Ｅc+及びＥ
c-の値は、以下の表１に示すとおりであり、フォーミン
グガス中でのアニール処理前後において強誘電体薄膜の
有する２Ｐrの値は大きく減少している。
【００１４】
【表１】アニール処理前 ２Ｐr＝ ２３．１１μＣ／ｃｍ2 Ｅc+ ＝ ４３．４５ｋＶ／ｃｍ Ｅc- ＝−４７．５２ｋＶ／ｃｍ アニール処理後 ２Ｐr＝ １５．４６μＣ／ｃｍ2 Ｅc+ ＝ ５５．４６ｋＶ／ｃｍ Ｅc- ＝−４７．２２ｋＶ／ｃｍ
【００１５】従って、本発明の目的は、水素ガス雰囲気
中での熱処理によっても損傷を受け難い上部電極を有す
る半導体メモリセルのキャパシタ構造及びその作製方法
を提供することにある。
中での熱処理によっても損傷を受け難い上部電極を有す
る半導体メモリセルのキャパシタ構造及びその作製方法
を提供することにある。
【００１６】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の半導体メモリセルのキャパシタ構造は、下
部電極と、該下部電極上に形成された強誘電体薄膜から
成るキャパシタ薄膜と、該キャパシタ薄膜上に形成され
た上部電極とから構成され、該上部電極はＲｕ1- xＯ
x（但し、０．１＜ｘ＜０．６４）から成ることを特徴
とする。ｘの値がこの範囲を逸脱すると、水素ガス雰囲
気中での熱処理によって上部電極は大きな損傷を受け
る。
めの本発明の半導体メモリセルのキャパシタ構造は、下
部電極と、該下部電極上に形成された強誘電体薄膜から
成るキャパシタ薄膜と、該キャパシタ薄膜上に形成され
た上部電極とから構成され、該上部電極はＲｕ1- xＯ
x（但し、０．１＜ｘ＜０．６４）から成ることを特徴
とする。ｘの値がこの範囲を逸脱すると、水素ガス雰囲
気中での熱処理によって上部電極は大きな損傷を受け
る。
【００１７】上記の目的を達成するための本発明の第１
の態様に係る半導体メモリセルのキャパシタ構造の作製
方法は、下部電極と、該下部電極上に形成された強誘電
体薄膜から成るキャパシタ薄膜と、該キャパシタ薄膜上
に形成された上部電極層から成る上部電極とから構成さ
れた半導体メモリセルのキャパシタ構造の作製方法であ
る。そして、Ｒｕ1-xＯx（但し、０．１＜ｘ＜０．６
４）から成る上部電極層を、スパッタ法、反応性スパッ
タ法、電子ビーム蒸着法、又はＭＯＣＶＤ法にて強誘電
体薄膜上に成膜することを特徴とする。
の態様に係る半導体メモリセルのキャパシタ構造の作製
方法は、下部電極と、該下部電極上に形成された強誘電
体薄膜から成るキャパシタ薄膜と、該キャパシタ薄膜上
に形成された上部電極層から成る上部電極とから構成さ
れた半導体メモリセルのキャパシタ構造の作製方法であ
る。そして、Ｒｕ1-xＯx（但し、０．１＜ｘ＜０．６
４）から成る上部電極層を、スパッタ法、反応性スパッ
タ法、電子ビーム蒸着法、又はＭＯＣＶＤ法にて強誘電
体薄膜上に成膜することを特徴とする。
【００１８】本発明の第１の態様に係る半導体メモリセ
ルのキャパシタ構造の作製方法においては、上部電極層
をスパッタ法、反応性スパッタ法、電子ビーム蒸着法、
又はＭＯＣＶＤ法にて成膜した後、該上部電極層を温度
Ｔ゜Ｃの酸素ガス雰囲気中（但し、Ｔ＜６２５）で熱処
理する形態を含むことができる。熱処理温度Ｔ゜Ｃの下
限値は熱処理装置に依存して決定すればよい。
ルのキャパシタ構造の作製方法においては、上部電極層
をスパッタ法、反応性スパッタ法、電子ビーム蒸着法、
又はＭＯＣＶＤ法にて成膜した後、該上部電極層を温度
Ｔ゜Ｃの酸素ガス雰囲気中（但し、Ｔ＜６２５）で熱処
理する形態を含むことができる。熱処理温度Ｔ゜Ｃの下
限値は熱処理装置に依存して決定すればよい。
【００１９】ここで、温度Ｔ゜Ｃの酸素ガス雰囲気中で
の熱処理とは、半導体基板をＴ゜Ｃに加熱した状態に
て、酸素ガス雰囲気中で熱処理することを意味する。以
下の説明においても同様である。尚、酸素ガス雰囲気中
には不活性ガスが存在してもよい。
の熱処理とは、半導体基板をＴ゜Ｃに加熱した状態に
て、酸素ガス雰囲気中で熱処理することを意味する。以
下の説明においても同様である。尚、酸素ガス雰囲気中
には不活性ガスが存在してもよい。
【００２０】上記の目的を達成するための本発明の第２
の態様に係る半導体メモリセルのキャパシタ構造の作製
方法は、下部電極と、該下部電極上に形成された強誘電
体薄膜から成るキャパシタ薄膜と、該キャパシタ薄膜上
に形成された上部電極層から成る上部電極とから構成さ
れた半導体メモリセルのキャパシタ構造の作製方法であ
る。そして、Ｒｕ層を、スパッタ法、反応性スパッタ
法、電子ビーム蒸着法、又はＭＯＣＶＤ法にて強誘電体
薄膜上に成膜した後、該Ｒｕ層を温度Ｔ’゜Ｃの酸素ガ
ス雰囲気中（但し、５７５＜Ｔ’＜６２５）で熱処理す
ることによって、Ｒｕ1-xＯx（但し、０．１＜ｘ＜０．
６４）から成る上部電極層を強誘電体薄膜上に形成する
ことを特徴とする。
の態様に係る半導体メモリセルのキャパシタ構造の作製
方法は、下部電極と、該下部電極上に形成された強誘電
体薄膜から成るキャパシタ薄膜と、該キャパシタ薄膜上
に形成された上部電極層から成る上部電極とから構成さ
れた半導体メモリセルのキャパシタ構造の作製方法であ
る。そして、Ｒｕ層を、スパッタ法、反応性スパッタ
法、電子ビーム蒸着法、又はＭＯＣＶＤ法にて強誘電体
薄膜上に成膜した後、該Ｒｕ層を温度Ｔ’゜Ｃの酸素ガ
ス雰囲気中（但し、５７５＜Ｔ’＜６２５）で熱処理す
ることによって、Ｒｕ1-xＯx（但し、０．１＜ｘ＜０．
６４）から成る上部電極層を強誘電体薄膜上に形成する
ことを特徴とする。
【００２１】本発明におけるキャパシタ薄膜を構成する
強誘電体薄膜は、Ｂｉ系層状構造ペロブスカイト型の強
誘電体材料から成ることが好ましい。Ｂｉ系層状構造ペ
ロブスカイト型の強誘電体材料は、所謂不定比化合物に
属し、金属元素、アニオン（Ｏ等）元素の両サイトにお
ける組成ずれに対する寛容性がある。また、化学量論的
組成からやや外れたところで最適な電気的特性を示すこ
とも珍しくない。本発明におけるＢｉ系層状構造ペロブ
スカイト型の強誘電体材料は、例えば、一般式（Ｂｉ2
Ｏ2）2+（Ａm-1ＢmＯ3m+1）2-で表すことができる。こ
こで、「Ａ」は、Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ、Ｃａ、Ｎ
ａ、Ｋ、Ｃｄ等の金属から構成された群から選択された
１種類の金属を表し、「Ｂ」は、Ｔｉ、Ｎｂ、Ｔａ、
Ｗ、Ｍｏ、Ｆｅ、Ｃｏ、Ｃｒから成る群から選択された
１種類、若しくは複数種の任意の比率による組み合わせ
を表す。また、ｍは１以上の整数である。
強誘電体薄膜は、Ｂｉ系層状構造ペロブスカイト型の強
誘電体材料から成ることが好ましい。Ｂｉ系層状構造ペ
ロブスカイト型の強誘電体材料は、所謂不定比化合物に
属し、金属元素、アニオン（Ｏ等）元素の両サイトにお
ける組成ずれに対する寛容性がある。また、化学量論的
組成からやや外れたところで最適な電気的特性を示すこ
とも珍しくない。本発明におけるＢｉ系層状構造ペロブ
スカイト型の強誘電体材料は、例えば、一般式（Ｂｉ2
Ｏ2）2+（Ａm-1ＢmＯ3m+1）2-で表すことができる。こ
こで、「Ａ」は、Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ、Ｃａ、Ｎ
ａ、Ｋ、Ｃｄ等の金属から構成された群から選択された
１種類の金属を表し、「Ｂ」は、Ｔｉ、Ｎｂ、Ｔａ、
Ｗ、Ｍｏ、Ｆｅ、Ｃｏ、Ｃｒから成る群から選択された
１種類、若しくは複数種の任意の比率による組み合わせ
を表す。また、ｍは１以上の整数である。
【００２２】あるいは又、本発明における強誘電体薄膜
は、 ＢｉX（Ｓｒ，Ｃａ，Ｂａ）Y（ＴａZ，Ｎｂ1-Z）2Ｏd （１） （但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０
≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶
相を主たる結晶相として含んでいることが好ましい。
尚、「（Ｓｒ，Ｃａ，Ｂａ）」は、Ｓｒ、Ｃａ及びＢａ
から構成された群から選択された１種類の元素を意味す
る。あるいは又、強誘電体薄膜は、 ＢｉXＳｒYＴａ2Ｏd （２） （但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、
８．０≦ｄ≦１０．０）で表される結晶相を主たる結晶
相として含んでいることが好ましい。これらの場合、式
（１）若しくは式（２）で表される結晶相を主たる結晶
相として８５％以上含んでいることが一層好ましい。
尚、式（１）若しくは式（２）で表される結晶相を主た
る結晶相として含む強誘電体薄膜には、Ｂｉの酸化物、
ＴａやＮｂの酸化物、Ｂｉ、ＴａやＮｂの複合酸化物が
若干含まれている場合もあり得る。ここで、式（１）で
表される強誘電体薄膜の組成を化学量論的組成で表せ
ば、例えば、Ｂｉ2ＳｒＴａ2Ｏ9、Ｂｉ2ＳｒＮｂ2Ｏ9、
Ｂｉ2ＢａＴａ2Ｏ9、Ｂｉ2ＳｒＴａＮｂＯ9等を挙げる
ことができる。あるいは又、本発明における強誘電体薄
膜として、Ｂｉ4ＳｒＴｉ4Ｏ15、Ｂｉ4Ｔｉ3Ｏ12、Ｂｉ
2ＰｂＴａ2Ｏ9等を例示することができるが、これらの
場合においても、各金属元素の比率は、結晶構造が変化
しない程度に変化させ得る。あるいは又、強誘電体薄膜
を構成する材料として、ＰｂＴｉＯ3、ペロブスカイト
型構造を有するＰｂＺｒＯ3とＰｂＴｉＯ3の固溶体であ
るチタン酸ジルコン酸鉛［ＰＺＴ，Ｐｂ（Ｚｒ1-y，Ｔ
ｉy）Ｏ3（但し、０＜ｙ＜１）］、ＰＺＴにＬａを添加
した金属酸化物であるＰＬＺＴ、あるいはＰＺＴにＮｂ
を添加した金属酸化物であるＰＮＺＴといったＰＺＴ系
化合物を挙げることができる。強誘電体薄膜は、例え
ば、ＭＯＣＶＤ法、パルスレーザアブレーション法、ス
パッタ法、ゾル−ゲル法によって成膜することができ
る。また、強誘電体薄膜のパターニングは、例えばＲＩ
Ｅ法にて行うことができる。
は、 ＢｉX（Ｓｒ，Ｃａ，Ｂａ）Y（ＴａZ，Ｎｂ1-Z）2Ｏd （１） （但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０
≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶
相を主たる結晶相として含んでいることが好ましい。
尚、「（Ｓｒ，Ｃａ，Ｂａ）」は、Ｓｒ、Ｃａ及びＢａ
から構成された群から選択された１種類の元素を意味す
る。あるいは又、強誘電体薄膜は、 ＢｉXＳｒYＴａ2Ｏd （２） （但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、
８．０≦ｄ≦１０．０）で表される結晶相を主たる結晶
相として含んでいることが好ましい。これらの場合、式
（１）若しくは式（２）で表される結晶相を主たる結晶
相として８５％以上含んでいることが一層好ましい。
尚、式（１）若しくは式（２）で表される結晶相を主た
る結晶相として含む強誘電体薄膜には、Ｂｉの酸化物、
ＴａやＮｂの酸化物、Ｂｉ、ＴａやＮｂの複合酸化物が
若干含まれている場合もあり得る。ここで、式（１）で
表される強誘電体薄膜の組成を化学量論的組成で表せ
ば、例えば、Ｂｉ2ＳｒＴａ2Ｏ9、Ｂｉ2ＳｒＮｂ2Ｏ9、
Ｂｉ2ＢａＴａ2Ｏ9、Ｂｉ2ＳｒＴａＮｂＯ9等を挙げる
ことができる。あるいは又、本発明における強誘電体薄
膜として、Ｂｉ4ＳｒＴｉ4Ｏ15、Ｂｉ4Ｔｉ3Ｏ12、Ｂｉ
2ＰｂＴａ2Ｏ9等を例示することができるが、これらの
場合においても、各金属元素の比率は、結晶構造が変化
しない程度に変化させ得る。あるいは又、強誘電体薄膜
を構成する材料として、ＰｂＴｉＯ3、ペロブスカイト
型構造を有するＰｂＺｒＯ3とＰｂＴｉＯ3の固溶体であ
るチタン酸ジルコン酸鉛［ＰＺＴ，Ｐｂ（Ｚｒ1-y，Ｔ
ｉy）Ｏ3（但し、０＜ｙ＜１）］、ＰＺＴにＬａを添加
した金属酸化物であるＰＬＺＴ、あるいはＰＺＴにＮｂ
を添加した金属酸化物であるＰＮＺＴといったＰＺＴ系
化合物を挙げることができる。強誘電体薄膜は、例え
ば、ＭＯＣＶＤ法、パルスレーザアブレーション法、ス
パッタ法、ゾル−ゲル法によって成膜することができ
る。また、強誘電体薄膜のパターニングは、例えばＲＩ
Ｅ法にて行うことができる。
【００２３】本発明における下部電極を構成する材料と
して、例えば、Ｒｕ1-xＯx（但し、０．１＜ｘ＜０．６
４）、Ｒｕ、ＲｕＯ2、ＩｒＯ2、Ｐｔ、Ｐｄ、Ｐｔ／Ｔ
ｉの積層構造、Ｐｔ／Ｔａの積層構造、Ｐｔ／Ｔｉ／Ｔ
ａの積層構造、Ｌａ0.5Ｓｒ0 .5ＣｏＯ3（ＬＳＣＯ）、
Ｐｔ／ＬＳＣＯの積層構造、ＹＢａ2Ｃｕ3Ｏ7を挙げる
ことができる。尚、積層構造においては、「／」の前に
記載された材料が上層（強誘電体薄膜側）を構成し、
「／」の後ろに記載された材料が下層を構成する。下部
電極の成膜は、例えばスパッタ法、反応性スパッタ法、
電子ビーム蒸着法、ＭＯＣＶＤ法、あるいはパルスレー
ザアブレーション法といった成膜材料に適宜適した方法
にて行うことができる。また、下部電極を構成する材料
のパターニングは、例えばイオンミーリング法やＲＩＥ
法にて行うことができる。
して、例えば、Ｒｕ1-xＯx（但し、０．１＜ｘ＜０．６
４）、Ｒｕ、ＲｕＯ2、ＩｒＯ2、Ｐｔ、Ｐｄ、Ｐｔ／Ｔ
ｉの積層構造、Ｐｔ／Ｔａの積層構造、Ｐｔ／Ｔｉ／Ｔ
ａの積層構造、Ｌａ0.5Ｓｒ0 .5ＣｏＯ3（ＬＳＣＯ）、
Ｐｔ／ＬＳＣＯの積層構造、ＹＢａ2Ｃｕ3Ｏ7を挙げる
ことができる。尚、積層構造においては、「／」の前に
記載された材料が上層（強誘電体薄膜側）を構成し、
「／」の後ろに記載された材料が下層を構成する。下部
電極の成膜は、例えばスパッタ法、反応性スパッタ法、
電子ビーム蒸着法、ＭＯＣＶＤ法、あるいはパルスレー
ザアブレーション法といった成膜材料に適宜適した方法
にて行うことができる。また、下部電極を構成する材料
のパターニングは、例えばイオンミーリング法やＲＩＥ
法にて行うことができる。
【００２４】ｘの値は、Ｘ線回折装置を用いて上部電極
のＸ線回折パターンを測定し、ＲｕのＸ線回折パターン
ピークの値とＲｕＯ2のＸ線回折パターンピークの値の
割合から求めることができる。
のＸ線回折パターンを測定し、ＲｕのＸ線回折パターン
ピークの値とＲｕＯ2のＸ線回折パターンピークの値の
割合から求めることができる。
【００２５】本発明においては、上部電極をＲｕ1-xＯx
（但し、０．１＜ｘ＜０．６４）から構成することによ
って、水素ガスが強誘電体薄膜まで到達することを防止
でき、水素ガス雰囲気中での熱処理によっても上部電極
に損傷が発生し難い半導体メモリセルのキャパシタ構造
を得ることができる。
（但し、０．１＜ｘ＜０．６４）から構成することによ
って、水素ガスが強誘電体薄膜まで到達することを防止
でき、水素ガス雰囲気中での熱処理によっても上部電極
に損傷が発生し難い半導体メモリセルのキャパシタ構造
を得ることができる。
【００２６】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。
【００２７】（実施の形態１）実施の形態１は、本発明
の第１の態様に係る半導体メモリセルのキャパシタ構造
の作製方法に関する。実施の形態１においては、Ｒｕ
1-xＯx（但し、０．１＜ｘ＜０．６４）から成る上部電
極をスパッタ法にて形成し、ｘの値と、フォーミングガ
ス中での上部電極の損傷発生状態との関係を調べた。
の第１の態様に係る半導体メモリセルのキャパシタ構造
の作製方法に関する。実施の形態１においては、Ｒｕ
1-xＯx（但し、０．１＜ｘ＜０．６４）から成る上部電
極をスパッタ法にて形成し、ｘの値と、フォーミングガ
ス中での上部電極の損傷発生状態との関係を調べた。
【００２８】実施の形態１においては、シリコン半導体
基板の上にＳｉＯ2層を成膜し、その上にＴｉから成る
バッファ層をスパッタ法にて成膜した後、バッファ層上
にＰｔから成る下部電極層をスパッタ法にて成膜した。
次いで、下部電極層上に、上述の式（２）ＢｉXＳｒYＴ
ａ2Ｏdで表される強誘電体薄膜（膜厚：約０．２μｍ）
をゾル−ゲル法にて全面に形成した。尚、式（２）Ｂｉ
XＳｒYＴａ2Ｏdで表される薄膜の成膜後、８００゜Ｃ×
１時間、酸素ガス雰囲気中でポストベーキングを行い、
式（２）ＢｉXＳｒYＴａ2Ｏdで表される薄膜の結晶化を
促進した。その後、強誘電体薄膜上にＲＦスパッタ法に
てＲｕ1-xＯxから成る上部電極層を成膜した。次いで、
上部電極層、強誘電体薄膜、下部電極層及びバッファ層
をパターニングし、キャパシタ構造を形成した。バッフ
ァ層、下部電極層及びＲｕ1-xＯxから成る上部電極層の
成膜条件を以下の表２及び表３のとおりとし、ｘの値が
異なる各種のサンプルを作製した。尚、サンプルの上部
電極は露出している。表中、「ターゲットからの距離」
は、ターゲットから半導体基板までの距離を意味する。
基板の上にＳｉＯ2層を成膜し、その上にＴｉから成る
バッファ層をスパッタ法にて成膜した後、バッファ層上
にＰｔから成る下部電極層をスパッタ法にて成膜した。
次いで、下部電極層上に、上述の式（２）ＢｉXＳｒYＴ
ａ2Ｏdで表される強誘電体薄膜（膜厚：約０．２μｍ）
をゾル−ゲル法にて全面に形成した。尚、式（２）Ｂｉ
XＳｒYＴａ2Ｏdで表される薄膜の成膜後、８００゜Ｃ×
１時間、酸素ガス雰囲気中でポストベーキングを行い、
式（２）ＢｉXＳｒYＴａ2Ｏdで表される薄膜の結晶化を
促進した。その後、強誘電体薄膜上にＲＦスパッタ法に
てＲｕ1-xＯxから成る上部電極層を成膜した。次いで、
上部電極層、強誘電体薄膜、下部電極層及びバッファ層
をパターニングし、キャパシタ構造を形成した。バッフ
ァ層、下部電極層及びＲｕ1-xＯxから成る上部電極層の
成膜条件を以下の表２及び表３のとおりとし、ｘの値が
異なる各種のサンプルを作製した。尚、サンプルの上部
電極は露出している。表中、「ターゲットからの距離」
は、ターゲットから半導体基板までの距離を意味する。
【００２９】
【表２】Ｔｉから成るバッファ層の成膜条件 ターゲット ：Ｔｉ プロセスガス：Ａｒ＝４０sccm 圧力 ：０．２Ｐａ ＤＣパワー ：３８０〜４５０Ｗ ターゲットからの距離：約３０ｃｍ スパッタ速度：５〜１０ｎｍ／分 膜厚 ：約３０ｎｍ Ｐｔから成る下部電極層の成膜条件 ターゲット ：Ｐｔ プロセスガス：Ａｒ＝４０sccm 圧力 ：０．２Ｐａ ＤＣパワー ：１５０〜３００Ｗ ターゲットからの距離：約３０ｃｍ スパッタ速度：５〜１０ｎｍ／分 膜厚 ：約０．２μｍ
【００３０】
【表３】Ｒｕ1-xＯxから成る上部電極層の成膜条件 ターゲット ：Ｒｕ プロセスガス：Ａｒ／Ｏ2の合計＝３０sccm プロセスガス中の酸素濃度：０．１から５０体積％まで
変化 圧力 ：０．３Ｐａ パワー ：２００Ｗ ターゲットからの距離：８０〜９０ｍｍ スパッタ速度：５〜２０ｎｍ／分 膜厚 ：約０．２μｍ
変化 圧力 ：０．３Ｐａ パワー ：２００Ｗ ターゲットからの距離：８０〜９０ｍｍ スパッタ速度：５〜２０ｎｍ／分 膜厚 ：約０．２μｍ
【００３１】こうして得られたｘの値が異なる各種のサ
ンプルに対して、Ｎ2ガス／Ｈ2ガス（５体積％）から成
るフォーミングガス中で、４３０゜Ｃ×１時間のアニー
ル処理を施した。その後、上部電極に損傷が発生してい
るかを顕微鏡観察した。ｘの値と、フォーミングガス中
での上部電極の損傷発生状態との関係を調べた結果を、
図１に示すグラフに纏めた。図１中、縦軸は、上部電極
において損傷が生じた領域の面積を上部電極の面積で除
した値である。このグラフからも明らかなように、ｘの
値が０．１＜ｘ＜０．６４の関係を満足するとき、フォ
ーミングガス（水素ガス雰囲気）中での上部電極の損傷
が減少していることが判る。更には、ｘの値が０．１５
＜ｘ＜０．５の関係を満足するとき、フォーミングガス
（水素ガス雰囲気）中での上部電極の損傷が激減してい
ることが判る。図２の（Ａ）は、Ｒｕ1-xＯxから成る上
部電極層の成膜時のプロセスガスをＡｒ／Ｏ2＝２９／
１ｓｃｃｍとしたときの、フォーミングガス中でのアニ
ール処理後の上部電極の顕微鏡写真であり、ｘの値は
０．３である。フォーミングガス中でのアニール処理後
の上部電極には損傷が認められない。
ンプルに対して、Ｎ2ガス／Ｈ2ガス（５体積％）から成
るフォーミングガス中で、４３０゜Ｃ×１時間のアニー
ル処理を施した。その後、上部電極に損傷が発生してい
るかを顕微鏡観察した。ｘの値と、フォーミングガス中
での上部電極の損傷発生状態との関係を調べた結果を、
図１に示すグラフに纏めた。図１中、縦軸は、上部電極
において損傷が生じた領域の面積を上部電極の面積で除
した値である。このグラフからも明らかなように、ｘの
値が０．１＜ｘ＜０．６４の関係を満足するとき、フォ
ーミングガス（水素ガス雰囲気）中での上部電極の損傷
が減少していることが判る。更には、ｘの値が０．１５
＜ｘ＜０．５の関係を満足するとき、フォーミングガス
（水素ガス雰囲気）中での上部電極の損傷が激減してい
ることが判る。図２の（Ａ）は、Ｒｕ1-xＯxから成る上
部電極層の成膜時のプロセスガスをＡｒ／Ｏ2＝２９／
１ｓｃｃｍとしたときの、フォーミングガス中でのアニ
ール処理後の上部電極の顕微鏡写真であり、ｘの値は
０．３である。フォーミングガス中でのアニール処理後
の上部電極には損傷が認められない。
【００３２】（実施の形態２）実施の形態２は実施の形
態１の変形である。実施の形態２が実施の形態１と相違
する点は、上部電極層をスパッタ法にて成膜した後、上
部電極層を温度Ｔ゜Ｃの酸素ガス雰囲気中（但し、Ｔ＜
６２５）で熱処理する点にある。Ｒｕ1-xＯxから成る上
部電極層を酸素ガス雰囲気中で熱処理しないと、図１８
に示すように、強誘電体薄膜のＰ−Ｅヒステリシスルー
プにおけるＥc-の値が負側に移動する場合がある。ま
た、上部電極とキャパシタ薄膜との間に接触不良が発生
する場合がある。尚、図１８に示したＰ−Ｅヒステリシ
スループにおける２Ｐr、Ｅc+及びＥc-の値は、以下の
表４に示すとおりであった。
態１の変形である。実施の形態２が実施の形態１と相違
する点は、上部電極層をスパッタ法にて成膜した後、上
部電極層を温度Ｔ゜Ｃの酸素ガス雰囲気中（但し、Ｔ＜
６２５）で熱処理する点にある。Ｒｕ1-xＯxから成る上
部電極層を酸素ガス雰囲気中で熱処理しないと、図１８
に示すように、強誘電体薄膜のＰ−Ｅヒステリシスルー
プにおけるＥc-の値が負側に移動する場合がある。ま
た、上部電極とキャパシタ薄膜との間に接触不良が発生
する場合がある。尚、図１８に示したＰ−Ｅヒステリシ
スループにおける２Ｐr、Ｅc+及びＥc-の値は、以下の
表４に示すとおりであった。
【００３３】
【表４】２Ｐr＝ ２６．５７μＣ／ｃｍ2 Ｅc+ ＝ ３６．９１ｋＶ／ｃｍ Ｅc- ＝−７５．９０ｋＶ／ｃｍ
【００３４】これらの現象の発生を防ぐためには、上部
電極層の形成後、上部電極層を温度Ｔ゜Ｃの酸素ガス雰
囲気中（但し、Ｔ＜６２５）で熱処理することが好まし
い。熱処理温度Ｔを種々変化させて、酸素ガス雰囲気中
（酸素流量８リットル／分）で１５分間の熱処理を行っ
た後の上部電極の厚さを測定した。結果を図３に示す。
キャパシタ構造は、実施の形態１と同様とした。尚、バ
ッファ層及び下部電極層の成膜条件を表２と同様とし、
強誘電体薄膜の膜厚を約０．２μｍとした。また、Ｒｕ
1-xＯxから成る上部電極層の成膜条件を以下の表５に示
すとおりとした。
電極層の形成後、上部電極層を温度Ｔ゜Ｃの酸素ガス雰
囲気中（但し、Ｔ＜６２５）で熱処理することが好まし
い。熱処理温度Ｔを種々変化させて、酸素ガス雰囲気中
（酸素流量８リットル／分）で１５分間の熱処理を行っ
た後の上部電極の厚さを測定した。結果を図３に示す。
キャパシタ構造は、実施の形態１と同様とした。尚、バ
ッファ層及び下部電極層の成膜条件を表２と同様とし、
強誘電体薄膜の膜厚を約０．２μｍとした。また、Ｒｕ
1-xＯxから成る上部電極層の成膜条件を以下の表５に示
すとおりとした。
【００３５】
【表５】Ｒｕ1-xＯxから成る上部電極層の成膜条件 ターゲット ：Ｒｕ プロセスガス：Ａｒ／Ｏ2＝２９．５／０．５sccm 圧力 ：０．３Ｐａ パワー ：２００Ｗ ターゲットからの距離：８０〜９０ｍｍ スパッタ速度：５〜２０ｎｍ／分 膜厚 ：約０．２μｍ
【００３６】図３から明らかなように、熱処理温度Ｔが
６２５゜Ｃ以上になると、上部電極の膜厚が急激に減少
する。これは、Ｒｕ1-xＯxがＲｕＯ4となり、蒸発する
ことに起因している。
６２５゜Ｃ以上になると、上部電極の膜厚が急激に減少
する。これは、Ｒｕ1-xＯxがＲｕＯ4となり、蒸発する
ことに起因している。
【００３７】Ｒｕ1-xＯxから成る上部電極層の成膜時の
プロセスガスをＡｒ／Ｏ2＝２９．５／０．５ｓｃｃｍ
とし、熱処理温度Ｔ＝４５０゜Ｃにて酸素ガス雰囲気中
（酸素流量８リットル／分）で１５分間の熱処理を行
い、次いで、フォーミングガス中でのアニール処理を行
った後の上部電極の顕微鏡写真を図２の（Ｂ）に示す。
また、フォーミングガス中でのアニール処理前後におけ
る強誘電体薄膜のＰ−Ｅヒステリシスループ（図４参
照）における２Ｐr、Ｅc+及びＥc-の値を、以下の表６
に示す。尚、ｘの値は０．３である。フォーミングガス
中でのアニール処理後の上部電極には損傷が認められな
い。また、フォーミングガス中でのアニール処理前後に
おける強誘電体薄膜のＰ−Ｅヒステリシスループの変化
も僅かである。尚、Ｒｕ1-xＯxから成る上部電極層の成
膜時のプロセスガス中のＯ2流量は実施の形態１よりも
少ないが、酸素ガス雰囲気中での熱処理によって上部電
極中には酸素が取り込まれる。
プロセスガスをＡｒ／Ｏ2＝２９．５／０．５ｓｃｃｍ
とし、熱処理温度Ｔ＝４５０゜Ｃにて酸素ガス雰囲気中
（酸素流量８リットル／分）で１５分間の熱処理を行
い、次いで、フォーミングガス中でのアニール処理を行
った後の上部電極の顕微鏡写真を図２の（Ｂ）に示す。
また、フォーミングガス中でのアニール処理前後におけ
る強誘電体薄膜のＰ−Ｅヒステリシスループ（図４参
照）における２Ｐr、Ｅc+及びＥc-の値を、以下の表６
に示す。尚、ｘの値は０．３である。フォーミングガス
中でのアニール処理後の上部電極には損傷が認められな
い。また、フォーミングガス中でのアニール処理前後に
おける強誘電体薄膜のＰ−Ｅヒステリシスループの変化
も僅かである。尚、Ｒｕ1-xＯxから成る上部電極層の成
膜時のプロセスガス中のＯ2流量は実施の形態１よりも
少ないが、酸素ガス雰囲気中での熱処理によって上部電
極中には酸素が取り込まれる。
【００３８】
【表６】アニール処理前 ２Ｐr＝ ２１．４３μＣ／ｃｍ2 Ｅc+ ＝ ４５．６７ｋＶ／ｃｍ Ｅc- ＝−４５．４７ｋＶ／ｃｍ アニール処理後 ２Ｐr＝ １９．４９μＣ／ｃｍ2 Ｅc+ ＝ ６２．２４ｋＶ／ｃｍ Ｅc- ＝−６２．４２ｋＶ／ｃｍ
【００３９】（実施の形態３）実施の形態３は、本発明
の第２の態様に係る半導体メモリセルのキャパシタ構造
の作製方法に関する。実施の形態３においては、Ｒｕ層
をスパッタ法にて成膜した後、Ｒｕ層を温度Ｔ’゜Ｃの
酸素ガス雰囲気中（但し、５７５＜Ｔ’＜６２５）で熱
処理することによって、Ｒｕ1-xＯx（但し、０．１＜ｘ
＜０．６４）から成る上部電極層を形成する。実施の形
態３においては、熱処理温度（Ｔ’゜Ｃ）と、フォーミ
ングガス中での上部電極の損傷発生状態との関係を調べ
た。キャパシタ構造は、実施の形態１と同様とした。バ
ッファ層及び下部電極層の成膜条件を表２と同様とし、
強誘電体薄膜の膜厚を約０．２μｍとした。また、Ｒｕ
層の成膜条件を以下の表７に示すとおりとした。
の第２の態様に係る半導体メモリセルのキャパシタ構造
の作製方法に関する。実施の形態３においては、Ｒｕ層
をスパッタ法にて成膜した後、Ｒｕ層を温度Ｔ’゜Ｃの
酸素ガス雰囲気中（但し、５７５＜Ｔ’＜６２５）で熱
処理することによって、Ｒｕ1-xＯx（但し、０．１＜ｘ
＜０．６４）から成る上部電極層を形成する。実施の形
態３においては、熱処理温度（Ｔ’゜Ｃ）と、フォーミ
ングガス中での上部電極の損傷発生状態との関係を調べ
た。キャパシタ構造は、実施の形態１と同様とした。バ
ッファ層及び下部電極層の成膜条件を表２と同様とし、
強誘電体薄膜の膜厚を約０．２μｍとした。また、Ｒｕ
層の成膜条件を以下の表７に示すとおりとした。
【００４０】
【表７】Ｒｕ層の成膜条件 ターゲット ：Ｒｕ プロセスガス：Ａｒ＝３０sccm 圧力 ：０．３Ｐａ パワー ：２００Ｗ ターゲットからの距離：８０〜９０ｍｍ スパッタ速度：５〜１０ｎｍ／分 膜厚 ：約０．２μｍ
【００４１】熱処理温度Ｔ’を種々変え、酸素ガス雰囲
気中（酸素流量８リットル／分）で１５分間の熱処理を
Ｒｕ層に対して行い、Ｒｕ1-xＯxから成る上部電極層を
形成した後、フォーミングガス中でアニール処理を行っ
た。こうして得られたキャパシタ構造における上部電極
の損傷発生状態を調べた結果を、図５に示す。図５から
明らかなように、熱処理温度Ｔ’が５７５゜Ｃ以下の場
合、Ｒｕ層の酸化が不十分なため、上部電極に損傷が多
く発生している。一方、熱処理温度Ｔ’が６２５゜Ｃ以
上になると、上部電極の膜厚が急激に減少する。従っ
て、Ｒｕ層を温度Ｔ’゜Ｃの酸素ガス雰囲気中（但し、
５７５＜Ｔ’＜６２５）で熱処理することによって、フ
ォーミングガス（水素ガス雰囲気）中でアニール処理を
行った時の上部電極の損傷発生を確実に防止することが
できる。
気中（酸素流量８リットル／分）で１５分間の熱処理を
Ｒｕ層に対して行い、Ｒｕ1-xＯxから成る上部電極層を
形成した後、フォーミングガス中でアニール処理を行っ
た。こうして得られたキャパシタ構造における上部電極
の損傷発生状態を調べた結果を、図５に示す。図５から
明らかなように、熱処理温度Ｔ’が５７５゜Ｃ以下の場
合、Ｒｕ層の酸化が不十分なため、上部電極に損傷が多
く発生している。一方、熱処理温度Ｔ’が６２５゜Ｃ以
上になると、上部電極の膜厚が急激に減少する。従っ
て、Ｒｕ層を温度Ｔ’゜Ｃの酸素ガス雰囲気中（但し、
５７５＜Ｔ’＜６２５）で熱処理することによって、フ
ォーミングガス（水素ガス雰囲気）中でアニール処理を
行った時の上部電極の損傷発生を確実に防止することが
できる。
【００４２】熱処理温度Ｔ’が６００゜Ｃの場合の、フ
ォーミングガス中でのアニール処理後に得られたキャパ
シタ構造における上部電極の顕微鏡写真を図２の（Ｃ）
に示す。また、フォーミングガス中でのアニール処理前
後における強誘電体薄膜のＰ−Ｅヒステリシスループ
（図６参照）の２Ｐr、Ｅc+及びＥc-の値を、以下の表
８に示す。尚、ｘの値は０．３である。フォーミングガ
ス中でのアニール処理後の上部電極には損傷が認められ
ない。また、フォーミングガス中でのアニール処理前後
における強誘電体薄膜のＰ−Ｅヒステリシスループの変
化も極く僅かである。しかも、Ｅc+の絶対値とＥc-の絶
対値は、フォーミングガス中でのアニール処理後によっ
てほぼ等しくなっており、強誘電体薄膜のＰ−Ｅヒステ
リシスループが改善されている。
ォーミングガス中でのアニール処理後に得られたキャパ
シタ構造における上部電極の顕微鏡写真を図２の（Ｃ）
に示す。また、フォーミングガス中でのアニール処理前
後における強誘電体薄膜のＰ−Ｅヒステリシスループ
（図６参照）の２Ｐr、Ｅc+及びＥc-の値を、以下の表
８に示す。尚、ｘの値は０．３である。フォーミングガ
ス中でのアニール処理後の上部電極には損傷が認められ
ない。また、フォーミングガス中でのアニール処理前後
における強誘電体薄膜のＰ−Ｅヒステリシスループの変
化も極く僅かである。しかも、Ｅc+の絶対値とＥc-の絶
対値は、フォーミングガス中でのアニール処理後によっ
てほぼ等しくなっており、強誘電体薄膜のＰ−Ｅヒステ
リシスループが改善されている。
【００４３】
【表８】アニール処理前 ２Ｐr＝ ２２．２７μＣ／ｃｍ2 Ｅc+ ＝ ４２．７８ｋＶ／ｃｍ Ｅc- ＝−５７．１４ｋＶ／ｃｍ アニール処理後 ２Ｐr＝ ２１．３５μＣ／ｃｍ2 Ｅc+ ＝ ４７．１２ｋＶ／ｃｍ Ｅc- ＝−４９．９２ｋＶ／ｃｍ
【００４４】（実施の形態４）実施の形態４において
は、本発明の半導体メモリセルのキャパシタ構造及びそ
の作製方法に基づき、半導体メモリセルを作製した。
尚、実施の形態４における半導体メモリセルは、所謂プ
レーナ型ＦＥＲＡＭである。以下、図７〜図９を参照し
て、実施の形態４における半導体メモリセルのキャパシ
タ構造の作製方法を説明する。尚、実施の形態４におい
ては、本発明の第２の態様に係る半導体メモリセルのキ
ャパシタ構造の作製方法を採用した。
は、本発明の半導体メモリセルのキャパシタ構造及びそ
の作製方法に基づき、半導体メモリセルを作製した。
尚、実施の形態４における半導体メモリセルは、所謂プ
レーナ型ＦＥＲＡＭである。以下、図７〜図９を参照し
て、実施の形態４における半導体メモリセルのキャパシ
タ構造の作製方法を説明する。尚、実施の形態４におい
ては、本発明の第２の態様に係る半導体メモリセルのキ
ャパシタ構造の作製方法を採用した。
【００４５】［工程−４００］先ず、半導体メモリセル
における選択トランジスタとして機能するＭＯＳ型トラ
ンジスタ素子を半導体基板１０に形成する。そのため
に、例えばＬＯＣＯＳ構造を有する素子分離領域１１を
公知の方法に基づき形成する。尚、素子分離領域は、ト
レンチ構造を有していてもよい。その後、半導体基板１
０の表面を例えばパイロジェニック法により酸化し、ゲ
ート酸化膜１２を形成する。次いで、不純物がドーピン
グされた多結晶シリコン層をＣＶＤ法にて全面に成膜し
た後、多結晶シリコン層をパターニングし、ゲート電極
１３を形成する。このゲート電極１３はワード線を兼ね
ている。尚、ゲート電極１３をポリシリコン層から構成
する代わりに、ポリサイドや金属シリサイドから構成す
ることもできる。次に、半導体基板１０にイオン注入を
行い、ＬＤＤ構造を形成する。その後、全面にＣＶＤ法
にてＳｉＯ2層を成膜した後、このＳｉＯ2層をエッチバ
ックすることによって、ゲート電極１３の側面にゲート
サイドウオール１４を形成する。次いで、半導体基板１
０にイオン注入を施した後、イオン注入された不純物の
活性化アニール処理を行うことによって、ソース・ドレ
イン領域１５を形成する。
における選択トランジスタとして機能するＭＯＳ型トラ
ンジスタ素子を半導体基板１０に形成する。そのため
に、例えばＬＯＣＯＳ構造を有する素子分離領域１１を
公知の方法に基づき形成する。尚、素子分離領域は、ト
レンチ構造を有していてもよい。その後、半導体基板１
０の表面を例えばパイロジェニック法により酸化し、ゲ
ート酸化膜１２を形成する。次いで、不純物がドーピン
グされた多結晶シリコン層をＣＶＤ法にて全面に成膜し
た後、多結晶シリコン層をパターニングし、ゲート電極
１３を形成する。このゲート電極１３はワード線を兼ね
ている。尚、ゲート電極１３をポリシリコン層から構成
する代わりに、ポリサイドや金属シリサイドから構成す
ることもできる。次に、半導体基板１０にイオン注入を
行い、ＬＤＤ構造を形成する。その後、全面にＣＶＤ法
にてＳｉＯ2層を成膜した後、このＳｉＯ2層をエッチバ
ックすることによって、ゲート電極１３の側面にゲート
サイドウオール１４を形成する。次いで、半導体基板１
０にイオン注入を施した後、イオン注入された不純物の
活性化アニール処理を行うことによって、ソース・ドレ
イン領域１５を形成する。
【００４６】［工程−４１０］その後、全面に層間絶縁
層２０を成膜する。層間絶縁層２０は、例えば、下から
ＣＶＤ法にて成膜された厚さ０．１μｍのＰＳＧ層、Ｃ
ＶＤ法にて成膜された厚さ０．０１μｍのＳｉＮ層、Ｏ
3−ＴＥＯＳを用いたＣＶＤ法にて成膜された厚さ０．
３μｍのＢＰＳＧ層、Ｏ3−ＴＥＯＳを用いたＣＶＤ法
にて成膜された厚さ０．１μｍのＮＳＧ層の４層構成と
したが、このような構成に限定するものではない。尚、
第３層目のＢＰＳＧ層を成膜した後、Ｎ2ガス中で熱処
理を行い、平坦化処理を行うことが好ましい。尚、図に
おいては、この４層構成の層間絶縁層２０を１層で表し
た。
層２０を成膜する。層間絶縁層２０は、例えば、下から
ＣＶＤ法にて成膜された厚さ０．１μｍのＰＳＧ層、Ｃ
ＶＤ法にて成膜された厚さ０．０１μｍのＳｉＮ層、Ｏ
3−ＴＥＯＳを用いたＣＶＤ法にて成膜された厚さ０．
３μｍのＢＰＳＧ層、Ｏ3−ＴＥＯＳを用いたＣＶＤ法
にて成膜された厚さ０．１μｍのＮＳＧ層の４層構成と
したが、このような構成に限定するものではない。尚、
第３層目のＢＰＳＧ層を成膜した後、Ｎ2ガス中で熱処
理を行い、平坦化処理を行うことが好ましい。尚、図に
おいては、この４層構成の層間絶縁層２０を１層で表し
た。
【００４７】［工程−４２０］次に、層間絶縁層２０の
上にＴｉから成るバッファ層２１をスパッタ法にて成膜
する。バッファ層２１は、下部電極の層間絶縁層２０へ
の密着性向上、下部電極の結晶性向上を目的として成膜
する。次いで、バッファ層２１上にＰｔから成る下部電
極層２２Ａをスパッタ法にて成膜する。そして、下部電
極層２２Ａ上に、式（２）ＢｉXＳｒYＴａ2Ｏdで表され
る強誘電体薄膜２３Ａをゾル−ゲル法にて全面に形成す
る。尚、式（２）ＢｉXＳｒYＴａ2Ｏdで表される薄膜の
成膜後、８００゜Ｃ×１時間、酸素ガス雰囲気中でポス
トベーキングを行い、式（２）ＢｉXＳｒYＴａ2Ｏdで表
される薄膜の結晶化を促進することが好ましい。Ｔｉか
ら成るバッファ層の成膜条件及びＰｔから成る下部電極
層２２Ａの成膜条件は、表２に示した条件と同様とする
ことができる。
上にＴｉから成るバッファ層２１をスパッタ法にて成膜
する。バッファ層２１は、下部電極の層間絶縁層２０へ
の密着性向上、下部電極の結晶性向上を目的として成膜
する。次いで、バッファ層２１上にＰｔから成る下部電
極層２２Ａをスパッタ法にて成膜する。そして、下部電
極層２２Ａ上に、式（２）ＢｉXＳｒYＴａ2Ｏdで表され
る強誘電体薄膜２３Ａをゾル−ゲル法にて全面に形成す
る。尚、式（２）ＢｉXＳｒYＴａ2Ｏdで表される薄膜の
成膜後、８００゜Ｃ×１時間、酸素ガス雰囲気中でポス
トベーキングを行い、式（２）ＢｉXＳｒYＴａ2Ｏdで表
される薄膜の結晶化を促進することが好ましい。Ｔｉか
ら成るバッファ層の成膜条件及びＰｔから成る下部電極
層２２Ａの成膜条件は、表２に示した条件と同様とする
ことができる。
【００４８】［工程−４３０］その後、強誘電体薄膜２
３Ａ上にスパッタ法にてＲｕ層を、以下の表９に示す条
件にて成膜する。Ｒｕ層の成膜後、温度Ｔ’＝６００゜
Ｃにて酸素ガス雰囲気中（酸素流量８リットル／分）で
１５分間の熱処理をＲｕ層に対して行い、Ｒｕ1-xＯxか
ら成る上部電極層２４Ａ（但し、ｘ＝０．３）を形成す
る。こうして、図７の（Ａ）に示す構造を得ることがで
きる。
３Ａ上にスパッタ法にてＲｕ層を、以下の表９に示す条
件にて成膜する。Ｒｕ層の成膜後、温度Ｔ’＝６００゜
Ｃにて酸素ガス雰囲気中（酸素流量８リットル／分）で
１５分間の熱処理をＲｕ層に対して行い、Ｒｕ1-xＯxか
ら成る上部電極層２４Ａ（但し、ｘ＝０．３）を形成す
る。こうして、図７の（Ａ）に示す構造を得ることがで
きる。
【００４９】
【表９】Ｒｕ層の成膜条件 ターゲット ：Ｒｕ プロセスガス：Ａｒ＝４０sccm 圧力 ：０．２Ｐａ パワー ：１５０〜３００Ｗ ターゲットからの距離：約３０ｃｍ スパッタ速度：５〜１０ｎｍ／分 膜厚 ：約０．２μｍ
【００５０】［工程−４４０］その後、上部電極層２４
Ａ、強誘電体薄膜２３Ａ、下部電極層２２Ａ及びバッフ
ァ層２１をＲＩＥ法にてパターニングし、下部電極２
２、キャパシタ薄膜２３及び上部電極２４から構成され
たキャパシタ構造を形成する（図７の（Ｂ）参照）。場
合によっては、Ｒｕ層、強誘電体薄膜２３Ａ、下部電極
層２２Ａ及びバッファ層２１をＲＩＥ法にてパターニン
グした後、Ｒｕ層を温度Ｔ’゜Ｃの酸素ガス雰囲気中
（但し、５７５＜Ｔ’＜６２５）で熱処理することによ
って、Ｒｕ1-xＯx（但し、０．１＜ｘ＜０．６４）から
成る上部電極層を強誘電体薄膜上に形成してもよい。
Ａ、強誘電体薄膜２３Ａ、下部電極層２２Ａ及びバッフ
ァ層２１をＲＩＥ法にてパターニングし、下部電極２
２、キャパシタ薄膜２３及び上部電極２４から構成され
たキャパシタ構造を形成する（図７の（Ｂ）参照）。場
合によっては、Ｒｕ層、強誘電体薄膜２３Ａ、下部電極
層２２Ａ及びバッファ層２１をＲＩＥ法にてパターニン
グした後、Ｒｕ層を温度Ｔ’゜Ｃの酸素ガス雰囲気中
（但し、５７５＜Ｔ’＜６２５）で熱処理することによ
って、Ｒｕ1-xＯx（但し、０．１＜ｘ＜０．６４）から
成る上部電極層を強誘電体薄膜上に形成してもよい。
【００５１】［工程−４５０］次に、全面に絶縁層２５
を成膜する（図８の（Ａ）参照）。絶縁層２５は、下か
ら、ＴＥＯＳを用いたプラズマＣＶＤ法にて成膜された
厚さ０．１μｍのＳｉＯ2層、Ｏ3−ＴＥＯＳを用いたＣ
ＶＤ法にて成膜された厚さ０．３μｍのＳＮＧ層、ＴＥ
ＯＳを用いたプラズマＣＶＤ法にて成膜された厚さ０．
２μｍのＳｉＯ2層の３層構成としたが、このような構
成に限定するものではない。尚、第１層目及び第３層目
のＳｉＯ2層をＣＶＤ法にて形成する際の成膜雰囲気は
水素ガス雰囲気であり、半導体基板は約４００゜Ｃに加
熱される。ここで、図においては、絶縁層２５を１層で
表した。
を成膜する（図８の（Ａ）参照）。絶縁層２５は、下か
ら、ＴＥＯＳを用いたプラズマＣＶＤ法にて成膜された
厚さ０．１μｍのＳｉＯ2層、Ｏ3−ＴＥＯＳを用いたＣ
ＶＤ法にて成膜された厚さ０．３μｍのＳＮＧ層、ＴＥ
ＯＳを用いたプラズマＣＶＤ法にて成膜された厚さ０．
２μｍのＳｉＯ2層の３層構成としたが、このような構
成に限定するものではない。尚、第１層目及び第３層目
のＳｉＯ2層をＣＶＤ法にて形成する際の成膜雰囲気は
水素ガス雰囲気であり、半導体基板は約４００゜Ｃに加
熱される。ここで、図においては、絶縁層２５を１層で
表した。
【００５２】［工程−４６０］その後、ソース・ドレイ
ン領域１５の上方の絶縁層２５及び層間絶縁層２０に開
口部２６をＲＩＥ法にて形成した後、Ｎ2ガス雰囲気で
アニール処理を行う。
ン領域１５の上方の絶縁層２５及び層間絶縁層２０に開
口部２６をＲＩＥ法にて形成した後、Ｎ2ガス雰囲気で
アニール処理を行う。
【００５３】［工程−４７０］次いで、Ｎ2ガス／Ｈ2ガ
ス（５体積％）から成るフォーミングガス中で、４００
〜４５０゜Ｃ×０．５〜１時間のアニール処理を行う
（図８の（Ｂ）参照）。
ス（５体積％）から成るフォーミングガス中で、４００
〜４５０゜Ｃ×０．５〜１時間のアニール処理を行う
（図８の（Ｂ）参照）。
【００５４】［工程−４８０］次に、キャパシタ構造か
ら延在した下部電極２２の上方の絶縁層２５の部分、及
び上部電極２４の上方の絶縁層２５の部分のそれぞれに
開口部２７を形成した後（図９の（Ａ）参照）、開口部
２６，２７内を含む絶縁層２５上に、例えば、Ｔｉ層、
ＴｉＮ層、アルミニウム系合金層、Ｔｉ層、ＴｉＮ層、
Ｔｉ層をスパッタ法にて順次成膜し、その後、これらの
各層をパターニングする。これによって、一方のソース
・ドレイン領域１５は、配線２９及びコンタクトプラグ
２６Ａを介して下部電極２２と電気的に接続される。ま
た、絶縁層２５上に形成されたプレート線２８と上部電
極２４とが接続される。更には、他方のソース・ドレイ
ン領域１５と接続されたビット線３０が形成される。こ
うして、図９の（Ｂ）に示す半導体メモリセルを作製す
ることができる。尚、図においては、プレート線２８、
配線２９、ビット線３０等を１層で表した。最後に、全
面にプラズマＣＶＤ法にてＳｉＮから成るパッシベーシ
ョン膜を成膜する。このパッシベーション膜の成膜雰囲
気における水素ガスの濃度は１５〜３０体積％であり、
半導体基板は２８０〜３５０゜Ｃに加熱される。
ら延在した下部電極２２の上方の絶縁層２５の部分、及
び上部電極２４の上方の絶縁層２５の部分のそれぞれに
開口部２７を形成した後（図９の（Ａ）参照）、開口部
２６，２７内を含む絶縁層２５上に、例えば、Ｔｉ層、
ＴｉＮ層、アルミニウム系合金層、Ｔｉ層、ＴｉＮ層、
Ｔｉ層をスパッタ法にて順次成膜し、その後、これらの
各層をパターニングする。これによって、一方のソース
・ドレイン領域１５は、配線２９及びコンタクトプラグ
２６Ａを介して下部電極２２と電気的に接続される。ま
た、絶縁層２５上に形成されたプレート線２８と上部電
極２４とが接続される。更には、他方のソース・ドレイ
ン領域１５と接続されたビット線３０が形成される。こ
うして、図９の（Ｂ）に示す半導体メモリセルを作製す
ることができる。尚、図においては、プレート線２８、
配線２９、ビット線３０等を１層で表した。最後に、全
面にプラズマＣＶＤ法にてＳｉＮから成るパッシベーシ
ョン膜を成膜する。このパッシベーション膜の成膜雰囲
気における水素ガスの濃度は１５〜３０体積％であり、
半導体基板は２８０〜３５０゜Ｃに加熱される。
【００５５】（実施の形態５）実施の形態５において
は、所謂スタック型ＦＥＲＡＭを、本発明の半導体メモ
リセルのキャパシタ構造及びその作製方法に基づき作製
した。以下、図１０〜図１１を参照して、実施の形態５
における半導体メモリセルのキャパシタ構造の作製方法
を説明する。尚、実施の形態５においては、本発明の第
１の態様に係る半導体メモリセルのキャパシタ構造の作
製方法を採用した。
は、所謂スタック型ＦＥＲＡＭを、本発明の半導体メモ
リセルのキャパシタ構造及びその作製方法に基づき作製
した。以下、図１０〜図１１を参照して、実施の形態５
における半導体メモリセルのキャパシタ構造の作製方法
を説明する。尚、実施の形態５においては、本発明の第
１の態様に係る半導体メモリセルのキャパシタ構造の作
製方法を採用した。
【００５６】［工程−５００］先ず、実施の形態４の
［工程−４００］と同様に、半導体基板１０にＭＯＳ型
トランジスタを作製する。
［工程−４００］と同様に、半導体基板１０にＭＯＳ型
トランジスタを作製する。
【００５７】［工程−５１０］次いで、ＳｉＯ2から成
る第１の層間絶縁層をＣＶＤ法にて形成した後、他方の
ソース・ドレイン領域１５の上方の第１の層間絶縁層に
開口部１６をＲＩＥ法にて形成する。そして、かかる開
口部１６内を含む第１の層間絶縁層上に不純物がドーピ
ングされた多結晶シリコン層をＣＶＤ法にて成膜する。
次に、第１の層間絶縁層上の多結晶シリコン層をパター
ニングすることによって、ビット線１７を形成する。そ
の後、ＢＰＳＧから成る第２の層間絶縁層を以下に例示
するＣＶＤ法にて全面に形成する。尚、ＢＰＳＧから成
る第２の層間絶縁層の成膜後、窒素ガス雰囲気中で例え
ば９００゜Ｃ×２０分間、第２の層間絶縁層をリフロー
させることが好ましい。更には、必要に応じて、例えば
化学的機械的研磨法（ＣＭＰ法）にて第２の層間絶縁層
の頂面を化学的及び機械的に研磨し、第２の層間絶縁層
を平坦化することが望ましい。尚、第１の層間絶縁層と
第２の層間絶縁層を纏めて、以下、単に層間絶縁層２０
と呼ぶ。
る第１の層間絶縁層をＣＶＤ法にて形成した後、他方の
ソース・ドレイン領域１５の上方の第１の層間絶縁層に
開口部１６をＲＩＥ法にて形成する。そして、かかる開
口部１６内を含む第１の層間絶縁層上に不純物がドーピ
ングされた多結晶シリコン層をＣＶＤ法にて成膜する。
次に、第１の層間絶縁層上の多結晶シリコン層をパター
ニングすることによって、ビット線１７を形成する。そ
の後、ＢＰＳＧから成る第２の層間絶縁層を以下に例示
するＣＶＤ法にて全面に形成する。尚、ＢＰＳＧから成
る第２の層間絶縁層の成膜後、窒素ガス雰囲気中で例え
ば９００゜Ｃ×２０分間、第２の層間絶縁層をリフロー
させることが好ましい。更には、必要に応じて、例えば
化学的機械的研磨法（ＣＭＰ法）にて第２の層間絶縁層
の頂面を化学的及び機械的に研磨し、第２の層間絶縁層
を平坦化することが望ましい。尚、第１の層間絶縁層と
第２の層間絶縁層を纏めて、以下、単に層間絶縁層２０
と呼ぶ。
【００５８】次に、一方のソース・ドレイン領域１５の
上方の層間絶縁層２０に開口部１８をＲＩＥ法にて形成
した後、かかる開口部１８内を、不純物をドーピングし
た多結晶シリコンで埋め込み、接続孔（コンタクトプラ
グ）１９を完成させる。こうして、図１０の（Ａ）に模
式的な一部断面図を示す構造を得ることができる。尚、
図においては、第１の層間絶縁層と第２の層間絶縁層を
纏めて、層間絶縁層２０で表した。また、ビット線１７
は第１の層間絶縁層上を、図の左右方向に接続孔１９と
接触しないように延びているが、かかるビット線の図示
は省略した。 使用ガス：ＳｉＨ4／ＰＨ3／Ｂ2Ｈ6 成膜温度：４００゜Ｃ 反応圧力：常圧
上方の層間絶縁層２０に開口部１８をＲＩＥ法にて形成
した後、かかる開口部１８内を、不純物をドーピングし
た多結晶シリコンで埋め込み、接続孔（コンタクトプラ
グ）１９を完成させる。こうして、図１０の（Ａ）に模
式的な一部断面図を示す構造を得ることができる。尚、
図においては、第１の層間絶縁層と第２の層間絶縁層を
纏めて、層間絶縁層２０で表した。また、ビット線１７
は第１の層間絶縁層上を、図の左右方向に接続孔１９と
接触しないように延びているが、かかるビット線の図示
は省略した。 使用ガス：ＳｉＨ4／ＰＨ3／Ｂ2Ｈ6 成膜温度：４００゜Ｃ 反応圧力：常圧
【００５９】尚、接続孔（コンタクトプラグ）１９は、
層間絶縁層２０に形成された開口部１８内に、例えば、
タングステン、Ｔｉ、Ｐｔ、Ｐｄ、Ｃｕ、ＴｉＷ、Ｔｉ
ＮＷ、ＷＳｉ2、ＭｏＳｉ2等の高融点金属や金属シリサ
イドから成る金属配線材料を埋め込むことによって形成
することもできる。接続孔の頂面は層間絶縁層２０の表
面と略同じ平面に存在していてもよいし、接続孔の頂部
が層間絶縁層２０の表面に延在していてもよい。タング
ステンにて開口部１８を埋め込み、接続孔１９を形成す
る条件を、以下の表１０に例示する。尚、タングステン
にて開口部１８を埋め込む前に、Ｔｉ層及びＴｉＮ層を
順に例えばマグネトロンスパッタ法にて開口部１８内を
含む層間絶縁層２０の上に成膜する。尚、Ｔｉ層及びＴ
ｉＮ層を形成する理由は、オーミックな低コンタクト抵
抗を得ること、ブランケットタングステンＣＶＤ法にお
ける半導体基板１０の損傷発生の防止、タングステンの
密着性向上のためである。
層間絶縁層２０に形成された開口部１８内に、例えば、
タングステン、Ｔｉ、Ｐｔ、Ｐｄ、Ｃｕ、ＴｉＷ、Ｔｉ
ＮＷ、ＷＳｉ2、ＭｏＳｉ2等の高融点金属や金属シリサ
イドから成る金属配線材料を埋め込むことによって形成
することもできる。接続孔の頂面は層間絶縁層２０の表
面と略同じ平面に存在していてもよいし、接続孔の頂部
が層間絶縁層２０の表面に延在していてもよい。タング
ステンにて開口部１８を埋め込み、接続孔１９を形成す
る条件を、以下の表１０に例示する。尚、タングステン
にて開口部１８を埋め込む前に、Ｔｉ層及びＴｉＮ層を
順に例えばマグネトロンスパッタ法にて開口部１８内を
含む層間絶縁層２０の上に成膜する。尚、Ｔｉ層及びＴ
ｉＮ層を形成する理由は、オーミックな低コンタクト抵
抗を得ること、ブランケットタングステンＣＶＤ法にお
ける半導体基板１０の損傷発生の防止、タングステンの
密着性向上のためである。
【００６０】
【表１０】Ｔｉ層（厚さ：２０ｎｍ）のスパッタ条件 プロセスガス：Ａｒ＝３５sccm 圧力 ：０．５２Ｐａ ＲＦパワー ：２ｋＷ 基板の加熱 ：無し ＴｉＮ層（厚さ：１００ｎｍ）のスパッタ条件 プロセスガス：Ｎ2／Ａｒ＝１００／３５sccm 圧力 ：１．０Ｐａ ＲＦパワー ：６ｋＷ 基板の加熱 ：無し タングステンのＣＶＤ成膜条件 使用ガス：ＷＦ6／Ｈ2／Ａｒ＝４０／４００／２２５０
sccm 圧力 ：１０．７ｋＰａ 成膜温度：４５０゜Ｃ タングステン層及びＴｉＮ層、Ｔｉ層のエッチング条件 第１段階のエッチング：タングステン層のエッチング 使用ガス ：ＳＦ6／Ａｒ／Ｈｅ＝１１０：９０：５scc
m 圧力 ：４６Ｐａ ＲＦパワー：２７５Ｗ 第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング 使用ガス ：Ａｒ／Ｃｌ2＝７５／：５sccm 圧力 ：６．５Ｐａ ＲＦパワー：２５０Ｗ
sccm 圧力 ：１０．７ｋＰａ 成膜温度：４５０゜Ｃ タングステン層及びＴｉＮ層、Ｔｉ層のエッチング条件 第１段階のエッチング：タングステン層のエッチング 使用ガス ：ＳＦ6／Ａｒ／Ｈｅ＝１１０：９０：５scc
m 圧力 ：４６Ｐａ ＲＦパワー：２７５Ｗ 第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング 使用ガス ：Ａｒ／Ｃｌ2＝７５／：５sccm 圧力 ：６．５Ｐａ ＲＦパワー：２５０Ｗ
【００６１】［工程−５２０］次に、層間絶縁層２０上
に、実施の形態４の［工程−４２０］と同様にして、層
間絶縁層２０上にＴｉから成るバッファ層２１をスパッ
タ法にて成膜した後、Ｐｔから成る下部電極層をスパッ
タ法にて成膜する。Ｔｉから成るバッファ層２１の成膜
条件及びＰｔから成る下部電極層の成膜条件は、表２に
示した条件と同様とすることができる。次いで、下部電
極層及びバッファ層２１をパターニングし、下部電極２
２を形成する（図１０の（Ｂ）参照）。
に、実施の形態４の［工程−４２０］と同様にして、層
間絶縁層２０上にＴｉから成るバッファ層２１をスパッ
タ法にて成膜した後、Ｐｔから成る下部電極層をスパッ
タ法にて成膜する。Ｔｉから成るバッファ層２１の成膜
条件及びＰｔから成る下部電極層の成膜条件は、表２に
示した条件と同様とすることができる。次いで、下部電
極層及びバッファ層２１をパターニングし、下部電極２
２を形成する（図１０の（Ｂ）参照）。
【００６２】［工程−５３０］その後、下部電極２２上
を含む全面に、式（２）ＢｉXＳｒYＴａ2Ｏdで表される
強誘電体薄膜をゾル−ゲル法にて全面に形成する。尚、
式（２）ＢｉXＳｒYＴａ2Ｏdで表される薄膜の成膜後、
８００゜Ｃ×１時間、酸素ガス雰囲気中でポストベーキ
ングを行い、式（２）ＢｉXＳｒYＴａ2Ｏdで表される薄
膜の結晶化を促進することが好ましい。
を含む全面に、式（２）ＢｉXＳｒYＴａ2Ｏdで表される
強誘電体薄膜をゾル−ゲル法にて全面に形成する。尚、
式（２）ＢｉXＳｒYＴａ2Ｏdで表される薄膜の成膜後、
８００゜Ｃ×１時間、酸素ガス雰囲気中でポストベーキ
ングを行い、式（２）ＢｉXＳｒYＴａ2Ｏdで表される薄
膜の結晶化を促進することが好ましい。
【００６３】［工程−５４０］その後、強誘電体薄膜上
にスパッタ法にてＲｕ1-xＯx（但し、ｘ＝０．３）から
成る上部電極層を、以下の表１１に示す条件にて成膜す
る。次に、Ｒｕ1-xＯxから成る上部電極層及び強誘電体
薄膜をパターニングして、下部電極２２上に、強誘電体
薄膜から成るキャパシタ薄膜２３、及びその上に上部電
極２４を形成する。尚、上部電極層を成膜した後、上部
電極層をパターニングする前に、上部電極層を温度Ｔ゜
Ｃの酸素ガス雰囲気中（但し、Ｔ＜６２５）で熱処理し
てもよい。あるいは又、上部電極層及び強誘電体薄膜を
パターニングした後に、上部電極層を温度Ｔ゜Ｃの酸素
ガス雰囲気中（但し、Ｔ＜６２５）で熱処理してもよ
い。
にスパッタ法にてＲｕ1-xＯx（但し、ｘ＝０．３）から
成る上部電極層を、以下の表１１に示す条件にて成膜す
る。次に、Ｒｕ1-xＯxから成る上部電極層及び強誘電体
薄膜をパターニングして、下部電極２２上に、強誘電体
薄膜から成るキャパシタ薄膜２３、及びその上に上部電
極２４を形成する。尚、上部電極層を成膜した後、上部
電極層をパターニングする前に、上部電極層を温度Ｔ゜
Ｃの酸素ガス雰囲気中（但し、Ｔ＜６２５）で熱処理し
てもよい。あるいは又、上部電極層及び強誘電体薄膜を
パターニングした後に、上部電極層を温度Ｔ゜Ｃの酸素
ガス雰囲気中（但し、Ｔ＜６２５）で熱処理してもよ
い。
【００６４】
【表１１】Ｒｕ1-xＯxから成る上部電極層の成膜条件 ターゲット ：Ｒｕ プロセスガス：Ａｒ／Ｏ2＝２９．３／０．７sccm 圧力 ：０．３Ｐａ パワー ：２００Ｗ ターゲットからの距離：８０〜９０ｍｍ スパッタ速度：５〜２０ｎｍ／分 膜厚 ：約０．２μｍ
【００６５】［工程−５５０］その後、全面に絶縁層２
５を堆積させ、上部電極２４の上方のかかる絶縁層２５
に開口部２７をＲＩＥ法にて形成する。そして、開口部
２７内を含む絶縁層２５上に、例えばアルミニウム系合
金から成る金属配線材料層をスパッタ法にて形成し、金
属配線材料層をパターニングすることによってプレート
線２８を形成する。こうして、図１１に模式的な一部断
面図を示した構造を得ることができる。
５を堆積させ、上部電極２４の上方のかかる絶縁層２５
に開口部２７をＲＩＥ法にて形成する。そして、開口部
２７内を含む絶縁層２５上に、例えばアルミニウム系合
金から成る金属配線材料層をスパッタ法にて形成し、金
属配線材料層をパターニングすることによってプレート
線２８を形成する。こうして、図１１に模式的な一部断
面図を示した構造を得ることができる。
【００６６】実施の形態５と同様の方法で、スタック型
ＦＥＲＡＭの一種であるペデステル型ＦＥＲＡＭを作製
することもできる。図１２に模式的な一部断面図を示す
ペデステル型ＦＥＲＡＭにおいては、下部電極２２は柱
状であり、強誘電体薄膜は下部電極２２の表面を被覆し
ている構造を有する。このような構造にすることで、キ
ャパシタ薄膜２３の有効面積を拡大させることができ
る。
ＦＥＲＡＭの一種であるペデステル型ＦＥＲＡＭを作製
することもできる。図１２に模式的な一部断面図を示す
ペデステル型ＦＥＲＡＭにおいては、下部電極２２は柱
状であり、強誘電体薄膜は下部電極２２の表面を被覆し
ている構造を有する。このような構造にすることで、キ
ャパシタ薄膜２３の有効面積を拡大させることができ
る。
【００６７】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれらに限定されるものではな
い。層間絶縁層２０や絶縁層２５を構成する材料は例示
であり、適宜、公知の絶縁材料、例えば、ＢＰＳＧ、Ｐ
ＳＧ、ＢＳＧ、ＡｓＳＧ、ＰｂＳＧ、ＳｂＳＧ、ＳＯＧ
から構成することができる。
き説明したが、本発明はこれらに限定されるものではな
い。層間絶縁層２０や絶縁層２５を構成する材料は例示
であり、適宜、公知の絶縁材料、例えば、ＢＰＳＧ、Ｐ
ＳＧ、ＢＳＧ、ＡｓＳＧ、ＰｂＳＧ、ＳｂＳＧ、ＳＯＧ
から構成することができる。
【００６８】Ｒｕ1-xＯxから成る上部電極層と強誘電体
薄膜から成るキャパシタ薄膜との間には、上部電極の一
部を構成する金属層あるいは金属酸化物層が形成されて
いてもよい。Ｒｕ1-xＯxから成る上部電極層の成膜を、
ＭＯＣＶＤ法にて行うこともできる。この場合には、原
料ガスとして、Ｒｕ（Ｃ5Ｈ7Ｏ2）3、あるいはＲｕ（Ｃ
5Ｈ5）2を用い、酸素ガス雰囲気下で成膜を行えばよ
い。あるいは又、Ｒｕ層の成膜を、ＭＯＣＶＤ法にて行
うこともできる。この場合には、原料ガスとして、Ｒｕ
（Ｃ5Ｈ7Ｏ2）3、あるいはＲｕ（Ｃ5Ｈ5）2を用い、水
素ガス雰囲気下で成膜を行えばよい。
薄膜から成るキャパシタ薄膜との間には、上部電極の一
部を構成する金属層あるいは金属酸化物層が形成されて
いてもよい。Ｒｕ1-xＯxから成る上部電極層の成膜を、
ＭＯＣＶＤ法にて行うこともできる。この場合には、原
料ガスとして、Ｒｕ（Ｃ5Ｈ7Ｏ2）3、あるいはＲｕ（Ｃ
5Ｈ5）2を用い、酸素ガス雰囲気下で成膜を行えばよ
い。あるいは又、Ｒｕ層の成膜を、ＭＯＣＶＤ法にて行
うこともできる。この場合には、原料ガスとして、Ｒｕ
（Ｃ5Ｈ7Ｏ2）3、あるいはＲｕ（Ｃ5Ｈ5）2を用い、水
素ガス雰囲気下で成膜を行えばよい。
【００６９】Ｒｕ1-xＯxから成る上部電極層の成膜、あ
るいは又、Ｒｕ層の成膜を、表１１に示したと同様の条
件による反応性スパッタ法、若しくは、電子ビーム（５
００Ｗ）をＲｕ金属チップに照射することによる電子ビ
ーム蒸着法（蒸着レート：５０ｎｍ／分）にて行うこと
もできる。
るいは又、Ｒｕ層の成膜を、表１１に示したと同様の条
件による反応性スパッタ法、若しくは、電子ビーム（５
００Ｗ）をＲｕ金属チップに照射することによる電子ビ
ーム蒸着法（蒸着レート：５０ｎｍ／分）にて行うこと
もできる。
【００７０】式（２）ＢｉXＳｒYＴａ2Ｏdで表される薄
膜を、以下の表１２に例示する条件のＭＯＣＶＤ法やパ
ルスレーザアブレーション法にて成膜することもでき
る。尚、表１２中、「ｔｈｄ」は、テトラメチルヘプタ
ンジオンの略である。パルスレーザアブレーション法に
て成膜した場合には、式（２）ＢｉXＳｒYＴａ2Ｏdで表
される薄膜の成膜後、８００゜Ｃ×１時間、酸素雰囲気
中でポストベーキングを行うことが好ましい。
膜を、以下の表１２に例示する条件のＭＯＣＶＤ法やパ
ルスレーザアブレーション法にて成膜することもでき
る。尚、表１２中、「ｔｈｄ」は、テトラメチルヘプタ
ンジオンの略である。パルスレーザアブレーション法に
て成膜した場合には、式（２）ＢｉXＳｒYＴａ2Ｏdで表
される薄膜の成膜後、８００゜Ｃ×１時間、酸素雰囲気
中でポストベーキングを行うことが好ましい。
【００７１】
【表１２】ＭＯＣＶＤ法による成膜 成膜温度 ：５００〜７００゜Ｃ プロセスガス：Ａｒ／Ｏ2＝１０００／１０００ｃｍ３ 成膜速度 ：１０〜２０ｎｍ／分 パルスレーザアブレーション法による成膜 ターゲット：ＢｉＸＳｒYＴａ2Ｏd 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、５Ｈｚ） 成膜温度 ：５００゜Ｃ 酸素濃度 ：３Ｐａ
パルス幅２５ｎ秒、５Ｈｚ） 成膜温度 ：５００゜Ｃ 酸素濃度 ：３Ｐａ
【００７２】強誘電体薄膜を、Ｂｉ系層状構造ペロブス
カイト型の強誘電体材料から構成する代わりに、ＰＺＴ
あるいはＰＺＬＴから構成することもできる。マグネト
ロンスパッタ法によるＰＺＴあるいはＰＺＬＴの成膜条
件を以下の表１３に例示する。あるいは又、ＰＺＴやＰ
ＬＺＴを、反応性スパッタ法、電子ビーム蒸着法、又は
ＭＯＣＶＤ法にて形成することもできる。
カイト型の強誘電体材料から構成する代わりに、ＰＺＴ
あるいはＰＺＬＴから構成することもできる。マグネト
ロンスパッタ法によるＰＺＴあるいはＰＺＬＴの成膜条
件を以下の表１３に例示する。あるいは又、ＰＺＴやＰ
ＬＺＴを、反応性スパッタ法、電子ビーム蒸着法、又は
ＭＯＣＶＤ法にて形成することもできる。
【００７３】
【表１３】 ターゲット ：ＰＺＴあるいはＰＺＬＴ プロセスガス：Ａｒ／Ｏ2＝９０体積％／１０体積％ 圧力 ：４Ｐａ パワー ：５０Ｗ 成膜温度 ：５００゜Ｃ
【００７４】更には、ＰＺＴやＰＬＺＴをパルスレーザ
アブレーション法にて形成することもできる。この場合
の成膜条件を以下の表１４に例示する。
アブレーション法にて形成することもできる。この場合
の成膜条件を以下の表１４に例示する。
【００７５】
【表１４】 ターゲット：ＰＺＴ又はＰＬＺＴ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2） 成膜温度 ：５５０〜６００゜Ｃ 酸素濃度 ：４０〜１２０Ｐａ
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2） 成膜温度 ：５５０〜６００゜Ｃ 酸素濃度 ：４０〜１２０Ｐａ
【００７６】白金から成る下部電極層をＲＦマグネトロ
ンスパッタ法によって成膜することもできる。かかる成
膜条件を以下の表１５に例示する。
ンスパッタ法によって成膜することもできる。かかる成
膜条件を以下の表１５に例示する。
【００７７】
【表１５】 ターゲット ：Ｐｔ プロセスガス：Ａｒ／Ｏ2＝９０／１０sccm 圧力 ：０．７Ｐａ アノード電圧：２．６ｋＶ 入力電力 ：１．１〜１．６Ｗ／ｃｍ2 成膜温度 ：６００〜７５０゜Ｃ 堆積速度 ：５〜１０ｎｍ／分
【００７８】あるいは又、下部電極を、例えばＬＳＣＯ
から構成することもできる。この場合のパルスレーザア
ブレーション法による成膜条件を以下の表１６に例示す
る。
から構成することもできる。この場合のパルスレーザア
ブレーション法による成膜条件を以下の表１６に例示す
る。
【００７９】
【表１６】 ターゲット：ＬＳＣＯ 使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2） 成膜温度 ：５５０〜６００゜Ｃ 酸素濃度 ：４０〜１２０Ｐａ
パルス幅２５ｎ秒、３Ｈｚ） 出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2） 成膜温度 ：５５０〜６００゜Ｃ 酸素濃度 ：４０〜１２０Ｐａ
【００８０】バッファ層を、チタンから構成する代わり
に、チタン酸ビスマス（Ｂｉ4Ｔｉ3Ｏ12）とし、パルス
レーザアブレージョン法（パルスレーザ堆積法）、ＭＯ
ＣＶＤ法、又はスパッタ法にて成膜することもできる。
パルスレーザアブレージョン法による成膜条件を、以下
の表１７に例示する。
に、チタン酸ビスマス（Ｂｉ4Ｔｉ3Ｏ12）とし、パルス
レーザアブレージョン法（パルスレーザ堆積法）、ＭＯ
ＣＶＤ法、又はスパッタ法にて成膜することもできる。
パルスレーザアブレージョン法による成膜条件を、以下
の表１７に例示する。
【００８１】
【表１７】 ターゲット：チタン酸ビスマス ＫｒＦエキシマレーザ（波長２４８ｎｍ、パルス幅２５
ｎ秒、３Ｈｚ） 成膜温度 ：６００〜７７０゜Ｃ 酸素濃度 ：７〜２７Ｐ 成膜温度 ：０．０５〜０．１ｎｍ／分
ｎ秒、３Ｈｚ） 成膜温度 ：６００〜７７０゜Ｃ 酸素濃度 ：７〜２７Ｐ 成膜温度 ：０．０５〜０．１ｎｍ／分
【００８２】本発明の半導体メモリセルのキャパシタ構
造及びその作製方法を、強誘電体薄膜を用いた不揮発性
メモリセル（所謂ＦＥＲＡＭ）のみならず、ＤＲＡＭに
適用することもできる。この場合には、強誘電体薄膜の
分極のみを利用する。即ち、外部電界による最大（飽
和）分極Ｐmaxと外部電界が０の場合の残留分極Ｐrとの
差（Ｐmax−Ｐr）が、電源電圧に対して一定の比例関係
を有する特性を利用する。強誘電体薄膜の分極状態は、
常に飽和分極（Ｐmax）と残留分極（Ｐr）の間にあり、
反転しない。データはリフレッシュによって保持され
る。
造及びその作製方法を、強誘電体薄膜を用いた不揮発性
メモリセル（所謂ＦＥＲＡＭ）のみならず、ＤＲＡＭに
適用することもできる。この場合には、強誘電体薄膜の
分極のみを利用する。即ち、外部電界による最大（飽
和）分極Ｐmaxと外部電界が０の場合の残留分極Ｐrとの
差（Ｐmax−Ｐr）が、電源電圧に対して一定の比例関係
を有する特性を利用する。強誘電体薄膜の分極状態は、
常に飽和分極（Ｐmax）と残留分極（Ｐr）の間にあり、
反転しない。データはリフレッシュによって保持され
る。
【００８３】
【発明の効果】本発明においては、上部電極をＲｕ1-x
Ｏx（但し、０．１＜ｘ＜０．６４）から構成すること
により、フォーミングガス中でのアニール処理やＣＶＤ
成膜雰囲気といった水素ガス雰囲気中での熱処理によっ
ても、上部電極に損傷が発生し難い半導体メモリセルの
キャパシタ構造を得ることができる。また、水素ガス雰
囲気中での熱処理前後における強誘電体薄膜のＰ−Ｅヒ
ステリシスループの変化を抑制することができ、キャパ
シタ構造の特性の安定化を図ることができる。更には、
本発明の半導体メモリセルのキャパシタ構造の作製方法
においては、従来のキャパシタ構造の作製方法に対して
追加する工程が無い。
Ｏx（但し、０．１＜ｘ＜０．６４）から構成すること
により、フォーミングガス中でのアニール処理やＣＶＤ
成膜雰囲気といった水素ガス雰囲気中での熱処理によっ
ても、上部電極に損傷が発生し難い半導体メモリセルの
キャパシタ構造を得ることができる。また、水素ガス雰
囲気中での熱処理前後における強誘電体薄膜のＰ−Ｅヒ
ステリシスループの変化を抑制することができ、キャパ
シタ構造の特性の安定化を図ることができる。更には、
本発明の半導体メモリセルのキャパシタ構造の作製方法
においては、従来のキャパシタ構造の作製方法に対して
追加する工程が無い。
【図１】発明の実施の形態１において、ｘの値と、水素
ガス雰囲気中での上部電極の損傷発生状態との関係を調
べた結果を示すグラフである。
ガス雰囲気中での上部電極の損傷発生状態との関係を調
べた結果を示すグラフである。
【図２】発明の実施の形態１、２及び３において得られ
たキャパシタ構造における上部電極の顕微鏡観察結果で
ある。
たキャパシタ構造における上部電極の顕微鏡観察結果で
ある。
【図３】発明の実施の形態２において、熱処理温度を種
々変化させて、酸素ガス雰囲気中で熱処理を行った後の
上部電極の厚さを測定した結果を示すグラフである。
々変化させて、酸素ガス雰囲気中で熱処理を行った後の
上部電極の厚さを測定した結果を示すグラフである。
【図４】発明の実施の形態２において得られたキャパシ
タ構造における強誘電体薄膜のＰ−Ｅヒステリシスルー
プを示すグラフである。
タ構造における強誘電体薄膜のＰ−Ｅヒステリシスルー
プを示すグラフである。
【図５】発明の実施の形態３において得られたキャパシ
タ構造における上部電極の損傷発生状態を調べた結果を
示すグラフである。
タ構造における上部電極の損傷発生状態を調べた結果を
示すグラフである。
【図６】発明の実施の形態３において得られたキャパシ
タ構造における強誘電体薄膜のＰ−Ｅヒステリシスルー
プを示すグラフである。
タ構造における強誘電体薄膜のＰ−Ｅヒステリシスルー
プを示すグラフである。
【図７】発明の実施の形態４における半導体メモリセル
の作製方法を説明するための半導体基板等の模式的な一
部断面図である。
の作製方法を説明するための半導体基板等の模式的な一
部断面図である。
【図８】図７に引き続き、発明の実施の形態４における
半導体メモリセルの作製方法を説明するための半導体基
板等の模式的な一部断面図である。
半導体メモリセルの作製方法を説明するための半導体基
板等の模式的な一部断面図である。
【図９】図８に引き続き、発明の実施の形態４における
半導体メモリセルの作製方法を説明するための半導体基
板等の模式的な一部断面図である。
半導体メモリセルの作製方法を説明するための半導体基
板等の模式的な一部断面図である。
【図１０】発明の実施の形態５における半導体メモリセ
ルの作製方法を説明するための半導体基板等の模式的な
一部断面図である。
ルの作製方法を説明するための半導体基板等の模式的な
一部断面図である。
【図１１】図１０に引き続き、発明の実施の形態５にお
ける半導体メモリセルの作製方法を説明するための半導
体基板等の模式的な一部断面図である。
ける半導体メモリセルの作製方法を説明するための半導
体基板等の模式的な一部断面図である。
【図１２】ペデステル型半導体メモリセルの模式的な一
部断面図である。
部断面図である。
【図１３】強誘電体のＰ−Ｅヒステリシスループ図であ
る。
る。
【図１４】従来の半導体メモリセルの製造プロセスの概
要を説明するための半導体基板等の模式的な一部断面図
である。
要を説明するための半導体基板等の模式的な一部断面図
である。
【図１５】図１４に引き続き、従来の半導体メモリセル
の製造プロセスの概要を説明するための半導体基板等の
模式的な一部断面図である。
の製造プロセスの概要を説明するための半導体基板等の
模式的な一部断面図である。
【図１６】フォーミングガス中での４３０゜Ｃ×１時間
のアニール処理前後における、白金から成る上部電極の
表面を顕微鏡観察した結果を示す図である。
のアニール処理前後における、白金から成る上部電極の
表面を顕微鏡観察した結果を示す図である。
【図１７】フォーミングガス中での４３０゜Ｃ×１時間
のアニール処理前後における強誘電体薄膜のＰ−Ｅヒス
テリシスループの変化の状態を示すグラフである。
のアニール処理前後における強誘電体薄膜のＰ−Ｅヒス
テリシスループの変化の状態を示すグラフである。
【図１８】Ｒｕ1-xＯxから成る上部電極を酸素ガス雰囲
気中で熱処理しない場合の強誘電体薄膜のＰ−Ｅヒステ
リシスループを示すグラフである。
気中で熱処理しない場合の強誘電体薄膜のＰ−Ｅヒステ
リシスループを示すグラフである。
１０・・・半導体基板、１１・・・素子分離領域、１２
・・・ゲート酸化膜、１３・・・ゲート電極、１４・・
・ゲートサイドウオール、１５・・・ソース・ドレイン
領域、１６，１８，２６，２７・・・開口部、１７，３
０・・・ビット線、１９，２６Ａ・・・接続孔（コンタ
クトプラグ）、２０・・・層間絶縁層、２１・・・バッ
ファ層、２２・・・下部電極、２３・・・キャパシタ薄
膜、２４・・・上部電極、２５・・・絶縁層、２８・・
・プレート線、２９・・・配線
・・・ゲート酸化膜、１３・・・ゲート電極、１４・・
・ゲートサイドウオール、１５・・・ソース・ドレイン
領域、１６，１８，２６，２７・・・開口部、１７，３
０・・・ビット線、１９，２６Ａ・・・接続孔（コンタ
クトプラグ）、２０・・・層間絶縁層、２１・・・バッ
ファ層、２２・・・下部電極、２３・・・キャパシタ薄
膜、２４・・・上部電極、２５・・・絶縁層、２８・・
・プレート線、２９・・・配線
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8247 Ｈ０１Ｌ 29/78 ３７１ 29/788 29/792
Claims (10)
- 【請求項１】下部電極と、該下部電極上に形成された強
誘電体薄膜から成るキャパシタ薄膜と、該キャパシタ薄
膜上に形成された上部電極とから構成され、 該上部電極は、Ｒｕ1-xＯx（但し、０．１＜ｘ＜０．６
４）から成ることを特徴とする半導体メモリセルのキャ
パシタ構造。 - 【請求項２】強誘電体薄膜は、Ｂｉ系層状構造ペロブス
カイト型の強誘電体材料から成ることを特徴とする請求
項１に記載の半導体メモリセルのキャパシタ構造。 - 【請求項３】強誘電体薄膜は、 ＢｉX（Ｓｒ，Ｃａ，Ｂａ）Y（ＴａZ，Ｎｂ1-Z）2Ｏd （１） （但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０
≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶
相を主たる結晶相として含んでいることを特徴とする請
求項１に記載の半導体メモリセルのキャパシタ構造。 - 【請求項４】強誘電体薄膜は、Ｐｂ（Ｚｒ1-y，Ｔｉy）
Ｏ3（但し、０＜ｙ＜１）から成ることを特徴とする請
求項１に記載の半導体メモリセルのキャパシタ構造。 - 【請求項５】下部電極と、該下部電極上に形成された強
誘電体薄膜から成るキャパシタ薄膜と、該キャパシタ薄
膜上に形成された上部電極層から成る上部電極とから構
成された半導体メモリセルのキャパシタ構造の作製方法
であって、 Ｒｕ1-xＯx（但し、０．１＜ｘ＜０．６４）から成る上
部電極層を、スパッタ法、反応性スパッタ法、電子ビー
ム蒸着法、又はＭＯＣＶＤ法にて強誘電体薄膜上に成膜
することを特徴とする半導体メモリセルのキャパシタ構
造の作製方法。 - 【請求項６】上部電極層をスパッタ法、反応性スパッタ
法、電子ビーム蒸着法、又はＭＯＣＶＤ法にて成膜した
後、該上部電極層を温度Ｔ゜Ｃの酸素ガス雰囲気中（但
し、Ｔ＜６２５）で熱処理することを特徴とする請求項
５に記載の半導体メモリセルのキャパシタ構造の作製方
法。 - 【請求項７】下部電極と、該下部電極上に形成された強
誘電体薄膜から成るキャパシタ薄膜と、該キャパシタ薄
膜上に形成された上部電極層から成る上部電極とから構
成された半導体メモリセルのキャパシタ構造の作製方法
であって、 Ｒｕ層を、スパッタ法、反応性スパッタ法、電子ビーム
蒸着法、又はＭＯＣＶＤ法にて強誘電体薄膜上に成膜し
た後、該Ｒｕ層を温度Ｔ’゜Ｃの酸素ガス雰囲気中（但
し、５７５＜Ｔ’＜６２５）で熱処理することによっ
て、Ｒｕ1-xＯx（但し、０．１＜ｘ＜０．６４）から成
る上部電極層を強誘電体薄膜上に形成することを特徴と
する半導体メモリセルのキャパシタ構造の作製方法。 - 【請求項８】強誘電体薄膜は、Ｂｉ系層状構造ペロブス
カイト型の強誘電体材料から成ることを特徴とする請求
項５乃至請求項７に記載の半導体メモリセルのキャパシ
タ構造の作製方法。 - 【請求項９】強誘電体薄膜は、 ＢｉX（Ｓｒ，Ｃａ，Ｂａ）Y（ＴａZ，Ｎｂ1-Z）2Ｏd （１） （但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０
≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶
相を主たる結晶相として含んでいることを特徴とする請
求項５乃至請求項７に記載の半導体メモリセルのキャパ
シタ構造の作製方法。 - 【請求項１０】強誘電体薄膜は、Ｐｂ（Ｚｒ1-y，Ｔ
ｉy）Ｏ3（但し、０＜ｙ＜１）から成ることを特徴とす
る請求項５乃至請求項７に記載の半導体メモリセルのキ
ャパシタ構造の作製方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35091296A JP3587004B2 (ja) | 1996-11-05 | 1996-12-27 | 半導体メモリセルのキャパシタ構造及びその作製方法 |
| US08/958,444 US5864153A (en) | 1996-11-05 | 1997-10-27 | Capacitor structure of semiconductor memory cell and fabrication process thereof |
| KR1019970058055A KR100497704B1 (ko) | 1996-11-05 | 1997-11-04 | 반도체메모리셀의커패시터구조및그제작방법 |
| US09/217,071 US5994153A (en) | 1996-11-05 | 1998-12-21 | Fabrication process of a capacitor structure of semiconductor memory cell |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-308705 | 1996-11-05 | ||
| JP30870596 | 1996-11-05 | ||
| JP35091296A JP3587004B2 (ja) | 1996-11-05 | 1996-12-27 | 半導体メモリセルのキャパシタ構造及びその作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10189906A true JPH10189906A (ja) | 1998-07-21 |
| JP3587004B2 JP3587004B2 (ja) | 2004-11-10 |
Family
ID=26565660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35091296A Expired - Fee Related JP3587004B2 (ja) | 1996-11-05 | 1996-12-27 | 半導体メモリセルのキャパシタ構造及びその作製方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5864153A (ja) |
| JP (1) | JP3587004B2 (ja) |
| KR (1) | KR100497704B1 (ja) |
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|---|---|---|---|---|
| KR100428790B1 (ko) * | 2001-06-26 | 2004-04-28 | 삼성전자주식회사 | 확장된 플레이트 라인을 갖는 강유전체 메모리소자 및 그제조방법 |
| KR100555483B1 (ko) * | 1999-09-03 | 2006-03-03 | 삼성전자주식회사 | 수소 열처리를 포함하는 반도체장치의 커패시터 제조방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69317940T2 (de) * | 1992-06-12 | 1998-11-26 | Matsushita Electronics Corp., Takatsuki, Osaka | Halbleiterbauelement mit Kondensator |
| JPH10209392A (ja) * | 1997-01-22 | 1998-08-07 | Sony Corp | 半導体メモリセル用キャパシタの電極及び半導体メモリセル用キャパシタ、並びに、それらの作製方法 |
| US6294420B1 (en) * | 1997-01-31 | 2001-09-25 | Texas Instruments Incorporated | Integrated circuit capacitor |
| JP3103916B2 (ja) * | 1997-07-09 | 2000-10-30 | ソニー株式会社 | 強誘電体キャパシタおよびその製造方法並びにそれを用いたメモリセル |
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