JPH10150158A

JPH10150158A - 半導体メモリセルのキャパシタ構造の作製方法

Info

Publication number: JPH10150158A
Application number: JP8324689A
Authority: JP
Inventors: Nargel Nicholas; ニコラス・ナーゲル; Kenji Katori; 健二香取; Koji Watabe; 浩司渡部
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-11-20
Filing date: 1996-11-20
Publication date: 1998-06-02

Abstract

(57)【要約】【課題】容易にパターニングすることが可能な材料から
構成された上部電極を有し、且つ、優れた特性を有する
半導体メモリセルのキャパシタ構造の作製方法を提供す
る。【解決手段】半導体メモリセルのキャパシタ構造の作製
方法は、下部電極層から成る下部電極と、該下部電極上
に形成された強誘電体薄膜から成るキャパシタ薄膜と、
該キャパシタ薄膜上に形成された上部電極層から成る上
部電極とから構成された半導体メモリセルのキャパシタ
構造の作製方法である。そして、（イ）下部電極層上に
前駆体層を成膜した後、該前駆体層を急速加熱処理する
ことによってビスマス系層状構造ペロブスカイト型の強
誘電体薄膜を形成する工程と、（ロ）パラジウムから成
る上部電極層をにて強誘電体薄膜上に成膜する工程を含
む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、強誘電体薄膜を用
いた半導体メモリセルのキャパシタ構造の作製方法、更
に詳しくは、強誘電体薄膜を用いた不揮発性半導体メモ
リセル（所謂ＦＥＲＡＭ）若しくはＤＲＡＭのキャパシ
タ構造の作製方法に関する。

【０００２】

【従来の技術】近年、成膜技術の進歩に伴い強誘電体薄
膜を用いた不揮発性半導体メモリの応用研究が盛んに進
められている。この不揮発性半導体メモリは、強誘電体
薄膜の高速分極反転とその残留分極を利用する、高速書
き換えが可能な不揮発性半導体メモリである。現在研究
されている強誘電体薄膜を備えた不揮発性半導体メモリ
は、強誘電体キャパシタ部の蓄積電荷量の変化を検出す
る方式と、強誘電体の自発分極による半導体の抵抗変化
を検出する方式の２つに分類することができる。本発明
における半導体メモリセルは前者に属する。

【０００３】強誘電体キャパシタ部の蓄積電荷量の変化
を検出する方式の不揮発性半導体メモリセルは、基本的
には、強誘電体キャパシタ部と選択トランジスタとから
構成されている。強誘電体キャパシタ部は、例えば、下
部電極と上部電極、及びそれらの間に挟まれた高比誘電
率εを有する強誘電体薄膜から成るキャパシタ薄膜から
構成されている。このタイプの不揮発性半導体メモリセ
ルにおけるデータの書き込みや読み出しは、図１７に示
す強誘電体のＰ−Ｅヒステリシスループを応用して行わ
れる。強誘電体薄膜に外部電界を加えた後、外部電界を
除いたとき、強誘電体薄膜は自発分極を示す。そして、
強誘電体薄膜の残留分極は、プラス方向の外部電界が印
加されたとき＋Ｐ_r、マイナス方向の外部電界が印加さ
れたとき−Ｐ_rとなる。ここで、残留分極が＋Ｐ_rの状態
（図１７の「Ｄ」参照）の場合を「０」とし、残留分極
が−Ｐ_rの状態（図１７の「Ａ」参照）の場合を「１」
とする。

【０００４】「１」あるいは「０」の状態を判別するた
めに、強誘電体薄膜に例えばプラス方向の外部電界を印
加する。これによって、強誘電体薄膜の分極は図１７の
「Ｃ」の状態となる。このとき、データが「０」であれ
ば、強誘電体薄膜の分極状態は、「Ｄ」から「Ｃ」の状
態に変化する。一方、データが「１」であれば、強誘電
体薄膜の分極状態は、「Ａ」から「Ｂ」を経由して
「Ｃ」の状態に変化する。データが「０」の場合には、
強誘電体薄膜の分極反転は生じない。一方、データが
「１」の場合には、強誘電体薄膜に分極反転が生じる。
その結果、強誘電体キャパシタ部の蓄積電荷量に差が生
じる。選択されたメモリセルの選択トランジスタをオン
にすることで、この蓄積電荷を信号電流として検出す
る。データの読み出し後、外部電界を０にすると、デー
タが「０」のときでも「１」のときでも、強誘電体薄膜
の分極状態は図１７の「Ｄ」の状態となってしまう。そ
れ故、データが「１」の場合、マイナス方向の外部電界
を印加して、「Ｄ」、［Ｅ」という経路で「Ａ」の状態
とし、データ「１」を書き込む。

【０００５】ＳｉＯ₂層上に形成されたＴｉから成るバ
ッファ層の上にＰｔから成る下部電極が設けられ、キャ
パシタ薄膜が下部電極上に成膜されたＳｒＢｉ₂Ｔａ₂Ｏ
₉から成り、キャパシタ薄膜上にＰｔから成る上部電極
が形成されたキャパシタ構造が、ＷＯ９３／１２５４
２、文献 "Preparation and ferroelectric properties
of SrBi₂Ta₂O₉ thin film", K. Amanuma, et al., App
l. Phys. Lett. 66(2),221, 9 January 1995、文献 "A
256kb Nonvolatile Ferroelectric Memory at 3V and 1
0 ns", ISSC 94, pp 268 等から公知である。

【０００６】Ｔｉから成るバッファ層は、下部電極のＳ
ｉＯ₂層への密着性向上及び下部電極の結晶性向上を目
的として形成される。下部電極及び上部電極をＰｔから
構成する理由は、キャパシタ薄膜を構成するＳｒＢｉ₂
Ｔａ₂Ｏ₉の結晶性向上のために酸素ガス雰囲気中で７０
０゜Ｃ乃至８００゜Ｃのアニール処理を施す必要がある
ためである。Ｐｔは、このようなアニール処理の温度に
おいても、酸化されず、あるいは蒸発したり溶融するこ
とがない。具体的には、Ｐｔから成る下部電極層上にＳ
ｒＢｉ₂Ｔａ₂Ｏ₉を成膜した後、酸素ガス雰囲気中で８
００゜Ｃ×１時間のアニール処理（結晶化促進アニール
処理）を行う。更に、強誘電体薄膜の上にＰｔから成る
上部電極層を成膜した後、酸素ガス雰囲気中で８００゜
Ｃ×１０分のアニール処理を行う。尚、このアニール処
理を本明細書では第２次アニール処理と呼ぶ。上部電極
層を成膜した後、この第２次アニール処理を行わない場
合、キャパシタ薄膜に短絡が生じたり、キャパシタ薄膜
と上部電極との間に電気的接続が取れない。

【０００７】

【発明が解決しようとする課題】このように、Ｐｔは、
第２次アニール処理の温度においても、酸化されず、あ
るいは蒸発したり溶融することがなく、優れた材料であ
る。しかしながら、Ｐｔから成る上部電極層を成膜した
後、上部電極を形成するために室温にてＲＩＥ法にてパ
ターニングを行うことが困難であるという問題を有す
る。更には、パターニング時、Ｐｔがパターニング用マ
スクに付着する結果、所望の形状を有する上部電極を形
成することが困難であるという問題もある（例えば、文
献 "High-Permittivity Perovskite Thin Films for Dy
namic Random Access Memory", MRS Bulletin, 07.199
6, 46-52 参照）。

【０００８】従って、本発明の目的は、容易にパターニ
ングすることが可能な材料から構成された上部電極を有
し、且つ、優れた特性を有する半導体メモリセルのキャ
パシタ構造の作製方法を提供することにある。

【０００９】

【課題を解決するための手段】上記の目的を達成するた
めの本発明の半導体メモリセルのキャパシタ構造の作製
方法は、下部電極層から成る下部電極と、該下部電極上
に形成された強誘電体薄膜から成るキャパシタ薄膜と、
該キャパシタ薄膜上に形成された上部電極層から成る上
部電極とから構成された半導体メモリセルのキャパシタ
構造の作製方法である。そして、（イ）下部電極層上に
前駆体層を成膜した後、該前駆体層を急速加熱処理する
ことによってビスマス系層状構造ペロブスカイト型の強
誘電体薄膜を形成する工程と、（ロ）パラジウムから成
る上部電極層を強誘電体薄膜上に成膜する工程を含むこ
とを特徴とする。尚、上部電極層をキャパシタ薄膜上に
成膜することも、上部電極層を強誘電体薄膜上に成膜す
ることに包含される。

【００１０】本発明の半導体メモリセルのキャパシタ構
造の作製方法においては、パラジウムから成る上部電極
層を強誘電体薄膜上に成膜した後、この上部電極層を温
度Ｔ゜Ｃの酸素ガス雰囲気中（但し、３５０≦Ｔ≦５１
５）で熱処理する工程を更に含むことが好ましい。熱処
理の温度Ｔがこの範囲を逸脱した場合、キャパシタ薄膜
を構成する強誘電体薄膜の熱処理後のＰ−Ｅヒステリシ
スループにおける残留分極値２Ｐ_rが低下する場合があ
る。また、熱処理の温度Ｔが５１５゜Ｃを越えると、パ
ラジウムから成る上部電極層の部分的な酸化が進行し過
ぎ、キャパシタ構造の特性が劣化する。ここで、温度Ｔ
゜Ｃの酸素ガス雰囲気中での熱処理とは、半導体基板を
Ｔ゜Ｃに加熱した状態にて、酸素ガス雰囲気中で熱処理
することを意味する。以下の説明においても同様であ
る。尚、酸素ガス雰囲気中には不活性ガスが存在しても
よい。本発明の半導体メモリセルのキャパシタ構造の作
製方法においては、パラジウムから成る上部電極層に
は、パラジウムが部分的に酸化された状態が包含され
る。即ち、パラジウムから成る上部電極層とは、上部電
極層がパラジウムのみから構成されている場合だけでな
く、上部電極層がパラジウム及びパラジウム酸化物から
構成されている場合（例えば、パラジウムから成る上部
電極層の表面にパラジウム酸化物が形成されている状
態）をも意味する。パラジウムから成る上部電極層の成
膜方法として、スパッタ法、電子ビーム蒸着法、ＭＯＣ
ＶＤ法を例示することができる。

【００１１】本発明の半導体メモリセルのキャパシタ構
造の作製方法におけるビスマス系層状構造ペロブスカイ
ト型の強誘電体薄膜として、Ｓｒ_xＢｉ_y（Ｔａ_z，Ｎｂ
_2-z）Ｏ₉（但し、０．６≦ｘ≦１．３，１．６≦ｙ≦
２．５，０≦ｚ≦２．０）、ＢａＢｉ₂Ｔａ₂Ｏ₉、Ｓｒ
Ｂｉ₄Ｔｉ₄Ｏ₁₅、Ｂｉ₄Ｔｉ₃Ｏ₁₂、ＰｂＢｉ₂Ｔａ₂Ｏ₉
等を例示することができるが、中でも、Ｓｒ_xＢｉ_y（Ｔ
ａ_z，Ｎｂ_2-z）Ｏ₉（但し、０．６≦ｘ≦１．３，１．
６≦ｙ≦２．５，０≦ｚ≦２．０）を用いることが好ま
しい。尚、各金属元素の比率は、結晶構造が変化しない
程度に変化させ得る。急速加熱処理（ＲＴＡ処理）の温
度及び時間は如何なる材料から前駆体層を成膜するか、
強誘電体薄膜の膜厚、半導体メモリセルのキャパシタ構
造に印加する電源電圧等に依存する。従って、最終的に
作製されたキャパシタ構造の例えばＰ−Ｅヒステリシス
ループ特性を調べることによって、急速加熱処理の温度
及び時間を決定すればよい。

【００１２】本発明の半導体メモリセルのキャパシタ構
造の作製方法においては、前駆体層は、非晶質層、若し
くは微結晶を含む非晶質層から成ることが好ましい。前
駆体層が結晶層から成る場合、前駆体層を急速加熱処理
することによってビスマス系層状構造ペロブスカイト型
の強誘電体薄膜を形成したとき、かかる強誘電体薄膜の
結晶性が劣化する場合がある。前駆体層は、例えば、ゾ
ル−ゲル法、ＭＯＣＶＤ法、パルスレーザアブレーショ
ン法、スパッタ法によって成膜することができる。

【００１３】上部電極層や強誘電体薄膜のパターニング
は、例えばＲＩＥ法にて行うことができる。

【００１４】本発明における下部電極を構成する材料と
して、例えば、Ｒｕ、ＲｕＯ₂、ＩｒＯ₂、Ｐｔ、Ｐｄ、
Ｐｔ／Ｔｉの積層構造、Ｐｔ／Ｔａの積層構造、Ｐｔ／
Ｔｉ／Ｔａの積層構造、Ｌａ_0.5Ｓｒ_0.5ＣｏＯ₃（ＬＳ
ＣＯ）、Ｐｔ／ＬＳＣＯの積層構造、ＹＢａ₂Ｃｕ₃Ｏ₇
を挙げることができる。尚、積層構造においては、
「／」の前に記載された材料が上層を構成し、「／」の
後ろに記載された材料が下層を構成する。下部電極の成
膜は、例えばスパッタ法、反応性スパッタ法、電子ビー
ム蒸着法、ＭＯＣＶＤ法、あるいはパルスレーザアブレ
ーション法といった成膜材料に適宜適した方法にて行う
ことができる。また、下部電極を構成する材料のパター
ニングは、例えばイオンミーリング法やＲＩＥ法にて行
うことができる。

【００１５】本発明の半導体メモリセルのキャパシタ構
造の作製方法においては、上部電極層を強誘電体薄膜上
に成膜する前に前駆体層を急速加熱処理することによっ
てビスマス系層状構造ペロブスカイト型の強誘電体薄膜
を形成するので、従来の技術における上部電極層を成膜
した後の酸素ガス雰囲気中での第２次アニール処理を行
わなくとも、キャパシタ薄膜に短絡が生じたり、キャパ
シタ薄膜と上部電極との間に電気的接続が取れないとい
った問題の発生を回避することができる。それ故、上部
電極を構成する材料としてパラジウムを用いることがで
きる。しかも、本発明の半導体メモリセルのキャパシタ
構造の作製方法においては、上部電極をパラジウムから
構成するので、例えばＲＩＥ法にて容易に上部電極層を
パターニングすることができ、これによって、所望の形
状を有する上部電極を容易に且つ高精度で形成すること
ができる。

【００１６】

【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。

【００１７】（実施の形態１及び比較例１）実施の形態
１においては、パラジウムから成る上部電極層をスパッ
タ法にて強誘電体薄膜上に成膜した。ここで、強誘電体
薄膜はＳｒＢｉ₂Ｔａ₂Ｏ₉（ｘ＝１，ｙ＝２，ｚ＝２）
から成り、前駆体層はＳｒ_0.7Ｂｉ_2.4Ｔａ₂Ｏ₉から成り
そしてゾル−ゲル法によって成膜した。尚、比較例１と
して、白金から成る上部電極層をスパッタ法にて強誘電
体薄膜上に成膜した。

【００１８】実施の形態１及び比較例１においては、シ
リコン半導体基板の上にＳｉＯ₂層を成膜し、その上に
Ｔｉから成るバッファ層をスパッタ法にて成膜した後、
バッファ層上にＰｔから成る下部電極層をスパッタ法に
て成膜した。次いで、下部電極層上に、ＳｒＢｉ₂Ｔａ₂
Ｏ₉から成る強誘電体薄膜（膜厚：約０．２０μｍ）を
形成した。具体的には、Ｓｒ_0.7Ｂｉ_2.4Ｔａ₂Ｏ₉溶液を
下部電極層上にスピン・コーティングして前駆体層を成
膜した後、前駆体層を乾燥させ、次いで、７８５゜Ｃの
酸素ガス雰囲気中で３０秒間、急速加熱処理（ＲＴＡ処
理）を行い、ビスマス系層状構造ペロブスカイト型の強
誘電体薄膜（具体的には、ＳｒＢｉ₂Ｔａ₂Ｏ₉）を形成
した。この操作を３回繰り返し、膜厚約０．２０μｍの
強誘電体薄膜を形成した。尚、スピン・コーティングに
て得られた乾燥後の前駆体層は、非晶質層、若しくは微
結晶を含む非晶質層から成る。その後、８００゜Ｃ×１
時間、酸素ガス雰囲気中で強誘電体薄膜に対して結晶化
促進アニール処理を行い、ＳｒＢｉ₂Ｔａ₂Ｏ₉の結晶化
を促進させた。結晶化促進アニール処理の温度及び時間
は、８００゜Ｃ×１時間に限定されるものではなく、強
誘電体薄膜の結晶化が十分促進される条件であればよ
い。その後、実施の形態１においては、強誘電体薄膜上
にスパッタ法にてＰｄから成る上部電極層を成膜した。
バッファ層、下部電極層及びＰｄから成る上部電極層の
成膜条件を以下の表１のとおりとした。尚、表中、「タ
ーゲットからの距離」は、ターゲットから半導体基板ま
での距離を意味する。

【００１９】

【表１】Ｔｉから成るバッファ層の成膜条件ターゲット：Ｔｉプロセスガス：Ａｒ＝４０sccm 圧力：０．２ＰａＤＣパワー：３８０〜４５０Ｗターゲットからの距離：約３０ｃｍスパッタ速度：５〜１０ｎｍ／分膜厚：約３０ｎｍＰｔから成る下部電極層の成膜条件ターゲット：Ｐｔプロセスガス：Ａｒ＝４０sccm 圧力：０．２ＰａＤＣパワー：１５０〜３００Ｗターゲットからの距離：約３０ｃｍスパッタ速度：５〜１０ｎｍ／分膜厚：約０．２μｍＰｄから成る上部電極層の成膜条件ターゲット：Ｐｄプロセスガス：Ａｒ＝４０sccm 圧力：０．２Ｐａパワー：１５０〜３００Ｗターゲットからの距離：３０ｍｍスパッタ速度：５〜１０ｎｍ／分膜厚：約０．２μｍ

【００２０】比較例１においては、強誘電体薄膜上に、
スパッタ法にてＰｔから成る上部電極層を成膜した。Ｐ
ｔから成る上部電極層の成膜条件は、表１の「Ｐｔから
成る下部電極層の成膜条件」と同様とした。

【００２１】次いで、上部電極層、強誘電体薄膜、下部
電極層及びバッファ層をＲＩＥ法にてパターニングし、
キャパシタ構造を形成した。

【００２２】こうして得られた実施の形態１及び比較例
１のキャパシタ構造における強誘電体薄膜のＰ−Ｅヒス
テリシスループのそれぞれを、図１の（Ａ）及び図２の
（Ａ）に示す。尚、特に断りのない限り、Ｐ−Ｅヒステ
リシスループの測定における電源電圧を５Ｖとした。Ｐ
ｄから成る上部電極を有する実施の形態１のキャパシタ
構造、及びＰｔから成る上部電極を有する比較例１のキ
ャパシタ構造のそれぞれにおける、残留分極値２Ｐ_r並
びに抗電界Ｅ_c+及びＥ_c-の値を、以下の表２に示す。

【００２３】比較例１と比べて、実施の形態１のキャパ
シタ構造の方が高い残留分極値２Ｐ_rを有することが判
る。どちらのＰ−Ｅヒステリシスループも、Ｅ_c-の絶対
値がＥ_c+の絶対値よりも大きい。しかしながら、ΔＥ_c
＝｜Ｅ_c+＋Ｅ_c-｜の値は、実施の形態１の方が小さい。
以上の結果から、Ｐｔから成る上部電極を有する比較例
１のキャパシタ構造よりも、Ｐｄから成る上部電極を有
する実施の形態１のキャパシタ構造の方が、優れた特性
を有していることが判る。

【００２４】

【表２】実施の形態１比較例１２Ｐ_r（μＣ／ｃｍ²）２５．８０２２．８８Ｅ_c+ （ｋＶ／ｃｍ）４６．５９４１．９５Ｅ_c- （ｋＶ／ｃｍ） −５２．８３ −５６．２６ ΔＥ_c（ｋＶ／ｃｍ）６．２４１４．３１

【００２５】（実施の形態２及び比較例２）実施の形態
２においては、Ｐｄから成る上部電極層をスパッタ法に
て成膜した後、上部電極層を種々の温度Ｔ（゜Ｃ）の酸
素ガス雰囲気中で１５分間、熱処理した。この工程を除
き、実施の形態２のキャパシタ構造の作製方法は、実施
の形態１と同様とした。比較例２においては、Ｐｔから
成る上部電極層をスパッタ法にて成膜した後、上部電極
層を種々の温度Ｔ（゜Ｃ）の酸素ガス雰囲気中で１５分
間、熱処理した。この工程を除き、比較例２のキャパシ
タ構造の作製方法は、比較例１と同様とした。

【００２６】こうして得られた実施の形態２のキャパシ
タ構造における上部電極の膜厚と熱処理の温度Ｔとの関
係を図３に示す。図３から明らかなように、熱処理の温
度Ｔが５００゜Ｃを越えると、上部電極の膜厚が厚くな
る。これは、Ｐｄから成る上部電極が酸素ガス雰囲気中
での熱処理によって部分的に酸化されるためである。

【００２７】また、こうして得られた実施の形態２及び
比較例２のキャパシタ構造における強誘電体薄膜のＰ−
Ｅヒステリシスループを測定し、残留分極値２Ｐ_rを求
めた。実施の形態２における残留分極値２Ｐ_rと熱処理
の温度Ｔとの関係を図４の（Ａ）に示す。また、比較例
２における残留分極値２Ｐ_rと熱処理の温度Ｔとの関係
を図４の（Ｂ）に示す。図４から明らかなように、実施
の形態２においては、熱処理の温度Ｔが３５０゜Ｃ乃至
５１５゜Ｃといった広い温度範囲において、高い残留分
極値２Ｐ_r（２７〜２９μＣ／ｃｍ²）が得られている。
尚、熱処理の温度Ｔが５１５゜Ｃを越えると残留分極値
２Ｐ_rが低下する原因は、Ｐｄから成る上部電極の部分
的な酸化が進行し過ぎるためと考えられる。一方、比較
例２においては、熱処理の温度Ｔが４５０゜Ｃといった
狭い温度範囲においてのみ、高い残留分極値２Ｐ_rが得
られている。即ち、比較例２と比べて、実施の形態２の
方が熱処理の温度範囲が広い。

【００２８】Ｐｄから成る上部電極層を温度Ｔ＝５００
゜Ｃの酸素ガス雰囲気中で１５分間、熱処理して得られ
た実施の形態２のキャパシタ構造における強誘電体薄膜
のＰ−Ｅヒステリシスループを、図１の（Ｂ）に示す。
また、Ｐｔから成る上部電極層を温度Ｔ＝５００゜Ｃの
酸素ガス雰囲気中で１５分間、熱処理して得られた比較
例２のキャパシタ構造における強誘電体薄膜のＰ−Ｅヒ
ステリシスループを、図２の（Ｂ）に示す。更には、Ｐ
ｄから成る上部電極を有する実施の形態２のキャパシタ
構造、及びＰｔから成る上部電極を有する比較例２のキ
ャパシタ構造のそれぞれにおける、残留分極値２Ｐ_r並
びに抗電界Ｅ_c+及びＥ_c-の値を、以下の表３に示す。

【００２９】

【表３】実施の形態２比較例２２Ｐ_r（μＣ／ｃｍ²）２８．６０２６．０６Ｅ_c+ （ｋＶ／ｃｍ）４８．３４４５．４１Ｅ_c- （ｋＶ／ｃｍ） −４７．９１ −４６．７０ ΔＥ_c（ｋＶ／ｃｍ）０．４３１．２９

【００３０】比較例２と比べて、実施の形態２のキャパ
シタ構造の方が高い残留分極値２Ｐ_rを有することが判
る。更には、実施の形態１と比べて、実施の形態２のキ
ャパシタ構造の方が高い残留分極値２Ｐ_rを有すること
が判る。また、実施の形態２のキャパシタ構造における
Ｐ−ＥヒステリシスループのΔＥ_cの値は、実施の形態
１と比べて、明らかに減少している。以上の結果から、
Ｐｔから成る上部電極を有する比較例２のキャパシタ構
造よりも、Ｐｄから成る上部電極を有する実施の形態２
のキャパシタ構造の方が、優れた特性を有していること
が判るし、実施の形態１のキャパシタ構造よりも更に優
れた特性を有していることが判る。

【００３１】（実施の形態３）Ｓｒ_0.7Ｂｉ_2.4Ｔａ₂Ｏ₉
溶液を下部電極層上にスピン・コーティングして前駆体
層を成膜した後、前駆体層を乾燥させ、次いで、種々の
温度の酸素ガス雰囲気中で３０秒間、急速加熱処理を行
い、ビスマス系層状構造ペロブスカイト型の強誘電体薄
膜（具体的には、膜厚約０．２０μｍのＳｒＢｉ₂Ｔａ₂
Ｏ₉）を形成した。キャパシタ構造の作製方法は、基本
的には実施の形態１と同様とした。そして、最終的に得
られたキャパシタ構造におけるＰ−Ｅヒステリシスルー
プ（電源電圧：５Ｖ）を測定し、残留分極値２Ｐ_rと急
速加熱処理の温度の関係を求めた結果を図５に示す。キ
ャパシタ構造を不揮発性半導体メモリセルに用いる場
合、残留分極値２Ｐ_rは１０μＣ／ｃｍ²程度以上である
ことが要求される。このような要求を満足するために
は、図５から明らかなように、急速加熱処理の温度は、
７７０〜８５０゜Ｃ、好ましくは７８５〜８４０゜Ｃの
範囲とする必要がある。急速加熱処理の温度が７４０゜
Ｃ以下の場合、キャパシタ薄膜に短絡が生じた。また、
急速加熱処理の温度が７７０゜Ｃ、７４０゜Ｃ及び７１
０゜Ｃの場合に得られた強誘電体薄膜をＳＥＭ観察した
ところ、急速加熱処理の温度が７７０゜Ｃの場合、強誘
電体薄膜は一様な結晶構造（層状構造ペロブスカイト構
造）を有していた。一方、急速加熱処理の温度が７４０
゜Ｃの場合、強誘電体薄膜は、結晶構造を有する部分と
結晶化されていない部分とが混在していた。更には、急
速加熱処理の温度が７１０゜Ｃの場合、強誘電体薄膜
は、結晶構造を示す部分が殆ど無く、大部分が結晶化さ
れていない部分（フルオライト構造）であった。急速加
熱処理の温度範囲を７７０〜８５０゜Ｃとすることによ
って、結晶粒界に析出し易くそして強誘電体薄膜に短絡
やリークが生じる原因となり易い金属ビスマスの析出を
抑制することができる。

【００３２】（実施の形態４）実施の形態４において
は、実施の形態３と異なり、電源電圧を３ＶとしてＰ−
Ｅヒステリシスループを測定した。また、強誘電体薄膜
の膜厚を約０．１８μｍとした。即ち、Ｓｒ_0.7Ｂｉ_2.4
Ｔａ₂Ｏ₉溶液を出発物質として用い、実施の形態３と同
様の方法でキャパシタ構造を作製した。そして、電源電
圧を３ＶとしてＰ−Ｅヒステリシスループを測定し、残
留分極値２Ｐ_rと急速加熱処理の温度の関係を求めた結
果を図６に示す。尚、ビスマス系層状構造ペロブスカイ
ト型の強誘電体薄膜（具体的には、ＳｒＢｉ₂Ｔａ
₂Ｏ₉）の膜厚を約０．１８μｍとした。残留分極値２Ｐ
_rが１０μＣ／ｃｍ²程度以上であるためには、図６から
明らかなように、急速加熱処理の温度は、７７０〜８２
５゜Ｃ、好ましくは７７０〜８１０゜Ｃの範囲とする必
要がある。急速加熱処理の温度が７７０゜Ｃよりも低い
場合、キャパシタ薄膜に短絡が生じた。

【００３３】（実施の形態５）実施の形態５において
は、前駆体層を成膜するための出発物質の組成比を実施
の形態３と異ならせた。即ち、Ｓｒ_0.9Ｂｉ_2.4Ｔａ₂Ｏ₉
溶液を下部電極層上にスピン・コーティングして前駆体
層を成膜した後、前駆体層を乾燥させ、次いで、種々の
温度の酸素ガス雰囲気中で３０秒間、急速加熱処理を行
い、ビスマス系層状構造ペロブスカイト型の強誘電体薄
膜（具体的には、膜厚約０．２０μｍのＳｒＢｉ₂Ｔａ₂
Ｏ₉）を形成した。キャパシタ構造の作製方法は、基本
的には実施の形態１と同様とした。そして、最終的に得
られたキャパシタ構造におけるＰ−Ｅヒステリシスルー
プ（電源電圧：５Ｖ）を測定し、残留分極値２Ｐ_rと急
速加熱処理の温度の関係を求めた結果を図７に示す。残
留分極値２Ｐ_rが１０μＣ／ｃｍ²程度以上であるために
は、図７から明らかなように、急速加熱処理の温度は、
７８５〜９００゜Ｃ、好ましくは７８５〜８４０゜Ｃの
範囲とする必要がある。急速加熱処理の温度が７８５゜
Ｃよりも低い場合、キャパシタ薄膜に短絡が生じた。

【００３４】（実施の形態６）実施の形態６において
は、実施の形態５と異なり、電源電圧を３ＶとしてＰ−
Ｅヒステリシスループを測定した。また、強誘電体薄膜
の膜厚を約０．１８μｍとした。即ち、Ｓｒ_0.9Ｂｉ_2.4
Ｔａ₂Ｏ₉溶液を出発物質として用い、実施の形態５と同
様の方法でキャパシタ構造を作製した。そして、電源電
圧を３ＶとしてＰ−Ｅヒステリシスループを測定し、残
留分極値２Ｐ_rと急速加熱処理の温度の関係を求めた結
果を図８に示す。尚、ビスマス系層状構造ペロブスカイ
ト型の強誘電体薄膜（具体的には、ＳｒＢｉ₂Ｔａ
₂Ｏ₉）の膜厚を約０．１８μｍとした。残留分極値２Ｐ
_rが１０μＣ／ｃｍ²程度以上であるためには、図８から
明らかなように、急速加熱処理の温度は、７７０〜８６
０゜Ｃ、好ましくは７７０〜８１０゜Ｃの範囲とする必
要がある。急速加熱処理の温度が７７０゜Ｃよりも低い
場合、キャパシタ薄膜に短絡が生じた。

【００３５】（実施の形態７）実施の形態７において
は、強誘電体薄膜をＳｒＢｉ₂Ｎｂ₂Ｏ₉（ｘ＝１，ｙ＝
２，ｚ＝０）から構成した。また、前駆体層を成膜する
ための出発物質をＳｒ_0.7Ｂｉ_2.4Ｎｂ₂Ｏ₉とした。即
ち、実施の形態７においては、Ｓｒ_0.7Ｂｉ_2.4Ｎｂ₂Ｏ₉
溶液を下部電極層上にスピン・コーティングして前駆体
層を成膜した後、前駆体層を乾燥させ、次いで、種々の
温度の酸素ガス雰囲気中で３０秒間、急速加熱処理を行
い、ビスマス系層状構造ペロブスカイト型の強誘電体薄
膜（具体的には、膜厚約０．２０μｍのＳｒＢｉ₂Ｎｂ₂
Ｏ₉）を形成した。キャパシタ構造の作製方法は、基本
的には実施の形態１と同様とした。尚、結晶化促進アニ
ール処理の条件を、７００゜Ｃ×１時間とした。そし
て、最終的に得られたキャパシタ構造におけるＰ−Ｅヒ
ステリシスループ（電源電圧：５Ｖ）を測定し、残留分
極値２Ｐ_rと急速加熱処理の温度の関係を求めた結果を
図９に示す。残留分極値２Ｐ_rが１０μＣ／ｃｍ²程度以
上であるためには、図９から明らかなように、急速加熱
処理の温度は、６８５〜８１０゜Ｃ、好ましくは６８５
〜７８５゜Ｃの範囲とする必要がある。急速加熱処理の
温度が６８５゜Ｃよりも低い場合、キャパシタ薄膜に短
絡が生じた。

【００３６】（実施の形態８）実施の形態８において
は、強誘電体薄膜をＳｒＢｉ₂ＴａＮｂＯ₉（ｘ＝１，ｙ
＝２，ｚ＝１）から構成した。また、前駆体層を成膜す
るための出発物質をＳｒＢｉ_2.4Ｔａ_1.0Ｎｂ_1.0Ｏ₉とし
た。即ち、実施の形態８においては、ＳｒＢｉ_2. ₄Ｔａ
_1.0Ｎｂ_1.0Ｏ₉溶液を下部電極層上にスピン・コーティ
ングして前駆体層を成膜した後、前駆体層を乾燥させ、
次いで、種々の温度の酸素ガス雰囲気中で３０秒間、急
速加熱処理を行い、ビスマス系層状構造ペロブスカイト
型の強誘電体薄膜（具体的には、膜厚約０．２０μｍの
ＳｒＢｉ₂ＴａＮｂＯ₉）を形成した。キャパシタ構造の
作製方法は、基本的には実施の形態１と同様とした。そ
して、最終的に得られたキャパシタ構造におけるＰ−Ｅ
ヒステリシスループ（電源電圧：５Ｖ）を測定し、残留
分極値２Ｐ_rと急速加熱処理の温度の関係を求めた結果
を図１０に示す。残留分極値２Ｐ_rが１０μＣ／ｃｍ²程
度以上であるためには、図１０から明らかなように、急
速加熱処理の温度は、７４０〜プロセス上の上限温度
（例えば１１５０゜Ｃ程度）、好ましくは７４０〜８４
０゜Ｃの範囲とする必要がある。急速加熱処理の温度が
７４０゜Ｃよりも低い場合、キャパシタ薄膜に短絡が生
じた。

【００３７】（実施の形態９）実施の形態９において
は、本発明の半導体メモリセルのキャパシタ構造の作製
方法に基づき、半導体メモリセルを作製した。尚、実施
の形態９における半導体メモリセルは、所謂プレーナ型
ＦＥＲＡＭである。以下、図１１〜図１３を参照して、
実施の形態９における半導体メモリセルのキャパシタ構
造の作製方法を説明する。

【００３８】［工程−９００］先ず、半導体メモリセル
における選択トランジスタとして機能するＭＯＳ型トラ
ンジスタ素子を半導体基板１０に形成する。そのため
に、例えばＬＯＣＯＳ構造を有する素子分離領域１１を
公知の方法に基づき形成する。尚、素子分離領域は、ト
レンチ構造を有していてもよい。その後、半導体基板１
０の表面を例えばパイロジェニック法により酸化し、ゲ
ート酸化膜１２を形成する。次いで、不純物がドーピン
グされた多結晶シリコン層をＣＶＤ法にて全面に成膜し
た後、多結晶シリコン層をパターニングし、ゲート電極
１３を形成する。このゲート電極１３はワード線を兼ね
ている。尚、ゲート電極１３をポリシリコン層から構成
する代わりに、ポリサイドや金属シリサイドから構成す
ることもできる。次に、半導体基板１０にイオン注入を
行い、ＬＤＤ構造を形成する。その後、全面にＣＶＤ法
にてＳｉＯ₂層を成膜した後、このＳｉＯ₂層をエッチバ
ックすることによって、ゲート電極１３の側面にゲート
サイドウオール１４を形成する。次いで、半導体基板１
０にイオン注入を施した後、イオン注入された不純物の
活性化アニール処理を行うことによって、ソース・ドレ
イン領域１５を形成する。

【００３９】［工程−９１０］その後、全面に層間絶縁
層２０を成膜する。層間絶縁層２０は、例えば、下から
ＣＶＤ法にて成膜された厚さ０．１μｍのＰＳＧ層、Ｃ
ＶＤ法にて成膜された厚さ０．０１μｍのＳｉＮ層、Ｏ
₃−ＴＥＯＳを用いたＣＶＤ法にて成膜された厚さ０．
３μｍのＢＰＳＧ層、Ｏ₃−ＴＥＯＳを用いたＣＶＤ法
にて成膜された厚さ０．１μｍのＮＳＧ層の４層構成と
したが、このような構成に限定するものではない。尚、
第３層目のＢＰＳＧ層を成膜した後、Ｎ₂ガス中で熱処
理を行い、平坦化処理を行うことが好ましい。図におい
ては、この４層構成の層間絶縁層２０を１層で表した。

【００４０】［工程−９２０］次に、層間絶縁層２０の
上にＴｉから成るバッファ層２１をスパッタ法にて成膜
する。バッファ層２１は、下部電極の層間絶縁層２０へ
の密着性向上、下部電極の結晶性向上を目的として成膜
する。次いで、バッファ層２１上にＰｔから成る下部電
極層２２Ａをスパッタ法にて成膜する。そして、下部電
極層２２Ａ上に、ＳｒＢｉ₂Ｔａ₂Ｏ₉から成る強誘電体
薄膜２３Ａを形成する。強誘電体薄膜２３Ａの形成方法
は、実施の形態１にて説明したと同様の方法とした。Ｓ
ｒＢｉ₂Ｔａ₂Ｏ₉から成る強誘電体薄膜２３Ａの形成
後、８００゜Ｃ×１時間、酸素ガス雰囲気中で強誘電体
薄膜２３Ａに対して結晶化促進アニール処理を行い、Ｓ
ｒＢｉ₂Ｔａ₂Ｏ₉の結晶化を促進させた。Ｔｉから成る
バッファ層２１の成膜条件及びＰｔから成る下部電極層
２２Ａの成膜条件は、表１に示した条件と同様とするこ
とができる。

【００４１】［工程−９３０］その後、強誘電体薄膜２
３Ａ上にスパッタ法にてＰｄから成る上部電極層２４Ａ
を、表１に示したと同様の条件にて成膜する。その後、
温度Ｔ＝５００゜Ｃにて酸素ガス雰囲気中で１５分間の
熱処理を上部電極層２４Ａに対して行った。こうして、
図１１の（Ａ）に示す構造を得ることができる。尚、上
部電極層等を次の工程でパターニングした後に、上部電
極を温度Ｔ゜Ｃの酸素ガス雰囲気中（但し、３５０≦Ｔ
≦５１５）で熱処理してもよい。

【００４２】［工程−９４０］その後、上部電極層２４
Ａ、強誘電体薄膜２３Ａ、下部電極層２２Ａ及びバッフ
ァ層２１をＲＩＥ法にてパターニングし、下部電極２
２、キャパシタ薄膜２３及び上部電極２４から構成され
たキャパシタ構造を形成する（図１１の（Ｂ）参照）。
尚、Ｐｔから成る下部電極層２２Ａのパターニング精度
はさほど高精度を要求されないので、ＲＩＥ法にて下部
電極層２２Ａのパターニングを行うことができる。

【００４３】［工程−９５０］次に、全面に絶縁層２５
を成膜する（図１２の（Ａ）参照）。絶縁層２５は、下
から、ＴＥＯＳを用いたプラズマＣＶＤ法にて成膜され
た厚さ０．１μｍのＳｉＯ₂層、Ｏ₃−ＴＥＯＳを用いた
ＣＶＤ法にて成膜された厚さ０．３μｍのＳＮＧ層、Ｔ
ＥＯＳを用いたプラズマＣＶＤ法にて成膜された厚さ
０．２μｍのＳｉＯ₂層の３層構成としたが、このよう
な構成に限定するものではない。尚、図においては、絶
縁層２５を１層で表した。

【００４４】［工程−９６０］その後、ソース・ドレイ
ン領域１５の上方の絶縁層２５及び層間絶縁層２０に開
口部２６をＲＩＥ法にて形成した後（図１２の（Ｂ）参
照）、Ｎ₂ガス雰囲気でアニール処理を行う。次いで、
ＭＯＳ型トランジスタ素子のＳｉＯ₂／Ｓｉ界面におけ
る界面トラップ密度を低減させるために、Ｎ₂ガス／Ｈ₂
ガス（５体積％）から成るフォーミングガス中で（４０
０〜４５０゜Ｃ）×（０．５〜１時間）のアニール処理
を行う。

【００４５】［工程−９７０］次に、キャパシタ構造か
ら延在した下部電極２２の上方の絶縁層２５の部分、及
び上部電極２４の上方の絶縁層２５の部分のそれぞれに
開口部２７を形成した後（図１３の（Ａ）参照）、開口
部２６，２７内を含む絶縁層２５上に、例えば、Ｔｉ
層、ＴｉＮ層、アルミニウム系合金層、Ｔｉ層、ＴｉＮ
層、Ｔｉ層をスパッタ法にて順次成膜し、その後、これ
らの各層をパターニングする。これによって、一方のソ
ース・ドレイン領域１５は、配線２９及びコンタクトプ
ラグ２６Ａを介して下部電極２２と電気的に接続され
る。また、絶縁層２５上に形成されたプレート線２８と
上部電極２４とが接続される。更には、他方のソース・
ドレイン領域１５と接続されたビット線３０が形成され
る。こうして、図１３の（Ｂ）に示す半導体メモリセル
を作製することができる。尚、図においては、プレート
線２８、配線２９、ビット線３０等を１層で表した。最
後に、全面にプラズマＣＶＤ法にてＳｉＮから成るパッ
シベーション膜を成膜する。

【００４６】（実施の形態１０）実施の形態１０におい
ては、所謂スタック型ＦＥＲＡＭを、本発明の半導体メ
モリセルのキャパシタ構造の作製方法に基づき作製し
た。以下、図１４及び図１５を参照して、実施の形態１
０における半導体メモリセルのキャパシタ構造の作製方
法を説明する。

【００４７】［工程−１０００］先ず、実施の形態９の
［工程−９００］と同様に、半導体基板１０にＭＯＳ型
トランジスタを作製する。

【００４８】［工程−１０１０］次いで、ＳｉＯ₂から
成る第１の層間絶縁層をＣＶＤ法にて形成した後、一方
のソース・ドレイン領域１５の上方の第１の層間絶縁層
に開口部１６をＲＩＥ法にて形成する。そして、かかる
開口部１６内を含む第１の層間絶縁層上に不純物がドー
ピングされた多結晶シリコン層をＣＶＤ法にて成膜す
る。次に、第１の層間絶縁層上の多結晶シリコン層をパ
ターニングすることによって、ビット線１７を形成す
る。その後、ＢＰＳＧから成る第２の層間絶縁層を以下
に例示するＣＶＤ法にて全面に形成する。尚、ＢＰＳＧ
から成る第２の層間絶縁層の成膜後、窒素ガス雰囲気中
で例えば９００゜Ｃ×２０分間、第２の層間絶縁層をリ
フローさせることが好ましい。更には、必要に応じて、
例えば化学的機械的研磨法（ＣＭＰ法）にて第２の層間
絶縁層の頂面を化学的及び機械的に研磨し、第２の層間
絶縁層を平坦化することが望ましい。尚、第１の層間絶
縁層と第２の層間絶縁層を纏めて、以下、単に層間絶縁
層２０と呼ぶ。使用ガス：ＳｉＨ₄／ＰＨ₃／Ｂ₂Ｈ₆ 成膜温度：４００゜Ｃ反応圧力：常圧

【００４９】次に、他方のソース・ドレイン領域１５の
上方の層間絶縁層２０に開口部１８をＲＩＥ法にて形成
した後、かかる開口部１８内を、不純物をドーピングし
た多結晶シリコンで埋め込み、接続孔（コンタクトプラ
グ）１９を完成させる。こうして、図１４の（Ａ）に模
式的な一部断面図を示す構造を得ることができる。尚、
図においては、第１の層間絶縁層と第２の層間絶縁層を
纏めて、層間絶縁層２０で表した。また、ビット線１７
は第１の層間絶縁層上を、図の左右方向に接続孔１９と
接触しないように延びているが、かかるビット線の図示
は省略した。

【００５０】尚、接続孔（コンタクトプラグ）１９は、
層間絶縁層２０に形成された開口部１８内に、例えば、
タングステン、Ｔｉ、Ｐｔ、Ｐｄ、Ｃｕ、ＴｉＷ、Ｔｉ
ＮＷ、ＷＳｉ₂、ＭｏＳｉ₂等の高融点金属や金属シリサ
イドから成る金属配線材料を埋め込むことによって形成
することもできる。接続孔１９の頂面は層間絶縁層２０
の表面と略同じ平面に存在していてもよいし、接続孔１
９の頂部が層間絶縁層２０の表面に延在していてもよ
い。タングステンにて開口部１８を埋め込み、接続孔１
９を形成する条件を、以下の表４に例示する。尚、タン
グステンにて開口部１８を埋め込む前に、Ｔｉ層及びＴ
ｉＮ層を順に例えばマグネトロンスパッタ法にて開口部
１８内を含む層間絶縁層２０の上に成膜する。尚、Ｔｉ
層及びＴｉＮ層を形成する理由は、オーミックな低コン
タクト抵抗を得ること、ブランケットタングステンＣＶ
Ｄ法における半導体基板１０の損傷発生の防止、タング
ステンの密着性向上のためである。

【００５１】

【表４】Ｔｉ層（厚さ：２０ｎｍ）のスパッタ条件プロセスガス：Ａｒ＝３５sccm 圧力：０．５２ＰａＲＦパワー：２ｋＷ基板の加熱：無しＴｉＮ層（厚さ：１００ｎｍ）のスパッタ条件プロセスガス：Ｎ₂／Ａｒ＝１００／３５sccm 圧力：１．０ＰａＲＦパワー：６ｋＷ基板の加熱：無しタングステンのＣＶＤ成膜条件使用ガス：ＷＦ₆／Ｈ₂／Ａｒ＝４０／４００／２２５０
sccm 圧力：１０．７ｋＰａ成膜温度：４５０゜Ｃタングステン層及びＴｉＮ層、Ｔｉ層のエッチング条件第１段階のエッチング：タングステン層のエッチング使用ガス：ＳＦ₆／Ａｒ／Ｈｅ＝１１０：９０：５scc
m 圧力：４６ＰａＲＦパワー：２７５Ｗ第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング使用ガス：Ａｒ／Ｃｌ₂＝７５／５sccm 圧力：６．５ＰａＲＦパワー：２５０Ｗ

【００５２】［工程−１０２０］次に、層間絶縁層２０
上に、実施の形態９の［工程−９２０］と同様にして、
層間絶縁層２０上にＴｉから成るバッファ層２１をスパ
ッタ法にて成膜した後、Ｐｔから成る下部電極層をスパ
ッタ法にて成膜する。Ｔｉから成るバッファ層２１の成
膜条件及びＰｔから成る下部電極層の成膜条件は、表１
に示した条件と同様とすることができる。次いで、下部
電極層及びバッファ層２１をパターニングし、下部電極
２２を形成する（図１４の（Ｂ）参照）。

【００５３】［工程−１０３０］その後、下部電極２２
上（下部電極層２２Ａ上と等価である）を含む全面に、
ＳｒＢｉ₂Ｔａ₂Ｏ₉から成る強誘電体薄膜を形成する。
尚、ＳｒＢｉ₂Ｔａ₂Ｏ₉の形成方法は、実施の形態１と
同様の方法とした。その後、８００゜Ｃ×１時間、酸素
ガス雰囲気中で強誘電体薄膜に対して結晶化促進アニー
ル処理を行い、ＳｒＢｉ₂Ｔａ₂Ｏ₉の結晶化を促進させ
た。

【００５４】［工程−１０４０］その後、強誘電体薄膜
２３Ａ上にスパッタ法にてＰｄから成る上部電極層を、
表１に示したと同様の条件にて成膜する。その後、温度
Ｔ＝５００゜Ｃにて酸素ガス雰囲気中で１５分間の熱処
理を上部電極層に対して行った。次に、Ｐｄから成る上
部電極層及び強誘電体薄膜をＲＩＥ法にてパターニング
して、下部電極２２上に、強誘電体薄膜から成るキャパ
シタ薄膜２３、及びその上に上部電極２４を形成する。
尚、上部電極層及び強誘電体薄膜をパターニングした後
に、上部電極２４を温度Ｔ゜Ｃの酸素ガス雰囲気中（但
し、３５０≦Ｔ≦５１５）で熱処理してもよい。

【００５５】［工程−１０５０］その後、全面に絶縁層
２５を堆積させ、上部電極２４の上方のかかる絶縁層２
５に開口部２７をＲＩＥ法にて形成する。そして、開口
部２７内を含む絶縁層２５上に、例えばアルミニウム系
合金から成る金属配線材料層をスパッタ法にて形成し、
金属配線材料層をパターニングすることによってプレー
ト線２８を形成する。こうして、図１５に模式的な一部
断面図を示す構造を得ることができる。

【００５６】実施の形態１０と同様の方法で、スタック
型ＦＥＲＡＭの一種であるペデステル型ＦＥＲＡＭを作
製することもできる。図１６に模式的な一部断面図を示
すペデステル型ＦＥＲＡＭにおいては、下部電極２２は
柱状であり、強誘電体薄膜は下部電極２２の表面を被覆
している構造を有し、その結果、キャパシタ薄膜２３の
有効面積を拡大することができる。即ち、キャパシタ構
造の容量を増加させることができる。

【００５７】以上、本発明を、発明の実施の形態に基づ
き説明したが、本発明はこれらに限定されるものではな
い。層間絶縁層２０や絶縁層２５を構成する材料は例示
であり、適宜、公知の絶縁材料、例えば、ＢＰＳＧ、Ｐ
ＳＧ、ＢＳＧ、ＡｓＳＧ、ＰｂＳＧ、ＳｂＳＧ、ＳＯＧ
から構成することができる。

【００５８】ＳｒＢｉ₂Ｔａ₂Ｏ₉から成る非晶質状態の
強誘電体薄膜を形成するための前駆体層を、以下の表５
に例示する条件のＭＯＣＶＤ法やパルスレーザアブレー
ション法、スパッタ法にて成膜することもできる。尚、
表５中、「ｔｈｄ」は、テトラメチルヘプタンジオンの
略である。また、表５には、前駆体層の急速加熱処理
（ＲＴＡ）条件も併記した。

【００５９】

【表５】ＭＯＣＶＤ法による成膜ソース材料：Ｓｒ（ｔｈｄ）₂ Ｂｉ（Ｃ₆Ｈ₅）₃ Ｔａ（Ｏ−ｉＣ₃Ｈ₇）₄（ｔｈｄ）成膜温度：２００〜４００゜Ｃプロセスガス：Ａｒ／Ｏ₂＝１０００／１０００ｃｍ³ 成膜速度：１０〜２０ｎｍ／分ＲＴＡ条件：７８５゜Ｃ×９０秒パルスレーザアブレーション法による成膜ターゲット：ＳｒＢｉ₂Ｔａ₂Ｏ₉ 使用レーザ：ＫｒＦエキシマレーザ波長２４８ｎｍ２Ｊ／ｃｍ² パルス幅２５ｎ秒、５〜１０Ｈｚ成膜温度：２００〜４００゜Ｃ酸素濃度：１．７〜６７ＰａＲＴＡ条件：７８０゜Ｃ×９０秒ＲＦスパッタ法による成膜ターゲット：ＳｒＢｉ₂Ｔａ₂Ｏ₉セラミックターゲットＲＦパワー：５００Ｗ雰囲気圧力：０．６７〜１．３Ｐａ成膜温度：２００〜４００゜Ｃプロセスガス：Ａｒ／Ｏ₂の流量比＝２／１ＲＴＡ条件：７８０゜Ｃ×９０秒

【００６０】白金から成る下部電極層をＲＦマグネトロ
ンスパッタ法によって成膜することもできる。かかる成
膜条件を以下の表６に例示する。

【００６１】

【表６】ターゲット：Ｐｔプロセスガス：Ａｒ／Ｏ₂＝９０／１０sccm 圧力：０．７Ｐａアノード電圧：２．６ｋＶ入力電力：１．１〜１．６Ｗ／ｃｍ² 成膜温度：６００〜７５０゜Ｃ堆積速度：５〜１０ｎｍ／分

【００６２】あるいは又、下部電極を、例えばＬＳＣＯ
から構成することもできる。この場合のパルスレーザア
ブレーション法による成膜条件を以下の表７に例示す
る。

【００６３】

【表７】

【００６４】本発明の半導体メモリセルのキャパシタ構
造の作製方法を、強誘電体薄膜を用いた不揮発性メモリ
セル（所謂ＦＥＲＡＭ）のみならず、ＤＲＡＭに適用す
ることもできる。この場合には、強誘電体薄膜の分極の
みを利用する。即ち、外部電極による最大（飽和）分極
Ｐ_maxと外部電極が０の場合の残留分極Ｐ_rとの差（Ｐ
_max−Ｐ_r）が、電源電圧に対して一定の比例関係を有す
る特性を利用する。強誘電体薄膜の分極状態は、常に飽
和分極（Ｐ_max）と残留分極（Ｐ_r）の間にあり、反転し
ない。データはリフレッシュによって保持される。

【００６５】

【発明の効果】本発明の半導体メモリセルのキャパシタ
構造の作製方法においては、前駆体層を急速加熱処理す
ることによってビスマス系層状構造ペロブスカイト型の
強誘電体薄膜を形成するので、従来の技術における上部
電極層を成膜した後の酸素ガス雰囲気中での第２次アニ
ール処理を行わなくとも、キャパシタ薄膜に短絡が生じ
たり、キャパシタ薄膜と上部電極との間に電気的接続が
取れないといった問題の発生を回避することができる。
その結果、上部電極を構成する材料としてパラジウムを
用いることができる。しかも、上部電極をパラジウムか
ら構成するので、例えばＲＩＥ法にて容易に上部電極層
をパターニングすることができ、これによって、所望の
形状を有する上部電極を容易に且つ高精度で形成するこ
とができる。また、キャパシタ構造の特性向上を図るこ
とができる。

【図面の簡単な説明】

【図１】発明の実施の形態１及び発明の実施の形態２に
おいて得られたキャパシタ構造における強誘電体薄膜の
Ｐ−Ｅヒステリシスループを示すグラフである。

【図２】比較例１及び比較例２において得られたキャパ
シタ構造における強誘電体薄膜のＰ−Ｅヒステリシスル
ープを示すグラフである。

【図３】発明の実施の形態２のキャパシタ構造における
強誘電体薄膜の膜厚と熱処理の温度Ｔとの関係を示すグ
ラフである。

【図４】発明の実施の形態２及び比較例２における残留
分極値２Ｐ_rと熱処理の温度Ｔとの関係を示すグラフで
ある。

【図５】発明の実施の形態３において、Ｓｒ_0.7Ｂｉ_2.4
Ｔａ₂Ｏ₉溶液に基づき膜厚約０．２０μｍのＳｒＢｉ₂
Ｔａ₂Ｏ₉を形成したときの、電源電圧５Ｖにおける残留
分極値２Ｐ_rと急速加熱処理の温度との関係を示すグラ
フである。

【図６】発明の実施の形態４において、Ｓｒ_0.7Ｂｉ_2.4
Ｔａ₂Ｏ₉溶液に基づき膜厚約０．１８μｍのＳｒＢｉ₂
Ｔａ₂Ｏ₉を形成したときの、電源電圧３Ｖにおける残留
分極値２Ｐ_rと急速加熱処理の温度との関係を示すグラ
フである。

【図７】発明の実施の形態５において、Ｓｒ_0.9Ｂｉ_2.4
Ｔａ₂Ｏ₉溶液に基づき膜厚約０．２０μｍのＳｒＢｉ₂
Ｔａ₂Ｏ₉を形成したときの、電源電圧５Ｖにおける残留
分極値２Ｐ_rと急速加熱処理の温度との関係を示すグラ
フである。

【図８】発明の実施の形態６において、Ｓｒ_0.9Ｂｉ_2.4
Ｔａ₂Ｏ₉溶液に基づき膜厚約０．１８μｍのＳｒＢｉ₂
Ｔａ₂Ｏ₉を形成したときの、電源電圧３Ｖにおける残留
分極値２Ｐ_rと急速加熱処理の温度との関係を示すグラ
フである。

【図９】発明の実施の形態７において、Ｓｒ_0.7Ｂｉ_2.4
Ｎｂ₂Ｏ₉溶液に基づき膜厚約０．２０μｍのＳｒＢｉ₂
Ｎｂ₂Ｏ₉を形成したときの、電源電圧５Ｖにおける残留
分極値２Ｐ_rと急速加熱処理の温度との関係を示すグラ
フである。

【図１０】発明の実施の形態８において、ＳｒＢｉ_2.4
Ｔａ_1.0Ｎｂ_1.0Ｏ₉溶液に基づき膜厚約０．２０μｍの
ＳｒＢｉ₂ＴａＮｂＯ₉を形成したときの、電源電圧５Ｖ
における残留分極値２Ｐ_rと急速加熱処理の温度との関
係を示すグラフである。

【図１１】発明の実施の形態９における半導体メモリセ
ルの作製方法を説明するための半導体基板等の模式的な
一部断面図である。

【図１２】図１１に引き続き、発明の実施の形態９にお
ける半導体メモリセルの作製方法を説明するための半導
体基板等の模式的な一部断面図である。

【図１３】図１２に引き続き、発明の実施の形態９にお
ける半導体メモリセルの作製方法を説明するための半導
体基板等の模式的な一部断面図である。

【図１４】発明の実施の形態１０における半導体メモリ
セルの作製方法を説明するための半導体基板等の模式的
な一部断面図である。

【図１５】図１４に引き続き、発明の実施の形態１０に
おける半導体メモリセルの作製方法を説明するための半
導体基板等の模式的な一部断面図である。

【図１６】ペデステル型半導体メモリセルの模式的な一
部断面図である。

【図１７】強誘電体のＰ−Ｅヒステリシスループ図であ
る。

【符号の説明】

１０・・・半導体基板、１１・・・素子分離領域、１２
・・・ゲート酸化膜、１３・・・ゲート電極、１４・・
・ゲートサイドウオール、１５・・・ソース・ドレイン
領域、１６，１８，２６，２７・・・開口部、１７，３
０・・・ビット線、１９，２６Ａ・・・接続孔（コンタ
クトプラグ）、２０・・・層間絶縁層、２１・・・バッ
ファ層、２２・・・下部電極、２２Ａ・・・下部電極
層、２３・・・キャパシタ薄膜、２３Ａ・・・強誘電体
薄膜、２４・・・上部電極、２４Ａ・・・上部電極層、
２５・・・絶縁層、２８・・・プレート線、２９・・・
配線、３０・・・ビット線

Claims

【特許請求の範囲】

【請求項１】下部電極層から成る下部電極と、該下部電
極上に形成された強誘電体薄膜から成るキャパシタ薄膜
と、該キャパシタ薄膜上に形成された上部電極層から成
る上部電極とから構成された半導体メモリセルのキャパ
シタ構造の作製方法であって、（イ）下部電極層上に前駆体層を成膜した後、該前駆体
層を急速加熱処理することによってビスマス系層状構造
ペロブスカイト型の強誘電体薄膜を形成する工程と、（ロ）パラジウムから成る上部電極層を強誘電体薄膜上
に成膜する工程、を含むことを特徴とする半導体メモリ
セルのキャパシタ構造の作製方法。
【請求項２】パラジウムから成る上部電極層を強誘電体
薄膜上に成膜した後、該上部電極層を温度Ｔ゜Ｃの酸素
ガス雰囲気中（但し、３５０≦Ｔ≦５１５）で熱処理す
る工程を更に含むことを特徴とする請求項１に記載の半
導体メモリセルのキャパシタ構造の作製方法。
【請求項３】強誘電体薄膜はＳｒ_xＢｉ_y（Ｔａ_z，Ｎｂ
_2-z）Ｏ₉（但し、０．６≦ｘ≦１．３，１．６≦ｙ≦
２．５，０≦ｚ≦２．０）から成ることを特徴とする請
求項１に記載の半導体メモリセルのキャパシタ構造の作
製方法。
【請求項４】前駆体層は、非晶質層、若しくは微結晶を
含む非晶質層から成ることを特徴とする請求項１に記載
の半導体メモリセルのキャパシタ構造の作製方法。