KR20020084935A - 강유전체 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 후속 강유전체막의 고온 열처리 공정이 가능한 플러그를 구비하는 강유전체 메모리 소자의 제조 방법에 관한 것으로, 트랜지스터 제조 공정이 완료된 반도체기판상에 층간절연막을 형성하는 단계, 상기 층간절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계, 상기 콘택홀에 플러그와 배리어막의 적층막을 매립시키는 단계, 상기 배리어막을 포함한 상기 층간절연막상에 전도막을 형성하는 단계, 상기 전도막을 양끝단이 경사지도록 선택적으로 식각하여 상기 배리어막을 캡핑하는 캡핑층을 형성하는 단계, 및 상기 캡핑층을 포함한 상기 층간절연막상에 하부전극, 강유전체 박막 및 상부전극을 순차적으로 형성하는 단계를 포함한다.
Description
본 발명은 메모리 소자의 제조 방법에 관한 것으로서, 특히 플러그를 구비하는 고밀도 강유전체 메모리 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 메모리 소자에서 강유전체(Ferroelectric) 박막을 강유전체 캐패시터에 사용함으로써 기존 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. 이러한 강유전체 박막을 이용하는 강유전체 메모리 (Ferroelectric Random Access Memory; 이하 'FeRAM'이라 약칭함) 소자는 비휘발성 메모리 소자(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.
이러한 FeRAM 소자의 축전물질로는 SrBi2Ta2O9(이하 'SBT'라 약칭함)와 Pb(Zr,Ti)O3(이하 'PZT'라 약칭함)와 같은 강유전체 박막이 주로 사용되며, 강유전체 박막은 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(Remnant polarization; Pr) 상태를 갖고 있어 이를 박막화하여 비휘발성(Nonvolatile) 메모리 소자로의 응용이 실현되고 있다. 강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해디지털 신호 '1'과 '0'을 저장하는 히스테리시스(Hysteresis) 특성을 이용한다.
FeRAM 소자에서 강유전체 캐패시터의 강유전체 박막으로서 전술한 PZT 및 SBT 외에 페로브스카이트(Perovskite) 구조를 갖는 SrxBiy(TaiNbj)2O9(이하 'SBTN') , (Bi4-x,Lax)Ti3O12(이하 'BLT')등의 강유전체박막을 사용하는 경우, 통상적으로 백금(Pt), 이리듐(Ir), 루테늄(Ru), 이리듐산화막(IrOx), 루테늄산화막(RuOx), 백금합금(Pt-alloy) 등의 금속을 이용하여 상/하부전극을 형성한다.
이와 같은 전도성 금속을 이용하여 캐패시터 하부 전극을 형성할 때, 워드라인, 비트라인과 같은 트랜지스터 제조 공정이 완료된 반도체기판 상에 트랜지스터와의 접속을 위해 캐패시터 콘택 플러그를 먼저 형성하고, 캐패시터 콘택 플러그와 하부전극간의 접착성, 이온 확산 방지 및 콘택 저항을 개선하기 위해 배리어메탈로서 티타늄실리사이드/티타늄나이트라이드(Ti-silicide/TiN)가 적용된다.
이러한 티타늄실리사이드/티타늄나이트라이드는 캐패시터 제조 공정 중의 고온에서 반도체기판과 하부전극간의 불순물 확산을 방지하는 하부전극의 확산 방지막 및 콘택저항 개선 등의 작용을 하지만, 후속 공정으로서 700℃ 이상의 고온에서 진행되는 유전체 박막의 결정화를 위한 열공정시 티타늄실리사이드/티타늄나이트라이드의 산화에 의하여 확산 방지막으로서의 기능이 파괴되는 문제점이 있었다.
최근에는 고밀도 FeRAM을 제조하기 위해서 강유전체막의 결정화 열처리 공정의 저온화와 고온 열처리에도 견딜 수 있는 플러그 공정 개발이 주로 진행되고 있다.
이러한 고밀도 FeRAM을 제조하기 위한 종래기술에 대해 설명하면 다음과 같다.
도 1은 종래기술에 따른 FeRAM의 제조 방법을 도시한 도면이다.
도 1에 도시된 바와 같이, 소자간 분리를 위한 필드산화막(12)이 형성된 반도체기판(11)에 소정 이온주입공정을 통해 불순물접합층(13)을 형성한 후, 반도체기판(11)상에 층간절연막(Inter Layer Dielectric; ILD)(14)을 형성한다.
그리고, 층간절연막(14)상에 감광막을 도포하고 노광 및 현상으로 패터닝한 후, 패터닝된 감광막을 마스크로 이용하여 층간절연막(14)을 식각하므로써 하부 불순물접합층(13)의 소정 부분이 노출되는 콘택홀을 형성하고, 패터닝된 감광막을 제거한다.
계속해서, 콘택홀을 포함한 전면에 n형 불순물이 도핑된 폴리실리콘(이하 'n-폴리실리콘'이라 약칭함)을 형성한 후, 에치백(Etch back) 공정으로 소정 깊이만큼 리세스시켜 콘택홀의 소정 부분에 매립되는 n-폴리실리콘플러그(15)를 형성한다.
그리고, 전면에 티타늄(Ti)을 증착하고 700℃에서 급속질화처리(Rapid Thermal Nitridation; RTN)하므로써 n-폴리실리콘 플러그(15)의 실리콘(Si) 원자와 티타늄(Ti)의 반응을 유발시켜 n-폴리실리콘플러그(15)상에 티타늄실리사이드(Ti-silicide)(16)를 형성한다. 이 때, 티타늄실리사이드(16)는 n-폴리실리콘플러그 (15)와 후속 하부전극과의 오믹 콘택(Ohmic contact)을 형성해 준다.
계속해서, 티타늄실리사이드(16)상에 티타늄나이트라이드(TiN)(17)를 형성한후, 층간절연막(14)의 표면이 노출될때까지 티타늄나이트라이드(17)를 화학적기계적연마(Chemical Mechanical Polishing; CMP) 또는 에치백(Etchback)하여 n-폴리실리콘플러그(15)의 상부에 티타늄실리사이드/티타늄나이트라이드(Ti-silicide/TiN) (16/17)의 적층 구조를 갖는 배리어메탈(Barrier metal)을 형성한다. 이 때, 티타늄나이트라이드(17)는 후속 열처리공정시 하부전극으로부터 폴리실리콘플러그 또는 반도체기판으로의 산소의 확산방지막 역할을 한다.
계속해서, 티타늄나이트라이드(17)를 포함한 층간절연막(14)상에 티타늄산화막(TiO2)을 형성한 후, 산화티타늄을 선택적으로 식각하여 티타늄나이트라이드(17)를 노출시키며 층간절연막(14)의 소정 부분상에 티타늄산화막_접착층(18)을 형성한다.
그리고, 티타늄산화막_접착층(18)상에 백금(Pt), SBT를 순차적으로 적층한 다음, SBT 및 백금을 선택적으로 식각하여 하부전극/강유전체막(19/20)의 적층 구조를 형성한 후, 강유전체막상에 상부전극(21) 물질인 백금(Pt)을 증착한다.
이와 같이, 종래기술의 일예에서는 n-폴리실리콘/티타늄실리사이드/티타늄나이트라이드/백금(n-polysilicon/Ti-silicide/TiN/Pt)의 순서로 적층된 구조로 형성되며, 이러한 적층 구조는 후속 강유전체막 결정화를 위한 열처리시 백금의 산소확산 방지특성이 불량하여 500℃ 이상에서 진행하기 어렵다.
이러한 강유전체막 결정화 열처리온도 증가에 따른 산소 확산 방지 특성을 향상시키기 위해 최근에 백금대신에 이리듐산화막/이리듐(IrO2/Ir)을 적용하여 플러그의 내열성을 강화시키는 연구 결과들이 제안되고 있다.
도 2는 종래기술의 다른 예를 도시한 도면으로서, FeRAM 캐패시터의 하부전극으로 이리듐/이리듐산화막(Ir/IrO2)을 적용한 경우를 도시하고 있다.
도 2에 도시된 것처럼, 티타늄나이트라이드/티타늄실리사이드/n-폴리실리콘 (17/16/15)의 적층 플러그 공정까지는 도 1과 동일하고, 접착층으로서 이리듐산화막(22)을, 하부전극으로 이리듐산화막/이리듐(IrO2/Ir)(24/23)을 이용한다. 그리고, 강유전체막(20)은 SBT, 상부전극(21)은 백금을 이용하고 있다.
그러나, 이와 같은 종래기술의 다른예는 하부전극으로 이리듐산화막/이리듐(24/23)의 적층막을 이용하기 때문에 하부전극 식각시 식각해야할 두께가 증가하고 접착층인 이리듐산화막(22) 오픈시에 플러그 상부의 티타늄나이트라이드(17)가 손상되는 문제점이 있다.
한편, 강유전체막(20)으로 SBT, PZT 등을 사용하는 경우, 고온 강유전체막의 결정화 열처리 공정이 필수적으로 요구되기 때문에 이리듐(Ir) 전극을 사용할 수 없고, 이리듐(Ir) 전극을 사용하더라도 SBT와 이리듐 전극의 계면에서 이리듐(Ir)의 산화 현상이 발생하여 계면 특성이 불량해지는 문제가 있으므로 이리듐산화막(IrO2) 전극을 사용한다.
그리고, SBT/이리듐산화막/티타늄나이트라이드(SBT/IrO2/TiN) 구조의 경우에도 이리듐산화막과 티타늄나이트라이드의 계면에서 이리듐산화막에 의한 티타늄나이트라이드의 산화 현상이 발생함을 알 수 있다.
이를 해결하기 이리듐산화막 하부에 이리듐(Ir)을 적용하는 경우, 이리듐은 산소 방지 특성이 매우 뛰어나 800℃/O2열공정에서도 견디는 것으로 나타나고 있다.
즉, n-폴리실리콘/티타늄실리사이드/티타늄나이트라이드/이리듐/이리듐산화막/SBT(n-polysilicon/Ti-silicide/TiN/Ir/IrO2)의 순서로 적층 구조를 이용한다.
그러나, 이러한 적층구조를 이용하는 경우, 플러그 이외의 지역에서는 SBT/이리듐산화막/이리듐/실리콘산화막(SBT/IrO2/Ir/SiO2) 적층 구조가 형성되는데, 즉, 이리듐과 실리콘산화막(Ir/SiO2)의 취약 계면이 형성되어 소자 제조 공정시의 리프팅(Lifting)이 발생되는 문제점이 있다.
따라서, 이리듐산화막/이리듐/실리콘산화막(IrO2/Ir/SiO2) 계면에 추가로 접착층을 형성시키고 있으나, 이러한 접착층을 형성시키기 위해서는 플러그 지역을 오픈시키는 접착층 오픈 마스크를 적용해야 하며, 하부전극 식각 공정시 식각해야할 하부전극의 두께가 접착층 두께만큼 증가하는 단점이 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 후속 강유전체막의 고온 열처리 공정으로 인해 플러그가 산화되는 것을 방지하는데 적합한 강유전체 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래기술의 일예에 따라 제조된 강유전체 메모리 소자의 단면도,
도 2는 종래기술의 다른 예에 따라 제조된 강유전체 메모리 소자의 단면도,
도 3a 내지 도 3c는 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조 방법을 도시한 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 33 : 불순물접합층
35 : p-폴리실리콘플러그 36 : 티타늄실리사이드(Ti-silicide)
37 : 티타늄나이트라이드(TiN) 39 : 이리듐_캡핑층
39 : 이리듐산화막막(IrO2) 40 : SBT
41 : 백금(Pt)
상기의 목적을 달성하기 위한 본 발명의 강유전체 메모리 소자의 제조 방법은 트랜지스터 제조 공정이 완료된 반도체기판상에 층간절연막을 형성하는 단계, 상기 층간절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계, 상기 콘택홀에 플러그와 배리어막의 적층막을 매립시키는 단계, 상기 배리어막을 포함한 상기 층간절연막상에 전도막을 형성하는 단계, 상기 전도막을 양끝단이 경사지도록 선택적으로 식각하여 상기 배리어막을 캡핑하는 캡핑층을 형성하는 단계, 및 상기 캡핑층을 포함한 상기 층간절연막상에 하부전극, 강유전체 박막 및 상부전극을 순차적으로 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
바람직하게, 상기 캡핑층을 형성하는 단계는 상기 전도막상에 감광막을 도포하는 단계, 상기 감광막을 선택적으로 패터닝하는 단계, 상기 패터닝된 감광막을 플로우시키는 단계, 및 상기 플로우된 감광막을 마스크로 이용하여 상기 전도막을 식각하는 단계를 포함하며, 상기 패터닝된 감광막을 플로우시키는 단계는 공기, 질소 또는 아르곤 중 어느 한 분위기에서 100℃∼400℃의 온도로 1분∼1시간 동안 열처리하여 이루어지는 것을 특징으로 한다.
바람직하게, 상기 캡핑층을 형성하는 단계는 상기 전도막상에 하드마스크, 감광막을 차례로 형성하는 단계, 상기 감광막패턴을 선택적으로 패터닝하는 단계, 및 상기 패터닝된 감광막을 마스크로 이용하여 상기 하드마스크와 전도막을 식각하는 단계를 포함하며, 상기 하드마스크는 TiN, TaN, SiOx또는 SiON 중 어느 하나를포함하고, 물리적기상증착법, 화학적기상증착법 또는 원자층증착법 중 어느 하나의 증착법을 통해 50Å∼500Å의 두께로 증착되는 것을 특징으로 한다.
바람직하게, 상기 캡핑층은 이리듐 또는 루테늄 중 어느 하나를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3c는 본 발명의 실시예에 따른 강유전체 메모리 소자의 제조 방법을 도시한 도면이다.
도 3a에 도시된 바와 같이, 반도체기판(31)에 소자간 분리를 위한 필드산화막(32)을 형성한 후, 소정 이온주입 공정을 통해 반도체기판(31)에 트랜지스터의 불순물접합층(33)을 형성하고, 반도체기판(31)상에 층간절연막(ILD)(34)을 형성한다.
그리고, 층간절연막(34)상에 감광막(도시 생략)을 도포하고 노광 및 현상으로 패터닝한 후, 패터닝된 감광막을 마스크로 이용하여 층간절연막(34)을 식각하므로써 하부 불순물접합층(33)의 소정 부분이 노출되는 콘택홀을 형성하고, 패터닝된 감광막을 제거한다.
계속해서, 콘택홀을 포함한 전면에 인(phosphorous)이 도핑된 폴리실리콘(이하 'n-폴리실리콘'이라 약칭함)을 형성한 후, 에치백(Etch back) 공정으로 소정 깊이만큼 리세스시켜 콘택홀에 소정 부분 매립되는 n-폴리실리콘플러그(35)를 형성한다. 이 때, 플러그로서 n-폴리실리콘으로 아세닉(As)이 도핑된 폴리실리콘,텅스텐(W), 텅스텐실리사이드(W-silicide), 티타늄실리사이드(Ti-silicide), 티타늄나이트라이드(TiN), 탄탈륨실리사이드(Ta-silicide) 또는 탄탈륨나이트라이드 (TaN) 중 어느 하나를 사용할 수 있으며, 이러한 플러그 물질들은 화학적기상증착(Chemical Vapor Depostion; CVD)법 또는 원자층증착법(Atomic Layer Deposition; ALD) 중 어느 한 증착법을 이용하여 100Å∼5000Å의 두께로 증착된다.
예컨대, n-폴리실리콘을 사용할 경우에는 에치백하여 리세스시키는 깊이를 500Å∼5000Å 정도로 하며, 리세스시 건식 에칙백 또는 습식 에치백 공정을 적용한다.
계속해서, 전면에 티타늄(Ti)을 증착한 후 급속열처리(Rapid Thermal Process; RTP) 공정을 실시하여 n-폴리실리콘 플러그(35)의 실리콘(Si) 원자와 티타늄(Ti)의 반응을 유발시켜 n-폴리실리콘플러그(35)상에 티타늄실리사이드(36)를 형성한다. 이 때, 티타늄실리사이드(36)는 n-폴리실리콘플러그(35)와 후속 하부전극과의 오믹 콘택을 형성해 준다.
이러한 급속열처리 공정은 질소(N2) 또는 아르곤(Ar) 중 어느 한 분위기에서 500℃∼800℃의 온도로 10초∼10분 동안 실시한다.
계속해서, SC(Standard Cleaning)-1을 이용한 세정 공정을 실시하여 미반응 티타늄을 한다.
한편, 상술한 급속열처리 공정으로 형성된 티타늄실리사이드(36)는 C49상을갖는데 C49상 티타늄실리사이드를 안정한 C54상을 갖도록 2차 급속열처리 공정을 적용할 수 있는데, 이 때, 2차 급속열처리 공정은 질소(N2) 또는 아르곤(Ar) 중 어느 한 분위기에서 700℃∼1000℃의 온도로 10초∼10분동안 실시한다.
계속해서, 티타늄실리사이드(36)상에 배리어메탈로서 티타늄나이트라이드 (37)을 형성한 후, 층간절연막(34)의 표면이 노출될때까지 티타늄나이트라이드(37)를 화학적기계적연마(CMP) 또는 에치백하여 n-폴리실리콘플러그(35)의 상부에 티타늄실리사이드/티타늄나이트라이드(Ti-silicide/TiN)(36/37)의 적층 구조를 갖는 배리어메탈을 형성한다. 이 때, 티타늄나이트라이드(37)는 후속 열처리공정시 하부전극으로부터 폴리실리콘플러그 또는 반도체기판으로의 산소 확산방지막의 역할을 한다.
여기서, 배리어메탈은 티타늄나이트라이드(TiN)외에 TiAlN, TaN, TaSiN 중 어느 하나를 이용할 수 있으며, 이들 배리어메탈은 화학적기상증착법(CVD) 또는 원자층증착법(ALD) 중 어느 한 방법을 이용하여 50Å∼5000Å의 두께로 증착된다.
다음으로, 티타늄실리사이드/티타늄나이트라이드(36/37)의 적층 구조가 형성된 층간절연막(34)상에 이리듐(Ir)(38)을 증착한다.
도 3b에 도시된 바와 같이, 이리듐(38)상에 감광막을 도포하고 노광 및 현상으로 패터닝한 후, 패턴닝된 감광막을 이용하여 이리듐(38)을 식각하여 이리듐_캡핑층(39)을 형성하되, 플러그와 배리어막 상부에만 이리듐_캡핑층(39)이 잔류하도록 식각한다. 여기서, 이리듐_캡핑층(39)은 후속 하부전극보다 상대적으로 그 폭이작으며 충분히 하부 플러그 구조를 캡핑하는 폭으로 형성된다.
이 때, 이리듐(38) 식각시, n-폴리실리콘플러그/티타늄실리사이드/티타늄나이트라이드(35/36/37)의 적층 구조 상부에 이리듐_캡핑층(39)이 잔류하도록 하며, 펜스(Fence)를 방지하기 위해 식각되는 이리듐_캡핑층(39)의 양끝단이 경사지도록 식각한다.
상술한 바와 같은 펜스 방지를 위한 이리듐의 식각 공정은 다양한 방법을 통해 이루어진다.
먼저, 펜스 방지를 위한 이리듐의 식각 공정은 패터닝된 감광막을 후속 열처리를 통해 플로우시켜 경사지도록 한 후, 경사진 감광막 패턴을 마스크로 이용하여 이리듐을 경사지도록 식각한다. 이 때, 감광막 플로우를 위한 열처리 공정은 공기(Air), 질소(N2) 또는 아르곤(Ar) 분위기에서 100℃∼400℃의 온도로 1분∼1시간 동안 실시한다.
다음으로, 펜스 방지를 위한 이리듐 식각시 하드마스크(Hardmask)를 이용하는데, 하드마스크는 TiN, TaN, SiOx또는 SiON 중에서 어느 하나를 선택하고, 이들 하드마스크는 물리적기상증착법(Physical Vapor Deposition; PVD), 화학적기상증착법(CVD) 또는 원자층증착법(ALD) 중 어느 하나의 증착법을 통해 50Å∼500Å의 두께로 증착된다.
상술한 이리듐(38) 식각시, 가능한 한 적은 부위의 이리듐_캡핑층(39)만 잔류시켜 이리듐의 리프팅(Lifting)이 발생하지 않도록 하며, 또한, 슬로프(Slope)를충분히 주어 식각후에 펜스가 형성되지 않도록 한다.
전술한 바에 의하면, n-폴리실리콘플러그(35) 상부는 이리듐_캡핑층(39)과 티타늄나이트라이드(37)의 계면(Ir/TiN)이 형성되므로 접착 특성에 문제가 없다.
도 3c에 도시된 바와 같이, 이리듐_캡핑층(39) 형성후, 전면에 하부전극으로서 이리듐산화막(IrO2)(40)을 증착하는데, 이 때 이리듐산화막(40)의 증착시 물리적기상증착법(PVD), 화학적기상증착법(CVD) 또는 원자층증착법(ALD) 중 어느 한 증착법을 적용하여 100Å∼5000Å의 두께로 증착하고, 이리듐산화막(40)외에 루테늄산화막(RuO2)을 적용할 수 있다.
전술한 바에 따르면, 티타늄나이트라이드(37), 이리듐_캡핑층(39) 그리고 이리듐산화막(40)이 적층 구조를 형성하므로 이리듐산화막(40)에 의한 티타늄나이트라이드(37)의 산화를 방지하고, 아울러 별도의 접착층이 불필요하고 이리듐을 플러그 지역에만 사용하므로 하부전극의 두께도 감소시킬 수 있다.
계속해서, 이리듐산화막(40)상에 강유전체막으로서 SBT(41)를 증착 및 열처리하는데, 이 때 SBT(41)의 증착시, 스핀온(Spin-on), 화학적기상증착법(CVD) 또는 원자층증착법(ALD) 중 어느 한 증착법을 적용하여 100Å∼5000Å의 두께로 증착하고, SBT외에 BLT, SBTN, PZT 중 어느 한 강유전체막을 적용할 수 있다.
그리고, 열처리는 SBT(41)의 결정화를 위한 것으로 급속열처리 또는 노(Furnace) 열처리 중 어느 한 방법을 적용하거나 또는 급속열처리와 노열처리를 동시에 사용할 수 있다. 이 때, 산소(O2), 공기, 질소(N2), 아르곤(Ar) 중 어느 한분위기에서 500℃∼800℃의 온도로 1분∼2시간 동안 실시한다.
계속해서, SBT(41)상에 상부전극으로서 백금(Pt)(42)을 증착한 후, 백금(42), SBT(41), 이리듐산화막(40)을 순차적으로 식각하여 캐패시터를 완성한다.
한편, 캐패시터의 패터닝은 백금(42)을 식각한후, SBT(41)와 이리듐산화막(40)을 동시에 식각하는 2단계 식각 공정을 적용하든가, 또는 백금(42), SBT(41) 그리고 이리듐산화막(40)을 한번에 식각하는 공정을 적용할 수 있다.
이후의 공정은 일반적인 FeRAM 소자 제작 공정을 적용하여 폴리실리콘플러그 구조의 고밀도 FeRAM 소자를 제작할 수 있다.
본 발명의 다른 실시예로서, 하부전극 물질로 이리듐산화막(IrO2)을 사용하는 대신 루테늄산화막(RuO2)를 사용하는 경우에도 적용이 가능하다. 또한 하부 플러그 구조를 캡핑하는 이리듐(Ir) 대신에 루테늄(Ru)을 사용하여도 같은 효과를 나타낼 수 있다.
즉, 이리듐산화막/이리듐(IrO2/Ir) 대신에 루테늄산화막/이리듐(RuO2/Ir), 이리듐산화막/루테늄(IrO2/Ru), 루테늄산화막/루테늄(RuO2/Ru) 등의 공정도 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 강유전체 메모리 소자의 제조 방법은 플러그 상부에 캡핑층을 형성하므로써 플러그의 고온 산소 분위기의 열처리시 내산화 특성을 증대시킬 수 있으며, 아울러 후속 강유전체 박막의 고온 열처리 공정이 가능한 효과가 있다.
그리고, 이리듐과 같은 전도막을 플러그 구조 상부에만 캡핑층으로 사용하므로써 별도의 접착층이 필요없으며, 하부전극의 증착 두께를 감소시켜 식각 공정이 유리하므로 소자의 고집적화를 구현할 수 있는 효과가 있다.
Claims (15)
- 강유전체 메모리 소자의 제조 방법에 있어서,트랜지스터 제조 공정이 완료된 반도체기판상에 층간절연막을 형성하는 단계;상기 층간절연막을 선택적으로 식각하여 콘택홀을 형성하는 단계;상기 콘택홀에 플러그와 배리어막의 적층막을 매립시키는 단계;상기 배리어막을 포함한 상기 층간절연막상에 전도막을 형성하는 단계;상기 전도막을 양끝단이 경사지도록 선택적으로 식각하여 상기 배리어막을 캡핑하는 캡핑층을 형성하는 단계; 및상기 캡핑층을 포함한 상기 층간절연막상에 하부전극, 강유전체 박막 및 상부전극을 순차적으로 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 캡핑층을 형성하는 단계는,상기 전도막상에 감광막을 도포하는 단계;상기 감광막을 선택적으로 패터닝하는 단계;상기 패터닝된 감광막을 플로우시키는 단계; 및상기 플로우된 감광막을 마스크로 이용하여 상기 전도막을 식각하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
- 제 2 항에 있어서,상기 패터닝된 감광막을 플로우시키는 단계는,공기, 질소 또는 아르곤 중 어느 한 분위기에서 100℃∼400℃의 온도로 1분∼1시간 동안 열처리하여 이루어지는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 캡핑층을 형성하는 단계는,상기 전도막상에 하드마스크, 감광막을 차례로 형성하는 단계;상기 감광막패턴을 선택적으로 패터닝하는 단계; 및상기 패터닝된 감광막을 마스크로 이용하여 상기 하드마스크와 전도막을 식각하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
- 제 4 항에 있어서,상기 하드마스크는 TiN, TaN, SiO2또는 SiON 중 어느 하나를 포함하고, 물리적기상증착법, 화학적기상증착법 또는 원자층증착법 중 어느 하나의 증착법을 통해 50Å∼500Å의 두께로 증착되는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 하부전극은 이리듐산화막또는 루테늄산화막중 어느 하나를 포함하되, 물리적기상증착법, 화학적기상증착법 또는 원자층증착법 중 어느 한 증착법을 적용하여 100Å∼5000Å의 두께로 증착하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 강유전체 박막은 SBT, BLT, SBTN 또는 PZT 중 어느 하나를 포함하되, 스핀온, 화학적기상증착법 또는 원자층증착법 중 어느 한 증착법을 적용하여 100Å∼5000Å의 두께로 증착하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 강유전체 박막을 형성한 후,산소, 공기, 질소 또는 아르곤 중 어느 한 분위기에서 500℃∼800℃의 온도로 1분∼2시간 동안 급속열처리 또는 노열처리 중 어느 하나를 실시하거나, 또는 급속열처리와 노열처리를 동시에 실시하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 전도막은 이리듐 또는 루테늄 중 어느 하나를 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 플러그와 배리어막을 매립시키는 단계는,상기 콘택홀을 포함한 층간절연막상에 플러그용 전도막을 형성하는 단계;상기 전도막을 에치백하여 상기 콘택홀을 부분 매립시키는 상기 플러그를 형성하는 단계;상기 플러그를 포함한 전면에 티타늄을 증착하는 단계;상기 티타늄을 열처리하여 상기 플러그상에만 티타늄실리사이드를 형성하는 단계; 및상기 티타늄실리사이드상에 상기 배리어막을 형성하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
- 제 10 항에 있어서,상기 플러그용 전도막은 인이 도핑된 폴리실리콘, 아세닉이 도핑된 폴리실리콘, 텅스텐, 텅스텐실리사이드, 티타늄실리사이드, 티타늄나이트라이드, 탄탈륨실리사이드 또는 탄탈륨나이트라이드 중 어느 하나를 포함하되, 화학적기상증착법 또는 원자층증착법 중 어느 한 증착법을 이용하여 100Å∼5000Å의 두께로 증착되는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
- 제 10 항 또는 제 11 항에 있어서,상기 플러그용 전도막으로서 폴리실리콘을 이용하는 경우,상기 플러그용 전도막을 500Å∼5000Å로 리세스시키되, 건식 에칙백 또는 습식 에치백 중 어느 한 방법을 이용하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
- 제 10 항에 있어서,상기 티타늄의 열처리는,질소 또는 아르곤 중 어느 한 분위기에서 500℃∼800℃의 온도로 10초∼10분 동안 이루어지는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
- 제 10 항에 있어서,상기 티타늄 열처리후,SC-1을 이용한 세정 공정을 실시하여 미반응 티타늄을 제거하는 단계; 및질소 또는 아르곤 중 어느 한 분위기에서 700℃∼1000℃의 온도로 10초∼10분동안 열처리하는 단계를 더 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
- 제 10 항에 있어서,상기 배리어막은 TiN, TiAlN, TaN 또는 TaSiN 중 어느 하나를 포함하고, 화학적기상증착법 또는 원자층증착법 중 어느 한 방법을 이용하여 500Å∼5000Å의 두께로 증착되는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법.
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