KR100842469B1 - 캐패시터의 제조 방법 - Google Patents

Abstract

본 발명은 캐패시터의 제조 방법에 관한 것으로, 반도체 기판 상에 하부 금속 물질과 절연 물질 및 상부 금속 물질을 순차로 형성하는 단계와, 상부 금속 물질의 상부에 캡핑층을 형성하는 단계와, 식각 마스크 패턴을 이용해 캡핑층 및 상부 금속 물질을 선택적으로 식각하여 절연 물질의 상부 일부를 선택적으로 노출시켜서 상부 금속 물질에 의한 상부 금속층을 완성하는 단계와, 반도체 기판의 전면에 스페이서 형성 물질을 형성한 후 절연 물질이 다시 노출될 때까지 식각하여 측벽 스페이서를 형성하는 단계와, 절연 물질의 노출 영역을 식각하여 하부 금속 물질에 의한 하부 금속층, 절연 물질에 의한 절연층, 캡핑층 및 측벽 스페이서를 포함하는 캐패시터를 완성하는 단계를 포함하며, 식각 공정 중에 상부 금속층이 표면에 노출되지 않도록 함으로써, 식각 공정 중에 발생하는 파티클 또는 잔류물에 의한 페일을 근본적으로 방지하는 이점이 있다.

MIM, 금속 브리지, 누설

Description

캐패시터의 제조 방법{METHOD FOR FORMING CAPACITOR}

도 1a 내지 도 1c는 종래의 제 1 실시 예에 따른 캐패시터 제조 방법을 보인 소자 단면도,

도 2는 종래의 제 2 실시 예에 따른 캐패시터 제조 방법을 보인 소자 단면도,

도 3은 종래의 제 3 실시 예에 따른 캐패시터 제조 방법을 보인 소자 단면도,

도 4는 종래의 제 1 실시 예와 제 3 실시 예에 따른 캐패시터 제조 방법에 의한 누설 전류의 발생 상태를 보인 도면,

도 5는 종래의 제 2 실시 예에 따른 캐패시터 제조 방법에서 금속 식각 브리지를 발생시키는 결과를 나타낸 도면,

도 6a 내지 도 6f는 본 발명의 제 1 실시 예에 따른 캐패시터 제조 방법을 보인 소자 단면도,

도 7a 및 도 7b는 본 발명의 제 2 실시 예에 따른 캐패시터 제조 방법을 보인 소자 단면도.

본 발명은 캐패시터(capacitor)의 제조 방법에 관한 것으로, 더욱 상세하게는 반도체 소자에 MIM(metal insulator metal) 구조의 캐패시터를 형성하는데 적합한 방법에 관한 것이다.

주지하는 바와 같이, 현재 상용화되어 있는 혼합 신호(mixed signal) 디바이스는 기존의 로직 디바이스에 캐패시터와 인덕터 등을 장착한 형태의 구조를 갖는데, 여기에서 반도체 기판 상에 캐패시터를 구현하는 방법으로는 MIM 구조가 널리 상용화되어 있다.

도 1a 내지 도 1c는 종래의 제 1 실시 예에 따른 캐패시터 제조 방법을 보인 소자 단면도이다.

도 1a를 참조하면, 반도체 기판(11) 상에 임의의 공정 조건을 갖는 증착 공정을 순차 수행하여 캐패시터 하부 금속층으로 사용될 하부 금속 물질(13a)과 절연 물질(15a)을 순차 증착한다.

도 1b를 참조하면, 임의의 공정 조건을 갖는 증착 공정을 순차 수행함으로서, 절연 물질(15a)의 상부에 캐패시터 상부 금속층으로 사용될 상부 금속 물질(17a)을 형성한다.

도 1c를 참조하면, 포토레지스트 도포 → 노광 → 현상 공정을 수행하여 상부 금속 물질(17a)의 상부에 임의의 패턴을 갖는 식각 마스크 패턴(도시 생략)을 형성하고, 이 식각 마스크 패턴을 식각 장벽층으로 하는 식각 공정(또는 마스크 공정)을 통해 상부 금속 물질(17a), 절연 물질(15a)의 일부를 선택적으로 식각함으로 써, 반도체 기판(11) 상에 하부 금속층(13), 절연막(15), 상부 금속층(17)으로 된 MIM 구조의 캐패시터를 완성한다.

그러나, 종래의 제 1 실시 예에 의하면 식각 공정 중에 하부 금속 물질(13a)의 손실이 전혀 없이 식각을 멈출 수는 없기 때문에 식각 공정 중에 노출되는 하부 금속 물질(13a)의 상부 일부도 제거되는 손실이 발생된다. 이때 하부 금속 물질(13a)에 의한 파티클(particle) 또는 잔류물(residue) 등이 캐패시터의 측벽에 흡착되어 결국엔 MIM 누설(leakage)을 유발하게 되며, 페리미터(perimeter)가 큰 캐패시터의 경우 누설 전류에 의한 페일(fail)이 발생하는 문제점이 있다.

이러한 종래의 제 1 실시 예에 의한 문제점을 개선하기 위한 종래의 제 2 실시 예를 살펴보면, 도 2에 나타낸 바와 같이 식각 공정 중에 하부 금속 물질(13a)이 드러나지 않도록 절연 물질(15a)의 중간 지점에서 식각을 멈춤으로써, 반도체 기판(11) 상에 하부 금속층(13), 절연막(15), 상부 금속층(17)으로 된 MIM 구조의 캐패시터를 완성한다. 이때는 MIM 지역 외에 남아있는 절연 물질의 두께를 적절히 조절하여 최소한의 절연 물질만이 남게 하는 것이 중요하다.

그러나, 이러한 종래의 제 2 실시 예는 아래와 같은 문제점이 있다.

첫째, MIM 지역 외에 남아있는 절연 물질의 두께를 항상 일정한 두께로 유지하도록 공정을 조절하는 것이 어렵다.

둘째, MIM 지역 외에 남아있는 절연 물질은 고유전상수(high K)를 가지는 물질이므로 결국 배선 구조 상에 기생 캐패시터를 유발하여 RC 지연(delay)에 좋지 않은 영향을 미친다.

셋째, 이후 하부 금속층의 식각 시에 절연 물질은 하드 마스크 역할을 하기 때문에 일반 배선보다 많은 오버 식각과 브레이크 스루 타임(berak through time)의 조절이 필요하여 그 만큼 감광막(포토 레지스트) 두께 마진을 보다 확보해야 하는 어려움이 있다. 이 공정은 주로 이후 금속 식각 공정에서 같은 이유로 금속 층간의 누설 페일을 자주 유발하여 신뢰성 및 수율에 매우 좋지 않은 영향을 미치는 경우가 많다.

또한, 이러한 종래의 제 2 실시 예에 따른 문제점을 개선하기 위한 종래의 제 3 실시 예를 살펴보면, 도 3에 나타낸 바와 같이 상부 금속층(17)을 위한 측벽 스페이서(19)를 추가로 형성함으로써, 반도체 기판(11) 상에 하부 금속층(13), 절연막(15), 상부 금속층(17), 측벽 스페이서(19)로 된 MIM 구조의 캐패시터를 완성한다.

그러나, 이러한 종래의 제 3 실시 예 또한 MIM 이외의 영역에서 절연 물질(15a)이 완전히 제거될 때에 하부 금속 물질(13a)의 식각에 의해 발생하는 파티클 또는 잔류물이 캐패시터의 측벽에 흡착되어 하부 금속층(13)과 상부 금속층(17) 간에 금속 브리지(metal bridge)(21)를 유발시켜서 발생하는 MIM 누설의 문제점을 완전히 해소하지는 못하였다.

도 4는 종래 기술들에 대해서 MIM 누설에 매우 취약함을 실험적으로 나타낸 것이다.

도 4의 오른쪽 그래프(종래 제 1 실시 예)와 왼쪽 그래프(종래 제 3 실시 예)를 비교하여 보면, 측벽 스페이서의 형성에 의해 누설 전류의 발생이 약간 개선 되었으나 근본적인 해결이 되지 못함을 볼 수 있다.

도 5는 종래의 제 2 실시 예에 따른 캐패시터 제조 방법에서 금속 식각 브리지를 발생시키는 결과를 나타낸 것이다.

두꺼운 절연 물질을 제거해야 되고, 그 두께를 균일하게 남기는 데에 어려움이 있어서 식각률(etch rate)이 낮은 에지(edge) 지역에 금속 식각 브리지를 발생시키기도 한다.

본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 제안한 것으로, 식각 공정 중에 상부 금속층이 표면에 노출되지 않도록 함으로써, 식각 공정 중에 발생하는 파티클 또는 잔류물에 의한 페일을 근본적으로 방지하는 데 그 목적이 있다.

이와 같은 목적을 실현하기 위한 본 발명에 따른 캐패시터의 제조 방법은, 반도체 기판 상에 하부 금속 물질과 절연 물질 및 상부 금속 물질을 순차로 형성하는 단계와, 상부 금속 물질의 상부에 캡핑층을 형성하는 단계와, 식각 마스크 패턴을 이용해 캡핑층 및 상부 금속 물질을 선택적으로 식각하여 절연 물질의 상부 일부를 선택적으로 노출시켜서 상부 금속 물질에 의한 상부 금속층을 완성하는 단계와, 반도체 기판의 전면에 스페이서 형성 물질을 형성한 후 절연 물질이 다시 노출될 때까지 식각하여 측벽 스페이서를 형성하는 단계와, 반도체 기판의 상부에 제 2 식각 마스크 패턴을 형성하는 단계와, 제 2 식각 마스크 패턴을 이용해 절연 물질을 선택적으로 식각하여 하부 금속 물질의 상부 일부를 선택적으로 노출시켜서 하부 금속 물질에 의한 하부 금속층을 완성하는 단계와, 제 2 식각 마스크 패턴을 제거하여 하부 금속층, 절연 물질에 의한 절연층, 캡핑층 및 측벽 스페이서를 포함하는 캐패시터를 완성하는 단계를 포함한다.

이하, 본 발명의 바람직한 실시 예를 첨부된 도면들을 참조하여 상세히 설명한다. 아울러 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.

도 6a 내지 도 6f는 본 발명의 제 1 실시 예에 따른 캐패시터 제조 방법을 보인 소자 단면도이다.

도 6a를 참조하면, 반도체 기판(101) 상에 임의의 공정 조건을 갖는 증착 공정을 순차 수행하여 캐패시터 하부 금속층으로 사용될 하부 금속 물질(103a)과 실리콘 질화막(SiN) 등의 절연 물질(105a)을 순차 증착한다.

그리고, 임의의 공정 조건을 갖는 증착 공정을 순차 수행함으로서, 절연 물질(105a)의 상부에 예를 들면 Ti/TiN 등의 다층 구조를 갖는 상부 금속 물질(107a)을 형성한다. 상부 금속 물질(107a)은 추후 캐패시터 상부 금속층으로 사용될 층이다.

도 6b를 참조하면, 추후 수행될 식각 공정 중에 상부 금속 물질(107a)이 표면에 노출되지 않도록 하기 위해 상부 금속 물질(107a)의 상부에 산화막 등의 캡핑층(109)을 형성한다. 바람직하기로, 캡핑층(109)은 PE TEOS/PE SRO 등의 BEOL(Back End Of Line) 공정에 이용되는 산화막을 사용하여 적어도 1000Å보다 더 두껍게 형성한다.

도 6c를 참조하면, 감광막 도포 → 노광 → 현상 공정을 수행하여 캡핑층(109)의 상부에 임의의 패턴을 갖는 식각 마스크 패턴(도시 생략)을 형성하고, 이 식각 마스크 패턴을 식각 장벽층으로 하는 식각 공정(또는 마스크 공정)을 통해 캡핑층(109), 상부 금속 물질(107a)을 선택적으로 식각함으로써, 절연 물질(105a)의 상부 일부를 선택적으로 노출시키는 상부 금속층(107)을 완성한다. 이러한 식각 공정은 반응성 이온 식각(Reactive Ion Etch: RIE)을 통해 수행할 수 있으며, 이러한 식각 공정 중에 노출되는 절연 물질(105a)의 상부 일부도 제거된다.

도 6d를 참조하면, 측벽에서의 스페이서 형성을 위해, 증착 공정을 수행함으로써, 반도체 기판(101)의 전면에 산화막 등의 스페이서 형성 물질(111a)을 형성한다. 이때 스페이서 형성 물질(111a)로서 열산화(thermal oxide) 계열은 높은 온도로 인하여 BEOL 레벨을 열화시키기 때문에 사용하지 않으며, 플라즈마 강화 화학기상증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정을 통해 형성하는 것이 바람직하다. 아울러, 스페이서 형성 물질(111a)은 PE TEOS/PE SRO 등의 BEOL 공정에 이용되는 산화막을 사용하여 500Å 내지 3000Å의 두께로 형성하는 것이 바람직하다.

도 6e를 참조하면, 블랭킷 식각(blanket etch)을 통해 절연 물질(105a)이 다시 노출될 때까지 스페이서 형성 물질(111a)을 식각하여 측벽 스페이서(111)를 형성한다.

도 6f를 참조하면, 하부 금속 물질(103a)이 노출될 때까지의 블랭킷 식각을 통해 MIM 지역 외의 절연 물질(105a)을 제거함으로써, 반도체 기판(101) 상에 하부 금속층(103), 절연막(105), 상부 금속층(107), 캡핑층(109), 측벽 스페이서(111)로 된 MIM 구조의 캐패시터를 완성한다.

이러한 식각 공정 중에 캡핑층(109)은 상부 금속층(107)이 표면에 노출되는 것을 막아서 하부 금속 물질(103a)의 식각에 의해 발생하는 파티클 또는 잔류물이 캐패시터의 측벽에 흡착되어 하부 금속층(103)과 갭핑층(109) 간에 금속 브리지(21)를 유발하더라도 MIM 누설의 문제점은 발생하지 않는다.

도 7a 및 도 7b는 본 발명의 제 2 실시 예에 따른 캐패시터 제조 방법을 보인 소자 단면도이다.

본 발명의 제 2 실시 예는 본 발명의 제 1 실시 예를 통해 참조한 도 6e와 같이 측벽 스페이서(111)를 형성한 후에 블랭킷 식각을 수행하지 않는 대신에, 감광막 도포 → 노광 → 현상 공정을 수행하여 하부 금속층(103)과 상부 금속층(107)간의 이격거리(d)를 정의하도록 반도체 기판(101)의 상부에 식각 마스크 패턴(113)을 형성하고, 이 식각 마스크 패턴(113)을 식각 장벽층으로 하는 식각 공정(또는 마스크 공정)을 통해 절연 물질(105a)을 선택적으로 식각함으로써, 하부 금속 물질(103a)의 상부 일부를 선택적으로 노출시켜서 하부 금속층(103)을 완성한다. 이러한 식각 공정은 반응성 이온 식각(RIE)을 통해 수행할 수 있으며, 이러한 식각 공정 중에 노출되는 하부 금속 물질(103a)의 상부 일부도 제거된다.

이후, 식각 마스크 패턴(113)을 제거하면 반도체 기판(101) 상에 하부 금속층(103), 절연막(105), 상부 금속층(107), 캡핑층(109), 측벽 스페이서(111)로 된 MIM 구조의 캐패시터가 완성된다.

이와 같은 본 발명의 제 2 실시 예는 식각 마스크 패턴(113)을 통해 하부 금속층(103)과 상부 금속층(107)간의 이격거리(d)를 확보하여 본 발명의 제 1 실시 예에 따른 측벽 스페이서(111)에 의한 이격거리보다 더 먼 거리를 확보함으로써, 식각 공정 중에 발생하는 파티클 또는 잔류물에 의한 페일의 발생을 방지하는 측면에서는 제 1 실시 예보다 안정된 효과를 얻을 수 있다.

지금까지 본 발명의 일 실시 예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시 예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.

전술한 바와 같이 본 발명은 식각 공정 중에 상부 금속층이 표면에 노출되지 않도록 함으로써, 식각 공정 중에 발생하는 파티클 또는 잔류물에 의한 상부 금속층과 하부 금속층간의 누설을 효과적으로 차단할 수 있다.

아울러, MIM 공정 후 하부 배선의 패터닝 및 식각 공정을 용이하게 해주며, 상부 금속층을 표면에 노출되지 않도록 하는 캡핑층을 사용하므로 MIM 식각 후 폴리머(polymer) 제거가 용이하다.

또한, MIM 지역 외의 절연 물질 제거 지역을 추가적인 패터닝 공정으로 조정할 수 있으므로 누설에 의한 페일 발생을 보다 안정적으로 방지하는 효과가 있다.

Claims (6)

1. 삭제
2. 반도체 기판 상에 하부 금속 물질과 절연 물질 및 상부 금속 물질을 순차로 형성하는 단계와,

   상기 상부 금속 물질의 상부에 캡핑층을 형성하는 단계와,

   제 1 식각 마스크 패턴을 이용해 상기 캡핑층 및 상부 금속 물질을 선택적으로 식각하여 상기 절연 물질의 상부 일부를 선택적으로 노출시켜서 상기 상부 금속 물질에 의한 상부 금속층을 완성하는 단계와,

   상기 반도체 기판의 전면에 스페이서 형성 물질을 형성한 후 상기 절연 물질이 다시 노출될 때까지 식각하여 측벽 스페이서를 형성하는 단계와,

   상기 반도체 기판의 상부에 제 2 식각 마스크 패턴을 형성하는 단계와,

   상기 제 2 식각 마스크 패턴을 이용해 상기 절연 물질을 선택적으로 식각하여 상기 하부 금속 물질의 상부 일부를 선택적으로 노출시켜서 상기 하부 금속 물질에 의한 하부 금속층을 완성하는 단계와,

   상기 제 2 식각 마스크 패턴을 제거하여 상기 하부 금속층, 상기 절연 물질에 의한 절연층, 상기 캡핑층 및 상기 측벽 스페이서를 포함하는 캐패시터를 완성하는 단계

   를 포함하는 캐패시터의 제조 방법.
3. 제 2 항에 있어서,

   상기 캐패시터의 제조 방법은,

   상기 제 2 식각 마스크 패턴을 통해 상기 하부 금속층과 상기 상부 금속층간의 이격거리를 확보하여 상기 측벽 스페이서에 의한 이격거리보다 더 먼 이격거리를 확보하는

   캐패시터의 제조 방법.
4. 제 2 항에 있어서,

   상기 캡핑층 또는 상기 스페이서 형성 물질은 산화막으로 형성하는

   캐패시터의 제조 방법.
5. 제 2 항에 있어서,

   상기 스페이서 형성 물질은, 플라즈마 강화 화학기상증착(PECVD) 공정을 통해 형성하는

   캐패시터의 제조 방법.
6. 제 2 항에 있어서,

   상기 측벽 스페이서를 형성하는 단계 또는 상기 캐패시터를 완성하는 단계의 식각은, 블랭킷 식각을 이용하는

   캐패시터의 제조 방법.

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