KR20010084675A - 확산방지막을 가진 반도체 장치의 커패시터 형성방법 - Google Patents

Abstract

본 발명은 오산화 이탄탈륨(Ta₂O₅) 등의 산화물을 유전막으로 하는 커패시터를 형성함에 있어서 원자층 적층방법(Atomic Layer Deposition)을 응용한 연속층 적층방법(Sequential Layer Deposition)을 통해 캡핑층과 상부전극을 하나의 챔버에서 형성하는 방법을 제공하고, 또한 캡핑층과 상부전극의 격자 불일치(lattice mismatch)에 의한 잔류응력을 완화하기 위해 조성경사를 가지는 완충층을 형성하는 방법을 제공하며, 상기의 캡핑층, 완충층 및 상부전극의 다층막을 하나의 챔버에서 형성하는 방법을 제공한다.

본 발명에 따르면, 상기 캡핑층, 상부전극 및 완충층을 포함하는 다층막을 원하는 두께로 얻을 수 있을 뿐 아니라, 하나의 챔버내에서 형성할 수 있게 됨으로써 비용 절감의 효과를 거둘 수 있다.

Description

확산방지막을 가진 반도체 장치의 커패시터 형성방법{A method for formation of semiconductor capacitors with diffusion barriers}

본 발명은 반도체 장치에 관한 것으로, 상세하게는 탄탈륨 산화막(Ta₂O₅)과 같은 금속 산화물을 유전체로 하는 반도체 장치의 커패시터의 형성방법에 관한 것이다.

반도체 제조기술의 발달과 응용분야의 확장에 따라 대용량의 메모리 소자의 개발이 진척되고 있으며, 회로의 고집적화에 따라 단위 메모리 셀의 면적은 감소하고 셀 커패시턴스도 감소하고 있다. 이에 따라 반도체 커패시터에서 유전막으로 사용되어 왔던 SiO₂, Si₃N₄및 이들의 조합인 ONO(SiO₂/Si₃N₄/SiO₂)는 충분한 커패시턴스를 확보하는 데에는 부적절하게 되었고, 이를 대신하여 오산화 이탄탈륨(Ta₂O₅)의 사용이 요구되고 있다.

디램(DRAM) 커패시터 구조에서 Ta₂O₅유전막의 상부전극으로는 TiN이 많이 연구되고 있다. 특히, Ta₂O₅를 유전막으로 사용하는 커패시터의 경우 상부전극으로 화학기상증착된 TiN 막, 원자층 적층(Atomic Layer Deposition)된 TiN 막 등이 사용되고 있는데, 몇가지 문제점을 안고 있다.

먼저 TiN 막과 탄탈륨 산화막의 계면에서 Ti와 Ta 원소 간의 상호 확산에 의한 탄탈륨 산화막의 유전율 감소가 유발되는 것이다. 이러한 계면 불안정 문제를 해결하기 위한 SiN 막과 같은 캡핑층(capping layer)을 TiN 막과 탄탈륨 산화막 사이에 형성하는 방안이 제안되었다. 하지만, 이러한 SiN 막이 형성되게 되면 유전체의 유전율이 크게 감소될 수 있어 가능한 두께를 최대한 작게 형성시켜야 한다. 따라서 SiN 캡핑층의 필요한 두께를 수∼수십 Å으로 해야 하는데, 이 정도의 두께는 기존의 SiN 막을 증착하는 방법으로 조절하기 힘들뿐만 아니라, 새로운 공정이 더 추가되므로, 2개의 챔버를 필요로 하게 되고 비용의 측면에서도 불리하다. 따라서 TiN 상부전극과 SiN 캡핑층을 동시에 하나의 챔버 내에서 형성하는 것과 SiN 캡핑층의 두께를 수∼수십 Å 정도로 조절할 수 있는 방법이 필요하게 되었다.

탄탈륨 산화막과 TiN 상부전극으로 만들어진 커패시터 구조에서 또 다른 문제점으로는 증착된 TiN 막이 받는 잔류응력(residual stress)이 있다. 이 응력은2.2×10¹⁰dyne/cm²정도로 비교적 높은 편이다. 따라서 증착된 후 TiN 막이 받는 잔류응력을 완화시킬 수 있는 커패시터의 형성방법이 필요하게 되었다.

본 발명이 이루고자 하는 기술적 과제는 상기의 문제점을 해결하기 위해 Ta₂O₅와 같은 금속 산화물을 유전막으로 하는 커패시터를 형성할 때, 상부전극과 유전막 사이의 캡핑층을 수∼수십Å 정도로 미세하게 조절하고 상부전극과 캡핑층을 포함한 다층막을 하나의 챔버 내에서 형성할 수 있는 방법을 제공하는 것이다.

본 발명의 다른 기술적 과제는 캡핑층 및 상부전극에 존재하는 잔류응력을 완화하기 위하여 조성경사를 가지는 완충층을 형성하고 캡핑층, 완충층 및 상부전극을 포함하는 다층막을 하나의 챔버에서 형성할 수 있는 방법을 제공하는 것이다.

도 1은 본 발명의 SiN 캡핑층 및 TaN 상부 전극을 증착하기 위한 전구체 및 퍼지 가스의 유입 사이클이다.

도 2는 본 발명의 SiN 캡핑층, TaSiN 완충층 및 TaN 상부전극을 증착하기 위한 전구체 및 퍼지 가스의 유입 사이클이다.

도 3은 일반적인 금속 배선 구조를 나타낸 것이다.

도 4는 본 발명의 방법을 금속 배선 구조에 적용한 예를 나타낸 것이다.

상기 기술적 과제를 달성하기 위해서 본 발명은, 하부전극을 형성하는 단계, 상기 하부전극 상에 금속 산화물로 된 유전막을 형성하는 단계, 상기 유전막 상에 제 1금속 전구체로부터 제 1금속층을 흡착시킨 후, 상기 제 1금속층과 질소 전구체를 반응시켜 제 1금속 질화물막을 형성하고 이를 반복하여 수행함으로써 소정의 두께를 가진 상기 제 1금속 질화물막인 캡핑층을 형성하는 단계, 상기 캡핑층 상에 제 2금속 전구체로부터 제 2금속층을 흡착시킨 후, 상기 제 2금속층과 질소 전구체를 반응시켜 제 2금속 질화물막을 형성하고 이를 반복하여 수행함으로써 소정의 두께를 가지는 상기 제 2금속 질화물막인 상부전극을 형성하는 단계를 포함하는 반도체 커패시터의 형성방법을 제공한다.

또한 본 발명은 상기 캡핑층 또는 상부 전극 상에, 상기 캡핑층 또는 상부전극 형성에 사용된 제 1 및 제 2금속 전구체 중 어느 하나의 금속 전구체로부터 제 3금속층을 흡착시킨 후, 나머지 하나의 금속 전구체로부터 제 4금속층을 흡착시킴으로써, 제 3금속 및 제 4금속의 혼합층을 형성하는 단계, 상기 금속 혼합층과 질소 전구체를 반응시켜 제 3금속 질화물막을 형성하는 단계, 상기 혼합층 형성단계 및 제 3금속 질화물막 형성단계를 반복함으로써 소정의 두께를 가진 제 3금속질화물막인 완충층을 형성하는 단계를 더 포함할 수 있다.

상기 캡핑층 형성단계, 상부전극 형성단계는 하나의 반응챔버 내에서 수행된다. 상기 캡핑층 또는 상부전극 상에 완충층이 형성되는 경우, 상기 완충층 또한 상기 캡핑층 형성단계 및 상부전극 형성단계가 수행되는 동일한 챔버 내에서 형성되는 것을 특징으로 한다.

상기 유전막은 Ta₂O₅, Al₂O₃, TiO₂, SrTiO₃, BaSrTiO₃, PbZrTiO₃, PbMgNbO₃중의 어느 하나 또는 둘 이상의 조합일 수 있다.

상기 제 1금속은 Si 또는 Al이다. 따라서 캡핑층은 SiN 또는 AlN가 된다.

상기 제 2금속은 Ta, W, Ti, Cr, Nb 또는 Hf이 적당하다. 따라서 상부전극은 Ta, W, Ti, Cr, Nb 또는 Hf 중 하나의 원소의 금속 질화물이 된다.

상기 완충층은 캡핑층과 상부전극의 조성과 조성경사를 가지도록 각 질화물의 고용체이다. 상기 완충층은 유전막과 상부전극 간의 격자 불일치에 의한 잔류응력을 해소하기 위하여 상기 캡핑층과 상부전극 사이에 개재될 수 있고, 상부전극상에 형성될 수도 있다.

본 발명에서 상기 각 캡핑층, 완충층 및 상부전극을 하나의 챔버에서 형성하고 그 두께를 수Å∼ 수십Å 등 소정의 두께로 조절하기 위해 연속층 적층방법(Sequential Layer Deposition)을 사용하였다. 연속층 적층방법이란 원자층 적층방법(Atomic Layer Deposition, 이하 ALD라 한다)과 비슷한 방법으로 증착속도를 개선한 방법이다.

ALD는 화학기상증착(CVD)처럼 화학반응을 사용하는 증착법이지만 각각의 가스가 챔버 내에서 혼합되지 않고 한 개씩 펄스로 흘려진다는 점에서 화학기상증착과 다르다. 예컨대, A와 B 가스를 사용하는 경우, 먼저 A만을 흘리게 되고 이때 기판에 A 가스분자가 화학흡착된다. 챔버에 잔류한 A가스는 아르곤이나 질소같은 불활성 가스로 퍼지시킨다. 이후 B가스만을 흘리면 A와 B간의 반응은 화학흡착된 A가스가 있는 표면에서만 일어나 원자층 단위의 박막이 증착된다. 이 방법은 복잡한 형상(morphology)을 가진 표면에서 좋은 단차도포성을 얻을 때 주로 사용된다.

연속층 적층방법이란 ALD의 생산성을 개선한 방법으로서 상기 ALD에서는 A가스의 흡착단계 후 퍼지단계에서 퍼지가스를 통해 화학흡착(chemisorption)된 한 층의 흡착가스를 제외한 모든 가스를 배출한다. 그러나 연속층 적층방법은 퍼지가스의 유량 및 배출속도를 조절함으로써 챔버 안의 압력을 상대적으로 높게 유지하여 화학흡착된 한 층 외에 화학흡착층 상에 물리흡착된 여러 층을 잔류하게 함으로써 이후 B가스의 유입에 의해 한 번에 2층 이상의 반응층을 형성할 수 있는 방법으로 ALD의 장점을 유지한 채 생산속도를 개선할 수 있다.

이하 첨부한 도면을 참조하여 바람직한 실시예를 설명함으로써 본 발명을 상술한다.

실시예 1

본 실시예는 유전막 상에 SiN 캡핑층과 TaN 상부전극을 가지는 반도체 커패시터의 형성방법을 설명한다. 본 실시예는 반도체 기판상의 소정영역과 연결된 스토리지 전극을 형성하는 단계, 상기 스토리지 전극 상에 유전막을 형성하는 단계 및 상기 유전막 상에 SiN 캡핑층 및 TaN 상부전극을 형성하는 단계로 구성된다.

본 실시예에서 스토리지 전극형성단계 및 유전막 형성단계는 통상의 방법을 사용하고 스토리지 전극으로는 폴리 실리콘을, 유전막으로는 Ta₂O₅를 사용할 수 있다.

Ta₂O₅유전막 상에 SiN 캡핑층과 TaN 상부전극의 다층막을 형성하는 단계는 다시 다음의 두 단계로 구성된다. 첫 번째 단계는 SiN 캡핑층을 형성하는 단계로 Si 전구체와 퍼지가스 및 N 전구체를 차례로 교번하면서 챔버 내로 주입하여 필요한 두께만큼 사이클 수를 조절하여 Ta₂O₅유전막 상에 SiN 막을 형성한다. 두 번째 단계는 TaN 막을 형성하는 단계로 Ta 전구체와 퍼지가스 및 N 전구체를 차례로 교번하면서 챔버 내로 주입하여 필요한 두께만큼 사이클 수를 조절하여 상기 SiN 막 상에 TaN 막을 형성한다. 본 발명에서 Si 전구체로는 SiH₄또는 Si₂H₆등 Si를 포함하는 기체 또는 액체 전구체 중 하나를 사용하고, Ta 전구체로는 TaCl₅또는 TaF₅등 고체 전구체 또는 Ta(NEt)(NEt₂)₃, Ta(η²-EtN=CMeH)(NEt₂)₃등 금속유기물 액체전구체 중 하나를 사용한다. N 전구체의 경우 질소를 포함하는 NH₃등 기체 또는 액체 전구체 중 하나를 사용할 수 있다. 퍼지 가스의 경우에는 Ar, N₂, H₂, He 중 하나 또는 하나 이상을 사용할 수 있다.

위 각 단계에서 막을 형성하는 온도는 약 100∼700℃이며, 바람직하게는 400∼500℃가 적당하다. 챔버 내의 압력은 약 0.5∼50 torr 정도로 유지하고 바람직하게는 1∼5 torr가 적당하다.

도 1에 상기 SiN/TaN 다층막 형성시 챔버 내로 주입되는 전구체 및 퍼지 가스의 유입주기를 나타내었다. Si 전구체를 일정시간 동안 유입하여 유전막의 표면에 흡착시키고, 나머지 전구체를 퍼지가스에 의해 배출시킨 후 N 전구체를 유입시켜 유전막의 표면에 SiN 층을 형성하고 다시 퍼징을 통해 배출시킨다. 이러한 과정을 반복하여 원하는 두께의 SiN 막을 얻을 수 있다. 상기 SiN 막 상에 형성되는 TaN 막의 유입주기는 Ta 전구체-퍼지-N 전구체-퍼지의 순으로 구성되며 이러한 주기를 반복하여 원하는 두께의 막을 얻을 수 있다. 챔버 내의 압력을 일정하게 유지시킬 필요가 있는 경우 도 1의 하단에 나타난 주기를 따라 퍼지가스를 한 주기 동안 연속해서 유입할 수 있다.

실시예 2

본 실시예에서는 Ta₂O₅유전막 상에 SiN 캡핑층/TaSiN 완충층/TaN 상부전극의다층막을 하나의 챔버에서 증착하는 방법을 설명한다. 스토리지 전극형성 단계 및 유전막 형성단계는 실시예 1과 동일하다. 본 실시예에서 다층막의 형성단계는 세 단계로 구성되는데, 첫 번째 단계는 유전막 상에 SiN 막을 형성하는 단계로 상기 실시예 1의 방법과 동일하다. 두 번째 단계는 TaSiN 막을 형성하는 단계로서, Ta 전구체, Si 전구체 및 N 전구체를 차례로 교번하면서 챔버 내로 주입하여 필요한 두께만큼 사이클 수를 조절하여 상기 SiN 막 상에 TaSiN 막을 형성한다. 세 번째 단계는 TaN 막을 형성하는 단계로 상기 실시예 1과 동일하다.

도 2에는 SiN/TaSiN/TaN 다층막을 형성하는 각 전구체 및 퍼지가스의 유입주기를 도시하였다. 먼저 실시예 1에서와 같이 Si 전구체-퍼지가스-N 전구체-퍼지가스의 한 주기를 통해 전구체 및 퍼지가스를 유입하여 SiN 층을 형성한다. 상기 유입주기를 반복하여 수행함으로써 원하는 두께의 SiN 막을 형성할 수 있다. 그 뒤 연속해서 상기 SiN 막 상에 Ta 전구체-퍼지가스-Si 전구체-퍼지가스-N 전구체-퍼지가스의 순으로 한 주기를 통해 TaSiN 층을 형성한다. 상기 유입주기를 반복하여 수행함으로써 원하는 두께의 TaSiN 막을 형성할 수 있다. 여기서 Ta 또는 Si전구체는 한 주기에 2번 이상 유입될 수도 있는데 이를 통해 증착된 막에서 Ta 또는 Si의 함량비를 조절할 수 있다. 예를 들어 TaSiN 막 자체의 비저항을 낮출 필요가 있을 경우에는 Ta 전구체-퍼지-Si 전구체-퍼지-Ta 전구체-퍼지-N 전구체-퍼지의 순으로 유입주기를 택할 경우 Ta의 함량비를 높일 수 있다. 상기 TaSiN 완충층 상에 형성되는 TaN 상부전극은 실시예 1에서와 같이 Ta 전구체-퍼지-N 전구체-퍼지의 순으로 유입되어 형성된다. 위 주기를 반복하여 수행함으로써 원하는 두께의 상부전극을형성할 수 있다. 이상의 과정에서 상기 챔버 내의 압력을 일정하게 유지할 필요가 있을 때는 도 2의 하단에서와 같이 한 주기동안 계속하여 퍼지가스를 유입할 수도 있다.

상기 실시예는 Ta₂O₅유전막 상에 SiN/TaSiN/TaN 다층막을 형성한 경우를 설명하였지만 캡핑층의 경우 SiN막 대신에 AlN막에도 특별한 조작없이 적용할 수 있고, 상부전극인 TaN 층의 경우 도전성을 가진 금속질화물 즉, W, Ti, Cr, Hf, Nb 등의 질화물에도 동일한 방법으로 적용할 수가 있다. 또한 상기 실시예는 완충층이 캡핑층과 상부전극 사이에 개재되었을 때의 다층막 형성방법을 설명하고 있으나, TaN 보다 비저항이 높은 TaSiN을 가장 상부에 올 수 있도록 SiN/TaN/TaSiN과 같이 형성할 경우에도 적용할 수 있다. 또한 경우에 따라서는 캡핑층 및 완충층이 하나의 막으로 되어 TaSiN/TaN 의 형태로 쉽게 변형할 수 있다.

한편 본 발명의 방법은 금속배선구조의 확산 방지막을 형성할 때에도 적용할 수 있다. 일반적으로 금속배선물질은 층간 절연막이나 폴리실리콘 내로 확산하는 문제가 있는데, 이를 방지하기 위한 금속 콘택에서의 확산 방지막으로서 TiN, TaN 등이 많이 연구되고 있다. 그러나, 특히 Cu를 배선 금속으로 하는 경우, 기존의 TiN 막 등은 Cu가 폴리실리콘 내로 확산하는 것을 막기에는 부적합한 것으로 알려져 있다. 이에 대해 SiN막이 층간절연막 및 폴리실리콘 내로의 금속배선물질 확산을 막는데 효과적이라고 알려져 있다. 하지만 SiN 자체는 부도체이므로 단일 금속막으로는 사용하기는 곤란하며 TaSiN과 같이 TaN과 SiN의 고용물(solid solution)의 형태로 사용된다면 확산방지 특성을 개선할 수 있을 것이다. 다만 TaSiN은 비저항이 높은 단점이 있기 때문에 TaSiN막을 가능한 얇게 형성하고 TaN 막과 이중층의 형태로 사용하는 것이 효과적이다.

일반적인 금속배선구조를 살펴보면 도 3과 같다. 즉, 폴리실리콘막(31) 상에 층간절연막(32)이 형성되고, 상기 층간절연막을 식각하여 형성된 콘택홀 상에 TiN과 같은 확산방지막(33)이 형성된 후 상기 확산방지막 상에 금속배선물질(35)이 형성된 구조이다. 통상 확산방지막(33)과 폴리실리콘막(31) 사이에는 접합을 용이하게 하기 위해 Ti 과 같은 오믹층(미도시)이 개재된다.

여기서 예를 들어, 도 4와 같이 본 발명의 연속층 적층방법을 적용하여 Ta 전구체, N 전구체 및 퍼지가스를 교번하면서 유입하여 원하는 두께를 가진 TaN(33) 막을 형성하고 연속적으로 Ta 전구체, Si 전구체, N 전구체 및 퍼지가스를 교번하면서 유입하여 원하는 조성 및 두께를 가진 TaSiN(34) 막을 형성하고 상기 TaSiN 막상에 금속 배선 물질(35)을 증착한다면, 상기 TaN/TaSiN 다층 확산방지막은 금속배선물질과 폴리실리콘 및 절연막 간의 확산을 방지하는 역할을 원활히 수행할 수 있을 것이다.

본 발명에 의하면 연속층 적층방법을 이용하여 금속층별로 증착할 수 있으므로 앞에서 지적한 바와 같이 Ta₂O₅유전체와 금속질화물 상부전극 간의 상호확산을 방지할 수 있는 캡핑층을 수Å∼수십Å 두께로 적층할 수가 있을 뿐만 아니라 캡핑층과 상부전극의 형성공정이 하나의 챔버에서 이루어질 수 있으므로 시간과 비용측면에서 훨씬 효과적이다.

또한 유전막과 상부전극 간에 격자 불일치로 인한 잔류응력이 발생할 경우, 이를 완화시키기 위하여 조성경사를 가진 완충층을 캡핑층 및 상부전극을 형성한 챔버와 동일한 챔버에서 형성할 수 있다.

Claims (3)

1. a) 하부전극을 형성하는 단계;

   b) 상기 하부전극 상에 금속 산화물로 된 유전막을 형성하는 단계;

   c) 상기 유전막 상에 제 1금속 전구체로부터 제 1금속층을 흡착시킨 후, 상기 제 1금속층과 질소 전구체를 반응시켜 제 1금속 질화물막을 형성하고 이를 반복하여 수행함으로써 소정의 두께를 가진 상기 제 1금속 질화물막인 캡핑층을 형성하는 단계;

   d) 상기 캡핑층 상에 제 2금속 전구체로부터 제 2금속층을 흡착시킨 후, 상기 제 2금속층과 상기 질소 전구체를 반응시켜 제 2금속 질화물막을 형성하고 이를 반복하여 수행함으로써 소정의 두께를 가지는 상기 제 2금속 질화물막인 상부전극을 형성하는 단계를 포함하고, 상기 c) 및 d) 단계는 동일한 반응 챔버에서 수행되는 것을 특징으로 하는 반도체 커패시터의 형성방법.
2. 제 1항에 있어서, 상기 제 1금속은 Si 또는 Al이고, 제 2금속은 Ta, W, Ti, Cr, Hf 또는 Nb인 것을 특징으로 하는 반도체 커패시터의 형성방법.
3. 제 1항에 있어서,

   e) 상기 캡핑층 또는 상부 전극 상에, 상기 캡핑층 또는 상부전극 형성에 사용된 제 1 및 제 2금속 전구체 중 어느 하나의 금속 전구체로부터 제 3금속층을 흡착시킨 후, 나머지 하나의 금속 전구체로부터 제 4금속층을 흡착시킴으로써, 제 3금속 및 제 4금속의 혼합층을 형성하는 단계;

   f) 상기 금속 혼합층과 상기 질소 전구체를 반응시켜 제 3금속 질화물막을 형성하는 단계;

   g) 상기 e) 및 f) 단계를 반복함으로써 소정의 두께를 가진 제 3금속 질화물막인 완충층을 형성하는 단계를 더 포함하고, 상기 c) 내지 g) 단계는 동일한 챔버 내에서 수행되는 것을 특징으로 하는 반도체 커패시터의 형성방법.