KR20010070264A - 텍스처 커패시터 전극 위의 컨포멀 박막 - Google Patents

텍스처 커패시터 전극 위의 컨포멀 박막 Download PDF

Info

Publication number
KR20010070264A
KR20010070264A KR1020000072991A KR20000072991A KR20010070264A KR 20010070264 A KR20010070264 A KR 20010070264A KR 1020000072991 A KR1020000072991 A KR 1020000072991A KR 20000072991 A KR20000072991 A KR 20000072991A KR 20010070264 A KR20010070264 A KR 20010070264A
Authority
KR
South Korea
Prior art keywords
metal
dielectric layer
capacitor
silicon
layer
Prior art date
Application number
KR1020000072991A
Other languages
English (en)
Other versions
KR100737304B1 (ko
Inventor
아이보 라아이즈마커스
수비피. 하우까
에른스트에이치.에이. 그랜네만
Original Assignee
추후보정
에이에스엠 마이크로케미스트리 오이
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 추후보정, 에이에스엠 마이크로케미스트리 오이 filed Critical 추후보정
Publication of KR20010070264A publication Critical patent/KR20010070264A/ko
Application granted granted Critical
Publication of KR100737304B1 publication Critical patent/KR100737304B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02142—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides
    • H01L21/02159—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides the material containing zirconium, e.g. ZrSiOx
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02178—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing aluminium, e.g. Al2O3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02183—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing tantalum, e.g. Ta2O5
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02186—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing titanium, e.g. TiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02189—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing zirconium, e.g. ZrO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02299—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment
    • H01L21/02304—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer pre-treatment formation of intermediate layers, e.g. buffer layers, layers to improve adhesion, lattice match or diffusion barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31616—Deposition of Al2O3
    • H01L21/3162—Deposition of Al2O3 on a silicon body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31691—Inorganic layers composed of oxides or glassy oxides or oxide based glass with perovskite structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/26—Web or sheet containing structurally defined element or component, the element or component having a specified physical dimension
    • Y10T428/263—Coating layer not in excess of 5 mils thick or equivalent
    • Y10T428/264—Up to 3 mils
    • Y10T428/265—1 mil or less

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Chemical Vapour Deposition (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 집적회로 셀을 위한 텍스처 실리콘 전극 위에 컨포멀(conformal) 커패시터 유전층을 제공하는 방법과 구조체에 관한 것이다. 커패시터 구조체와 제1 전극 또는 플레이트는 반도체 기판 위에 또는 그 내부에 형성된다. 제1 전극은 커패시터 플레이트 표면적을 늘리기 위한 반구형 그레인(HSG) 실리콘을 포함한다. 그리고 HSG 토포그래피는 교번 화학제에 노출되어 원하는 유전 재료의 모노레이어를 포함한다. 예시적인 공정 흐름에서는, 일정한 운반가스 유동으로 주입되어 교번 펄스되는 유기금속과 산소 소스가스를 포함한다. 그러므로 자기 마무리 금속층은 산소와 반응한다. 거의 완벽한 스텝 커버리지는 특정 재료에 대한 누설 문제가 있으면 커패시터 유전층에 대한 최소 두께를 허용하므로, 메모리 셀에 대한 커패시턴스를 극대화하고 주어진 메모리 셀 디자인에 대한 셀 신뢰도를 증가시킨다. 교대로 펄스되는 화학제는 또 커패시터 유전층의 연속 커버리지로 상부 전극 재료를 증착시키기 위해 제공되며, 기저 텍스처 모폴로지의 충분한 커패시턴스의 장점을 실현한다.

Description

텍스처 커패시터 전극 위의 컨포멀 박막{Conformal thin films over textured capacitor electrodes}
본 발명은 일반적으로 텍스처 하부 전극 위에 박막을 형성하는 것에 관한 것이고, 보다 구체적으로는 반구형 그레인(HSG) 실리콘을 포함하는 메모리 셀 하부 전극 위에 거의 완벽한 컨포멀리티(conformality)로 높은 유전율(permitivity)을 갖는 유전체와 상부 전극(top electrode) 재료를 제공하는 것에 관한 것이다.
집적회로를 제조할 때 절연 재료, 도전 재료 및 반도체 재료의 층들은 적층식으로 증착되어 패턴을 이루어 원하는 회로를 생성한다. 여러 유형의 회로들이 커패시터를 결합시키는데, 각각의 커패시터는 두 개의 플레이트 또는 전극에 끼인유전층을 포함한다. 디램(DRAM) 등의 메모리 칩은 특히 메모리 셀에 전하(charge)를 저장하기 위해 커패시터를 채용한다. 메모리 셀 각각은 1비트의 데이터를 나타낼 수 있으며, 이 경우에 커패시터는 논리 상태를 나타내기 위해 충전되거나 또는 방전될 수 있다.
반도체 산업의 일반적인 추세에 따라 집적회로는, 보다 빠른 처리 속도 및 더 낮은 전력 소비를 추구하면서 꾸준히 크기가 줄어들었다. 메모리 칩의 패킹 밀도가 계속 증가하기 때문에, 보다 조밀한 메모리 셀에 있는 커패시터 각각은 과도한 충전(refresh) 사이클없이 메모리 셀의 신뢰성있는 동작을 보장하기 위해 여전히 소정의 최소 전하 저장량을 유지해야 한다. 그러므로 발전된 세대의 회로 설계와 함께, 커패시터 디자인이 각 셀에 할당되는 칩의 수축 영역(또는 풋프린트)을 위해 훨씬 많이 저장된 전하를 얻는 것이 필요하다. 그러므로 소정의 풋프린트 할당에 대해 셀 커패시터의 전체 전하 용량을 증가시키기 위한 기술들이 개발되어왔다.
커패시터에 저장된 전하량은 커패시턴스에 비례한다. 즉, C=kk0A/d이다. 여기서 k는 두 전극 사이의 커패시터 유전체의 유전율 또는 유전상수이며, k0는 진공 유전율이며, A는 전극 표면적이며, d는 전극 사이의 간격이며 또한 전극간 유전체의 두께를 나타낸다. 초기의 기술은 적층 커패시터나 트렌치 커패시터를 위한 폴딩 구조를 생성함으로서 전극의 유효 표면적을 늘리는데 집중하였다. 트랜치 커패시터는 일반적으로 트랜지스터가 형성되는 반도체 기판 내에 형성되는 반면에, 적층 커패시터는 트랜지스터 위에 형성된다. 그러한 구조에서는, 도전 전극과 커패시터 유전체가 일치하는 3차원 형태를 생성함으로써 이용 가능한 칩 영역을 잘 활용한다.
도1a는 반도체 기판(12) 위에 예시적인 적층 커패시터를 결합시킨 메모리 셀(10)을 도시하고 있다. 도시된 커패시터 디자인은 업계에서 "스터드" 커패시터로 알려진 것이다. 트랜지스터가 먼저 형성되는데, 기판(12) 위에 형성된 게이트 스택(14)과 기판(12) 내부의 두껍게 첨가된(heavily doped) 활성 영역(16)을 포함한다. 접촉부(18)는 트랜지스터 위에 놓인 절연층(20)을 통과하여 나온다. 이 접촉부(18)는 절연층(20) 위에 형성된 커패시터(11)의 하부 또는 저장 전극(22)을 전기적으로 연결시킨다. 스터드 형태는 아래에 형성되는 기판의 풋프린트에 비해 상대적으로 하부 전극(22)에 대해 더 큰 표면적을 나타낸다. 얇은 커패시터 유전층(24)은 하부 전극(22)을 코팅하고, 상부 전극(26)은 커패시터 유전층(24) 위에 형성된다.
예를 들면, 도1b는 다른 적층 커패시터 디자인을 갖는 메모리 셀(10a)을 도시하는데, 같은 부분에는 같은 참조번호가 사용되었다. 도1b에 도시된 바와 같이, 커패시터(11a)는 기판(12) 위에 나타나며, 절연층(20)으로 도포된 트랜지스터를 포함한다. 그러나 커패시터(11a)는 일반적으로 원통형이다. 특히, 접촉부(18)에 의해 기저(underlying) 트랜지스터와 전기적으로 연결되는 하부 전극(22a)은 원통형으로, 아래에 형성되는 기판의 풋프린트에 비해 상대적으로 큰 표면적을 나타낸다. 노출된 내면 및 외면을 갖는 하부 전극(22a)은 도1a의 스터드 커패시터(11)의 대응하부 전극(22)보다 훨씬 더 큰 유효 표면적을 갖는다. 얇은 커패시터 유전층(24a)이 하부 전극(22a)을 코팅하며, 상부 전극(26a)은 커패시터 유전층(24a) 위에 형성된다. "왕관(crown)" 구조는 도1b에 도시된 원통 커패시터(11a)와 비슷하지만, 다중 동심 실린더를 더 포함한다. 다른 적층 커패시터 디자인은 반도체 기판 위에 형성된 버섯 형태, 핀(fin) 구조, 핀(pin)과 다양한 다른 복잡한 구조와 닮았다.
도2는 도1a와 도1b의 적층 커패시터와는 다르게, 대부분 반도체 기판(32) 내에 형성되는, 예시적인 트렌치 커패시터(31)와 결합된 메모리 셀(30)을 도시한다. 도1a와 도1b의 적층 커패시터와 마찬가지로, 트랜지스터는 기판(32) 위의 게이트 스택(34)과 기판(32) 내의 두껍게 첨가된 활성 영역(36)을 포함한다. 드레인 영역(활성 영역(36) 중의 하나)은 커패시터(31)의 하부 또는 저장 전극(42)에 전기적으로 접촉한다. 반도체 기판(32)의 트렌치 벽을 도핑하거나 다른 방법으로 도전시킴으로써 하부 전극(42)을 형성한다. 트렌치 벽에 일치시킴으로써, 하부 전극(42)이 형성되는 기판(32)의 풋프린트에 비해 상대적으로 큰 표면적이 하부 전극(42)에 제공된다. 얇은 커패시터 유전층(44)이 하부 전극(22a)을 코팅하며, 상부 또는 기준 전극(46)은 커패시터 유전층(44) 위에 형성된다.
그러나 메모리 셀의 커패시턴스를 늘리기 위해 그러한 구조에만 의존하는 것은 메모리 칩 회로 디자인 세대의 발전에 따라 비실용적이다. 스터드 커패시터의 표면적은 이론상으로는, 간단히 하부 전극의 높이를 늘려서 무제한으로 증가될 수 있다. 마찬가지로 트렌치 커패시터의 깊이는 거의 기판 두께로 증가될 수 있다. 불행하게도, 집적회로의 특징상 높이나 깊이에 제한이 가해진다. 당해기술 분야에서 잘 알려진 바와 같이 종래의 증착 기술을 사용하여 계단을 갖는 특징부들을 코팅하거나, 도포하거나(line) 채우는 것이 곤란할 수 있다. 이 외에도 칩에서 토포그래피의 증가가 나중의 사진식각 공정의 분해능(resolution)에 나쁜 영향을 미칠 수 있다.
그러므로 셀 커패시터의 높이나 깊이에만 의존하는 대신에, 커패시터 전극의 표면적을 더 늘리기 위해, 하부 전극의 매크로 구조 폴드에 텍스처 표면 또는 거친 표면을 제공함으로써 미세 구조가 추가될 수 있다. 예를 들면 다결정 도전 재료는, 한 등(Han et al.)의 미국특허 제3,405,801호에 개시된 대로 그레인 경계를 따라 에칭함으로써 거칠어질 수 있다. 대안으로, 히로타 등(Hirota et al.)의 미국특허 제5,372,962호는 폴리실리콘층을 관통시키기 위한 다양한 선택 에칭 공정을 개시한다.
전극 텍스처링 기술의 또 다른 부류는 HSG 실리콘 형성에 관한 것이다. HSG 실리콘을 형성하기 위한 여러 방법이 알려져 있는데, 증착된 폴리실리콘이 핵 형성(nucleation) 사이트 위에서 선택적으로 성장하는 직접 증착 및 열 에너지가 실리콘 원자를 표면 주위로 이동시키고, 핵 형성 사이트 주위에 뭉쳐지게(conglomerate) 하는 비결정 실리콘의 재분포 어닐링을 포함한다. 도1a와 도1b는 기본 스터드나 실린더 구성 위에 형성되어, 유효 전극 표면적을 증가시키는 HSG 실리콘 미세 구조(28, 28a)를 포함하는 하부 전극(22, 22a)을 도시한다. 미찬가지로 도2의 하부 전극(42)은 기본 트렌치 구성 위의 HSG 실리콘층(48)을 포함하여 전극 표면적을 더 증가시킨다.
텍스처 하부 전극의 증가된 표면적의 이점을 충분히 실현하기 위하여, 커패시터 유전층은 하부 전극의 표면과 빈틈없이 일치해야 한다. 유전체 두께(전술한 커패시턴스 공식에서 "d")가 커패시턴스를 극대화하기 위해 최소화되어야 하는 반면에, 너무 얇은 커패시터 유전체는 커패시터 전극과 교차하는 누설 전류의 위험이 있다. 누설 전류는 유전체 및 양자 터널링 효과에서 핀홀로부터 생길 수 있는데, 이 현상은 유전체가 얇을수록 일어날 가능성이 더 높다. 얇은 커패시터 유전층은 그러므로 낮은 절연 파괴(breakdown) 전압의 특징을 가지며, 절연 파괴 누설(breakdown leakage)이 일어나기 전에 하부 전극에 저장될 수 있는 전하를 제한한다. 따라서 커패시터 유전층은 선택된 유전체 재료에 따라, 절연 파괴를 피하는데 필요한 최소 두께의 특징을 갖는다.
도3을 참조하면 HSG 실리콘층(50)의 확대도가 도시되어 있다. HSG 실리콘층(50)은 도전 기판(54) 위에 도전성있게 도핑된 다결정 실리콘(폴리실리콘 또는 간단히 폴리)의 반구형 그레인(52)을 포함한다. 그레인(52)의 크기는 약 50Å에서 약 750Å 범위이다. CVD에 의해 증착된 유전층(56)이 실리콘층(50) 위에 있다. 유전층은 잘 이해되고 종래의 제조 공정 흐름과 쉽게 통합되는, 산화규소(SiO2) 및/또는 질화규소(Si3N4) 등의 종래의 유전 재료로 이루어진다. 예를 들면 이들 재료에 대한 CVD 공정은 잘 진행된다.
도시된 대로 CVD에 의해 증착된 유전층(56)은 HSG 실리콘층(50)의 표면에 대해 비교적 컨포멀하다. 그러나 종래의 CVD 공정은 여러 요인 때문에, HSG 같은 고표면적 텍스처에 대해 컨포멀한 유전체를 완벽하게 생성할 수 없다. CVD는 본래부터 대상물 상에서 토포그래피의 다른 지점에서의 증착률이 달라지게 한다. 대상물, 특히 300㎜ 웨이퍼 같은 대형 대상물 상에서의 온도의 불균일성이 CVD층의 두께 균일성에 강한 영향을 미칠 수 있다. 리액터 설계, 가스 유동 역학 및 고갈 효과로 인한 반응 농도의 변화도 마찬가지로 대형 대상물에 대한 두께 균일성에 영향을 미친다. 이러 저러한 문제들 때문에 성장률과 균일성이 종래의 CVD를 이용해서는 절대적인 정밀도로 제어될 수 없다.
대상물 상에서의 변화와는 별도로, 불균일성은 또 울퉁불퉁한 표면 위에서 마이크로 수준으로 발생한다. 특히, 서로 접근하거나 또는 교차하는 인접 그레인(52) 사이의 네크 영역(60)에서 유전층은 인접 그레인(52)에 다리를 놓으며, 그레인의 상면(61)보다 눈에 띄게 큰 유전체 두께를 생성한다. 일부 경우에 안쪽으로 굽은 프로필(62)이 꽃 모양 또는 버섯 모양의 그레인(52) 사이에 생긴다. 그러한 구조체의 네크 영역(60)에서의 유전체의 CVD는 그레인(52) 사이의 네크 영역을 완전히 채우거나 또는 유전체가 끼워지는 동안에 그레인(52) 사이에 보이드(64)를 남겨두는 결과가 된다. 어느 경우든 상부 전극은 그레인(52)의 표면과 일치할 수 없고, 그래서 그레인(52)의 하부가 상당히 손실되고, 커패시턴스에 기여하지 못한다.
유전체(56)가 HSG 실리콘 그레인 사이의 네크 영역(60)에서 최소 두께로 증착되면, 상면 위의 유전체는 너무 얇고, 누설 및 결과적인 데이터 손실을 야기할 수 있다. 따라서 유전체(56)는 그레인(52)의 상면에 누설을 피하는데 필요한 최소의 두께로 증착되어야 한다. 그러므로 그레인(52)의 네크 영역(60)에서의 유전체(56)는 이론상으로 필요한 것보다 더 두껍고, 커패시턴스를 줄이게 된다. 또 다른 관점에서, 네크 영역(60)에 걸친 유전체 브리징은 HSG 그레인(52)의 하부로부터 표면적의 상당한 손실을 야기하며, 그래서 HSG 실리콘의 충분한 장점이 실현되지 않는다.
부분적으로는 전극 표면적을 늘림에 의한 커패시턴스 강화에 대한 그러한 한계 때문에, 대신에 최근에는 커패시터 전극의 유전상수(k)를 늘리는 방법에 더 많이 주목하였다. 많은 노력들이 보다 높은 k 값을 갖는 새로운 유전체 재료를 통합하는데 목적을 두었다. 높은 k 재료로는, 산화알루미늄(Al2O3), 산화탄탈륨(Ta2O5), 바륨 스트론튬 티타네이트(BST), 스트론튬 티타네이트(ST), 바륨 티타네이트(BT), 리드 지르코늄 티타네이트(PZT) 및 스트론튬 비스무스 탄탈레이트(SBT)가 포함된다. 이들 재료는 유효 유전상수가 종래의 유전체(예를 들면, 산화규소 및 질화규소)보다 상당히 높다는 특징이 있다. 이산화규소에 대하여 k가 3.9라면 이들 신규 재료의 유전상수는 10(산화알루미늄) 내지 300(BST) 정도의 범위이며, 어떤 것은 훨씬 크다(600 내지 800). 이들 재료를 사용하면 셀 커패시턴스/풋프린트의 훨씬 더 많은 증가를 가능하게 한다.
더욱이, 커패시터 유전체에 대한 k값의 극적인 증가는 소정의 저장된 전하 요건에 대해 더 작고 더 간단한 커패시터 디자인의 사용을 허용한다. 셀 커패시터에 필요한 표면적을 줄이면 집적 공정을 간단히 할 수 있고, 장래의 회로 디자인에대한 패킹 밀도를 더 크게 해준다.
그러나 높은 k 재료를 종래의 공정 흐름에 결합하는 것은 도전에 직면하게 되었다. Ta2O5, BST와 다른 "특이" 재료 같은 일부 재료들은 고 산화, 고온 증착 및 증착 후 어닐링 조건을 포함하여, 전통적인 전극 재료의 산화 및 심지어는 하부의 회로 소자로의 산소 확산을 초래하는 경향이 있다.
따라서 집적 메모리 셀의 저장 커패시턴스를 늘릴 수 있는 보다 효과적인 방법에 대한 요구가 있다.
이러한 요구를 충족시키기 위해, 테스처 하부 전극 표면 위에 유전체 및 상부 전극 재료를 증착하기 위한 방법이 제공된다. 유리하게도 본 방법은 높은 컨포멀리티를 얻어, 최소로 필요한 두께를 가진 라이닝 층만이 모든 표면에서 형성될 필요가 있다. 본 방법은 실리콘 전극을 유지하는데 유리한 조건하에서 반구형 그레인(HSG) 실리콘 위에서 높은 유전상수(높은 k) 재료의 증착을 가능하게 한다.
일반적으로 본 방법은 반응 단계를 교번하는 사이클을 포함하며, 각 단계는 자기 제한(self-limiting) 효과를 갖는다. 약 10보다 큰 유전상수를 갖는 금속 산화 3원 재료는 리간드-교환 반응을 통해 자기 마무리 금속이나 실리콘 복합물 모노레이어에 교대로 흡착함으로써 형성될 수 있다. 흡착된 금속이나 실리콘 복합물에 나타나는 리간드는 그리고 나서 산소 함유 재료(species)의 존재에 의해 제거되어, 할로겐화물이나 유기 모노레이어를 위한 OH군과 산소 브리지를 남긴다. 다른 조성을 갖는 교번 초박 유전층을 포함하는 금속규산염 및 나노라미네이트 같은 2원 금속 산화물, 3원 재료에 대한 실험예가 제공된다.
유리하게도 본 방법은 HSG 실리콘 위에 균일한 두께의 유전층의 형성을 가능하게 하는데, 그렇게 형성된 커패시터 유전층을 통한 누설 전류를 유발하지 않으면서 가능한 얇은 것이 바람직하다. 더욱이, 본 방법은 고 k 재료와 고 표면적의 텍스처 전극의 결합을 용이하게 해준다. 커패시턴스는 그러므로 극대화되고, 셀 신뢰도를 손실하지 않으면서 임계 치수의 후속 스케일링을 용이하게 해준다.
바람직하게 컨포멀 유전층 위에 상부 전극 재료를 형성하기 위해 유사한 교번 화학제가 채용된다. 원소 금속층은 물론 금속 질화 장벽에 대한 실험예가 제공된다. 바람직한 방법에 의해 얇고 컨포멀한 전도층을 형성한 후에, 감소된 컨포멀리티를 갖는 종래의 증착법으로 커패시턴스를 희생하지 않고 상부 전극의 원하는 두께를 구비할 수 있다. 그러므로 바람직한 방법에 의해 형성된 컨포멀 커패시터 유전체와 상부 전극은 텍스처 하부 전극에 의해 제공된 늘어난 표면적의 이점을 충분히 이용할 수 있다.
도1a는 반구형 그레인(HSG) 실리콘을 결합하는 집적 적층(스터드) 커패시터 메모리 셀에 대한 개략적인 횡단면도,
도1b는 HSG 실리콘을 결합하는 또 다른 집적 적층(원통형) 커패시터 메모리 셀에 대한 개략적인 단면도,
도2는 HSG 실리콘을 결합하는 집적 트렌치 커패시터 메모리 셀에 대한 개략적인 단면도,
도3은 HSG를 종래의 화학증착(CVD)에 의해 형성되는 유전체와 결합하는 커패시터에 대한 부분 확대도,
도4a는 HSG 실리콘 위에 컨포멀 유전층으로 메모리 셀을 형성하는 방법을 일반적으로 보여주는 흐름도,
도4b는 HSG 실리콘 위에 컨포멀 3원(ternary) 유전 재료로 메모리 셀을 형성하는 방법을 구체적으로 도시하는 흐름도,
도5는 본 발명의 바람직한 실시예에 따라 2원 유전층을 증착하는 예시적인 가스 블록도,
도6은 본 발명의 또 다른 바람직한 실시예에 따라 3원 유전층을 증착하는 예시적인 가스 흐름도,
도7은 HSG 실리콘 위에 컨포멀 초박막 유전체를 포함하는 메모리 셀 커패시터에 대한 개략적인 부분 단면도,
도8은 장벽층과 HSG 실리콘 위에 컨포멀 초박막 유전체를 포함하는 부분 제조된 메모리 셀 커패시터에 대한 개략적인 부분 단면도,
도9는 HSG 실리콘 위에 나노라미네이트(nanolaminate) 유전체를 포함하는 부분 제조된 메모리 셀 커패시터에 대한 개략적인 부분 단면도, 및
도10은 컨포멀 초박막 유전체와 컨포멀 장벽층 모두를 포함하는 HSG 실리콘 하부 전극(bottom electrode)을 갖는 메모리 셀 커패시터에 대한 개략적인 부분 단면도이다.
본 설명이 바람직한 특정 재료와 관련하여 기재되긴 하지만, 기재 내용에 비추어 기재된 방법과 구조는 울퉁불퉁한 표면 위의 커패시터 유전체에 적합한 다양한 다른 재료에도 응용될 수 있다. 더욱이, 메모리 셀 저장 커패시터에 대해 예시되었지만 당해 기술의 숙련자는 기재된 방법을, 전기적 삭제 가능 피롬(EEPROM)의 플로팅 게이트 전극 등 울퉁불퉁한 다른 전극에 대해서 쉽게 적용을 할 것이다.
전술한 "배경기술" 단원에서 언급한 것처럼 커패시터 전극, 구체적으로 반구형 그레인(HSG) 실리콘을 갖는 전극 구조를 종래의 화학증착(CVD)에 의해 코팅하면 완전한 컨포멀리티를 결코 생성하지 못한다. 많은 연구가 일반적으로 반도체 계단(step) 특징부의 더 컨포멀한 스텝 커버리지를 얻는데 전념하였지만, 동일한 농도의 증착층을 그러한 구조물의 모든 표면에 제공하는 것은 매우 어렵다. 특히, 그레인 사이의 네크 영역에 제공될 때 HSG 그레인의 상면에 동일 농도의 증착층을 제공하는 것이 어렵다. 이러한 문제는 특히, 텍스처 전극이 도1a 내지 도2의 스택 디자인과 트렌치 디자인 등의 3차원 폴딩 구조에 일치하는 경우에 악화되고, 그리고 도1b의 디자인과 같은 내부 볼륨이 있는 구조물에 대해서는 더욱 그러하다. 따라서 HSG 실리콘의 증가된 표면적의 충분한 장점이 실현되지 않는다.
거의 완전한 스텝 커버리지를 제공함으로써, 바람직한 실시예에서는 HSG 그레인의 모든 표면에 대해 원하는 커패시터 유전층에 필요한 최소 두께를 얻는다. 바람직한 실시예의 방법들은 한정된 그레인 교차점과 비교될 때, 그레인에 대한 반응 층의 상대 농도에 따라 덜 의존적인 것이 바람직하다.
더욱이, 바람직한 실시예는 고 표면적 텍스처 표면과의 결합과 실리콘 전극과의 결합을 가능하게 하는, HSG 모폴로지(morphology) 같은 미소 구조의 거칠기를 생성하기 위해 가장 자주 채용되는 방법으로 고 k 재료를 증착시키는 방법을 제공한다. 3차원 폴딩 구조 위의 고 표면적 텍스처와 고 k 유전체 사이의 선택을 제시하기보다는 오히려, 바람직한 실시예는 반복 가능하고, 생산 가치가 있는 공정에서 매우 높은 커패시턴스/풋프린트를 얻기 위한 두 가지 기술을 이용할 수 있게 한다.
바람직한 실시예는혼합된 지르코늄 산화규소이들의 조합에 의해 형성되는 나노라미네이트 유전체를 증착하기 위한 예시적인 공정을 제공한다. 마찬가지로, 유전체와 HSG 실리콘 위에 전극 재료를 증착하기 위한 방법이 제공된다. 이들 재료들은 모두 HSG 실리콘과 조화되는 방법에 의해 형성되며, 나아가 거의 완전한 컨포멀리티를 생성한다. 그러므로 바람직한 실시예는 고 k 유전 재료에 의해서 뿐만 아니라 HSG 실리콘에 의해 제공된 늘어난 표면적을 충분히 이용함으로써 커패시턴스의 증가를 허용한다. 그러한 컨포멀리티는 적층 및 트렌치 커패시터 디자인과 같은 높은 종횡비를 갖는 구조에 대해서도 얻어진다.
바람직한 공정의 더 많은 이점은 후술하는 설명으로부터 명백해진다.
컨포멀 커패시터 유전체의 형성방법
도4a는 전체적으로 고 스텝 커버리지를 갖는 커패시터 유전층을 형성하는 방법을 도시한다. 바람직한 방법은 원자층 증착(ALD) 형태로, 한 사이클 내의 교번 펄스 형태로 반응제(reactant)가 대상물에 제공된다. 바람직하게 각 사이클은 흡착에 의하여, 그리고 보다 바람직하게는 화학흡착에 의하여 재료의 약 1개 이상의 모노레이어를 형성한다. 기판 온도는 창 촉진 화학흡착(window facilitating chemisorption) 내에서 유지된다. 특히, 기판 온도는 흡착된 복합물과 기저 표면 사이의 온전한 결합을 유지하기 위해, 그리고 프리커서의 분해를 방지하기 위해 충분히 낮은 온도에서 유지된다. 한편, 기판 온도는 반응제의 응축을 피하기 위해,그리고 각 상에서 원하는 표면 반응을 위한 활성 에너지를 제공하기 위해 충분히 높은 수준에서 유지된다. 물론, 주어진 ALD 반응을 위한 적절한 온도 창은 표면 마무리 및 관련된 반응제에 따라 다르다.
각 사이클의 각 펄스나 단계는 실제로는 자기 제한적인 것이 바람직하다. 후술하는 실험예에서, 단계 각각은 자기 마무리한다(즉, 흡착된 그리고 바람직하게는 화학흡착된 모노레이어가 그 단계와 화학적으로 반응하지 않는 표면을 가진 채로 남겨진다). 충분한 반응 프리커서가 각 단계에 제공되어 구조 표면을 포화시킨다. 표면 포화는 (보다 상세히 후술될 물리적 크기 제한을 받는) 가능한 모든 반응 사이트의 반응제 점유를 보장하는 반면에, 자기 마무리는 반응제에 대한 노출이 길어짐에 의한 여러 위치에서의 과도한 막 성장을 방지한다. 화학흡착(즉, 자기 마무리 화학반응)을 통한 포화의 체계적인 활용은 뛰어난 스텝 커버리지를 보장한다.
유전층을 형성하기 이전에, 집적회로는 커패시터 하부 전극을 구성하는 정도까지 먼저 부분적으로 제조된다. 전형적으로 하부 전극은 메모리 셀에서 저장 전극으로 이용된다. 그러나 본 발명을 설명하기 위해서, 하부 전극은 최초 형성된 커패시터 전극이나 플레이트를 나타내는데, 완비된 집적회로에서의 저장 또는 기준 플레이트로서 이용되느냐는 상관없다.
도4a에 도시된 것처럼, 바람직한 2원 재료 실시예에 따른 공정은 집적회로에서 하부 전극 구조의 형성(100)으로 시작한다. 기본적인 하부 전극 구조는 EEPROM 장치의 플로팅 게이트처럼 평면일 수 있다. 그러나, 하부 전극은 메모리 셀이 차지하는 기판 풋프린트보다 더 큰 표면적을 갖는 3차원 폴딩 구조와 일치하는 것이 바람직하다. 커패시터 하부 전극은 도1a에 도시된 스터드 구성이나 도1b에 도시된 원통형 구성 등의 적층 커패시터의 형태를 갖는 것이 더 바람직하다. 당해기술의 숙련자는 기재된 방법을 왕관, 핀(fin) 구조, 빗, 핀(pin) 등의 다른 적층 커패시터 디자인에도 적용할 수 있다는 것을 금방 이해할 것이다. 또 다른 구성에서 커패시터 하부 전극은 도2에 도시된대로 반도체 기판 내에 형성된 트렌치 벽을 전도성으로 도핑 및/또는 전도성으로 라이닝 함으로써 형성된다.
적층 구조든 트렌치 구조든 하부 전극 매크로 구조를 형성한 후에, 하부 전극에는 3차원 폴딩 형태로 덧붙인 텍스처 또는 울퉁불퉁한 미세 구조가 제공되어(101), 바람직하게 HSG 실리콘층의 형태로 하부 전극의 표면적을 더 증대시킨다.
ASM International, Inc.에서 상표 A600 UHV™하에 판매하는 배치 시스템에서 실행되는 제조의 일예에서, HSG 실리콘은 비결정 실리콘 증착, 시딩(seeding) 및 재분배 어닐링에 의해 형성된다. 3차원 폴딩 구조는 비결정 실리콘으로 형성되거나 또는 비결정 실리콘으로 코팅된다. 일부 공정에서 비결정 실리콘 증착이 다음 단계와 동일한 반응챔버 안에서 동일 장소에서(in situ) 실행될 수 있지만, 도시된 실시예에서 폴딩 비결정 실리콘 구조는 웨이퍼를 A600 UHV™시스템으로 이송하기 전에 형성된다.
바람직한 리액터 내에서, 비결정 실리콘 표면이 시드된다. 예시된 실시예에서, 온도는 약 550℃ 내지 575℃(예를 들면, 약 560℃)의 범위 내의 수준으로 올라가는 동안에, 리액터 압력은 약 10-5Torr 정도로 내려간다. 바람직한 실시예에서, 시당 가스는 약 4×10-6Torr의 실란 부분압을 갖는 모노실란이다. 그 밀도가 디자인에 따라 달라질 수 있는 시딩이 종료된 후, 원하는 온도에서 계속되는 열처리는 이동성 비결정 실리콘을 재분배하는 결과가 된다. 실리콘 원자는 실란에 의해 형성되는 시드나 핵 생성 사이트 주위에서 덩어리가 되는 경향이 있다. 전체 공정은 배치 시스템에 대하여 약 10분에서 120분 정도가 걸리는데, 온도 상승, 시딩 및 어닐링을 포함한다. 당해기술의 숙련자는 HSG 실리콘을 형성하는 다른 수많은 기술을 쉽게 이해할 것이다.
바람직한 공정에 의해 생성되는 HSG 그레인은 크기에서 약 50Å 내지 750Å 범위에 있을 수 있으며, 약 300Å 내지 500Å의 전형적인 범위 이상이다. 서로 멀리 떨어진 그레인들을 남겨두기 위해 핵 생성 밀도 및 HSG 실리콘 그레인 크기에 영향을 미치는 공정 조건이 보통 선택된다. 그러한 구성은 유전체와 상부 전극 층의 대부분을 그레인 사이에 끼워 맞추도록 허용하는 한도 내에서 전극 표면적을 극대화시킨다. 그러나 도7 내지 도10의 확대도로부터 이해되는 것처럼, 그레인은 본래의 랜덤한 시딩 공정 때문에 일부 위치에서 임의로 모인다. 더욱이, 바람직한 유전층과 상부 전극 층은 더 밀집하고 덜 떨어진 그레인의 이용을 가능하게 하여, 이용 가능한 표면적을 증가시킨다.
당해기술의 숙련자가 이해하는 것처럼, 하부 전극은 DRAM 어레이의 메모리 셀의 저장 노드로서 기능하는 것이 바람직하다. 제조 후에 하부 전극은 일반적으로 도1a, 도1b와 도2에 도시된 것처럼 어레이에 걸친 다른 셀의 하부 전극과 이격되어 있다.
그렇게 형성된 하부 전극 구조는 그 후에 고 스텝 커버리지로 코팅된다. 바람직한 실시예에 따라, 유전층은 각 사이클이 자기 제한 방식으로 대상물에 유전 재료의 약 하나의 모노레이어를 형성하는 주기적 공정에 의해 형성된다. 바람직하게, 각 사이클은 적어도 두 개의 별도 단계를 포함하는데, 각 단계는 포화 반응, 즉 자기 제한하여, 원하는 유전 재료의 약 하나의 원자 모노레이어를 남긴다.
필요하다면, 하부 전극(예를 들면, 바람직한 실시예의 HSG 실리콘)의 노출 표면은 ALD 공정의 제1 단계와 반응하도록 마무리된다(102). 바람직한 산화 금속에 대한 실시예의 제1단계(표1 내지 표5 참조)는 예를 들면, 하이드록실(OH)이나 암모니아(NH3) 마무리에 대해 반응적이다. 후술할 실험예에서, HSG 실리콘의 실리콘 표면은 일반적으로 별도의 마무리를 필요로 하지 않는다. 청정실 환경에서의 노출은 당연히 OH 마무리(102)를 제공하는 천연 산화물을 형성하는 결과가 된다. HSG가 동일 장소에서 또는 유전층 형성 이전의 클러스터 툴에서 형성되는 경우에, HSG를 H2O 증기에, 예를 들면 표면 준비 또는 마무리(102) 처리로서 HSG를 노출시키는 것이 바람직할 수 있다. 다른 구성(표2와 표3 그리고 도8 참조)에서, 금속 산화물은 또 별도의 마무리 단계없이 질화규소에 직접 형성될 수 있다. 다른 말로 하면 HSG 실리콘의 질화는 마무리(102)로 이용될 수 있다.
필요하다면 초기 표면 마무리(102) 후에, 제1 화학제가 대상물에제공된다(104). 도5와 관련하여 보다 상세히 후술될 바람직한 산화 금속에 관한 실시예에 따라, 제1 화학제는 앞 단계(102)에 의해 남겨진 마무리된 표면과 반응하는 금속 함유 화합물을 포함한다. 따라서 금속 화합물은 리간드 교환에 의해 표면 마무리를 대신한다. 그 결과 나온 금속 함유 모노레이어는 바람직하게 자기 마무리를 하므로, 제1 화학제의 어떠한 여분의 성분도 이 과정에 의해 형성된 모노레이어와 더 이상 반응하지 않는다. 바람직하게, 할로겐화물이나 유기 리간드는 금속 함유 모노레이어를 마무리시킨다.
금속 함유 반응제는 바람직하게 가스 형태로 제공되며, 따라서 이하에서는 금속 소스가스로서 칭한다. 제1 화학제는 그리고 나서 반응챔버에서 제거된다(106). 예시된 실시예에서, 단계(106)는 여분의 반응제와 반응 부산물을 바람직하게는 약 2 반응챔버 체적 이상의 퍼지가스로, 더 바람직하게는 3 반응챔버 체적 이상의 퍼지가스로 반응챔버로부터 확산시키거나 퍼지하기에 충분한 시간 동안 운반가스를 계속 유동시키면서 제1 화학제의 유동을 정지하는 단계를 단지 포함한다. 예시된 실시예에서 제거 단계(106)는 제1 화학제의 유동을 정지시킨 후에 약 0.1초와 20초 사이 동안에 퍼지 가스를 계속 유동시키는 단계를 포함한다. 펄스간 퍼징은 "박막 성장을 위한 개선된 장치 및 방법"이라는 발명의 명칭으로 1999년 9월 8일자로 출원되어 계류 중인 미국특허 출원 제09/392,371호에 기재되어 있으며, 본 명세서는 그 기재내용을 참조한다. 다른 구성에서, 챔버는 교번 화학반응 사이에 완전히 비워질 수도 있다. 예를 들면, 본 명세서에서 참조하는 "박막 성장을 위한 방법 및 장치"라는 발명의 명칭으로 1996년 6월 6일자 공개된 PCT 공개번호 제WO96/17107호를 참조하시오. 더불어 여분 반응제와 부산물의 흡착(104)과 제거(106)는 ALD 사이클에서 제1 단계를 나타낸다.
제1 화학제의 미반응(또는 여분) 반응제가 챔버로부터 제거되었을 때(106), 제2 화학제가 대상물에 제공된다(108). 제2 화학제는 바람직하게 단계(104)에서 형성된 자기 마무리된 모노레이어와 반응한다. 도5와 관련하여 보다 상세히 후술될 예시된 산화금속에 관한 실시예에서, 이 반응은 산소 소스가스를 대상물에 제공하는 단계를 포함한다. 산소나 산소 소스가스로부터의 산소 함유 복합물은 바람직하게 이전에 흡착된 금속 복합물과 반응하여 금속 복합물 모노레이어 대신에 산화금속 모노레이어를 남긴다.
다른 구성에서, 제2 화학제는 단계(104)에서 형성된 흡착된 금속 복합물 모노레이어의 리간드 마무리부를 (예를 들면 승화나 재생에 의해) 간단히 제거하거나, 그렇지 않으면 후속 화학제의 산화나 화학흡착을 위한 모노레이어를 준비할 수 있다.
바람직하게 반응(108)은 또한 자기 제한적이다. 반응제는 단계(104)에 의해 남겨진 제한된 수의 반응 사이트를 포화시킨다. 온도와 압력 조건이 제2 화학제로부터 모노레이어를 통해서 기저 재료로의 반응제의 확산을 피하도록 구성되는 것이 바람직하다. 제2 화학제는 또 제2 화학제에서 여분 반응제와 반응하지 않는 표면 마무리부를 남기므로, 포화 반응 단계에서 증착을 제한하도록 작용한다. 표1 내지 표5의 예시된 실시예에서, 산화금속 모노레이어에 대한 하이드록실(OH) 테일과 산소 브리지 마무리부는 제2 화학제의 여분 산소 소스가스와 미반응한다.
제2 화학제의 화학흡착(또는 자기 제한 반응)을 통해 금속 복합 모노레이어의 표면을 완전히 포화시키기에 충분한 시간이 지난 후에, 과잉된 제2 화학제는 대상물로부터 제거된다(110). 제1 화학제의 제거(106)에서와 마찬가지로, 이 단계(110)는 바람직하게 제2 화학제의 유동을 정지하는 단계와 과잉 반응제와 제2 화학제의 반응 부산물을 반응챔버로부터 퍼지하기에 충분한 시간 동안 운반가스를 계속 유동하는 단계를 포함한다. 예를 들면, 반응제와 반응 부산물은 바람직하게는 적어도 약 2 챔버 체적의 퍼지가스로, 보다 바람직하게는 적어도 약 3 챔버 체적의 퍼지가스로 제1 화학제의 유동을 정지시킨 후에, 퍼지가스를 유동시켜 제거될 수 있다. 예시된 실시예에서, 제거(110)는 제1 화학제의 유동을 정지한 후에 약 0.1초와 20초 사이의 기간 동안에 퍼지 가스를 계속 유동하는 단계를 포함한다. 더불어, 반응(108)과 제거(110)는 ALD 사이클에서 제2 단계(111)를 나타낸다.
예시된 실시예에서, 일단 여분 반응제와 제2 화학제의 부산물이 반응챔버로부터 퍼지된 후에 두 단계가 교대되는 경우에, ALD 과정의 제1단계가 반복된다. 따라서 제1 화학제를 대상물로 다시 제공하여(104) 자기 마무리하는 또 다른 모노레이어를 형성한다.
그러므로 두 단계(107, 111)는 ALD 과정에서 모노레이어를 형성하기 위해 반복되는 한 사이클(115)을 나타낸다. 제1 화학제는 일반적으로 앞 사이클의 제2 화학제에 의해 남겨진 마무리부와 (리간드-교환에서) 반응하거나 그 마무리부와 화학흡착한다. 필요하다면, 사이클(115)은 도4에서 점선으로 표시된 것처럼, 단계(102)와 비슷하게 별도의 표면 준비를 포함하기 위해 연장될 수 있다. 그 다음에 사이클(115)은 단계(104) 내지 단계(110)를 통해 계속된다. 사이클(115)은 회로 동작 동안에 전류 누설을 피하기에 충분한 두께를 갖는 HSG 실리콘 위에 유전층을 생성하기 위해 충분한 회수로 반복된다. 대안적으로 하위 유전층들(dielectric sublayers)의 스택을 형성하기 위해 비슷한 ALD 공정에 의해 증착된 유전층 다음에 얇은 레이어가 올 수 있으며, 도9와 관련한 후술하는 설명으로부터 더 잘 이해하게 될 것이다.
도4b와 관련하여 추가 화학반응이 또 각 사이클에 포함될 수 있다. 도4b에서 도4a의 단계들에 대응하는 단계들은 도4a의 100 시리즈 대신에 200시리즈로 마지막 두 숫자가 같은 숫자로 참조한다. 따라서 단계(200-210)는 도4a의 대응하는 단계(100-110)와 비슷하다.
그러나 도4b의 예시된 사이클(215)은 두 개의 추가 단계를 포함하기 위해 연장한다. 제1 단계(207)와 제2 단계(211)는 자기 마무리된 산화금속이나 산화규소 모노레이어를 형성한다. 제3 단계(219)와 제4 단계(223)는 또 다른 자기 마무리된 산화금속이나 산화규소 모노레이어를 형성한다. 제2 모노레이어의 조성물이 레서피(recipe) 디자이너의 판단에 따라 제1 모노레이어의 조성물과는 다른 것이 바람직하다. 예를 들면 표6의 금속 규산염의 실험예를 참조하시오.
특히, 제1 금속/실리콘 단계(207)와 제1 산소 단계(211)가 제1 산화금속이나 산화규소 모노레이어를 형성한 후에, 제2 금속이나 실리콘 소스가스가 공급되어(216) 앞서 형성된 금속/실리콘 산화물에 대하여 자기 제한적 또는 자기 마무리하는 금속 또는 실리콘 복합 모노레이어를 형성한다. 제1 금속/실리콘단계(207)와 비슷하게, 금속/실리콘 가스소스는 리간드-교환(화학흡착)에 의해 앞서 형성된 금속/실리콘 산화물에 반응할 수 있다. (비우기에 의해 바람직하게는 퍼징에 의해) 반응제의 또 다른 제거(218) 후에 제2 산소 소스가스가 제공되고(220), 그리고 나서 제거된다(222). 제2 산소 단계(220)(또는 산소 단계(223))도 자기 제한적이다. 제1 산소 단계(208)와 함께, 산소 가스소스는 리간드-교환(화학흡착)에 의해 반응할 수 있다.
예시된 공정이 각 사이클(215)에서 4 단계를 포함하지만, 사이클(215)이 3원 유전층을 생성하기 때문에 여기서는 "3원 사이클(215)"로 칭할 것이다. 이는 제2 단계(211)와 제4 단계(223) 양자가 같은 엘리먼트(산소)를 성장하는 유전층에 기여한다는 사실에 기인한다. 다른 구성에서는 유전층의 원하는 산소 용량에 따라 제2 단계든 또는 제4 단계든 둘 중의 하나는 생략될 수 있음에 유의한다. 그러한 경우에, 후속 화학제의 일부 확산을 허용하기 위해 및/또는 생략된 산소 단계 대신에 중간의 환원 단계를 갖기 위해 적지만 충분한 리간드를 갖는 표면 마무리부를 생성하기 위한 리간드-교환 반응이 효과적이도록 연속 화학제가 선택될 수 있다.
제3 단계(219)에서 제2 금속/실리콘 소스가스는 금속 할로겐화물이나 유기금속 프리커서일 수 있으며, 제2 금속/실리콘 소스가스와 반응하지 않는 할로겐화물이나 유기 리간드로 자기 마무리되는 금속 복합 모노레이어를 생성한다. 그러나 표6의 실험예에서, 제2 금속/실리콘 소스가스는 자기 제한하는 화학흡착에 전도성이 있는 실리콘 소스가스를 포함하는데, 그러한 가스로는 3-아미노프로필트리에톡실란(aminopropyltriethoxysilane) (NH2CH2CH2CH2-Si(O-CH2CH3)3또는 AMTES) 또는 3-아미노프로필트리메톡실란(aminopropyltrimethoxsilane)(NH2CH2CH2CH2-Si(O-CH3)3또는 AMTMS) 복합물 또는 할로실란 등이 있다. 금속 소스 및 실리콘 소스 단계의 순서가 바꿔질 수 있다는 것에 유의한다.
제4 단계(220)의 산소 소스가스는 제2 단계(211)의 산소 소스가스와 같거나 다를 수 있다. 본 발명자들은 유기 리간드를 갖는 금속 또는 실리콘 복합 모노레이어를 산화시키는데 유리한 특정의 산화제(예를 들면, 오존)를 찾아냈는데, 다른 산화제들(예를 들면, 물)은 할로겐화물로 마무리된 금속이나 실리콘 복합 모노레이어에 대해 더 유리하다. 따라서 표6의 실험예에서 제4 단계(223)의 산화제는 제3 단계(219)의 산화제와 다른데, 적어도 제3 단계(219)의 금속/실리콘 소스가 제1 단계(207)의 금속/실리콘 소스와 다른 사이클에 대해서 그러하다.
결과적인 유전층에서 다른 금속들이나 금속 대 실리콘의 대략 1대1 비에 대하여, 도시된대로 사이클(215)이 반복된다. 예를 들면 표6의 실험예에서, 금속, 산소, 실리콘 및 산소 단계를 순서대로 갖는 반복되는 사이클은 금속 규산염 레이어를 생성한다. 달리, 3원 유전층을 위한 예시된 사이클(215)은 결과적인 3원 유전체에 있는 다른 금속들의 원하는 비에 따라 2원 사이클(115)(도4a)의 스트링 다음에 수행될 수 있다. 반대로 2원 사이클(도4a)은 3원 사이클의 스트링 후에 수행될 수 있다. 예를 들면, 가스 유동 밸브를 제어하는 소프트웨어는, 3개의 2원 사이클(115)(도4a) 다음에 하나의 3원 사이클(215)을 수행하도록 프로그램될 수 있다. 그러한 공정은 유전층에서 대략 3:1 비의 제1 금속에 대한 제2 금속(또는 실리콘)을 생성한다. 숙련자는 기재된 설명에 비추어 실제 비는 그 공정에서 제2 금속이 교체되는 주기에 따라 그리고 화합흡착된 분자의 상대적인 물리적 크기에 따라 달라진다는 것을 이해할 것이다.
후술하는 실험예에서 2원 공정과 3원 공정이 모두 초기의 금속/실리콘 단계와 후속 산소 단계와 함께 도4a와 도4b에 도시되었지만, 사이클은 하부의 표면과 단계의 화학제에 따라 산소 단계로 시작할 수 있다는 것을 이해할 것이다.
금속 산화물 유전층의 형성방법
후술하는 도5와 표1 내지 표5는 하부 전극의 HSG 실리콘 위에 금속 산화물 유전층을 형성하는 예시적인 공정을 도시한다. 표1은 비전이 금속(예를 들면, 알루미늄)의 산화물의 형성을 예시하고, 표2와 표3은 5군의 전이 금속(예를 들면, 바나듐, 니오붐, 탄탈륨)의 산화물의 형성을 예시하고, 표4와 표5는 표6의 전이 금속(예를 들면, 티타늄, 지르코늄, 하프늄) 산화물의 형성을 예시한다. 설명을 간단하게 하기 위해 동일한 참조번호가 도4a의 전체적인 설명에 대응하는 금속 산화물 실험예(도5)의 단계를 가리키기 위해 채용된다.
이제 도5를 참조하면, 가스 유동 순서는 특정의 실시예에 따라 나타낸 것이다. 예시된 실험예에서 고 k 유전체, 그리고 보다 구체적으로는 고 k 금속 산화물은 대상물에 금속 소스가스를, 교대로 산소 소스가스를 제공함으로써 형성된다. 각 사이클의 제1 또는 금속 단계(107)는 금속 함유 재료의 레이어를, 바람직하게는 산소 소스가스가 없는 상태에서 화학흡착한다. 각 사이클의 제2 또는 산소단계(111)는 증착된 금속 함유 레이어에, 바람직하게는 금속 소스가스가 없는 상태에서 산소 함유 재료에 반응하거나 또는 산소 함유 재료를 흡수한다. 다른 구성에서 단계의 순서는 역전될 수 있고, 반응제 제거나 퍼징 단계는 진행되는 또는 후속 반응제 펄스의 일부로 간주될 수 있다는 것이 이해된다.
유전 재료가 형성될 표면은 우선 마무리되어 금속 소스가스와 반응하는 표면을 제공한다. 바람직한 실시예에서, 증착이 바람직한 노출 표면은 OH 마무리 테일(도7 참조)과 질화규소(도8 참조)를 갖는 HSG 실리콘을 포함한다.
보다 바람직하게는, 금속 단계(107)는 자기 제한적이어서 약 한 개의 원자 모노레이어가 제1 단계 중에 증착된다. 바람직하게는 불활성 금속 소스가스가 펄스(104)에 제공된다. 예시적인 금속 소스가스는 트리메틸 알루미늄(TMA 또는 (CH3)3Al), 염화 알루미늄(AlCl3), 알루미늄 베타디케토네이트(예를 들면, Al(acac)3), 탄탈룸 에톡시드(TaOCH2CH3)4), 탄탈룸 펜타클로라이드(TaCl5), 펜타키스(디메틸아미노) 탄탈룸(Ta[N(CH3)]5), 지르코늄 테트라클로라이드(ZrCl4), 지르코늄 부톡시드(ZrOCH2CH2CH3)4), 티타늄 테트라클로라이드(TiCl4), 티나늄 이소프로폭시드(Ti[OCH(CH3)3]4), 테트라키스(디메틸아미노) 티타늄(Ti[N(CH3)2]4), 테트라키스 (디메틸아미노) 티타늄(Ti[N(CH5)2]4,텅스텐 헥사플루오라이드(WF6), 3-아미노프로필트리에톡실란(NH2CH2CH2CH2-Si(O-CH2CH3)3또는 AMTES), 3-아미노프로필트리메톡실란(NH2CH2CH2CH2-Si(O-CH3)3또는 AMTMS), 디클로로실란(DCS), 트리클로로실란(TCS),바나듐 트리클로라이드(VCl3), 바나듐 아세틸아세토네이트(V(acac)3), 니오붐 펜타클로라이드(NbCl5), 니오붐 에톡시드(Nb(OCH2CH3)5), 하프늄 테트라클로라이드(HfCl4) 등을 포함한다.
금속 소스가스가 하부 전극을 포화시키기에 충분한 시간 후에, 금속 가스의 유동을 차단하면 금속 펄스(104)를 마무리시킨다. 바람직하게는, 운반가스는 금속 소스가스가 챔버로부터 퍼징될 때까지 퍼지 단계(106)에서 계속 유동하는 것이다.
펄스(104) 동안에 금속 소스가스는 대상물의 노출 표면과 반응하여 금속 복합물의 "모노레이어"를 증착 또는 화학흡착시킨다. 이론상 반응제가 대상물의 노출 레이어에서 가능한 모든 사이트에서 화학흡착할 동안에 (특히 대량의 마무리 리간드를 가진) 흡착된 복합물의 물리적 크기는 일반적으로 각 사이클에 따른 커버리지를 모노레이어의 부분으로 제한할 것이다. 표1의 실험예에서, ALD 공정은 대략 1Å/사이클에서 금속 산화층을 성장시키는데, 완전한 모노레이어는 Al2O3에 대하여 대략 매 3회의 사이클로 증착된 재료로부터 효과적으로 형성되며, 약 3Å의 벌크 래티스 변수를 갖는다. 각 사이클은 한 쌍의 금속 소스가스와 수소 소스가스 펄스로 나타낸다. 본 명세서에서 사용된 "모노레이어"는 그러므로 증착 동안의 모노레이어의 부분을 나타내며, 기본적으로는 펄스(104)의 자기 제한 효과를 가리킨다.
특히, 대상물에 제공되는 금속 함유 물질은 자기 마무리하므로 흡착된 복합물 표면은 더 이상 금속 소스가스와 반응하지 않는다. 후술하는 실험예에서, TMA(표1)는 메틸로 마무리되는 알루미늄의 모노레이어를 남긴다. 탄탈륨에톡시드(표2)는 에톡시드 탄탈륨의 모노레이어를 남긴다. 마찬가지로 다른 불활성 할로겐화물 금속은 할로겐화물로 마무리되는 표면을 남기고, 유기금속 프리커서는 유기 리간드로 마무리되는 표면을 남긴다. 이들 표면은 금속 소스가스 펄스(104) 동안에 반응제 유동의 금속 소스나 다른 구성성분과 더 이상 반응하지 않는다. 반응제에 대한 여분 노출이 여분 증착의 결과로 되지 않기 때문에, 공정의 금속 단계(107) 동안의 화학작용은 포화 또는 자기 제한적이라고 말할 수 있다. 더 높은 농도의 반응제에 대한 노출이 더 길어지는데도 불구하고, HSG 실리콘 그레인의 상면 상의 증착은 그레인 사이의 네크 영역에서의 증착을 초과하지 않는다.
사이클(115)의 제2 단계(111)에서 산소 소스가스의 펄스(108)는 그 후에 대상물에 제공된다. 예시된 실험예에서, 산소 소스가스는 수증기(H2O) 또는 오존을 포함한다. 적당한 다른 산화제로는 하이드로겐 페록시드(H2O2), 메탄올(CH3OH), 에탄올(CH3CH2OH), 아산화질소(N2O, NO2), O 라디칼 등이 포함된다. 라디칼은 반응챔버에 연결된 원격 플라즈마 소스에 의해 제공될 수 있으며, 오존 발생기는 마찬가지로 오존(O3)을 제공할 수 있다. 바람직하게, 제2 단계(111)는 제1 단계(107)에 의해 남겨진 금속 복합물의 모노레이어를 산소 소스가스에 충분하게 노출하기에 충분한 시간 동안 유지된다. 산소 소스가스가 HSG 실리콘층에 금속 함유 모노레이어를 포화시키기에 충분한 시간 후에 산소 소스가스의 유동을 차단하면 산소 펄스(108)가 끝난다. 바람직하게 운반가스는 산소 소스가스가 챔버로부터 퍼징될 때까지 퍼지 단계(110)에서 유동을 계속한다.
산소 펄스(108) 동안에 산소 소스가스는 제1 단계(107)에 의해 남겨진 자기 마무리된 금속 복합물 모노레이어와 반응하거나 또는 모노레이어에서 화학흡착한다. 예시된 실시예에서 이 화학흡착은 포화 리간드-교환 반응을 포함하며, 금속 함유 모노레이어의 리간드 또는 할로겐화물 마무리부를 산소나 산소 복합물로 대체한다. 그로써 산화금속이 형성되고, 바람직하게 싱글 모노레이어에서 형성된다. 바람직하게 공정은 하이드록실과 산소 브리지 마무리부를 갖는 화학양론적 금속산화물을 남긴다. 금속 단계(107)와 관련하여 설명한 바와 같이, 모노레이어는 흡착된 복합물의 물리적 크기 때문에 모든 가능한 사이트를 점유할 필요는 없다. 그러나 제2 단계(111)도 자기 제한적 효과를 갖는다.
특히, 산소 소스가스는 금속 소스가스의 앞의 펄스 동안에 대상물 표면상으로 화학흡착된 금속 복합물의 리간드와 반응한다. 펄스(108) 동안에 산화제가 산화금속 모노레이어의 하이드록실 및 산소 브리지 마무리부와 반응하지 않기 때문에 그 반응은 또한 표면 제한적이거나 표면 마무리적이다. 더욱이, 온도와 압력 조건은 금속 모노레이어를 통한 산화제의 기저 금속으로의 확산을 피하도록 준비된다. 이 자기 제한적인 포화 반응 단계(111)에서 더 높은 농도의 반응제에 대한 노출이 더 길어지는데도 불구하고, HSG 실리콘 그레인의 상면에 형성된 산화금속의 두께는 그레인 사이의 네크 영역에 형성된 산화금속의 두께를 초과하지 않는다.
(금속 소스 펄스(104)와 퍼지(106)를 포함하는) 금속 단계(107)와 (산소 소스 펄스(108)와 퍼지(110)를 포함하는) 산소 단계(108)는 함께 ALD 공정에서 반복되는 사이클(115)을 한정한다. 최초 사이클(115) 후에, 금속 소스가스 펄스(104a)가 다시 제공되는 제2 사이클(115a)이 수행된다. 금속 소스가스는 이전 사이클(115)에서 형성된 산화금속의 표면상의 금속 복합물을 화학흡착한다. 금속 함유 물질은 노출된 표면과 쉽게 반응하여, 금속 복합물의 또 다른 모노레이어 또는 금속 복합물의 모노레이어의 일부를 증착시키고, 금속 소스가스와 더 이상 반응하지 않는 자기 마무리된 표면을 다시 남긴다. 금속 소스가스 유동(104a)이 중지되며 챔버로부터 퍼징(106a)되고, 제2 사이클(115a)의 제2 단계(111a)는 산소 소스가스를 제공하여 제2 금속 모노레이어를 산화시킨다.
사이클(115a)은 충분히 두꺼운 산화금속이 메모리 셀 동작 중에 누설을 피하기 위해 형성될 때까지 적어도 약 10회 반복되며, 보다 바람직하게는 적어도 약 20회 반복된다. 약 10Å와 200Å 사이, 보다 바람직하게는 약 25Å와 100Å 사이의 균일한 두께를 갖는 레이어가 바람직한 실시예의 방법에 의해 거의 완전한 스텝 커버리지를 갖고 형성될 수 있는 것이 유리하다.
후술하는 표는 초대형 스케일 집적 공정을 위한 DRAM 메모리 셀에서 커패시터 유전체 어플리케이션에 적합한 금속 산화물 및 3원 유전층을 형성하기 위한 예시적인 공정 방법을 제공한다. 유전층은 특히 HSG 실리콘에 대한 증착에 적합하다. 각각의 공정 방법은 매엽식 웨이퍼 공정 모듈에서 1 사이클을 나타낸다. 특히, 예시된 변수는 핀란드의 ASM Microchemistry Ltd.로부터 구입할 수 있는 상표명 Pulsar 2000™하에 구입 가능한 매엽식 웨이퍼 ALD 모듈에 사용하기 위해 개발되었다.
후술하는 표의 변수는 오로지 실험예를 위한 것이다. 각 공정 단계는 바람직하게 하부 전극 표면을 포화하도록 준비된다. 퍼지 단계는 반응챔버로부터의 반응 단계 사이에 반응제를 제거하도록 준비된다. 예시된 ALD 공정은 약 95% 이상의 두께 균일성을 달성하고, 보다 바람직하게는 평균 약 400Å 이상의 이득 크기를 갖는 HSG 그레인에 대해 약 98% 이상의 두께 균일성을 달성한다. 본 명세서에서 사용된 대로, 두께 균일성은 최대 두께의 백분율로, 최소 두께의 백분율로 정의된다. 본 명세서의 기재 내용에 비추어, 숙련자는 허용 가능한 증착률에서 자기 마무리되는 포화 단계를 달성하기 위해 다른 반응챔버에 대해 그리고 다른 선택 조건에 대해 증착 조건을 쉽게 수정, 치환 아니면 변경할 수 있다.
본 명세서에 기재된 ALD 공정은, 반응제가 텍스처 표면을 포화시키기에 충분히 공급된다면 압력과 반응제 농도에 비교적 민감하지 않다. 더욱이 공정은 저온에서 동작할 수 있다. 대상물 온도는 바람직하게 공정 내내 약 150℃와 350℃ 사이에서 유지되어, 열 버젯(thermal budget)을 보존하면서 비교적 빠른 증착속도를 달성한다. 더 바람직하게는, 온도는 반응제에 따라 약 220℃와 300℃ 사이에서 유지된다. 챔버 내의 압력은 밀리토르(milliTorr)에서 초대기압까지의 범위에 있지만, 바람직하게는 약 1Torr 내지 500Torr에서 유지되며, 보다 바람직하게는 약 1Torr 내지 10Torr 사이에서 유지된다.
표1: Al2O3
단계 운반가스 유동 (sccm) 반응제 반응제 유동 (sccm) 온도(℃) 압력(Torr) 시간(sec)
금속 400 TMA 20 300 5 0.1
퍼지 400 -- -- 300 5 0.2
산화제 400 H2O 40 300 5 0.1
퍼지 400 -- -- 300 5 0.6
표1은 HSG 실리콘에 대한 산화알루미늄(Al2O3) 유전층의 ALD를 위한 변수를 나타낸다. 예시적인 금속 소스가스는 트리메틸 알루미늄(TMA)을 포함하고, 운반가스는 질소(N2)를 포함하고, 산소 소스가스는 바람직하게 수증기(H2O)를 포함한다. 공정 중의 온도는 바람직하게 약 150℃와 350℃ 사이에서, 보다 바람직하게는 약 300℃에서 유지된다.
제1 사이클의 제1 단계에서, TMA는 하부 전극의 HSG 실리콘 표면상에서 화학흡착한다. 금속 소스가스는 다른 공정 변수가 제시되면, 바람직하게 충분한 %의 운반가스 유동을 포함하여 하부 전극 표면을 포화시킨다. 알루미늄 복합물의 모노레이어는 HSG 실리콘 상에 남겨지고, 이 모노레이어는 메틸 테일을 가지고 자기 마무리된다.
TMA 유동이 정지되고 연속되는 운반가스 유동에 의해 퍼징된 후에, H2O의 펄스가 대상물에 제공된다. 물은 리간드-교환 반응에서 금속 모노레이어의 메틸 마무리된 표면과 쉽게 반응하여, 산화알루미늄(Al2O3)의 모노레이어를 형성한다. 이 반응은 이전에 화학흡착된 이용 가능한 금속 복합물의 수의 제한을 받는다. 물이든 운반가스든 결과로서 나온 산화알루미늄 모노레이어의 하이드록실 및 산소 브리지 마무리부와 더 이상 반응하지 않는다는 점에서 반응은 더욱 더 자기 제한적이다. 더욱이 바람직한 온도와 압력 변수는 금속 모노레이어를 통한 물이나 반응 부산물의 확산을 억제한다.
다음 사이클에서 제1 단계는 TMA를 도입하는데, TMA는 산화알루미늄 모노레이어의 표면과 쉽게 반응하여 제1 산화금속층 위에 메틸로 마무리된 알루미늄층을 다시 남긴다. 다음 제2 사이클의 제2 단계는 제1 사이클을 참조하여 설명된다. 이들 사이클은 원하는 두께의 산화알루미늄이 형성될 때까지 반복된다.
예시된 실시예에서, 운반가스는 각 사이클의 양 단계 동안에 일정한 속도로 계속 유동한다. 그러나 반응제는 교번 가스 펄스들 사이에 챔버의 비우기에 의해 제거될 수 있다. 일 구성에서, 바람직한 리액터는 펄스된 증착 동안에 일정한 압력을 유지하기 위하여 하드웨어와 소프트웨어를 결합한다. 본 명세서에서는 1988년 5월 31일자로 등록된 포사(Posa)의 미국특허 제4,747,367호와 1988년 8월 2일자로 등록된 콩거 등(Conger et al.)의 미국특허 제4,761,269호를 참조한다.
플라즈마 발생기에 의해 제공된 라디칼은 ALD 공정 중 저온에서 금속 함유층의 증착을 용이하게 할 수 있다. 라디칼이 강화된 층의 증착 구조와 방법은 "박막 성장의 개선장치 및 개선방법"의 발명의 명칭으로 1999년 9월 8일자로 출원된 미국출원 제09/392,371호에 제공되었으며, 본 명세서에서는 그 기재 내용을 참조한다. 또 다른 예시적인 ALD 공정은 1999년 6월 29일자 등록된 셔만(Sherman)의 미국특허 제5,916,365호에 제공되며, 본 명세서에서는 그 기재 내용을 참조한다.
표2: Ta2O5
단계 운반가스 유동 (sccm) 반응제 반응제 유동 (sccm) 온도(℃) 압력(Torr) 시간(sec)
금속 400 Ta(OCH2CH3)5 40 220 5 1
퍼지 400 -- -- 220 5 1
산화제 400 O3 100 220 5 1
퍼지 400 -- -- 220 5 2
표2는 커패시터 하부 전극의 HSG 실리콘에 대한 산화탄탈룸(Ta2O5)의 ALD를 위한 매개변수를 나타낸다. 바람직하게 예시된 유전체 증착에 앞서 HSG 실리콘을 산화로부터 보호하기 위한 장벽층을 형성한다. 예시된 실시예에서, 유전체 장벽층이 형성되며, 유전체 장벽층은 구체적으로 질화규소(Si3N4)를 포함한다. 유리하게, 질화규소는 실리콘 표면을 열적으로 질화시켜서 거의 완전한 컨포멀리티를 갖는 HSG 실리콘 위에서 형성될 수 있다. 다른 구성에서, 산화 박막층이 먼저 HSG 실리콘 위에서 (예를 들면, 열적 산화에 의해) 성장할 수 있고, 다음에는 당해기술에 알려진 대로 산화물 표면의 열적 질화가 뒤따른다.
장벽층의 형성 후에, Ta2O5가 ALD 공정에서 형성된다. 표2에 예시된 것처럼, 예시된 금속 소스가스는 탄탈륨 에톡시드(Ta(OCH2CH3)5)를 포함하고, 운반가스는 질소(N2)를 포함하고, 산소 소스가스는 바람직하게 오존(O3)을 포함한다. 공정 중의 온도는 바람직하게 약 150℃와 300℃ 사이에, 보다 바람직하게는 약 220℃에서 유지된다.
제1 사이클의 제1 단계에서, 탄탈륨 에톡시드는 HSG 실리콘의 질화 표면에서 화학흡착한다. 금속 소스가스는 바람직하게 다른 공정 변수가 주어지면, 충분한 %의 운반가스 유동을 포함하여 질화 코팅된 HSG 실리콘 표면을 포화시킨다. 탄탈륨 복합물의 모노레이어는 텍스처 표면상에 남겨지고, 이 모노레이어는 에톡시드 테일로 자기 마무리된다.
금속 소스가스 유동이 중지되고 운반가스의 연속 유동에 의해 퍼징된 후에 오존의 펄스가 대상물에 제공된다. 오존은 바람직하게 다른 공정 변수가 주어지면 충분한 %의 운반가스 유동을 포함하여 금속 함유 모노레이어의 표면을 포화시킨다. 오존은 리간드-교환 반응에서 금속 함유 모노레이어의 에톡시드 마무리 표면과 쉽게 반응하여 산화탄탈륨(Ta2O5)의 모노레이어를 형성한다. 반응은 이전에 화학흡착된 이용 가능한 금속 복합물의 수의 제한을 받는다. 오존이든 운반가스든 결과로서의 산화탄탈륨 모노레이어와 더 이상 반응하지 않는다. 오존은 유기 리간드가 연소되게 하여, CO2와 H2O를 유리시키며, 모노레이어에는 하이드록실과 산소 브리지 마무리부가 남는다. 더욱이 바람직한 온도와 압력 변수는 금속 모노레이어를 통한 오존과 반응 부산물의 확산을 억제한다.
다음 사이클에서 제1 단계는 탄탈륨 에톡시드를 도입하는데, 탄탈륨 에톡시드는 산화탄탈륨 모노레이어의 표면과 쉽게 반응하여 에톡시드로 마무리된 탄탈륨 레이어를 다시 남긴다. 그 후에 제2 사이클의 제2 단계는 제1 사이클과 관련하여 설명된 대로이다. 이들 사이클은 원하는 두께의 산화탄탈륨이 형성될 때까지 반복된다. 바람직하게 약 80 및 200 사이의 사이클이 Ta2O5의 약 40Å과 100Å 사이에서 성장하도록 수행된다. 보다 바람직하게는 약 80과 100 사이의 사이클이 약 40Å과 50Å 사이에서 성장하도록 수행된다.
예시된 실시예에서, 운반가스는 각 사이클의 양 단계 동안에 일정한 속도로 계속 유동한다. 그러나 반응제는 교번 가스 펄스들 사이에 챔버를 비움으로써 제거될 수 있다. 일 구성에서 바람직한 리액터는 펄스 증착 동안에 일정한 압력을 유지하기 위한 하드웨어와 소프트웨어를 통합한다. 본 명세서에서는 1988년 5월 31일자로 등록된 포사(Posa)의 미국특허 제4,747,367호와 1988년 8월 2일자로 등록된 콩거 등(Conger et al.)의 미국특허 제4,761,269호를 참조한다.
비결정 Ta2O5유전층에는 단지 미량의 탄소가 남는다. 이 층은 원한다면 결정화된 유전층을 위해 어닐링될 수 있다. 이 레이어의 유전상수는 약 20과 25 사이에 있다.
표3: Ta2O5
단계 운반가스 유동 (sccm) 반응제 반응제 유동 (sccm) 온도(℃) 압력(Torr) 시간(sec)
금속 400 TaCl5 40 300 5 0.5
퍼지 400 -- -- 300 5 0.5
산화제 400 H2O 40 300 5 0.5
퍼지 400 -- -- 300 5 0.5
표3은 커패시터 하부 전극의 HSG 실리콘에 산화탄탈륨(Ta2O5)을 증착하기 위한 또 다른 ALD 공정을 위한 매개변수를 나타낸다. 전술한 바와 같이 질화규소 장벽층 형성 후에 Ta2O5가 ALD 공정에서 형성된다. 표3에서 나타난 것처럼, 바람직한 금속 소스가스는 염화탄탈륨(TaCl5)을 포함하고, 운반가스는 다시 질소(N2)를 포함하고, 산소 소스가스는 바람직하게 수증기(H2O)를 포함한다. 공정 중의 온도는 바람직하게는 약 150℃와 300℃ 사이에 있고, 보다 바람직하게는 약 300℃에 있다.
제1 사이클의 제1 단계에서, 염화탄탈륨은 HSG의 질화규소 표면에서 화학흡착한다. 금속 소스가스는 다른 공정 변수가 주어지면 충분한 %의 운반가스 유동을포함하여 질화 코팅된 HSG 실리콘 표면을 포화시킨다. 탄탈륨 복합물의 모노레이어는 텍스처 표면상에 남겨지고, 이 모노레이어는 염화물 테일로 자기 마무리된다.
TaCl5유동이 정지되고 운반가스의 연속 유동에 의해 퍼징된 후에, 수증기 펄스가 대상물에 제공된다. 수증기는 바람직하게 다른 공정 변수가 주어지면 충분한 %의 운반가스를 포함하여 금속 함유 모노레이어의 표면을 포화시킨다. 이 수증기는 리간드-교환 반응에서 금속 함유 모노레이어의 염화물 마무리 표면과 쉽게 반응하여, 산화탄탈륨(Ta2O5)의 모노레이어를 형성한다. 이 반응은 이전에 화학흡착된 이용 가능한 염화금속 복합물의 수의 제한을 받는다. 물이든 운반가스든 결과로서 나온 산화탄탈륨 모노레이어의 하이드록실 및 산소 브리지 마무리부와 더 이상 반응하지 않는다. 그러나 바람직한 온도와 압력 변수는 금속 모노레이어를 통한 물과 반응 부산물의 확산을 억제한다.
다음 사이클에서, 제1 단계는 산화탄탈륨 모노레이어의 표면과 쉽게 반응하는 TaCl5를 도입하여, 염화물 마무리 탄탈륨층을 다시 남긴다. 그리고 나서 제2 사이클의 제2 단계는 제1 사이클과 관련하여 설명된 대로이다. 이들 사이클은 앞의 실험예와 관련하여 기술된 것처럼, 원하는 두께의 산화탄탈륨이 형성될 때까지 반복된다.
전술한 것처럼 챔버는 펄스간 퍼징이 바람직하지만, 도시된 것처럼 꾸준한 운반가스 유동에 의해 퍼징되기보다는 오히려 펄스 사이에 반응제를 제거하기 위해 비워질 수 있다.
비결정 Ta2O5유전층에는 단지 미량의 염소가 남는다. 이 층은 원한다면 결정화된 유전층을 위해 어닐링된다. 이 층의 유전상수는 약 20과 25 사이에 있다.
표4: ZrO2
단계 운반가스 유동 (sccm) 반응제 반응제 유동 (sccm) 온도(℃) 압력(Torr) 시간(sec)
금속 400 ZrCl4 5 300 5 0.5
퍼지 400 -- -- 300 5 3
산화제 400 H2O 40 300 5 2
퍼지 400 -- -- 300 5 6
표4는 산화지르코늄(ZrO2)의 ALD를 위한 매개변수를 나타낸다. 언급한 것처럼 금속 소스가스는 염화지르코늄(ZrCl4)을 포함하고, 운반가스는 질소(N2)를 포함하고, 산소 소스가스는 바람직하게 수증기(H2O)를 포함한다. 각 반응 단계 동안에, 반응제는 주어진 다른 매개변수에 대하여 충분한 양이 제공되어 표면을 포화시킨다.
공정 중의 온도는 바람직하게 약 200℃와 500℃ 사이에 있다. 비결정 ZrO2층에 대하여, 온도는 보다 바람직하게 이 범위의 낮은 쪽에 있으며, 약 200℃와 250℃ 사이에 있고, 가장 바람직하게는 약 225℃이다. 결정막에 대하여, 온도는 보다 바람직하게 이 범위의 높은 쪽에 있으며, 약 250℃와 500℃ 사이에 있으며, 가장 바람직하게는 약 300℃이다. 그러나 당해기술의 숙련자가 이해하는 것처럼, 비결정 및 결정 조성물의 혼합물은 이들 두 상황의 경계선에 있게 된다. 예시된 공정은 주로 결정질 ZrO2막을 생성한다.
이 경우에 금속 단계에서 형성된 금속 모노레이어는 염화물로 자기 마무리되며, 바람직한 조건하에서 여분 ZrCl4와 쉽게 반응하지 않는다. 그러나 바람직한 산소 소스가스는 이전에 흡착된 염화 지르코늄 복합물의 공급에 의해 제한되는 리간드-교환 반응에서 산소 단계 동안에 염화물 마무리 표면과 반응하거나 또는 그 표면상에 흡착한다. 더욱이, 산화는 포화 단계에서 여분 산화제와 더 이상 반응하지 않는 하이드록실 및 산소 브리지 마무리부를 남긴다.
바람직하게 약 30 및 80 사이의 사이클이 약 20Å와 60Å 사이의 ZrO2에서 성장하도록 수행된다. 보다 바람직하게는 약 30과 50 사이의 사이클이 약 20Å와 40Å 사이에서 성장하도록 수행된다. 이 층의 유전상수는 약 18과 24 사이에 있다.
표5: TiO2
단계 운반가스 유동 (sccm) 반응제 반응제 유동 (sccm) 온도(℃) 압력(Torr) 시간(sec)
금속 400 TiCl4 20 300 5 0.5
퍼지 400 -- -- 300 5 3
산화제 400 H2O 40 300 5 2
퍼지 400 -- -- 300 5 6
표5는 산화티타늄(TiO2)의 ALD를 위한 매개변수를 나타낸다. 언급한 것처럼 금속 소스가스는 티타늄 테트라클로라이드(TiCl4)를 포함하고, 운반가스는 질소(N2)를 포함하고, 산소 소스가스는 바람직하게 수증기(H2O)를 포함한다. 각각의 반응 단계 중에 반응제는 주어진 다른 매개변수에 대하여 충분한 양으로 공급되어 표면을 포화시킨다.
앞의 실험예에서 ZrO2와 관련하여 설명한 것처럼, 온도는 약 200℃와 500℃ 사이의 수준으로 유지되는 것이 바람직하다. 그러나 예시된 실시예에서는 약 250℃와 500℃ 사이의 온도를 채용하는데, 가장 바람직하게는 약 300℃이다.
이 경우에 금속 단계에서 형성된 금속 모노레이어는 염화물로 자기 마무리되며, 바람직한 조건하에서 TiCl4와 쉽게 반응하지 않는다. 그러나 바람직한 산소 소스가스는 이전에 흡착된 염화티타늄 복합물 공급에 의해 제한되는 반응에서 산소 단계 동안에 염화물 마무리 표면과 반응하거나 또는 그 표면상에 흡착한다. 더욱이, 산화는 포화 단계에서 여분 산화제와 더 이상 반응하지 않는 하이드록실 및 산소 브리지 마무리부를 남긴다.
바람직하게 약 30 및 80 사이의 사이클이 약 20Å와 60Å 사이의 TiO2에서 성장하도록 수행된다. 보다 바람직하게는 약 30과 50 사이의 사이클이 약 20Å와 40Å 사이에서 성장하도록 수행된다. 이 층의 유전상수는 약 15와 25 사이에 있다.
3원 유전층의 형성방법
도4b와 관련하여 설명한 바와 같이, 산화금속 커패시터 유전층과 관련하여 전술한 ALD의 원리는 또 3원 재료 및 더 복잡한 재료를 증착시키는 데까지 확대될 수 있다.
도6은 3원 구조를 형성하기 위한, 구체적으로는 혼합 또는 복합 산화금속이나 금속규산염을 형성하기 위한 일반 공정에 대한 가스 유동의 개략도이다. 표6의 실험예가 순서대로 금속/산소1/실리콘/산소2 단계에 의해 형성되는 금속규산염층에 관한 것이긴 하지만, 숙련자는 개시된 순서가 규산염 재료(예를 들면, 실리콘/산소/금속/산소)에 대해 변경되거나 또는 산화금속 복합물(예를 들면, 제1 금속/산소/제2 금속/산소)에 대해 적응될 수 있다는 것을 쉽게 이해할 것이다. 더욱이, 예시된 순서는 여러 엘리먼트를 통합하는 보다 복잡한 재료를 포괄하도록 확대될 수 있다. 편의상, 도4b의 참조번호는 같은 공정 단계, 단계 및 순서를 가리킨다.
예시된 바와 같이, 공정은 각 사이클마다 4 단계로 구성되며, 각 단계는 반응제 단계와 퍼지 단계를 포함한다. 제1 금속이나 실리콘 단계(207)에 이어 순서대로 제1 산소 단계(211), 제2 금속이나 실리콘 단계(219) 및 제2 산소 단계(223)가 따른다. 그리고 나서 사이클은 반복된다. 앞서 언급한 것처럼 다른 구성에서 제1 또는 제4 단계는, 저 농도의 산소를 원한다면 매 사이클마다 또는 몇 사이클마다 생략될 수 있다. 그러한 경우에 증착된 모노레이어와 후속 화학제 사이의 반응을 허용하기 위해 화학제가 선택되어야 한다. 표6에 대한 설명으로부터 더 잘 이해되는바, (제2 단계에서) 제1 산소 소스가스는 반드시 그렇지는 않지만 (제4 단계에서) 제2 산소 소스가스와 같을 수 있다. 네 단계(207, 211, 219, 223)가 제1 사이클(215)을 완료한 후에, 제2의 비슷한 사이클(215a)이 3원 성장을 계속하기 위해 수행될 수 있다. 이들 사이클(215, 215a)은 관심있는 3원 재료가 현재의 누설을 충분히 피할 만큼 두껍지만 그러나 고 커패시턴스를 충분히 나타내도록 얇아질 때까지 계속한다.
일반적으로, 공정은 혼합된 산화금속, 3원 산화금속 화합물, 금속규산염이나 더 복잡한 유전 재료를 갖는 유전층을 가능하게 한다. 예를 들면, TiO2는 교번 사이클에 의해 Ta2O5와 혼합될 수 있다. 주로 2원 사이클은, 약간의 도핑 효과가 바람직하다면 3원 사이클들 사이에서 여러 번 반복될 수 있다. 그러나 표6의 실험예는 지르코늄 산화규소나 "지르코늄 규산염"층이 예시된다.
표6: 지르코늄 산화규소
단계 운반가스 유동 (sccm) 반응제 반응제 유동 (sccm) 온도(℃) 압력(Torr) 시간(sec)
금속 400 ZrCl4 40 300 5 0.5
퍼지 400 -- -- 300 5 3
산소 400 H2O 40 300 5 2
퍼지 400 -- -- 300 5 6
실리콘 400 AMTMS 40 300 5 1
퍼지 400 -- -- 300 5 2
산소 400 O3 40 300 5 3.5
퍼지 400 -- -- 300 5 1
표6은 지르코늄 산화규소 또는 지르코늄 규산염(ZrSixOy)의 ALD를 위한 변수를 나타낸다. 표6에 표시된 것처럼, 제1 반응제 소스가스는 형성될 화합물을 위한 금속 소스를 포함한다. 특히, 염화지르코늄(ZrCl4)은 금속을 공급한다. 다른 공정 가스로는 예시된 실시예에서 질소(N2)를 포함하는 운반가스, 바람직하게 3-아미노프로필트리메톡실란(NH2CH2CH2CH2-Si(O-CH3)3) 또는 AMTMS)를 포함하는 실리콘 소스가스가 포함된다. 다른 적합한 실리콘 가스소스로는 다양한 유기 실란 또는 할로 실란 가스가 포함된다. 각 반응 단계 중에 반응제는 주어진 다른 매개변수에 대해 충분한 양으로 공급되어 표면을 포화시킨다.
예시된 순서로, 금속 단계 다음에는 산소 단계가 오는데, 계속하여 실리콘 단계와 제2 산소 단계가 온다. 그리고 나서 사이클이 반복한다. 예시된 실시예가 각 사이클의 제1 및 제2 산소 단계(제2 및 제4 단계)에 대한 두 개의 다른 산소 소스가스를 채용하지만, 동일한 산소 소스가스가 두 개의 단계에 대해 채용될 수 있다.
금속 단계 동안에, 지르코늄 함유 모노레이어는 염화물 테일로 자기 마무리된다. 이 모노레이어의 마무리부는 바람직한 조건하에서 ZrCl4와 쉽게 반응하지 않는다. 다음 단계에서 수증기는 금속 함유 모노레이어를 산화시켜 염화물 마무리부를 하이드록실 및 산소 브리지 마무리부로 대체한다. 그리고 나서 바람직한 실리콘 소스가스는, 이전에 흡착된 산화금속 복합물의 공급 제한을 받는 리간드-교환 반응에서 실리콘 단계 중에 하이드록실 및 산소 브리지 마무리부와 반응하거나 또는 그 마무리부에 흡착한다. 더욱이 바람직한 실리콘 소스가스는 포화단계에서 여분 실리콘 에톡시드와 더 이상 반응하지 않는 유기(에톡시드) 또는 할로겐화물(염화물) 마무리부를 남긴다. 마지막으로 오존은 이전에 흡착된 실리콘 함유 모노레이어를 산화시켜 3원 산화물을 남긴다.
숙련자가 이해하게 되는 것처럼, 예시된 지르코늄 규산염(ZrSixOy) 층 등의 3원 구조는 고 유전상수, 저 동작 누설 및 실리콘과 인터페이스하는 더 안정된 구조를 보이는 것이 유리하다. Zr:Si의 비는 같은 공정에서 2원(간단한 금속)과 비교하여, 수행되는 3단계 사이클의 상대적 수에 따라 최적의 특성을 위해 제어될 수 있다. 따라서 지르코늄 규산염이 반드시 화학 양론적일 필요가 없다.
바람직하게 약 20과 40 사이의 사이클이 약 20Å와 100Å 사이의 ZrSixOy에서 성장하도록 수행된다. 보다 바람직하게는 약 20과 40 사이의 사이클이 약 20Å와 40Å 사이에서 성장하도록 수행된다. 이 층의 유전상수는 약 10과 15 사이에 있다.
유전층 스택의 형성방법
도4b와 도6의 공정에 의해 생성된 혼합물 구조 또는 화합물 구조와 대조적으로, 커패시터 유전층은 또 별도의 하위 유전층의 스택을 포함할 수 있다. 예시적인 스택은 Ta2O5와 TiO2의 약 5 내지 40 교대층, 보다 바람직하게는 약 10개의 교대층을 포함한다.
바람직하게는 적어도 하나의 하위층, 보다 바람직하게는 모든 하위층이 전술한 방법들에 따라서 ALD에 의해 형성된다. 도9는 보다 상세히 후술될 본 공정에 의해 형성되는 예시적인 커패시터를 예시한다.
예시된 실시예에서, 전술한 바와 같은 공정은 바람직하게 약 10과 100 사이의 사이클 동안에 수행되어 (약 0.5Å/사이클을 가정하여) 약 5Å와 50Å 사이의 두께를 갖는 고 k 유전층을 생성한다. 바람직하게는 또 다른 유전 재료가 증착되고, 약 5Å와 50Å 사이의 두께로 형성된다. 예시적인 공정 흐름에서, 약 5Å의 Ta2O5를 형성한 후에, 전술한 표2의 공정은 표5의 공정과 교대되며, 이로써 약 5Å의 TiO2가 형성되며, 적합한 두께가 메모리 셀 커패시터 어플리케이션에 대해 이를 때까지 그러하다.
표6과 관련하여 기술된 혼합물 레이어 또는 화합물 레이어에 대한 것처럼, 그렇게 형성된 유전층 스택이나 "나노라미네이트"는 향상된 유전 특징 및 실리콘과 접촉한 더 안정된 구조를 나타내는 경향이 있다.
상부 전극 재료의 형성방법
유전층 형성 후에, 상부 전극이 커패시터 유전층 위에 형성된다. 상부 전극이 유전층과 완전히 일치하지 않으면, 텍스처 하부 전극과 컨포멀 유전층의 이점이 완전하게 실현되지 않는다. 따라서 커패시터 유전층 위에 형성된 상부 전극이 ALD 공정에 의해 거의 완전한 컨포멀리티를 갖고 증착된 적어도 하나의 전도성 박막을 포함하는 것이 바람직하다.
상부 전극은 메모리 어레이에 걸친 고 측방 전도율을 위해 및/또는 커패시터 유전체를 통한 스파이크의 위험없이 접촉부를 랜드시키기 위해 비교적 두꺼운 것이 바람직하다. 그러나 바람직한 교번 증착 공정은 충분히 두꺼운 상부 전극을 형성할 필요가 없다. 오히려, 하나 이상의 초기의 전도성 박층이 바람직한 교번 공정에 의해 컨포멀하게 형성될 수 있으며, 다음에 상부 전극 두께의 벌크에 대한 종래의 증착이 온다. 교번 공정은 커패시터 전극과 연속적으로 직접 접촉하는 전도성 코팅을 제공하여, 기저의 텍스처 하부 전극의 파형과 일치해진다. 종래의 수단에 의해 증착된 상부 전극의 나머지 부분은 컨포멀할 필요가 없다. 더욱이 초기 박막이 집적회로의 회로 소자에 적절히 연결되는 한, 초기의 컨포멀 박막과 상부 전극 두께의 나머지 사이에 보이드(void)가 허용될 수 있다.
초기의 전도성 박막은 실리콘, 질화금속 및 원소 금속을 포함하는 적합한 전도성 재료, 그들의 조성물과 그들의 나노라미네이트를 포함할 수 있다. 유전 커패시터의 재료에 따라 장벽층이 유전층 위에 증착되기도 한다. 특히 Ta2O5를 채용할 때 그 위의 장벽층은 상부 전극의 나머지의 산화를 방지한다. 상부 전극의 나머지는 그리고 나서 실리콘이나 금속 등의 전도성 막의 종래 증착에 의해 완성될 수 있다.
표7의 실험예에서, 상부 전극은 전도성 질화금속을 포함하는데, 이것은 Ta2O5위의 장벽층으로 이용될 수 있으며, 커패시터 유전층을 컨포멀하게 그리고 연속 코팅하기 위한 ALD 공정에 의해 증착된다. 표8의 실험예에서, 상부 전극은 원소 금속층을 포함하는데, 이것은 표7의 장벽층 위에 중첩되거나 또는 대체할 수 있으며, 또 ALD 공정에 의해 형성된다.
표7: TiN
단계 운반가스 유동 (sccm) 반응제 반응제 유동 (sccm) 온도(℃) 압력(Torr) 시간(sec)
금속 400 TiCl4 20 400 10 1
퍼지 400 -- -- 400 10 1
질소 400 NH3 100 400 10 2
퍼지 400 -- -- 400 10 4
표7은 커패시터 유전층 위의 컨포멀 질화금속 장벽층의 ALD를 위한 매개변수를 나타낸다. 이 과정은 도4a와 도5의 과정과 비슷한데, 산소 소스가스가 질소 소스가스로 대체된 것이 예외이다. 따라서 반응제의 하나가 유기 또는 할로겐화물 리간드를 갖는 금속 함유 물질을 포함하면서, 반면에 제2 반응제는 질소 함유 물질을 포함하는 것이 바람직하다. 예시된 실시예에서, 금속막은 퍼징 단계에 의해 분리되어 교번하는 자기 제한적인 금속 및 질소 단계에서 ALD에 의해 형성된 질화티타늄(TiN) 막을 포함한다. 표7의 실험예에서, 예시적인 금속 소스가스는 티타늄 테트라클로라이드(TiCl4)를 포함하고, 운반가스는 질소(N2)를 포함하고, 질소 소스가스는 바람직하게 암모니아(NH3)를 포함한다.
제1 사이클의 제1 단계에서, TiCl4는 증착된 고 k 유전층의 하이드록실 및 산소 브리지 마무리부 상에서 화학흡착한다. 금속 소스가스는 다른 공정 변수가 주어진 충분한 %의 운반가스를 포함하여, 유전층 표면을 포화시킨다. 티타늄 복합물의 모노레이어는 유전층 상에 남겨지고, 이 모노레이어는 할로겐화물 테일로 자기 마무리된다.
바람직하게 리액터는 금속 소스가스를 더 작고 및/또는 더 반응적인 물질로 변환시키는 촉매를 포함한다. 예시된 실시예에서, 바람직한 반응챔버는 바람직하게는 TiCl4를 TiCl3 +로 변환시키는 티타늄 벽을 포함한다. 더 작은 물질은 제한된 공간으로 쉽게 확산되어 사이클 당 더 많은 반응 사이트를 점유하며 보다 쉽게 활성 사이트로 화학흡착한다. 따라서 촉매는 더 빠른 증착 속도를 가능하게 한다. 숙련자는 다른 촉매들도 다른 화학 반응제에 대해 채용될 수 있다는 것을 쉽게 이해할 것이다.
TiCl4유동이 정지되고 운반가스의 연속 유동에 의해 퍼징된 후, HN3의 펄스가 대상물에 제공된다. 암모니아는 바람직하게 다른 공정 변수가 주어진 충분한 %의 운반가스를 포함하여 금속 함유 모노레이어의 표면을 포화시킨다. NH3은 리간드-교환 반응에서 금속 모노레이어의 염화물 마무리 표면과 쉽게 반응하여 질화티타늄(TiN)의 모노레이어를 형성한다. 반응은 이전에 화학흡착된 이용 가능한 염화금속 복합물의 수의 제한을 받는다. 암모니아든 운반가스든 결과로서 나온 질화 티타늄 모노레이어와 더 이상 반응하지 않는다. 더욱이 바람직한 온도와 압력 변수는 금속 레이어를 통한 암모니아의 확산을 억제한다.
다음 사이클에서, 제1 단계는 질화티타늄 모노레이어의 표면과 쉽게 반응하는 TiCl4를 도입하여 염화물 마무리 티타늄 레이어를 다시 남긴다. 그리고 나서 제2 사이클의 제2 단계는 제1 사이클과 관련하여 설명한 대로이다. 이들 사이클은 장벽 기능을 수행하기에 충분한 두께의 티타늄 질화티타늄이 형성될 때까지 반복된다. 바람직하게는 약 5㎚과 50㎚ 사이, 더 바람직하게는 약 10㎚과 30㎚의 질화금속이 이러한 식으로 형성된다.
예시된 실시예에서, 운반가스는 각 사이클의 양 단계 동안에 일정한 속도로 계속 유동한다. 그러나 반응제는 교대 가스 펄스 사이에 챔버의 비우기에 의해 제거될 수 있다. 일 구성에서, 바람직한 리액터는 펄스된 증착 동안에 일정한 압력을 유지하기 위하여 하드웨어와 소프트웨어를 결합한다. 본 명세서에서는 1988년5월 31일자로 등록된 포사(Posa)의 미국특허 제4,747,367호와 1988년 8월 2일자로 등록된 콩거 등(Conger et al.)의 미국특허 제4,761,269호를 참조한다.
표8
단계 운반가스 유동 (sccm) 반응제 반응제 유동 (sccm) 온도(℃) 압력(Torr) 시간(sec)
금속 600 WF6 50 400 10 0.25
퍼지 600 -- -- 400 10 0.5
환원 600 TEB 40 400 10 0.1
퍼지 600 -- -- 400 10 0.8
표8은 커패시터 유전층 위의 컨포멀 원소 금속층의 ALD를 위한 변수를 나타낸다. 그 과정은 장벽층 형성(표7 참조)의 바로 다음에 또는 커패시터 유전층 바로 위에서 수행될 수 있다. 그 공정은 또한 도4a와 도5의 공정과 비슷한데, 산소 소스가스가 환원제로 대체된 것만 예외이다. 따라서 반응제의 하나가 유기 또는 할로겐화물 리간드를 갖는 금속 함유 물질을 포함하는 반면에, 제2 반응제는 강한 환원제를 포함하는 것이 바람직하다. 예시된 실시예에서, 금속막은 퍼지 단계에 의해 분리된 교대하는 금속 및 환원 단계에서 ALD에 의해 형성되는 텅스텐(W)층을 포함한다. 표8의 실험예에서 금속 소스가스는 텅스텐 헥사플루오라이드(WF6)를 포함하고, 운반가스는 질소가스(N2)를 포함하고, 환원제는 트리에틸 보론((CH3CH2)3B) 또는 TEB를 포함한다.
제1 사이클의 제1 단계에서, WF6는 증착된 고 k 유전층의 하이드록실 및 산소 브리지 마무리부 상에서 또는 이전에 형성된 장벽층의 마무리부 상에서 화학흡착한다. 금속 소스가스는 다른 공정 변수가 주어진 충분한 %의 운반가스를 포함하여, 유전층 표면을 포화시킨다. 텅스텐 복합물의 모노레이어는 유전층 상에 남겨지고, 이 모노레이어는 할로겐화물 테일로 자기 마무리된다.
WF6유동이 정지되고 운반가스의 연속 유동에 의해 퍼징된 후에 TEB의 펄스가 대상물에 공급된다. TEB는 다른 공정 변수가 주어진 충분한 %의 운반가스 유동을 포함하여 금속 함유 모노레이어의 표면을 포화시킨다. TEB는 금속 함유 모노레이어의 할로겐화물 마무리 표면을 쉽게 환원시켜 텅스텐 모노레이어를 남긴다. 이전에 화학흡착된 이용 가능한 금속 할로겐화물 복합물의 수가 반응을 제한한다. TEB든 운반가스든 결과로 나온 텅스텐 모노레이어와 더 이상 반응하지 않는다. 더욱이 바람직한 온도와 압력 조건은 금속 모노레이어를 통한 TEB의 확산을 억제한다.
다음 사이클에서, 제1 단계는 WF6를 도입하여 텅스텐 모노레이어의 표면과 쉽게 반응하여 할로겐화물 마무리 텅스텐 레이어를 다시 남긴다. 그리고 나서 제2 사이클의 제2 단계는 제1 사이클과 관련하여 설명한 대로이다. 이들 사이클은 원하는 두께의 텅스텐이 형성될 때까지 반복된다. 바람직하게는 약 5㎚과 50㎚ 사이, 더 바람직하게는 약 10㎚과 30㎚의 텅스텐이, 기저 하부 전극과 커패시터 유전층의 큰 표면적을 충분히 이용하기 위해 연속의 컨포멀 커버리지를 보장한다.
예시된 실시예에서, 운반가스는 각 사이클의 양 단계 동안에 일정한 속도로 계속 유동한다. 그러나 반응제는 교대 가스 펄스 사이에 챔버의 비우기에 의해 제거될 수 있다. 일 구성에서, 바람직한 리액터는 펄스된 증착 동안에 일정한 압력을 유지하기 위하여 하드웨어와 소프트웨어를 결합한다. 본 명세서에서는 1988년5월 31일자로 등록된 포사(Posa)의 미국특허 제4,747,367호와 1988년 8월 2일자로 등록된 콩거 등(Conger et al.)의 미국특허 제4,761,269호를 참조한다.
바람직하게 표7 및/또는 표8의 과정과 비슷한 과정에 의해 초기 전도성 박막의 ALD 형성 다음에, 종래의 증착 공정은 상부 전극의 나머지를 형성할 수 있다. CVD와 심지어 PVD는 전도성 재료를 추가로 100㎚ 내지 500㎚을 증착하기 위해 활용될 수 있다. 종래의 증착 공정에서는 일반적으로 고 스텝 커버리지를 갖는 초기 박막을 코팅하지 않으므로, 따라서 하부 전극에 의해 부과되고 고 컨포멀 유전층과 초기 전도성 박막에 의해 확대된 기저 텍스처와 정밀하게 일치하지 않는다. 그러나 최초의 전도성 박막이 상부 전극의 일부에 의한 커패시터 유전층의 연속의 컨포멀 커버리지를 보장하기 때문에 벌크 증착에 의한 불완전한 스텝 커버리지가 커패시턴스를 손실하는 결과가 되지는 않는다.
결과로서의 커패시터 구조
도7을 참조하면, 하부 전극(300)이 HSG 층(304) 위로 연장하는 초박막 컨포멀 유전층(302)을 갖는 것으로 도시되어있다. DRAM 커패시터의 필요성에 따라서 유전층은 전류 누설 및 그 결과로 인한 데이터 오차의 과도한 리스크를 피하는데 필요한 최소 두께로 형성된다. 특히, 하부 전극(300)을 코팅하는 유전층(302)은 사용된 재료에 따라, 바람직하게는 약 10Å와 200Å 사이의 두께를 가지며, 보다 바람직하게는 약 25Å와 100Å 사이의 두께를 갖는다.
동시에 본 명세서에 기재된 방법에 의해 제공되는 하이스텝 커버리지는 상부, 측벽, 오목부(reentrant)와 네크 영역의 표면을 비롯하여 HSG 레이어의 모든표면에 걸쳐 균일한 원하는 두께의 형성을 가능하게 한다. 따라서 HSG 실리콘층(304) 위의 유전층(302)은 최소 두께를 갖는데, 바람직하게는 구조물의 어느 지점이든 그리고 공정 중에 어느 시점이든 최대 두께의 약 95% 이하이고, 보다 바람직하게는 약 98% 이하이다.
바람직한 조건하에서, 특히 흡착된 복합물이 유기 리간드를 포함한다면 모든 이용 가능한 사이트의 점유를 방지하는 화학흡착 복합물의 물리적 크기 때문에, 모노레이어의 일부에 충분한 재료가 사이클마다 증착된다. 표4의 실시예에서 ZrO2는 약 0.75Å/사이클에서 성장하는데, 바람직하게는 약 30과 80 사이의 사이클이, 보다 바람직하게는 약 30과 50 사이의 사이클이 적당히 두꺼운 유전층을 생성하도록 실행되어 작동상 전류 누설과 데이터 오류를 피할 수 있다.
도시되지는 않았지만, 숙련자는 그리고 나서 상부 전극층이 유전층(302) 위에 형성되어 제조가 끝나는 것을 이해할 것이다.
같은 부품에 대해 같은 참조번호가 이용되는 도8을 참조하면, 비슷한 하부 전극(300)이 HSG 실리콘층(304) 위의 비슷한 컨포멀 유전층(302)을 가진 것으로 도시되어 있다. 부가적으로 장벽층(306)은 유전층(302)과 HSG 실리콘 표면(304) 사이에 형성된다. 예를 들면 전술한 표2와 표3의 실험예에 따라, 열적 성장된 질화규소층은 산화탄탈륨 유전층(302) 아래에서 장벽층(306)으로 작용한다. 그러므로 쉽게 산화된 HSG 실리콘(304)은 산화에 대해 약간 보호된다. 질화규소는 효과적으로 커패시터 전극의 일부가 되어, 유효 유전상수를 낮추지만, 그러나 하부전극(300)을 산화로부터 더 잘 보호한다.
도9를 참조하면 하부 전극(300)이 HSG 실리콘층(304) 위로 컨포멀하게 연장하는 진행 중(in-progress) 나노라미네이트 유전층(302)을 가진 것으로 개략적으로 도시되어있다. 부분 제조된 유전층 스택(302)은 바람직하게 약 3Å 내지 10Å의 제1 하위 유전층(302a) (예를 들면, 5Å의 TiO2), 약 3Å 내지 10Å의 제2 하위 유전층 (예를 들면, 5Å의 Ta2O5), 약 3Å 내지 10Å의 제3 하위 유전층 (예를 들면, 5Å의 TiO2) 등을 포함한다. 추가로 동일한 또는 다른 구성을 갖는 여러 층이 누설 방지 메모리 셀 커패시터를 구비하는데 추가될 수 있다는 것을 이해하게 될 것이다.
도10을 참조하면, HSG 실리콘(304)을 포함하는 커패시터 하부 전극(300)은 도7과 관련하여 설명한 것처럼 그와 일치하는 초박막의 고 k 유전층(302)을 갖는다. 부가적으로 도10은 고 k 유전층(302) 위에 형성된 상부 전극을 포함한다. 상부 전극이 고 k 유전층 바로 위에 ALD에 의해 형성된 초기의 전도성 박막(308)을 포함하는 것이 유리하다. 전도성 박막(308)은 도7 및/또는 도8과 관련하여 설명된 ALD 공정에 의해 증착되기 때문에 전도층(308)은 커패시터 전극을 컨포멀하게 코팅하며, 그로써 고 표면 커패시터의 전체 상부 전극 커버리지를 보장한다. 동시에, 상부 전극의 나머지 부분(310)은 커패시턴스 손실없이 CVD나 PVD 같은 종래 수단으로 형성될 수 있다.
일 실험예에서, 커패시터 유전층이 Ta2O5와 같은 휘발성 재료를 포함하는 경우에, 초기의 전도성 박막(308)은 표7의 공정에 의해 형성된 TiN으로 예시된 (예를 들면, 약 10㎚와 30㎚ 사이의) 얇은 장벽층을 포함한다. 이 경우에 상부 전극의 나머지(310)는 바람직하게 약 100㎚의 또 다른 질화금속을 포함하여 장벽 기능을 위한 유효한 두께를 남긴다. 상부 전극의 나머지 부분(310)은 또한 그 위에 증착된 원소 금속같은 더 큰 전도성을 갖는 재료를 포함한다.
또 다른 실험예에서, 초기의 전도성 박막(308)은 표8의 공정에 의해 형성된 W(텅스텐)으로 예시된 (예를 들면, 약 10㎚과 30㎚ 사이의) 얇은 원소 금속층을 포함한다. 이 경우에 상부 전극의 나머지(310)는 바람직하게 약 100-500㎚의 또 다른 전도성 재료를 포함하고, 바람직하게 상부 전극에 효과적인 두께를 남기는 원소 금속을 포함한다.
본 발명에 의하면, 반구형 그레인(HSG) 실리콘을 포함하는 메모리 셀 하부 전극 위에 거의 완벽한 컨포멀리티로 높은 유전율을 갖는 유전체와 상부 전극 재료가 제공된다.
본 발명이 특정의 바람직한 실시예에 비추어 설명되었지만, 당해기술의 숙련자에게는 다른 실시예도 명백할 것이다. 예를 들면, 구체적으로 특정의 유전층 재료에 대한 공정이 제공되었지만, 숙련자는 ALD 방법이 다른 재료로 커패시터를 형성하는데 적용될 수 있다는 것을 쉽게 이해할 것이다. 더욱이, 메모리 셀 커패시터를 위한 특정의 공정 흐름과 구조와 관련하여 예시되었지만, 숙련자는 본 명세서에 개시된 방법들을 이용할 수 있는 그러한 변형예를 이해할 것이다. 부가적으로,숙련자에게는 본 발명의 개시 내용에 비추어 다른 조합, 생략, 치환 및 변형이 명백해 질 것이다. 따라서 본 발명은 바람직한 실시예의 열거로써 제한하려는 의도는 없으며 첨부된 청구범위에 의해 정해진다.

Claims (66)

  1. 집적회로에 커패시터를 형성하는 방법에 있어서,
    텍스처 실리콘층을 포함하는 하부 전극을 형성하는 단계, 및
    상기 텍스처 실리콘층 위에 유전층을 증착하는 단계를 포함하며,
    상기 증착 단계는,
    제1 반응제에 대한 노출에 의해 상기 텍스처 실리콘층 위에 제1 재료의 약 한 개의 모노레이어를 형성하는 단계, 및
    제2 반응제를 제2 재료와 반응시켜 약 한 개의 모노레이어를 남기는 단계를 포함하는 방법.
  2. 제1항에 있어서,
    상기 텍스처 실리콘층은 반구형 그레인 모폴로지(morphology)를 포함하는 것을 특징으로 하는 방법.
  3. 제1항에 있어서,
    상기 모노레이어를 형성하는 단계는 실질적으로 상기 제2 반응제를 제거하는 제1 화학제를 공급하는 단계를 포함하고, 상기 반응 단계는 실질적으로 상기 제1 반응제를 제거하는 제2 화학제를 공급하는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제3항에 있어서,
    약 10Å와 200Å 사이의 두께를 가지는 유전층이 형성될 때까지 상기 제1 화학제를 공급하는 단계와 상기 제2 화학제를 공급하는 단계를 반복적으로 교대하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  5. 제3항에 있어서,
    상기 제1 화학제와 상기 제2 화학제를 교대로 반복하여 공급하는 동안에 운반가스를 공급하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  6. 제5항에 있어서,
    상기 운반가스는 제1 화학제를 공급하는 단계와 제2 화학제를 공급하는 단계 사이에 반응제를 퍼징하는 것을 특징으로 하는 방법.
  7. 제6항에 있어서,
    상기 제1 화학제를 공급하는 단계는 중단되고, 상기 반응챔버는 상기 제2 화학제를 공급하기 전에 약 2 챔버 체적 이상의 퍼지가스로 퍼징되는 것을 특징으로 하는 방법.
  8. 제1항에 있어서,
    상기 유전층을 증착하는 단계는 상기 제2 재료를 제3 반응제에 노출시켜 제3 재료의 약 한 개의 모노레이어를 남기는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제8항에 있어서,
    상기 유전층은 두 개의 다른 금속과 산소를 포함하는 것을 특징으로 하는 방법.
  10. 제9항에 있어서,
    상기 유전층은 금속, 실리콘과 산소를 포함하는 것을 특징으로 하는 방법.
  11. 제1항에 있어서,
    상기 유전층은 약 10 보다 큰 유전상수를 갖는 것을 특징으로 하는 방법.
  12. 제11항에 있어서,
    상기 유전층은 산화알루미늄, 산화탄탈륨, 산화티타늄, 산화지르코늄, 산화니오붐, 산화하프늄, 산화규소와 이들의 혼합물 및 화합물을 포함하는 그룹에서 선택되는 것을 특징으로 하는 방법.
  13. 제11항에 있어서,
    상기 유전층은 약 20 이상의 유전상수를 갖는 것을 특징으로 하는 방법.
  14. 제1항에 있어서,
    상기 제1 재료는 자기 마무리되는 것을 특징으로 하는 방법.
  15. 제14항에 있어서,
    상기 제1 재료는 할로겐화물 리간드로 마무리되는 것을 특징으로 하는 방법.
  16. 제15항에 있어서,
    상기 제1 반응제는 할로겐화물 지르코늄을 포함하고, 상기 제2 반응제는 산소 함유 소스가스를 포함하는 것을 특징으로 하는 방법.
  17. 제14항에 있어서,
    상기 제1 재료는 유기 리간드로 마무리되는 것을 특징으로 하는 방법.
  18. 제1항에 있어서,
    상기 제1 재료는 메틸 마무리 알루미늄을 포함하고, 상기 제2 반응제는 산소 함유 소스가스를 포함하는 것을 특징으로 하는 방법.
  19. 제1항에 있어서,
    상기 제1 재료는 에톡시드 마무리 탄탈륨을 포함하고, 상기 제1 반응제는 산소 함유 소스가스를 포함하는 것을 특징으로 하는 방법.
  20. 제1항에 있어서,
    약 한 개의 모노레이어를 형성하기 이전에 텍스처 실리콘 표면에 직접 장벽층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  21. 제20항에 있어서,
    상기 장벽층을 형성하는 단계는 텍스처 실리콘 표면을 질화하는 단계를 포함하는 것을 특징으로 하는 방법.
  22. 제20항에 있어서,
    상기 장벽층을 형성하는 단계는 산화규소를 형성하기 위하여 텍스처 실리콘 표면을 산화하는 단계와 상기 산화규소를 질화하는 단계를 포함하는 것을 특징으로 하는 방법.
  23. 제1항에 있어서,
    하부 전극은 3차원 폴딩 구조와 일치하는 것을 특징으로 하는 방법.
  24. 제23항에 있어서,
    상기 하부 전극은 반도체 기판 내의 트렌치와 일치하는 것을 특징으로 하는 방법.
  25. 제23항에 있어서,
    상기 3차원 폴딩 형태가 반도체 기판 위에 형성되는 것을 특징으로 하는 방법.
  26. 제25항에 있어서,
    상기 3차원 형태는 내부 체적을 한정하는 것을 특징으로 하는 방법.
  27. 제26항에 있어서,
    상기 3차원 형태는 실린더와 일치하는 것을 특징으로 하는 방법.
  28. 제1항에 있어서,
    상기 유전층 위에 전도층을 증착하는 단계를 더 포함하며,
    상기 전도층을 증착하는 단계는,
    제3 반응제에 노출시켜 상기 유전층 위에 제3 재료의 약 한 개의 모노레이어를 형성하는 단계, 및
    제4 반응제를 상기 제3 재료와 반응시켜 제4 재료의 약 한 개의 모노레이어를 남기는 단계를 포함하는 것을 특징으로 하는 방법.
  29. 제28항에 있어서,
    상기 제3 반응제는 금속 복합물을 포함하고, 상기 제4 반응제는 질소 함유 소스가스를 포함하고, 상기 전도층은 질화금속을 포함하는 것을 특징으로 하는 방법.
  30. 집적회로에서 텍스처 하부 전극 위에 10 보다 큰 유전상수를 갖는 유전층을 형성하는 방법에 있어서,
    자기 제한 반응에서 금속 함유 물질의 약 한 개의 모노레이어를 형성하는 단계, 및
    산소 함유 물질을 상기 모노레이어와 반응시키는 단계를 포함하는 것을 특징으로 하는 방법.
  31. 제30항에 있어서,
    상기 텍스처 하부 전극은 실리콘을 포함하는 것을 특징으로 하는 방법.
  32. 제31항에 있어서,
    상기 텍스처 하부 전극은 반구형 그레인 모폴로지를 갖는 것을 특징으로 하는 방법.
  33. 제30항에 있어서,
    상기 자기 제한 반응은 할로겐 마무리 금속막을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  34. 제33항에 있어서,
    상기 산소 함유 물질과의 반응은 리간드-교환 반응을 포함하는 것을 특징으로 하는 방법.
  35. 제30항에 있어서,
    상기 모노레이어를 형성하는 단계와 상기 산소 함유 물질과 반응하는 단계를 상기 유전층이 원하는 두께를 가질 때까지 적어도 약 10회 반복하는 단계를 포함하는 것을 특징으로 하는 방법.
  36. 집적회로에서의 커패시터 구조체에 있어서,
    매크로 구조의 3차원 폴딩 형태와 일치하고 텍스처 실리콘 표면을 갖는 하부 전극, 및
    상기 텍스처 표면에 일치하는 약 10 보다 큰 유전상수를 갖는 커패시터 유전층을 포함하며,
    상기 유전층의 최대 두께는 약 100Å 미만이며 최소 두께는 최대 두께의 약 95% 보다 큰 것을 특징으로 하는 커패시터 구조체.
  37. 제36항에 있어서,
    상기 유전층과 일치하는 상부 전극을 더 포함하며,
    상기 상부 전극은 전체 텍스처 표면 위의 상기 유전층과 연속 접촉하는 것을 특징으로 하는 커패시터 구조체.
  38. 제37항에 있어서,
    상기 상부 전극은 전체 텍스처 표면 위의 상기 유전층과 연속 접촉하는 전도성 장벽층과 상기 전도성 장벽층 위에 형성된 전도성이 더 높은 재료를 포함하는 것을 특징으로 하는 커패시터 구조체.
  39. 제37항에 있어서,
    상기 상부 전극은 전체 텍스처 표면 위의 상기 유전층과 연속 접촉하는 원소 금속층을 포함하는 것을 특징으로 하는 커패시터 구조체.
  40. 제36항에 있어서,
    상기 커패시터 유전층은 산화금속을 포함하는 것을 특징으로 하는 커패시터 구조체.
  41. 제40항에 있어서,
    상기 산화금속은 산화알루미늄을 포함하는 것을 특징으로 하는 커패시터 구조체.
  42. 제40항에 있어서,
    상기 산화금속은 전이금속의 산화물을 포함하는 것을 특징으로 하는 커패시터 구조체.
  43. 제42항에 있어서,
    상기 텍스처 실리콘층과 상기 유전층 사이에 형성된 컨포멀 장벽층을 더 포함하는 것을 특징으로 하는 커패시터 구조체.
  44. 제42항에 있어서,
    상기 산화금속층은 제4 그룹 전이금속의 산화물을 포함하는 것을 특징으로 하는 커패시터 구조체.
  45. 제42항에 있어서,
    상기 산화금속은 제5 그룹 전이금속의 산화물을 포함하는 것을 특징으로 하는 커패시터 구조체.
  46. 제36항에 있어서,
    상기 유전층은 3원 재료를 포함하는 것을 특징으로 하는 커패시터 구조체.
  47. 제46항에 있어서,
    상기 유전층은 금속, 실리콘과 산소를 포함하는 것을 특징으로 하는 커패시터 구조체.
  48. 제36항에 있어서,
    상기 유전층은 약 25Å와 100Å 사이의 두께를 갖는 것을 특징으로 하는 커패시터 구조체.
  49. 제36항에 있어서,
    최소 두께는 최대 두께의 적어도 약 98%인 것을 특징으로 하는 커패시터 구조체.
  50. 복수의 메모리 셀을 갖는 집적회로에 있어서,
    각 메모리 셀은 커패시터를 포함하고, 상기 커패시터는,
    반구형 그레인 모폴로지와 일치하는 표면을 갖는 제1 전극,
    산화알루미늄, 산화티타늄, 산화지르코늄, 산화니오붐, 산화하프늄, 산화규소와 이들의 혼합물 및 화합물을 포함하는 그룹에서 선택된 재료를 포함하며, 상기 제1 전극에 인접하며 상기 반구형 그레인 모폴로지와 일치하는 커패시터 유전층,및
    상기 반구형 그레인 모폴로지에 인접하며, 상기 모폴로지와 일치하는 제2 전극을 포함하는 것을 특징으로 하는 집적회로.
  51. 제50항에 있어서,
    상기 커패시터 유전층은 약 10Å와 200Å 사이의 두께를 갖는 것을 특징으로 하는 집적회로.
  52. 제50항에 있어서,
    상기 커패시터 유전층은 상기 제1 전극 위의 최대 두께와 상기 최대 두께의 약 95% 이하에서 상기 제1 전극 위의 최소 두께를 갖는 것을 특징으로 하는 집적회로.
  53. 제50항에 있어서,
    상기 커패시터 유전층은 복수의 하위층을 더 포함하는 것을 특징으로 하는 집적회로.
  54. 제53항에 있어서,
    상기 하위층은 다른 산화금속의 하위층과 교대하는 복수의 제1 산화금속 하위층을 포함하는 것을 특징으로 하는 집적회로.
  55. 반구형 그레인 실리콘 표면 위에 커패시터 유전층을 형성하는 방법에 있어서,
    상기 반구형 그레인 실리콘 표면을 제1 단계에서 리간드 마무리 금속 복합물의 약 한 개의 모노레이어로 코팅하는 단계,
    상기 제1 단계와는 다른, 제2 단계에서 상기 리간드 마무리 금속의 리간드를 산소로 대체하는 단계, 및
    상기 제1 단계와 상기 제2 단계를 적어도 10 사이클 반복하는 단계를 포함하는 것을 특징으로 하는 방법.
  56. 제55항에 있어서,
    각 사이클은 상기 제2 단계 후에 제2 리간드 마무리 금속의 약 한 개의 모노레이어를 흡착하는 단계를 포함하는 제3 단계를 포함하는 것을 특징으로 하는 방법.
  57. 제56항에 있어서,
    각 사이클은 상기 제2 리간드 마무리 금속을 산소로 대체하는 단계를 갖는 제4 단계를 더 포함하는 것을 특징으로 하는 방법.
  58. 제57항에 있어서,
    상기 제1 단계는 제1 산소 함유 물질을 펄싱하는 단계를 포함하는 것을 특징으로 하는 방법.
  59. 제58항에 있어서,
    상기 제4 단계는 다른 산소 함유 물질을 펄싱하는 단계를 포함하는 것을 특징으로 하는 방법.
  60. 제55항에 있어서,
    상기 리간드 마무리 금속은 금속 에톡시드 복합물을 포함하는 것을 특징으로 하는 방법.
  61. 제55항에 있어서,
    상기 리간드 마무리 금속은 염화금속 복합물을 포함하는 것을 특징으로 하는 방법.
  62. 제55항에 있어서,
    약 350℃ 미만의 온도를 유지하는 단계를 포함하는 것을 특징으로 하는 방법.
  63. 집적회로에서 고 표면적을 갖는 커패시터를 형성하는 방법에 있어서,
    3차원 폴딩 형태로 하부 전극을 형성하는 단계,
    텍스처 모폴로지를 상기 3차원 폴딩 형태 위에 부가하는 단계, 및
    커패시터의 일부를 형성하도록, 적어도 두 개의 교번하는 자기 마무리 화학제를 주기적으로 공급함으로써 텍스처 모폴로지 위에 층을 컨포멀하게 증착하는 단계를 포함하는 것을 특징으로 하는 방법.
  64. 제63항에 있어서,
    상기 층은 상기 하부 전극과 직접 접촉하는 커패시터 유전층을 포함하는 것을 특징으로 하는 방법.
  65. 제63항에 있어서,
    상기 층은 커패시터 유전층 위에 놓이는 전도성 박층을 포함하며,
    상기 커패시터 유전층이 상기 하부 전극과 직접 접촉하는 것을 특징으로 하는 방법.
  66. 제65항에 있어서,
    상기 하부 전극은 반구형 그레인 실리콘층을 포함하는 것을 특징으로 하는 방법.
KR1020000072991A 1999-12-03 2000-12-04 텍스처 커패시터 전극 위의 컨포멀 박막 KR100737304B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/452,844 1999-12-03
US09/452,844 US6780704B1 (en) 1999-12-03 1999-12-03 Conformal thin films over textured capacitor electrodes

Publications (2)

Publication Number Publication Date
KR20010070264A true KR20010070264A (ko) 2001-07-25
KR100737304B1 KR100737304B1 (ko) 2007-07-09

Family

ID=23798178

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000072991A KR100737304B1 (ko) 1999-12-03 2000-12-04 텍스처 커패시터 전극 위의 컨포멀 박막

Country Status (4)

Country Link
US (3) US6780704B1 (ko)
JP (1) JP5079183B2 (ko)
KR (1) KR100737304B1 (ko)
TW (1) TW486771B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101505970B1 (ko) * 2006-07-21 2015-03-26 에이에스엠 아메리카, 인코포레이티드 금속 실리케이트 막들의 원자층 증착

Families Citing this family (546)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI119941B (fi) * 1999-10-15 2009-05-15 Asm Int Menetelmä nanolaminaattien valmistamiseksi
US20060219157A1 (en) * 2001-06-28 2006-10-05 Antti Rahtu Oxide films containing titanium
US6974766B1 (en) 1998-10-01 2005-12-13 Applied Materials, Inc. In situ deposition of a low κ dielectric layer, barrier layer, etch stop, and anti-reflective coating for damascene application
KR100335775B1 (ko) * 1999-06-25 2002-05-09 박종섭 반도체 소자의 캐패시터 제조 방법
US7554829B2 (en) 1999-07-30 2009-06-30 Micron Technology, Inc. Transmission lines for CMOS integrated circuits
WO2001029893A1 (en) * 1999-10-15 2001-04-26 Asm America, Inc. Method for depositing nanolaminate thin films on sensitive surfaces
KR100363084B1 (ko) * 1999-10-19 2002-11-30 삼성전자 주식회사 박막 구조를 위한 다중막을 포함하는 커패시터 및 그 제조 방법
FI118804B (fi) * 1999-12-03 2008-03-31 Asm Int Menetelmä oksidikalvojen kasvattamiseksi
KR100323874B1 (ko) * 1999-12-22 2002-02-16 박종섭 반도체 소자의 알루미늄 산화막 형성 방법
KR100356473B1 (ko) * 1999-12-29 2002-10-18 주식회사 하이닉스반도체 반도체 소자의 알루미늄 옥사이드 박막 형성 방법
US6319766B1 (en) 2000-02-22 2001-11-20 Applied Materials, Inc. Method of tantalum nitride deposition by tantalum oxide densification
US7419903B2 (en) * 2000-03-07 2008-09-02 Asm International N.V. Thin films
FI117979B (fi) * 2000-04-14 2007-05-15 Asm Int Menetelmä oksidiohutkalvojen valmistamiseksi
US6620723B1 (en) 2000-06-27 2003-09-16 Applied Materials, Inc. Formation of boride barrier layers using chemisorption techniques
KR100351056B1 (ko) * 2000-06-27 2002-09-05 삼성전자 주식회사 선택적 금속산화막 형성단계를 포함하는 반도체 소자의 제조방법
US6936538B2 (en) 2001-07-16 2005-08-30 Applied Materials, Inc. Method and apparatus for depositing tungsten after surface treatment to improve film characteristics
US7405158B2 (en) 2000-06-28 2008-07-29 Applied Materials, Inc. Methods for depositing tungsten layers employing atomic layer deposition techniques
US7101795B1 (en) 2000-06-28 2006-09-05 Applied Materials, Inc. Method and apparatus for depositing refractory metal layers employing sequential deposition techniques to form a nucleation layer
US7964505B2 (en) 2005-01-19 2011-06-21 Applied Materials, Inc. Atomic layer deposition of tungsten materials
US6551929B1 (en) 2000-06-28 2003-04-22 Applied Materials, Inc. Bifurcated deposition process for depositing refractory metal layers employing atomic layer deposition and chemical vapor deposition techniques
US7732327B2 (en) 2000-06-28 2010-06-08 Applied Materials, Inc. Vapor deposition of tungsten materials
US6461931B1 (en) * 2000-08-29 2002-10-08 Micron Technology, Inc. Thin dielectric films for DRAM storage capacitors
US6420230B1 (en) * 2000-08-31 2002-07-16 Micron Technology, Inc. Capacitor fabrication methods and capacitor constructions
US7217615B1 (en) * 2000-08-31 2007-05-15 Micron Technology, Inc. Capacitor fabrication methods including forming a conductive layer
US7112503B1 (en) * 2000-08-31 2006-09-26 Micron Technology, Inc. Enhanced surface area capacitor fabrication methods
KR100815009B1 (ko) * 2000-09-28 2008-03-18 프레지던트 앤드 펠로우즈 오브 하바드 칼리지 산화물, 규산염 및 인산염의 증기를 이용한 석출
US7378719B2 (en) * 2000-12-20 2008-05-27 Micron Technology, Inc. Low leakage MIM capacitor
US7192827B2 (en) * 2001-01-05 2007-03-20 Micron Technology, Inc. Methods of forming capacitor structures
US7087482B2 (en) * 2001-01-19 2006-08-08 Samsung Electronics Co., Ltd. Method of forming material using atomic layer deposition and method of forming capacitor of semiconductor device using the same
US6951804B2 (en) * 2001-02-02 2005-10-04 Applied Materials, Inc. Formation of a tantalum-nitride layer
WO2002068508A1 (en) * 2001-02-23 2002-09-06 The Gates Corporation Process for directly bonding rubber to at least a second substrate, and the resulting article
US7491634B2 (en) * 2006-04-28 2009-02-17 Asm International N.V. Methods for forming roughened surfaces and applications thereof
US7563715B2 (en) 2005-12-05 2009-07-21 Asm International N.V. Method of producing thin films
US9139906B2 (en) 2001-03-06 2015-09-22 Asm America, Inc. Doping with ALD technology
US6596643B2 (en) * 2001-05-07 2003-07-22 Applied Materials, Inc. CVD TiSiN barrier for copper integration
US7037574B2 (en) * 2001-05-23 2006-05-02 Veeco Instruments, Inc. Atomic layer deposition for fabricating thin films
US6849545B2 (en) * 2001-06-20 2005-02-01 Applied Materials, Inc. System and method to form a composite film stack utilizing sequential deposition techniques
US6620702B2 (en) * 2001-06-25 2003-09-16 Taiwan Semiconductor Manufacturing Co., Ltd. Method of producing low thermal budget high dielectric constant structures
US6511867B2 (en) * 2001-06-30 2003-01-28 Ovonyx, Inc. Utilizing atomic layer deposition for programmable device
US7211144B2 (en) 2001-07-13 2007-05-01 Applied Materials, Inc. Pulsed nucleation deposition of tungsten layers
JP2005518088A (ja) * 2001-07-16 2005-06-16 アプライド　マテリアルズ　インコーポレイテッド タングステン複合膜の形成
US20030198754A1 (en) * 2001-07-16 2003-10-23 Ming Xi Aluminum oxide chamber and process
US9051641B2 (en) 2001-07-25 2015-06-09 Applied Materials, Inc. Cobalt deposition on barrier surfaces
US8110489B2 (en) 2001-07-25 2012-02-07 Applied Materials, Inc. Process for forming cobalt-containing materials
US20090004850A1 (en) 2001-07-25 2009-01-01 Seshadri Ganguli Process for forming cobalt and cobalt silicide materials in tungsten contact applications
CN1261986C (zh) * 2001-08-23 2006-06-28 日本电气株式会社 含高介电常数绝缘膜的半导体设备和该设备的制造方法
US7160817B2 (en) * 2001-08-30 2007-01-09 Micron Technology, Inc. Dielectric material forming methods
US8026161B2 (en) 2001-08-30 2011-09-27 Micron Technology, Inc. Highly reliable amorphous high-K gate oxide ZrO2
US6806145B2 (en) * 2001-08-31 2004-10-19 Asm International, N.V. Low temperature method of forming a gate stack with a high k layer deposited over an interfacial oxide layer
US6718126B2 (en) 2001-09-14 2004-04-06 Applied Materials, Inc. Apparatus and method for vaporizing solid precursor for CVD or atomic layer deposition
TW589684B (en) * 2001-10-10 2004-06-01 Applied Materials Inc Method for depositing refractory metal layers employing sequential deposition techniques
US6916398B2 (en) 2001-10-26 2005-07-12 Applied Materials, Inc. Gas delivery apparatus and method for atomic layer deposition
US7780785B2 (en) 2001-10-26 2010-08-24 Applied Materials, Inc. Gas delivery apparatus for atomic layer deposition
KR100760291B1 (ko) * 2001-11-08 2007-09-19 에이에스엠지니텍코리아 주식회사 박막 형성 방법
US6819540B2 (en) * 2001-11-26 2004-11-16 Shipley Company, L.L.C. Dielectric structure
US6551893B1 (en) * 2001-11-27 2003-04-22 Micron Technology, Inc. Atomic layer deposition of capacitor dielectric
US6773507B2 (en) * 2001-12-06 2004-08-10 Applied Materials, Inc. Apparatus and method for fast-cycle atomic layer deposition
US7081271B2 (en) 2001-12-07 2006-07-25 Applied Materials, Inc. Cyclical deposition of refractory metal silicon nitride
US6900122B2 (en) 2001-12-20 2005-05-31 Micron Technology, Inc. Low-temperature grown high-quality ultra-thin praseodymium gate dielectrics
US6809026B2 (en) 2001-12-21 2004-10-26 Applied Materials, Inc. Selective deposition of a barrier layer on a metal film
US6939801B2 (en) * 2001-12-21 2005-09-06 Applied Materials, Inc. Selective deposition of a barrier layer on a dielectric material
FR2834387B1 (fr) * 2001-12-31 2004-02-27 Memscap Composant electronique incorporant un circuit integre et un micro-condensateur
US6620670B2 (en) * 2002-01-18 2003-09-16 Applied Materials, Inc. Process conditions and precursors for atomic layer deposition (ALD) of AL2O3
WO2003065424A2 (en) 2002-01-25 2003-08-07 Applied Materials, Inc. Apparatus for cyclical deposition of thin films
US6911391B2 (en) 2002-01-26 2005-06-28 Applied Materials, Inc. Integration of titanium and titanium nitride layers
US6998014B2 (en) 2002-01-26 2006-02-14 Applied Materials, Inc. Apparatus and method for plasma assisted deposition
US6827978B2 (en) 2002-02-11 2004-12-07 Applied Materials, Inc. Deposition of tungsten films
US6833161B2 (en) 2002-02-26 2004-12-21 Applied Materials, Inc. Cyclical deposition of tungsten nitride for metal oxide gate electrode
US20030159653A1 (en) * 2002-02-28 2003-08-28 Dando Ross S. Manifold assembly for feeding reactive precursors to substrate processing chambers
US6972267B2 (en) 2002-03-04 2005-12-06 Applied Materials, Inc. Sequential deposition of tantalum nitride using a tantalum-containing precursor and a nitrogen-containing precursor
US6753618B2 (en) * 2002-03-11 2004-06-22 Micron Technology, Inc. MIM capacitor with metal nitride electrode materials and method of formation
US6717226B2 (en) * 2002-03-15 2004-04-06 Motorola, Inc. Transistor with layered high-K gate dielectric and method therefor
JP4621241B2 (ja) * 2002-03-18 2011-01-26 株式会社日立国際電気 半導体装置の製造方法及び基板処理装置
US6825134B2 (en) * 2002-03-26 2004-11-30 Applied Materials, Inc. Deposition of film layers by alternately pulsing a precursor and high frequency power in a continuous gas flow
CN100360710C (zh) * 2002-03-28 2008-01-09 哈佛学院院长等 二氧化硅纳米层压材料的气相沉积
US7439191B2 (en) * 2002-04-05 2008-10-21 Applied Materials, Inc. Deposition of silicon layers for active matrix liquid crystal display (AMLCD) applications
US6720027B2 (en) * 2002-04-08 2004-04-13 Applied Materials, Inc. Cyclical deposition of a variable content titanium silicon nitride layer
US6846516B2 (en) 2002-04-08 2005-01-25 Applied Materials, Inc. Multiple precursor cyclical deposition system
US6743736B2 (en) 2002-04-11 2004-06-01 Micron Technology, Inc. Reactive gaseous deposition precursor feed apparatus
US7279432B2 (en) * 2002-04-16 2007-10-09 Applied Materials, Inc. System and method for forming an integrated barrier layer
US6932871B2 (en) 2002-04-16 2005-08-23 Applied Materials, Inc. Multi-station deposition apparatus and method
JP2005523384A (ja) * 2002-04-19 2005-08-04 マットソン テクノロジイ インコーポレイテッド 低蒸気圧のガス前駆体を用いて基板上にフィルムを蒸着させるシステム
US7105065B2 (en) * 2002-04-25 2006-09-12 Micron Technology, Inc. Metal layer forming methods and capacitor electrode forming methods
US7374617B2 (en) * 2002-04-25 2008-05-20 Micron Technology, Inc. Atomic layer deposition methods and chemical vapor deposition methods
US7160577B2 (en) 2002-05-02 2007-01-09 Micron Technology, Inc. Methods for atomic-layer deposition of aluminum oxides in integrated circuits
US7589029B2 (en) * 2002-05-02 2009-09-15 Micron Technology, Inc. Atomic layer deposition and conversion
US7164165B2 (en) * 2002-05-16 2007-01-16 Micron Technology, Inc. MIS capacitor
US7041335B2 (en) * 2002-06-04 2006-05-09 Applied Materials, Inc. Titanium tantalum nitride silicide layer
US6896730B2 (en) * 2002-06-05 2005-05-24 Micron Technology, Inc. Atomic layer deposition apparatus and methods
US7205218B2 (en) * 2002-06-05 2007-04-17 Micron Technology, Inc. Method including forming gate dielectrics having multiple lanthanide oxide layers
US20060014384A1 (en) * 2002-06-05 2006-01-19 Jong-Cheol Lee Method of forming a layer and forming a capacitor of a semiconductor device having the same layer
US7135421B2 (en) 2002-06-05 2006-11-14 Micron Technology, Inc. Atomic layer-deposited hafnium aluminum oxide
US6858547B2 (en) 2002-06-14 2005-02-22 Applied Materials, Inc. System and method for forming a gate dielectric
US7067439B2 (en) * 2002-06-14 2006-06-27 Applied Materials, Inc. ALD metal oxide deposition process using direct oxidation
US20030232501A1 (en) 2002-06-14 2003-12-18 Kher Shreyas S. Surface pre-treatment for enhancement of nucleation of high dielectric constant materials
JP2004039821A (ja) * 2002-07-02 2004-02-05 Elpida Memory Inc 半導体装置の製造方法
US7221586B2 (en) 2002-07-08 2007-05-22 Micron Technology, Inc. Memory utilizing oxide nanolaminates
US6838125B2 (en) 2002-07-10 2005-01-04 Applied Materials, Inc. Method of film deposition using activated precursor gases
US20040009336A1 (en) * 2002-07-11 2004-01-15 Applied Materials, Inc. Titanium silicon nitride (TISIN) barrier layer for copper diffusion
US7524766B2 (en) * 2002-07-15 2009-04-28 Hitachi Kokusai Electric Inc. Method for manufacturing semiconductor device and substrate processing apparatus
US20040013803A1 (en) * 2002-07-16 2004-01-22 Applied Materials, Inc. Formation of titanium nitride films using a cyclical deposition process
US6955211B2 (en) 2002-07-17 2005-10-18 Applied Materials, Inc. Method and apparatus for gas temperature control in a semiconductor processing system
US7186385B2 (en) 2002-07-17 2007-03-06 Applied Materials, Inc. Apparatus for providing gas to a processing chamber
US7066194B2 (en) * 2002-07-19 2006-06-27 Applied Materials, Inc. Valve design and configuration for fast delivery system
US6772072B2 (en) 2002-07-22 2004-08-03 Applied Materials, Inc. Method and apparatus for monitoring solid precursor delivery
KR100464855B1 (ko) * 2002-07-26 2005-01-06 삼성전자주식회사 박막 형성 방법과, 이를 이용한 커패시터 형성 방법 및트랜지스터 형성 방법
US7150789B2 (en) * 2002-07-29 2006-12-19 Micron Technology, Inc. Atomic layer deposition methods
JP2004063807A (ja) * 2002-07-29 2004-02-26 Elpida Memory Inc 半導体装置の製造方法
US6921702B2 (en) 2002-07-30 2005-07-26 Micron Technology Inc. Atomic layer deposited nanolaminates of HfO2/ZrO2 films as gate dielectrics
CA2492890A1 (en) * 2002-07-30 2004-02-05 Stephen John Henderson High reflectivity and high flux x-ray optic element and method of making same using atomic layer deposition techniques
US6753271B2 (en) * 2002-08-15 2004-06-22 Micron Technology, Inc. Atomic layer deposition methods
US6884739B2 (en) 2002-08-15 2005-04-26 Micron Technology Inc. Lanthanide doped TiOx dielectric films by plasma oxidation
US6890596B2 (en) * 2002-08-15 2005-05-10 Micron Technology, Inc. Deposition methods
US6790791B2 (en) 2002-08-15 2004-09-14 Micron Technology, Inc. Lanthanide doped TiOx dielectric films
US6897106B2 (en) * 2002-08-16 2005-05-24 Samsung Electronics Co., Ltd. Capacitor of semiconductor memory device that has composite Al2O3/HfO2 dielectric layer and method of manufacturing the same
KR100450681B1 (ko) * 2002-08-16 2004-10-02 삼성전자주식회사 반도체 메모리 소자의 커패시터 및 그 제조 방법
WO2004017383A2 (en) * 2002-08-18 2004-02-26 Aviza Technology, Inc. Low termperature deposition of silicon oxides and oxynitrides
US6673701B1 (en) 2002-08-27 2004-01-06 Micron Technology, Inc. Atomic layer deposition methods
US6958300B2 (en) 2002-08-28 2005-10-25 Micron Technology, Inc. Systems and methods for forming metal oxides using metal organo-amines and metal organo-oxides
US7041609B2 (en) * 2002-08-28 2006-05-09 Micron Technology, Inc. Systems and methods for forming metal oxides using alcohols
US7112485B2 (en) * 2002-08-28 2006-09-26 Micron Technology, Inc. Systems and methods for forming zirconium and/or hafnium-containing layers
US7199023B2 (en) 2002-08-28 2007-04-03 Micron Technology, Inc. Atomic layer deposited HfSiON dielectric films wherein each precursor is independendently pulsed
US7084078B2 (en) 2002-08-29 2006-08-01 Micron Technology, Inc. Atomic layer deposited lanthanide doped TiOx dielectric films
US6607973B1 (en) * 2002-09-16 2003-08-19 Advanced Micro Devices, Inc. Preparation of high-k nitride silicate layers by cyclic molecular layer deposition
US6821563B2 (en) * 2002-10-02 2004-11-23 Applied Materials, Inc. Gas distribution system for cyclical layer deposition
US6905737B2 (en) * 2002-10-11 2005-06-14 Applied Materials, Inc. Method of delivering activated species for rapid cyclical deposition
US7540920B2 (en) * 2002-10-18 2009-06-02 Applied Materials, Inc. Silicon-containing layer deposition with silicon compounds
US20040087081A1 (en) * 2002-11-01 2004-05-06 Aitchison Bradley J. Capacitor fabrication methods and capacitor structures including niobium oxide
US7101813B2 (en) 2002-12-04 2006-09-05 Micron Technology Inc. Atomic layer deposited Zr-Sn-Ti-O films
US7092287B2 (en) * 2002-12-18 2006-08-15 Asm International N.V. Method of fabricating silicon nitride nanodots
KR100522427B1 (ko) * 2002-12-30 2005-10-20 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
WO2004064147A2 (en) 2003-01-07 2004-07-29 Applied Materials, Inc. Integration of ald/cvd barriers with porous low k materials
US7071519B2 (en) 2003-01-08 2006-07-04 Texas Instruments Incorporated Control of high-k gate dielectric film composition profile for property optimization
US6753248B1 (en) 2003-01-27 2004-06-22 Applied Materials, Inc. Post metal barrier/adhesion film
US6863725B2 (en) * 2003-02-04 2005-03-08 Micron Technology, Inc. Method of forming a Ta2O5 comprising layer
US7192892B2 (en) 2003-03-04 2007-03-20 Micron Technology, Inc. Atomic layer deposited dielectric layers
KR100518560B1 (ko) * 2003-03-04 2005-10-04 삼성전자주식회사 원자층 증착법을 이용한 박막 형성방법
US7019351B2 (en) * 2003-03-12 2006-03-28 Micron Technology, Inc. Transistor devices, and methods of forming transistor devices and circuit devices
JP4009550B2 (ja) 2003-03-27 2007-11-14 エルピーダメモリ株式会社 金属酸化膜の形成方法
US7135369B2 (en) 2003-03-31 2006-11-14 Micron Technology, Inc. Atomic layer deposited ZrAlxOy dielectric layers including Zr4AlO9
US7294360B2 (en) 2003-03-31 2007-11-13 Planar Systems, Inc. Conformal coatings for micro-optical elements, and method for making the same
US6951813B2 (en) * 2003-04-04 2005-10-04 Micron Technology, Inc. Methods of forming metal-containing layers including a metal bonded to halogens and trialkylaluminum
US20050170665A1 (en) * 2003-04-17 2005-08-04 Fujitsu Limited Method of forming a high dielectric film
US7183186B2 (en) 2003-04-22 2007-02-27 Micro Technology, Inc. Atomic layer deposited ZrTiO4 films
JP4563655B2 (ja) * 2003-04-23 2010-10-13 株式会社日立製作所 半導体装置及びその製造方法
US7092234B2 (en) * 2003-05-20 2006-08-15 Micron Technology, Inc. DRAM cells and electronic systems
US7192824B2 (en) 2003-06-24 2007-03-20 Micron Technology, Inc. Lanthanide oxide / hafnium oxide dielectric layers
US7049192B2 (en) 2003-06-24 2006-05-23 Micron Technology, Inc. Lanthanide oxide / hafnium oxide dielectrics
KR100725690B1 (ko) * 2003-07-08 2007-06-07 마츠시타 덴끼 산교 가부시키가이샤 반도체장치 및 그 제조방법
US7440255B2 (en) * 2003-07-21 2008-10-21 Micron Technology, Inc. Capacitor constructions and methods of forming
US7230292B2 (en) * 2003-08-05 2007-06-12 Micron Technology, Inc. Stud electrode and process for making same
JP3913723B2 (ja) * 2003-08-15 2007-05-09 株式会社日立国際電気 基板処理装置及び半導体デバイスの製造方法
US7378129B2 (en) * 2003-08-18 2008-05-27 Micron Technology, Inc. Atomic layer deposition methods of forming conductive metal nitride comprising layers
KR100527048B1 (ko) * 2003-08-29 2005-11-09 주식회사 아이피에스 박막증착방법
US7235482B2 (en) * 2003-09-08 2007-06-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a contact interconnection layer containing a metal and nitrogen by atomic layer deposition for deep sub-micron semiconductor technology
US7018469B2 (en) * 2003-09-23 2006-03-28 Micron Technology, Inc. Atomic layer deposition methods of forming silicon dioxide comprising layers
US20050067103A1 (en) * 2003-09-26 2005-03-31 Applied Materials, Inc. Interferometer endpoint monitoring device
US7166528B2 (en) 2003-10-10 2007-01-23 Applied Materials, Inc. Methods of selective deposition of heavily doped epitaxial SiGe
US7647886B2 (en) 2003-10-15 2010-01-19 Micron Technology, Inc. Systems for depositing material onto workpieces in reaction chambers and methods for removing byproducts from reaction chambers
US7071118B2 (en) * 2003-11-12 2006-07-04 Veeco Instruments, Inc. Method and apparatus for fabricating a conformal thin film on a substrate
KR100550641B1 (ko) * 2003-11-22 2006-02-09 주식회사 하이닉스반도체 산화하프늄과 산화알루미늄이 혼합된 유전막 및 그 제조방법
US7253104B2 (en) * 2003-12-01 2007-08-07 Micron Technology, Inc. Methods of forming particle-containing materials
US7258892B2 (en) 2003-12-10 2007-08-21 Micron Technology, Inc. Methods and systems for controlling temperature during microfeature workpiece processing, e.g., CVD deposition
US8513634B2 (en) * 2003-12-17 2013-08-20 Samsung Electronics Co., Ltd. Nonvolatile data storage, semicoductor memory device including nonvolatile data storage and method of forming the same
KR100552704B1 (ko) * 2003-12-17 2006-02-20 삼성전자주식회사 반도체 장치의 불휘발성 커패시터, 이를 포함하는 반도체메모리 소자 및 그 동작방법
US7906393B2 (en) 2004-01-28 2011-03-15 Micron Technology, Inc. Methods for forming small-scale capacitor structures
US7098150B2 (en) * 2004-03-05 2006-08-29 Air Liquide America L.P. Method for novel deposition of high-k MSiON dielectric films
US7115929B2 (en) * 2004-04-08 2006-10-03 Micron Technology, Inc. Semiconductor constructions comprising aluminum oxide and metal oxide dielectric materials
US8133554B2 (en) 2004-05-06 2012-03-13 Micron Technology, Inc. Methods for depositing material onto microfeature workpieces in reaction chambers and systems for depositing materials onto microfeature workpieces
US20050252449A1 (en) 2004-05-12 2005-11-17 Nguyen Son T Control of gas flow and delivery to suppress the formation of particles in an MOCVD/ALD system
US7651729B2 (en) * 2004-05-14 2010-01-26 Samsung Electronics Co., Ltd. Method of fabricating metal silicate layer using atomic layer deposition technique
US8119210B2 (en) 2004-05-21 2012-02-21 Applied Materials, Inc. Formation of a silicon oxynitride layer on a high-k dielectric material
US8323754B2 (en) 2004-05-21 2012-12-04 Applied Materials, Inc. Stabilization of high-k dielectric materials
US7699932B2 (en) 2004-06-02 2010-04-20 Micron Technology, Inc. Reactors, systems and methods for depositing thin films onto microfeature workpieces
KR100581993B1 (ko) * 2004-06-09 2006-05-22 삼성전자주식회사 원자층 증착법을 이용한 물질 형성방법
US7241686B2 (en) * 2004-07-20 2007-07-10 Applied Materials, Inc. Atomic layer deposition of tantalum-containing materials using the tantalum precursor TAIMATA
JP2008507847A (ja) * 2004-07-23 2008-03-13 サンデュー・テクノロジーズ・エルエルシー 高エネルギー貯蔵密度及び低ｅｓｒを有するコンデンサ
JP2006093663A (ja) * 2004-07-29 2006-04-06 Rohm & Haas Electronic Materials Llc 誘電体構造
US7601649B2 (en) 2004-08-02 2009-10-13 Micron Technology, Inc. Zirconium-doped tantalum oxide films
US7482037B2 (en) * 2004-08-20 2009-01-27 Micron Technology, Inc. Methods for forming niobium and/or vanadium containing layers using atomic layer deposition
US7081421B2 (en) 2004-08-26 2006-07-25 Micron Technology, Inc. Lanthanide oxide dielectric layer
US7494939B2 (en) 2004-08-31 2009-02-24 Micron Technology, Inc. Methods for forming a lanthanum-metal oxide dielectric layer
US7588988B2 (en) 2004-08-31 2009-09-15 Micron Technology, Inc. Method of forming apparatus having oxide films formed using atomic layer deposition
US20060060930A1 (en) * 2004-09-17 2006-03-23 Metz Matthew V Atomic layer deposition of high dielectric constant gate dielectrics
KR100580771B1 (ko) * 2004-10-01 2006-05-15 주식회사 하이닉스반도체 플래쉬 메모리소자의 형성방법
US7190016B2 (en) * 2004-10-08 2007-03-13 Rohm And Haas Electronic Materials Llc Capacitor structure
US20060088660A1 (en) * 2004-10-26 2006-04-27 Putkonen Matti I Methods of depositing lead containing oxides films
KR100593645B1 (ko) * 2004-10-28 2006-06-28 삼성전자주식회사 반도체 장치의 제조 방법
JP3998678B2 (ja) * 2004-11-01 2007-10-31 株式会社東芝 半導体装置及びその製造方法
JP2008522401A (ja) 2004-11-26 2008-06-26 エヌエックスピー ビー ヴィ 表面域の改質方法および電子デバイス
US7312128B2 (en) * 2004-12-01 2007-12-25 Applied Materials, Inc. Selective epitaxy process with alternating gas supply
US7682940B2 (en) 2004-12-01 2010-03-23 Applied Materials, Inc. Use of Cl2 and/or HCl during silicon epitaxial film formation
US7560352B2 (en) * 2004-12-01 2009-07-14 Applied Materials, Inc. Selective deposition
US7235501B2 (en) * 2004-12-13 2007-06-26 Micron Technology, Inc. Lanthanum hafnium oxide dielectrics
KR100667633B1 (ko) * 2004-12-20 2007-01-12 삼성전자주식회사 박막 제조 방법 및 이를 이용한 게이트 구조물,커패시터와 플래시 메모리 장치의 제조 방법
FI117728B (fi) * 2004-12-21 2007-01-31 Planar Systems Oy Monikerrosmateriaali ja menetelmä sen valmistamiseksi
US7560395B2 (en) 2005-01-05 2009-07-14 Micron Technology, Inc. Atomic layer deposited hafnium tantalum oxide dielectrics
US20060162658A1 (en) * 2005-01-27 2006-07-27 Applied Materials, Inc. Ruthenium layer deposition apparatus and method
US7235492B2 (en) * 2005-01-31 2007-06-26 Applied Materials, Inc. Low temperature etchant for treatment of silicon-containing surfaces
US7508648B2 (en) 2005-02-08 2009-03-24 Micron Technology, Inc. Atomic layer deposition of Dy doped HfO2 films as gate dielectrics
US7399666B2 (en) * 2005-02-15 2008-07-15 Micron Technology, Inc. Atomic layer deposition of Zr3N4/ZrO2 films as gate dielectrics
US7498247B2 (en) 2005-02-23 2009-03-03 Micron Technology, Inc. Atomic layer deposition of Hf3N4/HfO2 films as gate dielectrics
US8025922B2 (en) * 2005-03-15 2011-09-27 Asm International N.V. Enhanced deposition of noble metals
US7687409B2 (en) 2005-03-29 2010-03-30 Micron Technology, Inc. Atomic layer deposited titanium silicon oxide films
US7365027B2 (en) * 2005-03-29 2008-04-29 Micron Technology, Inc. ALD of amorphous lanthanide doped TiOx films
US7662729B2 (en) 2005-04-28 2010-02-16 Micron Technology, Inc. Atomic layer deposition of a ruthenium layer to a lanthanide oxide dielectric layer
US7390756B2 (en) * 2005-04-28 2008-06-24 Micron Technology, Inc. Atomic layer deposited zirconium silicon oxide films
US7572695B2 (en) * 2005-05-27 2009-08-11 Micron Technology, Inc. Hafnium titanium oxide films
US20060272577A1 (en) * 2005-06-03 2006-12-07 Ming Mao Method and apparatus for decreasing deposition time of a thin film
US7648927B2 (en) 2005-06-21 2010-01-19 Applied Materials, Inc. Method for forming silicon-containing materials during a photoexcitation deposition process
US7651955B2 (en) 2005-06-21 2010-01-26 Applied Materials, Inc. Method for forming silicon-containing materials during a photoexcitation deposition process
US7432139B2 (en) * 2005-06-29 2008-10-07 Amberwave Systems Corp. Methods for forming dielectrics and metal electrodes
US20070001231A1 (en) * 2005-06-29 2007-01-04 Amberwave Systems Corporation Material systems for dielectrics and metal electrodes
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation
KR100753411B1 (ko) * 2005-08-18 2007-08-30 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
US7402534B2 (en) 2005-08-26 2008-07-22 Applied Materials, Inc. Pretreatment processes within a batch ALD reactor
US8110469B2 (en) 2005-08-30 2012-02-07 Micron Technology, Inc. Graded dielectric layers
US20070054048A1 (en) * 2005-09-07 2007-03-08 Suvi Haukka Extended deposition range by hot spots
FR2890982B1 (fr) * 2005-09-21 2008-05-02 St Microelectronics Sa Procede de realisation d'une couche dielectrique sur un materiau porteur et un circuit integre comprenant un condensateur incorporant une couche dielectrique
US7582562B2 (en) * 2005-10-06 2009-09-01 Micron Technology, Inc. Atomic layer deposition methods
US8993055B2 (en) * 2005-10-27 2015-03-31 Asm International N.V. Enhanced thin film deposition
US7850779B2 (en) 2005-11-04 2010-12-14 Applied Materisals, Inc. Apparatus and process for plasma-enhanced atomic layer deposition
US7592251B2 (en) 2005-12-08 2009-09-22 Micron Technology, Inc. Hafnium tantalum titanium oxide films
JP2007165733A (ja) * 2005-12-16 2007-06-28 Elpida Memory Inc 半導体装置及びその製造方法
DE102005062917A1 (de) * 2005-12-29 2007-07-12 Infineon Technologies Ag Atomlagenabscheideverfahren
GB0601319D0 (en) 2006-01-23 2006-03-01 Imp Innovations Ltd A method of fabricating pillars composed of silicon-based material
JP2007201083A (ja) * 2006-01-25 2007-08-09 Elpida Memory Inc キャパシタの製造方法
US7709402B2 (en) 2006-02-16 2010-05-04 Micron Technology, Inc. Conductive layers for hafnium silicon oxynitride films
US7674337B2 (en) * 2006-04-07 2010-03-09 Applied Materials, Inc. Gas manifolds for use during epitaxial film formation
US7798096B2 (en) 2006-05-05 2010-09-21 Applied Materials, Inc. Plasma, UV and ion/neutral assisted ALD or CVD in a batch tool
JP5090451B2 (ja) 2006-07-31 2012-12-05 アプライド マテリアルズ インコーポレイテッド 炭素含有シリコンエピタキシャル層の形成方法
US7588980B2 (en) 2006-07-31 2009-09-15 Applied Materials, Inc. Methods of controlling morphology during epitaxial layer formation
US7605030B2 (en) 2006-08-31 2009-10-20 Micron Technology, Inc. Hafnium tantalum oxynitride high-k dielectric and metal gates
JP2010506408A (ja) 2006-10-05 2010-02-25 エーエスエム アメリカ インコーポレイテッド 金属シリケート膜のａｌｄ
US7521379B2 (en) 2006-10-09 2009-04-21 Applied Materials, Inc. Deposition and densification process for titanium nitride barrier layers
US20080087890A1 (en) * 2006-10-16 2008-04-17 Micron Technology, Inc. Methods to form dielectric structures in semiconductor devices and resulting devices
US8795771B2 (en) * 2006-10-27 2014-08-05 Sean T. Barry ALD of metal-containing films using cyclopentadienyl compounds
US8092695B2 (en) * 2006-10-30 2012-01-10 Applied Materials, Inc. Endpoint detection for photomask etching
US20080099436A1 (en) * 2006-10-30 2008-05-01 Michael Grimbergen Endpoint detection for photomask etching
US11136667B2 (en) * 2007-01-08 2021-10-05 Eastman Kodak Company Deposition system and method using a delivery head separated from a substrate by gas pressure
DE102007002965A1 (de) * 2007-01-19 2008-07-24 Infineon Technologies Ag Verfahren zur Herstellung einer kapazitiven Struktur oder Varistorstruktur in einem Graben eines Halbleiterkörper
US20080214015A1 (en) * 2007-03-02 2008-09-04 Tim Boescke Semiconductor devices and methods of manufacture thereof
US20080237540A1 (en) * 2007-03-19 2008-10-02 Nanosys, Inc. Methods for encapsulating nanocrystals
US20100110728A1 (en) 2007-03-19 2010-05-06 Nanosys, Inc. Light-emitting diode (led) devices comprising nanocrystals
FR2915315B1 (fr) * 2007-04-19 2009-06-26 St Microelectronics Crolles 2 Procede de fabrication d'un condensateur a stabilite elevee et condensateur correspondant.
GB0709165D0 (en) 2007-05-11 2007-06-20 Nexeon Ltd A silicon anode for a rechargeable battery
JP2008283026A (ja) 2007-05-11 2008-11-20 Elpida Memory Inc 半導体装置の製造方法および半導体装置
JP4735601B2 (ja) * 2007-05-14 2011-07-27 ソニー株式会社 原子層蒸着法を用いた薄膜形成方法
US7638170B2 (en) 2007-06-21 2009-12-29 Asm International N.V. Low resistivity metal carbonitride thin film deposition by atomic layer deposition
US8017182B2 (en) * 2007-06-21 2011-09-13 Asm International N.V. Method for depositing thin films by mixed pulsed CVD and ALD
GB0713898D0 (en) 2007-07-17 2007-08-29 Nexeon Ltd A method of fabricating structured particles composed of silcon or a silicon-based material and their use in lithium rechargeable batteries
US7851307B2 (en) 2007-08-17 2010-12-14 Micron Technology, Inc. Method of forming complex oxide nanodots for a charge trap
US7678298B2 (en) 2007-09-25 2010-03-16 Applied Materials, Inc. Tantalum carbide nitride materials by vapor deposition processes
US7824743B2 (en) 2007-09-28 2010-11-02 Applied Materials, Inc. Deposition processes for titanium nitride barrier and aluminum
KR100902106B1 (ko) * 2007-10-31 2009-06-09 주식회사 하이닉스반도체 텅스텐함유막이 포함된 패턴을 구비한 반도체소자의 제조방법
US8501637B2 (en) * 2007-12-21 2013-08-06 Asm International N.V. Silicon dioxide thin films by ALD
US8545936B2 (en) 2008-03-28 2013-10-01 Asm International N.V. Methods for forming carbon nanotubes
US7659158B2 (en) 2008-03-31 2010-02-09 Applied Materials, Inc. Atomic layer deposition processes for non-volatile memory devices
KR101540077B1 (ko) 2008-04-16 2015-07-28 에이에스엠 아메리카, 인코포레이티드 알루미늄 탄화수소 화합물들을 이용한 금속 카바이드 막들의 원자층 증착법
US8900422B2 (en) * 2008-04-23 2014-12-02 Intermolecular, Inc. Yttrium and titanium high-K dielectric film
US8383525B2 (en) 2008-04-25 2013-02-26 Asm America, Inc. Plasma-enhanced deposition process for forming a metal oxide thin film and related structures
US20100062149A1 (en) 2008-09-08 2010-03-11 Applied Materials, Inc. Method for tuning a deposition rate during an atomic layer deposition process
US8491967B2 (en) 2008-09-08 2013-07-23 Applied Materials, Inc. In-situ chamber treatment and deposition process
US7820506B2 (en) 2008-10-15 2010-10-26 Micron Technology, Inc. Capacitors, dielectric structures, and methods of forming dielectric structures
TW201014926A (en) * 2008-10-15 2010-04-16 Nat Univ Tsing Hua Method for producing metallic oxide film having high dielectric constant
US8146896B2 (en) 2008-10-31 2012-04-03 Applied Materials, Inc. Chemical precursor ampoule for vapor deposition processes
WO2010088684A2 (en) * 2009-02-02 2010-08-05 Space Charge, LLC Capacitor using carbon-based extensions
US9117773B2 (en) * 2009-08-26 2015-08-25 Asm America, Inc. High concentration water pulses for atomic layer deposition
US20110293830A1 (en) 2010-02-25 2011-12-01 Timo Hatanpaa Precursors and methods for atomic layer deposition of transition metal oxides
JP5573772B2 (ja) * 2010-06-22 2014-08-20 東京エレクトロン株式会社 成膜方法及び成膜装置
US8420534B2 (en) * 2010-10-12 2013-04-16 Micron Technology, Inc. Atomic layer deposition of crystalline PrCaMnO (PCMO) and related methods
US8778204B2 (en) 2010-10-29 2014-07-15 Applied Materials, Inc. Methods for reducing photoresist interference when monitoring a target layer in a plasma process
JP5963456B2 (ja) * 2011-02-18 2016-08-03 株式会社日立国際電気 半導体装置の製造方法、基板処理装置、及び基板処理方法
JP5514365B2 (ja) 2011-03-23 2014-06-04 株式会社日立国際電気 半導体装置の製造方法、基板処理方法および基板処理装置
JP5744202B2 (ja) * 2011-06-30 2015-07-08 京セラ株式会社 アルミナ膜の形成方法
US20130023129A1 (en) 2011-07-20 2013-01-24 Asm America, Inc. Pressure transmitter for a semiconductor processing environment
US8426270B2 (en) * 2011-07-22 2013-04-23 Intermolecular, Inc. Memory device with a textured lowered electrode
US9062390B2 (en) 2011-09-12 2015-06-23 Asm International N.V. Crystalline strontium titanate and methods of forming the same
US8664076B2 (en) * 2011-09-21 2014-03-04 Texas Instruments Incorporated Method of forming a robust, modular MIS (metal-insulator-semiconductor) capacitor with improved capacitance density
US8961804B2 (en) 2011-10-25 2015-02-24 Applied Materials, Inc. Etch rate detection for photomask etching
US8808559B2 (en) 2011-11-22 2014-08-19 Applied Materials, Inc. Etch rate detection for reflective multi-material layers etching
US8900469B2 (en) 2011-12-19 2014-12-02 Applied Materials, Inc. Etch rate detection for anti-reflective coating layer and absorber layer etching
US9238865B2 (en) 2012-02-06 2016-01-19 Asm Ip Holding B.V. Multiple vapor sources for vapor deposition
US9805939B2 (en) 2012-10-12 2017-10-31 Applied Materials, Inc. Dual endpoint detection for advanced phase shift and binary photomasks
US10714315B2 (en) 2012-10-12 2020-07-14 Asm Ip Holdings B.V. Semiconductor reaction chamber showerhead
US8778574B2 (en) 2012-11-30 2014-07-15 Applied Materials, Inc. Method for etching EUV material layers utilized to form a photomask
US9018108B2 (en) 2013-01-25 2015-04-28 Applied Materials, Inc. Low shrinkage dielectric films
US20160376700A1 (en) 2013-02-01 2016-12-29 Asm Ip Holding B.V. System for treatment of deposition reactor
US9412602B2 (en) 2013-03-13 2016-08-09 Asm Ip Holding B.V. Deposition of smooth metal nitride films
US8846550B1 (en) 2013-03-14 2014-09-30 Asm Ip Holding B.V. Silane or borane treatment of metal thin films
US8841182B1 (en) 2013-03-14 2014-09-23 Asm Ip Holding B.V. Silane and borane treatments for titanium carbide films
US20150162369A1 (en) * 2013-12-09 2015-06-11 Tower Semiconductor Ltd. Single-Poly Floating Gate Solid State Direct Radiation Sensor Using STI Dielectric And Isolated PWells
US9394609B2 (en) 2014-02-13 2016-07-19 Asm Ip Holding B.V. Atomic layer deposition of aluminum fluoride thin films
US11015245B2 (en) 2014-03-19 2021-05-25 Asm Ip Holding B.V. Gas-phase reactor and system having exhaust plenum and components thereof
US10643925B2 (en) 2014-04-17 2020-05-05 Asm Ip Holding B.V. Fluorine-containing conductive films
US10941490B2 (en) 2014-10-07 2021-03-09 Asm Ip Holding B.V. Multiple temperature range susceptor, assembly, reactor and system including the susceptor, and methods of using the same
US10002936B2 (en) 2014-10-23 2018-06-19 Asm Ip Holding B.V. Titanium aluminum and tantalum aluminum thin films
US10276355B2 (en) 2015-03-12 2019-04-30 Asm Ip Holding B.V. Multi-zone reactor, system including the reactor, and method of using the same
US10177185B2 (en) * 2015-05-07 2019-01-08 Taiwan Semiconductor Manufacturing Co., Ltd. High dielectric constant dielectric layer forming method, image sensor device, and manufacturing method thereof
US10458018B2 (en) 2015-06-26 2019-10-29 Asm Ip Holding B.V. Structures including metal carbide material, devices including the structures, and methods of forming same
US9941425B2 (en) 2015-10-16 2018-04-10 Asm Ip Holdings B.V. Photoactive devices and materials
US10211308B2 (en) 2015-10-21 2019-02-19 Asm Ip Holding B.V. NbMC layers
US9786492B2 (en) 2015-11-12 2017-10-10 Asm Ip Holding B.V. Formation of SiOCN thin films
US9786491B2 (en) 2015-11-12 2017-10-10 Asm Ip Holding B.V. Formation of SiOCN thin films
US11139308B2 (en) 2015-12-29 2021-10-05 Asm Ip Holding B.V. Atomic layer deposition of III-V compounds to form V-NAND devices
JP6583014B2 (ja) * 2016-01-22 2019-10-02 株式会社デンソー 半導体装置の製造方法
US10529554B2 (en) 2016-02-19 2020-01-07 Asm Ip Holding B.V. Method for forming silicon nitride film selectively on sidewalls or flat surfaces of trenches
US10367080B2 (en) 2016-05-02 2019-07-30 Asm Ip Holding B.V. Method of forming a germanium oxynitride film
KR102378021B1 (ko) 2016-05-06 2022-03-23 에이에스엠 아이피 홀딩 비.브이. SiOC 박막의 형성
US11453943B2 (en) 2016-05-25 2022-09-27 Asm Ip Holding B.V. Method for forming carbon-containing silicon/metal oxide or nitride film by ALD using silicon precursor and hydrocarbon precursor
US9859151B1 (en) 2016-07-08 2018-01-02 Asm Ip Holding B.V. Selective film deposition method to form air gaps
US10612137B2 (en) 2016-07-08 2020-04-07 Asm Ip Holdings B.V. Organic reactants for atomic layer deposition
US9812320B1 (en) 2016-07-28 2017-11-07 Asm Ip Holding B.V. Method and apparatus for filling a gap
KR102532607B1 (ko) 2016-07-28 2023-05-15 에이에스엠 아이피 홀딩 비.브이. 기판 가공 장치 및 그 동작 방법
US9887082B1 (en) 2016-07-28 2018-02-06 Asm Ip Holding B.V. Method and apparatus for filling a gap
US11532757B2 (en) 2016-10-27 2022-12-20 Asm Ip Holding B.V. Deposition of charge trapping layers
US10714350B2 (en) * 2016-11-01 2020-07-14 ASM IP Holdings, B.V. Methods for forming a transition metal niobium nitride film on a substrate by atomic layer deposition and related semiconductor device structures
KR102546317B1 (ko) 2016-11-15 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기체 공급 유닛 및 이를 포함하는 기판 처리 장치
US10186420B2 (en) 2016-11-29 2019-01-22 Asm Ip Holding B.V. Formation of silicon-containing thin films
KR20180068582A (ko) 2016-12-14 2018-06-22 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11581186B2 (en) 2016-12-15 2023-02-14 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus
US11447861B2 (en) 2016-12-15 2022-09-20 Asm Ip Holding B.V. Sequential infiltration synthesis apparatus and a method of forming a patterned structure
KR102700194B1 (ko) 2016-12-19 2024-08-28 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US10269558B2 (en) 2016-12-22 2019-04-23 Asm Ip Holding B.V. Method of forming a structure on a substrate
US11390950B2 (en) 2017-01-10 2022-07-19 Asm Ip Holding B.V. Reactor system and method to reduce residue buildup during a film deposition process
JP6814057B2 (ja) * 2017-01-27 2021-01-13 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置、およびプログラム
US10468261B2 (en) 2017-02-15 2019-11-05 Asm Ip Holding B.V. Methods for forming a metallic film on a substrate by cyclical deposition and related semiconductor device structures
US11121209B2 (en) 2017-03-27 2021-09-14 International Business Machines Corporation Surface area enhancement for stacked metal-insulator-metal (MIM) capacitor
US10529563B2 (en) 2017-03-29 2020-01-07 Asm Ip Holdings B.V. Method for forming doped metal oxide films on a substrate by cyclical deposition and related semiconductor device structures
US10847529B2 (en) 2017-04-13 2020-11-24 Asm Ip Holding B.V. Substrate processing method and device manufactured by the same
US10504901B2 (en) 2017-04-26 2019-12-10 Asm Ip Holding B.V. Substrate processing method and device manufactured using the same
JP7249952B2 (ja) 2017-05-05 2023-03-31 エーエスエム アイピー ホールディング ビー．ブイ． 酸素含有薄膜の制御された形成のためのプラズマ増強堆積プロセス
US10770286B2 (en) 2017-05-08 2020-09-08 Asm Ip Holdings B.V. Methods for selectively forming a silicon nitride film on a substrate and related semiconductor device structures
US12040200B2 (en) 2017-06-20 2024-07-16 Asm Ip Holding B.V. Semiconductor processing apparatus and methods for calibrating a semiconductor processing apparatus
US11306395B2 (en) 2017-06-28 2022-04-19 Asm Ip Holding B.V. Methods for depositing a transition metal nitride film on a substrate by atomic layer deposition and related deposition apparatus
KR20190009245A (ko) 2017-07-18 2019-01-28 에이에스엠 아이피 홀딩 비.브이. 반도체 소자 구조물 형성 방법 및 관련된 반도체 소자 구조물
US11018002B2 (en) 2017-07-19 2021-05-25 Asm Ip Holding B.V. Method for selectively depositing a Group IV semiconductor and related semiconductor device structures
US10541333B2 (en) 2017-07-19 2020-01-21 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US11374112B2 (en) 2017-07-19 2022-06-28 Asm Ip Holding B.V. Method for depositing a group IV semiconductor and related semiconductor device structures
US10590535B2 (en) 2017-07-26 2020-03-17 Asm Ip Holdings B.V. Chemical treatment, deposition and/or infiltration apparatus and method for using the same
US10770336B2 (en) 2017-08-08 2020-09-08 Asm Ip Holding B.V. Substrate lift mechanism and reactor including same
US10692741B2 (en) 2017-08-08 2020-06-23 Asm Ip Holdings B.V. Radiation shield
US11769682B2 (en) 2017-08-09 2023-09-26 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US11139191B2 (en) 2017-08-09 2021-10-05 Asm Ip Holding B.V. Storage apparatus for storing cassettes for substrates and processing apparatus equipped therewith
US11830730B2 (en) 2017-08-29 2023-11-28 Asm Ip Holding B.V. Layer forming method and apparatus
KR102491945B1 (ko) 2017-08-30 2023-01-26 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11295980B2 (en) 2017-08-30 2022-04-05 Asm Ip Holding B.V. Methods for depositing a molybdenum metal film over a dielectric surface of a substrate by a cyclical deposition process and related semiconductor device structures
US11056344B2 (en) 2017-08-30 2021-07-06 Asm Ip Holding B.V. Layer forming method
US10658205B2 (en) 2017-09-28 2020-05-19 Asm Ip Holdings B.V. Chemical dispensing apparatus and methods for dispensing a chemical to a reaction chamber
US10403504B2 (en) 2017-10-05 2019-09-03 Asm Ip Holding B.V. Method for selectively depositing a metallic film on a substrate
US10923344B2 (en) 2017-10-30 2021-02-16 Asm Ip Holding B.V. Methods for forming a semiconductor structure and related semiconductor structures
US11022879B2 (en) 2017-11-24 2021-06-01 Asm Ip Holding B.V. Method of forming an enhanced unexposed photoresist layer
CN111344522B (zh) 2017-11-27 2022-04-12 阿斯莫Ip控股公司 包括洁净迷你环境的装置
KR102597978B1 (ko) 2017-11-27 2023-11-06 에이에스엠 아이피 홀딩 비.브이. 배치 퍼니스와 함께 사용하기 위한 웨이퍼 카세트를 보관하기 위한 보관 장치
TWI761636B (zh) 2017-12-04 2022-04-21 荷蘭商Ａｓｍ Ｉｐ控股公司 電漿增強型原子層沉積製程及沉積碳氧化矽薄膜的方法
US10872771B2 (en) 2018-01-16 2020-12-22 Asm Ip Holding B. V. Method for depositing a material film on a substrate within a reaction chamber by a cyclical deposition process and related device structures
CN111630203A (zh) 2018-01-19 2020-09-04 Asm Ip私人控股有限公司 通过等离子体辅助沉积来沉积间隙填充层的方法
TWI799494B (zh) 2018-01-19 2023-04-21 荷蘭商Ａｓｍ 智慧財產控股公司 沈積方法
US11081345B2 (en) 2018-02-06 2021-08-03 Asm Ip Holding B.V. Method of post-deposition treatment for silicon oxide film
US10896820B2 (en) 2018-02-14 2021-01-19 Asm Ip Holding B.V. Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
US11685991B2 (en) 2018-02-14 2023-06-27 Asm Ip Holding B.V. Method for depositing a ruthenium-containing film on a substrate by a cyclical deposition process
KR102636427B1 (ko) 2018-02-20 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 장치
US10975470B2 (en) 2018-02-23 2021-04-13 Asm Ip Holding B.V. Apparatus for detecting or monitoring for a chemical precursor in a high temperature environment
US11473195B2 (en) 2018-03-01 2022-10-18 Asm Ip Holding B.V. Semiconductor processing apparatus and a method for processing a substrate
US11629406B2 (en) 2018-03-09 2023-04-18 Asm Ip Holding B.V. Semiconductor processing apparatus comprising one or more pyrometers for measuring a temperature of a substrate during transfer of the substrate
US11114283B2 (en) 2018-03-16 2021-09-07 Asm Ip Holding B.V. Reactor, system including the reactor, and methods of manufacturing and using same
KR102646467B1 (ko) 2018-03-27 2024-03-11 에이에스엠 아이피 홀딩 비.브이. 기판 상에 전극을 형성하는 방법 및 전극을 포함하는 반도체 소자 구조
US11088002B2 (en) 2018-03-29 2021-08-10 Asm Ip Holding B.V. Substrate rack and a substrate processing system and method
US11230766B2 (en) 2018-03-29 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
WO2019207864A1 (ja) 2018-04-27 2019-10-31 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置、およびプログラム
US12025484B2 (en) 2018-05-08 2024-07-02 Asm Ip Holding B.V. Thin film forming method
TWI811348B (zh) * 2018-05-08 2023-08-11 荷蘭商Ａｓｍ 智慧財產控股公司 藉由循環沉積製程於基板上沉積氧化物膜之方法及相關裝置結構
KR102596988B1 (ko) 2018-05-28 2023-10-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 방법 및 그에 의해 제조된 장치
TWI840362B (zh) 2018-06-04 2024-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 水氣降低的晶圓處置腔室
US11718913B2 (en) 2018-06-04 2023-08-08 Asm Ip Holding B.V. Gas distribution system and reactor system including same
US11286562B2 (en) 2018-06-08 2022-03-29 Asm Ip Holding B.V. Gas-phase chemical reactor and method of using same
US10797133B2 (en) 2018-06-21 2020-10-06 Asm Ip Holding B.V. Method for depositing a phosphorus doped silicon arsenide film and related semiconductor device structures
KR102568797B1 (ko) 2018-06-21 2023-08-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 시스템
TWI815915B (zh) 2018-06-27 2023-09-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於形成含金屬材料及包含含金屬材料的膜及結構之循環沉積方法
JP2021529254A (ja) 2018-06-27 2021-10-28 エーエスエム・アイピー・ホールディング・ベー・フェー 金属含有材料ならびに金属含有材料を含む膜および構造体を形成するための周期的堆積方法
US10612136B2 (en) 2018-06-29 2020-04-07 ASM IP Holding, B.V. Temperature-controlled flange and reactor system including same
US10388513B1 (en) 2018-07-03 2019-08-20 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US10755922B2 (en) 2018-07-03 2020-08-25 Asm Ip Holding B.V. Method for depositing silicon-free carbon-containing film as gap-fill layer by pulse plasma-assisted deposition
US11053591B2 (en) 2018-08-06 2021-07-06 Asm Ip Holding B.V. Multi-port gas injection system and reactor system including same
US11430674B2 (en) 2018-08-22 2022-08-30 Asm Ip Holding B.V. Sensor array, apparatus for dispensing a vapor phase reactant to a reaction chamber and related methods
US11024523B2 (en) 2018-09-11 2021-06-01 Asm Ip Holding B.V. Substrate processing apparatus and method
KR102707956B1 (ko) 2018-09-11 2024-09-19 에이에스엠 아이피 홀딩 비.브이. 박막 증착 방법
US11049751B2 (en) 2018-09-14 2021-06-29 Asm Ip Holding B.V. Cassette supply system to store and handle cassettes and processing apparatus equipped therewith
KR20200038184A (ko) 2018-10-01 2020-04-10 에이에스엠 아이피 홀딩 비.브이. 기판 유지 장치, 장치를 포함하는 시스템, 및 이를 이용하는 방법
US11232963B2 (en) 2018-10-03 2022-01-25 Asm Ip Holding B.V. Substrate processing apparatus and method
KR102592699B1 (ko) 2018-10-08 2023-10-23 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 박막 증착 장치와 기판 처리 장치
KR102546322B1 (ko) 2018-10-19 2023-06-21 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
KR102605121B1 (ko) 2018-10-19 2023-11-23 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치 및 기판 처리 방법
USD948463S1 (en) 2018-10-24 2022-04-12 Asm Ip Holding B.V. Susceptor for semiconductor substrate supporting apparatus
US11087997B2 (en) 2018-10-31 2021-08-10 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
KR20200051105A (ko) 2018-11-02 2020-05-13 에이에스엠 아이피 홀딩 비.브이. 기판 지지 유닛 및 이를 포함하는 기판 처리 장치
US11572620B2 (en) 2018-11-06 2023-02-07 Asm Ip Holding B.V. Methods for selectively depositing an amorphous silicon film on a substrate
US11031242B2 (en) 2018-11-07 2021-06-08 Asm Ip Holding B.V. Methods for depositing a boron doped silicon germanium film
US10818758B2 (en) 2018-11-16 2020-10-27 Asm Ip Holding B.V. Methods for forming a metal silicate film on a substrate in a reaction chamber and related semiconductor device structures
US10847366B2 (en) 2018-11-16 2020-11-24 Asm Ip Holding B.V. Methods for depositing a transition metal chalcogenide film on a substrate by a cyclical deposition process
US12040199B2 (en) 2018-11-28 2024-07-16 Asm Ip Holding B.V. Substrate processing apparatus for processing substrates
US11217444B2 (en) 2018-11-30 2022-01-04 Asm Ip Holding B.V. Method for forming an ultraviolet radiation responsive metal oxide-containing film
KR102636428B1 (ko) 2018-12-04 2024-02-13 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치를 세정하는 방법
US11158513B2 (en) 2018-12-13 2021-10-26 Asm Ip Holding B.V. Methods for forming a rhenium-containing film on a substrate by a cyclical deposition process and related semiconductor device structures
TW202037745A (zh) 2018-12-14 2020-10-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成裝置結構之方法、其所形成之結構及施行其之系統
US11038153B2 (en) 2019-01-15 2021-06-15 Applied Materials, Inc. Methods for HMDSO thermal stability
TW202405220A (zh) 2019-01-17 2024-02-01 荷蘭商Ａｓｍ Ｉｐ 私人控股有限公司 藉由循環沈積製程於基板上形成含過渡金屬膜之方法
KR20200091543A (ko) 2019-01-22 2020-07-31 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
CN111524788B (zh) 2019-02-01 2023-11-24 Asm Ip私人控股有限公司 氧化硅的拓扑选择性膜形成的方法
TW202044325A (zh) 2019-02-20 2020-12-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 填充一基板之一表面內所形成的一凹槽的方法、根據其所形成之半導體結構、及半導體處理設備
TWI845607B (zh) 2019-02-20 2024-06-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用來填充形成於基材表面內之凹部的循環沉積方法及設備
US11482533B2 (en) 2019-02-20 2022-10-25 Asm Ip Holding B.V. Apparatus and methods for plug fill deposition in 3-D NAND applications
KR102626263B1 (ko) 2019-02-20 2024-01-16 에이에스엠 아이피 홀딩 비.브이. 처리 단계를 포함하는 주기적 증착 방법 및 이를 위한 장치
TWI842826B (zh) 2019-02-22 2024-05-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基材處理設備及處理基材之方法
KR20200108242A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. 실리콘 질화물 층을 선택적으로 증착하는 방법, 및 선택적으로 증착된 실리콘 질화물 층을 포함하는 구조체
KR20200108248A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. SiOCN 층을 포함한 구조체 및 이의 형성 방법
KR20200108243A (ko) 2019-03-08 2020-09-17 에이에스엠 아이피 홀딩 비.브이. SiOC 층을 포함한 구조체 및 이의 형성 방법
JP2020167398A (ja) 2019-03-28 2020-10-08 エーエスエム・アイピー・ホールディング・ベー・フェー ドアオープナーおよびドアオープナーが提供される基材処理装置
KR20200116855A (ko) 2019-04-01 2020-10-13 에이에스엠 아이피 홀딩 비.브이. 반도체 소자를 제조하는 방법
US11447864B2 (en) 2019-04-19 2022-09-20 Asm Ip Holding B.V. Layer forming method and apparatus
KR20200125453A (ko) 2019-04-24 2020-11-04 에이에스엠 아이피 홀딩 비.브이. 기상 반응기 시스템 및 이를 사용하는 방법
KR20200130118A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 비정질 탄소 중합체 막을 개질하는 방법
KR20200130121A (ko) 2019-05-07 2020-11-18 에이에스엠 아이피 홀딩 비.브이. 딥 튜브가 있는 화학물질 공급원 용기
KR20200130652A (ko) 2019-05-10 2020-11-19 에이에스엠 아이피 홀딩 비.브이. 표면 상에 재료를 증착하는 방법 및 본 방법에 따라 형성된 구조
JP2020188254A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー．ブイ． ウェハボートハンドリング装置、縦型バッチ炉および方法
JP2020188255A (ja) 2019-05-16 2020-11-19 エーエスエム アイピー ホールディング ビー．ブイ． ウェハボートハンドリング装置、縦型バッチ炉および方法
USD975665S1 (en) 2019-05-17 2023-01-17 Asm Ip Holding B.V. Susceptor shaft
USD947913S1 (en) 2019-05-17 2022-04-05 Asm Ip Holding B.V. Susceptor shaft
USD935572S1 (en) 2019-05-24 2021-11-09 Asm Ip Holding B.V. Gas channel plate
USD922229S1 (en) 2019-06-05 2021-06-15 Asm Ip Holding B.V. Device for controlling a temperature of a gas supply unit
KR20200141002A (ko) 2019-06-06 2020-12-17 에이에스엠 아이피 홀딩 비.브이. 배기 가스 분석을 포함한 기상 반응기 시스템을 사용하는 방법
KR20200143254A (ko) 2019-06-11 2020-12-23 에이에스엠 아이피 홀딩 비.브이. 개질 가스를 사용하여 전자 구조를 형성하는 방법, 상기 방법을 수행하기 위한 시스템, 및 상기 방법을 사용하여 형성되는 구조
USD944946S1 (en) 2019-06-14 2022-03-01 Asm Ip Holding B.V. Shower plate
US11649560B2 (en) 2019-06-20 2023-05-16 Applied Materials, Inc. Method for forming silicon-phosphorous materials
USD931978S1 (en) 2019-06-27 2021-09-28 Asm Ip Holding B.V. Showerhead vacuum transport
KR20210005515A (ko) 2019-07-03 2021-01-14 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치용 온도 제어 조립체 및 이를 사용하는 방법
US11788190B2 (en) 2019-07-05 2023-10-17 Asm Ip Holding B.V. Liquid vaporizer
JP7499079B2 (ja) 2019-07-09 2024-06-13 エーエスエム・アイピー・ホールディング・ベー・フェー 同軸導波管を用いたプラズマ装置、基板処理方法
CN112216646A (zh) 2019-07-10 2021-01-12 Asm Ip私人控股有限公司 基板支撑组件及包括其的基板处理装置
KR20210010307A (ko) 2019-07-16 2021-01-27 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210010820A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 실리콘 게르마늄 구조를 형성하는 방법
KR20210010816A (ko) 2019-07-17 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 라디칼 보조 점화 플라즈마 시스템 및 방법
US11643724B2 (en) 2019-07-18 2023-05-09 Asm Ip Holding B.V. Method of forming structures using a neutral beam
KR20210010817A (ko) 2019-07-19 2021-01-28 에이에스엠 아이피 홀딩 비.브이. 토폴로지-제어된 비정질 탄소 중합체 막을 형성하는 방법
TWI839544B (zh) 2019-07-19 2024-04-21 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成形貌受控的非晶碳聚合物膜之方法
CN112309843A (zh) 2019-07-29 2021-02-02 Asm Ip私人控股有限公司 实现高掺杂剂掺入的选择性沉积方法
CN112309900A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
CN112309899A (zh) 2019-07-30 2021-02-02 Asm Ip私人控股有限公司 基板处理设备
US11587815B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
US11227782B2 (en) 2019-07-31 2022-01-18 Asm Ip Holding B.V. Vertical batch furnace assembly
US11587814B2 (en) 2019-07-31 2023-02-21 Asm Ip Holding B.V. Vertical batch furnace assembly
KR20210018759A (ko) 2019-08-05 2021-02-18 에이에스엠 아이피 홀딩 비.브이. 화학물질 공급원 용기를 위한 액체 레벨 센서
USD965524S1 (en) 2019-08-19 2022-10-04 Asm Ip Holding B.V. Susceptor support
USD965044S1 (en) 2019-08-19 2022-09-27 Asm Ip Holding B.V. Susceptor shaft
JP2021031769A (ja) 2019-08-21 2021-03-01 エーエスエム アイピー ホールディング ビー．ブイ． 成膜原料混合ガス生成装置及び成膜装置
USD979506S1 (en) 2019-08-22 2023-02-28 Asm Ip Holding B.V. Insulator
USD949319S1 (en) 2019-08-22 2022-04-19 Asm Ip Holding B.V. Exhaust duct
KR20210024423A (ko) 2019-08-22 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 홀을 구비한 구조체를 형성하기 위한 방법
USD930782S1 (en) 2019-08-22 2021-09-14 Asm Ip Holding B.V. Gas distributor
USD940837S1 (en) 2019-08-22 2022-01-11 Asm Ip Holding B.V. Electrode
KR20210024420A (ko) 2019-08-23 2021-03-05 에이에스엠 아이피 홀딩 비.브이. 비스(디에틸아미노)실란을 사용하여 peald에 의해 개선된 품질을 갖는 실리콘 산화물 막을 증착하기 위한 방법
US11286558B2 (en) 2019-08-23 2022-03-29 Asm Ip Holding B.V. Methods for depositing a molybdenum nitride film on a surface of a substrate by a cyclical deposition process and related semiconductor device structures including a molybdenum nitride film
KR20210029090A (ko) 2019-09-04 2021-03-15 에이에스엠 아이피 홀딩 비.브이. 희생 캡핑 층을 이용한 선택적 증착 방법
KR20210029663A (ko) 2019-09-05 2021-03-16 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
US11946136B2 (en) 2019-09-20 2024-04-02 Asm Ip Holding B.V. Semiconductor processing device
US11562901B2 (en) 2019-09-25 2023-01-24 Asm Ip Holding B.V. Substrate processing method
CN112593212B (zh) 2019-10-02 2023-12-22 Asm Ip私人控股有限公司 通过循环等离子体增强沉积工艺形成拓扑选择性氧化硅膜的方法
TWI846953B (zh) 2019-10-08 2024-07-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理裝置
KR20210042810A (ko) 2019-10-08 2021-04-20 에이에스엠 아이피 홀딩 비.브이. 활성 종을 이용하기 위한 가스 분배 어셈블리를 포함한 반응기 시스템 및 이를 사용하는 방법
TWI846966B (zh) 2019-10-10 2024-07-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成光阻底層之方法及包括光阻底層之結構
US12009241B2 (en) 2019-10-14 2024-06-11 Asm Ip Holding B.V. Vertical batch furnace assembly with detector to detect cassette
TWI834919B (zh) 2019-10-16 2024-03-11 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 氧化矽之拓撲選擇性膜形成之方法
US11637014B2 (en) 2019-10-17 2023-04-25 Asm Ip Holding B.V. Methods for selective deposition of doped semiconductor material
KR20210047808A (ko) 2019-10-21 2021-04-30 에이에스엠 아이피 홀딩 비.브이. 막을 선택적으로 에칭하기 위한 장치 및 방법
KR20210050453A (ko) 2019-10-25 2021-05-07 에이에스엠 아이피 홀딩 비.브이. 기판 표면 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
US11646205B2 (en) 2019-10-29 2023-05-09 Asm Ip Holding B.V. Methods of selectively forming n-type doped material on a surface, systems for selectively forming n-type doped material, and structures formed using same
KR20210054983A (ko) 2019-11-05 2021-05-14 에이에스엠 아이피 홀딩 비.브이. 도핑된 반도체 층을 갖는 구조체 및 이를 형성하기 위한 방법 및 시스템
US11501968B2 (en) 2019-11-15 2022-11-15 Asm Ip Holding B.V. Method for providing a semiconductor device with silicon filled gaps
KR20210062561A (ko) 2019-11-20 2021-05-31 에이에스엠 아이피 홀딩 비.브이. 기판의 표면 상에 탄소 함유 물질을 증착하는 방법, 상기 방법을 사용하여 형성된 구조물, 및 상기 구조물을 형성하기 위한 시스템
US11450529B2 (en) 2019-11-26 2022-09-20 Asm Ip Holding B.V. Methods for selectively forming a target film on a substrate comprising a first dielectric surface and a second metallic surface
CN112951697A (zh) 2019-11-26 2021-06-11 Asm Ip私人控股有限公司 基板处理设备
CN112885693A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
CN112885692A (zh) 2019-11-29 2021-06-01 Asm Ip私人控股有限公司 基板处理设备
JP7527928B2 (ja) 2019-12-02 2024-08-05 エーエスエム・アイピー・ホールディング・ベー・フェー 基板処理装置、基板処理方法
KR20210070898A (ko) 2019-12-04 2021-06-15 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
TW202125596A (zh) 2019-12-17 2021-07-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成氮化釩層之方法以及包括該氮化釩層之結構
KR20210080214A (ko) 2019-12-19 2021-06-30 에이에스엠 아이피 홀딩 비.브이. 기판 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
JP2021109175A (ja) 2020-01-06 2021-08-02 エーエスエム・アイピー・ホールディング・ベー・フェー ガス供給アセンブリ、その構成要素、およびこれを含む反応器システム
TW202142733A (zh) 2020-01-06 2021-11-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 反應器系統、抬升銷、及處理方法
US11993847B2 (en) 2020-01-08 2024-05-28 Asm Ip Holding B.V. Injector
KR102675856B1 (ko) 2020-01-20 2024-06-17 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법 및 박막 표면 개질 방법
TW202130846A (zh) 2020-02-03 2021-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成包括釩或銦層的結構之方法
TW202146882A (zh) 2020-02-04 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 驗證一物品之方法、用於驗證一物品之設備、及用於驗證一反應室之系統
US11776846B2 (en) 2020-02-07 2023-10-03 Asm Ip Holding B.V. Methods for depositing gap filling fluids and related systems and devices
US11781243B2 (en) 2020-02-17 2023-10-10 Asm Ip Holding B.V. Method for depositing low temperature phosphorous-doped silicon
TW202203344A (zh) 2020-02-28 2022-01-16 荷蘭商Ａｓｍ Ｉｐ控股公司 專用於零件清潔的系統
KR20210116240A (ko) 2020-03-11 2021-09-27 에이에스엠 아이피 홀딩 비.브이. 조절성 접합부를 갖는 기판 핸들링 장치
US11876356B2 (en) 2020-03-11 2024-01-16 Asm Ip Holding B.V. Lockout tagout assembly and system and method of using same
KR20210117157A (ko) 2020-03-12 2021-09-28 에이에스엠 아이피 홀딩 비.브이. 타겟 토폴로지 프로파일을 갖는 층 구조를 제조하기 위한 방법
KR20210124042A (ko) 2020-04-02 2021-10-14 에이에스엠 아이피 홀딩 비.브이. 박막 형성 방법
TW202146689A (zh) 2020-04-03 2021-12-16 荷蘭商Ａｓｍ Ｉｐ控股公司 阻障層形成方法及半導體裝置的製造方法
TW202145344A (zh) 2020-04-08 2021-12-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於選擇性蝕刻氧化矽膜之設備及方法
KR20210127620A (ko) 2020-04-13 2021-10-22 에이에스엠 아이피 홀딩 비.브이. 질소 함유 탄소 막을 형성하는 방법 및 이를 수행하기 위한 시스템
KR20210128343A (ko) 2020-04-15 2021-10-26 에이에스엠 아이피 홀딩 비.브이. 크롬 나이트라이드 층을 형성하는 방법 및 크롬 나이트라이드 층을 포함하는 구조
US11821078B2 (en) 2020-04-15 2023-11-21 Asm Ip Holding B.V. Method for forming precoat film and method for forming silicon-containing film
US11996289B2 (en) 2020-04-16 2024-05-28 Asm Ip Holding B.V. Methods of forming structures including silicon germanium and silicon layers, devices formed using the methods, and systems for performing the methods
KR20210132576A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 바나듐 나이트라이드 함유 층을 형성하는 방법 및 이를 포함하는 구조
TW202146831A (zh) 2020-04-24 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 垂直批式熔爐總成、及用於冷卻垂直批式熔爐之方法
KR20210132600A (ko) 2020-04-24 2021-11-04 에이에스엠 아이피 홀딩 비.브이. 바나듐, 질소 및 추가 원소를 포함한 층을 증착하기 위한 방법 및 시스템
KR20210134226A (ko) 2020-04-29 2021-11-09 에이에스엠 아이피 홀딩 비.브이. 고체 소스 전구체 용기
KR20210134869A (ko) 2020-05-01 2021-11-11 에이에스엠 아이피 홀딩 비.브이. Foup 핸들러를 이용한 foup의 빠른 교환
TW202147543A (zh) 2020-05-04 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 半導體處理系統
KR20210141379A (ko) 2020-05-13 2021-11-23 에이에스엠 아이피 홀딩 비.브이. 반응기 시스템용 레이저 정렬 고정구
TW202146699A (zh) 2020-05-15 2021-12-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成矽鍺層之方法、半導體結構、半導體裝置、形成沉積層之方法、及沉積系統
KR20210143653A (ko) 2020-05-19 2021-11-29 에이에스엠 아이피 홀딩 비.브이. 기판 처리 장치
KR20210145078A (ko) 2020-05-21 2021-12-01 에이에스엠 아이피 홀딩 비.브이. 다수의 탄소 층을 포함한 구조체 및 이를 형성하고 사용하는 방법
KR102702526B1 (ko) 2020-05-22 2024-09-03 에이에스엠 아이피 홀딩 비.브이. 과산화수소를 사용하여 박막을 증착하기 위한 장치
TW202201602A (zh) 2020-05-29 2022-01-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
TW202212620A (zh) 2020-06-02 2022-04-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 處理基板之設備、形成膜之方法、及控制用於處理基板之設備之方法
TW202218133A (zh) 2020-06-24 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成含矽層之方法
TW202217953A (zh) 2020-06-30 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
TW202202649A (zh) 2020-07-08 2022-01-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 基板處理方法
KR20220010438A (ko) 2020-07-17 2022-01-25 에이에스엠 아이피 홀딩 비.브이. 포토리소그래피에 사용하기 위한 구조체 및 방법
TW202204662A (zh) 2020-07-20 2022-02-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於沉積鉬層之方法及系統
US12040177B2 (en) 2020-08-18 2024-07-16 Asm Ip Holding B.V. Methods for forming a laminate film by cyclical plasma-enhanced deposition processes
KR20230052894A (ko) * 2020-08-19 2023-04-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 금속 산화물의 제조 방법
KR20220027026A (ko) 2020-08-26 2022-03-07 에이에스엠 아이피 홀딩 비.브이. 금속 실리콘 산화물 및 금속 실리콘 산질화물 층을 형성하기 위한 방법 및 시스템
TW202229601A (zh) 2020-08-27 2022-08-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 形成圖案化結構的方法、操控機械特性的方法、裝置結構、及基板處理系統
TW202210653A (zh) * 2020-09-07 2022-03-16 日商半導體能源研究所股份有限公司 金屬氧化物膜、半導體裝置以及其製造方法
USD990534S1 (en) 2020-09-11 2023-06-27 Asm Ip Holding B.V. Weighted lift pin
USD1012873S1 (en) 2020-09-24 2024-01-30 Asm Ip Holding B.V. Electrode for semiconductor processing apparatus
US12009224B2 (en) 2020-09-29 2024-06-11 Asm Ip Holding B.V. Apparatus and method for etching metal nitrides
KR20220045900A (ko) 2020-10-06 2022-04-13 에이에스엠 아이피 홀딩 비.브이. 실리콘 함유 재료를 증착하기 위한 증착 방법 및 장치
CN114293174A (zh) 2020-10-07 2022-04-08 Asm Ip私人控股有限公司 气体供应单元和包括气体供应单元的衬底处理设备
TW202229613A (zh) 2020-10-14 2022-08-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 於階梯式結構上沉積材料的方法
TW202217037A (zh) 2020-10-22 2022-05-01 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 沉積釩金屬的方法、結構、裝置及沉積總成
TW202223136A (zh) 2020-10-28 2022-06-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 用於在基板上形成層之方法、及半導體處理系統
TW202235649A (zh) 2020-11-24 2022-09-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 填充間隙之方法與相關之系統及裝置
TW202235675A (zh) 2020-11-30 2022-09-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 注入器、及基板處理設備
US11946137B2 (en) 2020-12-16 2024-04-02 Asm Ip Holding B.V. Runout and wobble measurement fixtures
TW202231903A (zh) 2020-12-22 2022-08-16 荷蘭商Ａｓｍ Ｉｐ私人控股有限公司 過渡金屬沉積方法、過渡金屬層、用於沉積過渡金屬於基板上的沉積總成
USD980814S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas distributor for substrate processing apparatus
USD981973S1 (en) 2021-05-11 2023-03-28 Asm Ip Holding B.V. Reactor wall for substrate processing apparatus
USD1023959S1 (en) 2021-05-11 2024-04-23 Asm Ip Holding B.V. Electrode for substrate processing apparatus
USD980813S1 (en) 2021-05-11 2023-03-14 Asm Ip Holding B.V. Gas flow control plate for substrate processing apparatus
USD990441S1 (en) 2021-09-07 2023-06-27 Asm Ip Holding B.V. Gas flow control plate

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE393967B (sv) 1974-11-29 1977-05-31 Sateko Oy Forfarande och for utforande av stroleggning mellan lagren i ett virkespaket
US5769950A (en) 1985-07-23 1998-06-23 Canon Kabushiki Kaisha Device for forming deposited film
US4761269A (en) 1986-06-12 1988-08-02 Crystal Specialties, Inc. Apparatus for depositing material on a substrate
US4747367A (en) 1986-06-12 1988-05-31 Crystal Specialties, Inc. Method and apparatus for producing a constant flow, constant pressure chemical vapor deposition
US5519234A (en) * 1991-02-25 1996-05-21 Symetrix Corporation Ferroelectric dielectric memory cell can switch at least giga cycles and has low fatigue - has high dielectric constant and low leakage current
EP0415751B1 (en) * 1989-08-30 1995-03-15 Nec Corporation Thin film capacitor and manufacturing method thereof
US5071670A (en) 1990-06-11 1991-12-10 Kelly Michael A Method for chemical vapor deposition under a single reactor vessel divided into separate reaction chambers each with its own depositing and exhausting means
US5182232A (en) * 1991-04-08 1993-01-26 Micron Technology, Inc. Metal silicide texturizing technique
US5313089A (en) * 1992-05-26 1994-05-17 Motorola, Inc. Capacitor and a memory cell formed therefrom
JPH0677402A (ja) 1992-07-02 1994-03-18 Natl Semiconductor Corp <Ns> 半導体デバイス用誘電体構造及びその製造方法
US5187638A (en) 1992-07-27 1993-02-16 Micron Technology, Inc. Barrier layers for ferroelectric and pzt dielectric on silicon
US5392189A (en) 1993-04-02 1995-02-21 Micron Semiconductor, Inc. Capacitor compatible with high dielectric constant materials having two independent insulative layers and the method for forming same
JPH07221034A (ja) * 1994-01-31 1995-08-18 Nec Corp 半導体装置の製造方法
US5418180A (en) 1994-06-14 1995-05-23 Micron Semiconductor, Inc. Process for fabricating storage capacitor structures using CVD tin on hemispherical grain silicon
US5622893A (en) 1994-08-01 1997-04-22 Texas Instruments Incorporated Method of forming conductive noble-metal-insulator-alloy barrier layer for high-dielectric-constant material electrodes
US5504041A (en) 1994-08-01 1996-04-02 Texas Instruments Incorporated Conductive exotic-nitride barrier layer for high-dielectric-constant materials
US5566045A (en) 1994-08-01 1996-10-15 Texas Instruments, Inc. High-dielectric-constant material electrodes comprising thin platinum layers
US6331325B1 (en) 1994-09-30 2001-12-18 Texas Instruments Incorporated Barium strontium titanate (BST) thin films using boron
KR100199346B1 (ko) 1995-04-04 1999-06-15 김영환 반도체 소자의 전하저장전극 형성방법
DE59510080D1 (de) 1995-04-24 2002-04-04 Infineon Technologies Ag Halbleiter-Speichervorrichtung unter Verwendung eines ferroelektrischen Dielektrikums und Verfahren zur Herstellung
US6088216A (en) * 1995-04-28 2000-07-11 International Business Machines Corporation Lead silicate based capacitor structures
US5633781A (en) 1995-12-22 1997-05-27 International Business Machines Corporation Isolated sidewall capacitor having a compound plate electrode
US5650351A (en) * 1996-01-11 1997-07-22 Vanguard International Semiconductor Company Method to form a capacitor having multiple pillars for advanced DRAMS
US5754390A (en) * 1996-01-23 1998-05-19 Micron Technology, Inc. Integrated capacitor bottom electrode for use with conformal dielectric
US5554557A (en) * 1996-02-02 1996-09-10 Vanguard International Semiconductor Corp. Method for fabricating a stacked capacitor with a self aligned node contact in a memory cell
US5916365A (en) 1996-08-16 1999-06-29 Sherman; Arthur Sequential chemical vapor deposition
US5923056A (en) 1996-10-10 1999-07-13 Lucent Technologies Inc. Electronic components with doped metal oxide dielectric materials and a process for making electronic components with doped metal oxide dielectric materials
TW468253B (en) 1997-01-13 2001-12-11 Hitachi Ltd Semiconductor memory device
US6218260B1 (en) * 1997-04-22 2001-04-17 Samsung Electronics Co., Ltd. Methods of forming integrated circuit capacitors having improved electrode and dielectric layer characteristics and capacitors formed thereby
KR19990031571A (ko) * 1997-10-13 1999-05-06 윤종용 반구형 실리콘층을 이용하는 커패시터 형성방법
US6200487B1 (en) * 1997-11-05 2001-03-13 Zodiac Pool Care, Inc. In-line, in-pool water purification system
JP3221376B2 (ja) * 1997-11-07 2001-10-22 日本電気株式会社 半導体装置の製造方法
KR19990039625A (ko) * 1997-11-13 1999-06-05 윤종용 반구형 결정립층을 이용하는 반도체 장치의 커패시터 형성 방법
KR100280206B1 (ko) 1997-12-06 2001-03-02 윤종용 고유전체 캐패시터 및 그의 제조 방법
US6184074B1 (en) 1997-12-17 2001-02-06 Texas Instruments Incorporated Method of fabrication a self-aligned polysilicon/diffusion barrier/oxygen stable sidewall bottom electrode structure for high-K DRAMS
KR100275727B1 (ko) 1998-01-06 2001-01-15 윤종용 반도체 장치의 커패시터 형성방법
JP3191757B2 (ja) * 1998-02-03 2001-07-23 日本電気株式会社 半導体装置の製造方法
TW372365B (en) 1998-04-20 1999-10-21 United Microelectronics Corp Manufacturing method for capacitors of dynamic random access memory
KR100275738B1 (ko) 1998-08-07 2000-12-15 윤종용 원자층 증착법을 이용한 박막 제조방법
US6107136A (en) 1998-08-17 2000-08-22 Motorola Inc. Method for forming a capacitor structure
KR20000020950A (ko) * 1998-09-24 2000-04-15 김영환 커패시터의 하부전극 제조방법
KR100327328B1 (ko) 1998-10-13 2002-05-09 윤종용 부분적으로다른두께를갖는커패시터의유전막형성방버뵤
KR100310824B1 (ko) 1999-01-29 2001-10-17 김영환 반도체장치의 캐패시터 및 그 제조방법
JP3408450B2 (ja) 1999-04-20 2003-05-19 日本電気株式会社 半導体装置およびその製造方法
US6200897B1 (en) * 1999-06-06 2001-03-13 United Semiconductor Corp. Method for manufacturing even dielectric layer
US6297539B1 (en) * 1999-07-19 2001-10-02 Sharp Laboratories Of America, Inc. Doped zirconia, or zirconia-like, dielectric film transistor structure and deposition method for same
US6281543B1 (en) 1999-08-31 2001-08-28 Micron Technology, Inc. Double layer electrode and barrier system on hemispherical grain silicon for use with high dielectric constant materials and methods for fabricating the same
US6203613B1 (en) * 1999-10-19 2001-03-20 International Business Machines Corporation Atomic layer deposition with nitrate containing precursors

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101505970B1 (ko) * 2006-07-21 2015-03-26 에이에스엠 아메리카, 인코포레이티드 금속 실리케이트 막들의 원자층 증착

Also Published As

Publication number Publication date
US6780704B1 (en) 2004-08-24
JP5079183B2 (ja) 2012-11-21
US20010024387A1 (en) 2001-09-27
TW486771B (en) 2002-05-11
US20040175586A1 (en) 2004-09-09
JP2001200363A (ja) 2001-07-24
US6831315B2 (en) 2004-12-14
KR100737304B1 (ko) 2007-07-09

Similar Documents

Publication Publication Date Title
KR100737304B1 (ko) 텍스처 커패시터 전극 위의 컨포멀 박막
US7087482B2 (en) Method of forming material using atomic layer deposition and method of forming capacitor of semiconductor device using the same
KR101515675B1 (ko) 반도체 장치 및 그 제조 방법, 그리고 흡착 사이트ㆍ블로킹 원자층 퇴적법
KR100705926B1 (ko) 반도체 소자의 캐패시터 제조방법
US6800567B2 (en) Method for forming polyatomic layers
KR100403611B1 (ko) 금속-절연체-금속 구조의 커패시터 및 그 제조방법
US8384192B2 (en) Methods for forming small-scale capacitor structures
US7446053B2 (en) Capacitor with nano-composite dielectric layer and method for fabricating the same
KR100363084B1 (ko) 박막 구조를 위한 다중막을 포함하는 커패시터 및 그 제조 방법
US20070014919A1 (en) Atomic layer deposition of noble metal oxides
KR100422565B1 (ko) 반도체 소자의 캐패시터 제조방법
KR20030040530A (ko) 유전 접합막과 그 방법
KR20050005726A (ko) 원자층 증착법에 의한 고유전막 형성 방법 및 그고유전막을 갖는 커패시터의 제조 방법
JP2008258623A (ja) 酸化ジルコニウム系キャパシタ及び同キャパシタの製造方法
JP2004311937A (ja) 誘電膜工程を単純化して半導体素子のキャパシタを製造する方法及びその誘電膜を形成する装置
KR19990012246A (ko) 원자층 증착법에 의한 금속 배리어막을 구비한 반도체장치및 그 제조방법
US7135422B2 (en) Methods of forming a multi-layered structure using an atomic layer deposition process and methods of forming a capacitor of an integrated circuit device
KR20040100766A (ko) 원자층 증착법을 이용한 복합 유전막의 연속 형성방법 및이를 이용한 캐패시터의 제조방법
KR100443350B1 (ko) 스트론튬루테늄산화물의 단원자층 증착 방법
KR20070106286A (ko) 루틸구조로 결정화된 티타늄산화막의 형성 방법 및 그를이용한 캐패시터의 제조 방법
KR100372018B1 (ko) 반도체 메모리 소자의 캐패시터 및 그 제조 방법
KR20100037970A (ko) 티타늄질화막 형성 방법 및 그를 이용한 캐패시터 제조 방법
KR20030063643A (ko) 탄탈륨 질화막을 유전체막으로 하는 반도체소자의캐패시터 제조방법
KR20050067577A (ko) 혼합유전막의 제조 방법
KR20020050364A (ko) 반도체 소자의 캐패시터 제조 방법

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130620

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140701

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150617

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160616

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170616

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20190617

Year of fee payment: 13