KR101515675B1 - 반도체 장치 및 그 제조 방법, 그리고 흡착 사이트ㆍ블로킹 원자층 퇴적법 - Google Patents

반도체 장치 및 그 제조 방법, 그리고 흡착 사이트ㆍ블로킹 원자층 퇴적법 Download PDF

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Abstract

캐퍼시터의 유전체막에 있어서, 리크 특성 개선을 위한 Al 도프층을 형성해도 유전체막이 Al 도프층에 의해 분단되지 않고, 사이즈 효과의 영향을 억제하여 결정성이 양호한 유전체막을 제공하기 위해, 유전체막 중에 적어도 1 층의 Al 도프층을 가지며, Al 도프층의 1 층에 있어서의 Al 원자의 면 밀도를 1.4E＋14[atoms/㎠] 만으로 한다. 또, 그 면 밀도를 달성하기 위해, 통상적인 ALD 에 의한 유전체막 성막과, Al 소스의 흡착 사이트를 제한하는 블로커 분자의 흡착을 실시한 후, Al 소스를 흡착시키고, 반응 가스를 도입하여 반응시키는 흡착 사이트ㆍ블로킹 ALD 법에 의한 Al 첨가의 조합을 채용한다.

Description

반도체 장치 및 그 제조 방법, 그리고 흡착 사이트ㆍ블로킹 원자층 퇴적법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF, AND ADSORPTION-SITE-BLOCKING ATOMIC-LAYER-DEPOSITION METHOD}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 상세하게는 캐퍼시터를 갖는 반도체 장치, 특히, 캐퍼시터에 사용되는 유전체막 및 그 제조 방법에 관한 것이다. 또, 본 발명은 불순물의 저농도 도입에 적합한 신규 원자층 퇴적법 (ALD 법) 에 관한 것이다.
현재, 사용되고 있는 DRAM 용 캐퍼시터의 유전체 재료의 하나로 산화지르코늄 (ZrO2) 이 있다.
DRAM 은 캐퍼시터 형성 후에, 불가피한 공정으로서 450 ℃ ∼ 500 ℃ 정도의 열처리가 존재하는데, 이 때, 산화지르코늄막 단체 (單體) 의 유전체막에서는 충분한 열안정성을 얻을 수 없고, 열처리 후에 리크 전류가 증대되는 등의 문제가 발생한다.
그래서, 열안정성을 부가하는 다양한 시도가 이루어지고 있고, ZAZ 구조 (TiN/ZrO2/Al2O3/ZrO2/TiN, ZAZ 의 Z 는 ZrO2 층, A 는 Al2O3 층을 각각 의미한다.) 나 Al2O3 와 ZrO2 의 막을 복수회 적층시킨 구조를 갖는 것 등이 있다.
이들 구조는 유전율이 높은 산화지르코늄 (ZrO2) 과, 유전율은 높지 않지만 열안정성이 우수한 산화알루미늄 (Al2O3) 을 조합함으로써, 원하는 특성을 얻고자 하는 것이다.
예를 들어, JP 2006-135339A 에는 피처 사이즈 (F 값：최소 패턴 피치의 1/2) 가 70 nm 이하인 DRAM 용으로서 AZ 구조, ZA 구조, ZAZ 구조나 ZrO2 박막과 Al2O3 박막을 교대로 적층시킨 다중 유전막의 형성 방법이 개시되어 있다.
그 박막 형성에는 ALD 법이 이용되고 있고, Zr 소스에는 ZrCl4, Zr[N(CH3) C2H5]4, Zr(O-tBu)4, Zr[N(CH3)2]4, Zr[N(C2H5)(CH3)]4, Zr[N(C2H5)2]4, Zr(tmhd)4, Zr(OiC3H7)3(tmtd) 및 Zr(OtBu)4 가, 그리고 Al 소스에는 Al(CH3)3, Al(C2H5)3 이 개시되어 있다.
ZrO2 박막을 얻는 ALD 법에서는 Zr 소스를 기판 표면에 흡착시킨 후, N2, Ar 등의 퍼지 가스에 의해 미흡착의 Zr 소스를 반응실로부터 배출시키고, O3 등의 반응 가스로 산화시키고, 미반응의 반응 가스를 상기와 동일한 퍼지 가스로 퍼지한다는 단계를 원하는 횟수 반복하여 이루어진다.
또, Al2O3 박막을 얻기 위해서는 동일하게 Al 소스를 기판 표면에 흡착시킨 후, N2, Ar 등의 퍼지 가스에 의해 미흡착의 Al 소스를 반응실로부터 배출시키고, O3 등의 반응 가스로 산화시키고, 미반응의 반응 가스를 퍼지하는 단계를 원하는 횟수 반복하여 이루어진다.
또, JP 2007-73926A 에는 「적어도 25 의 비유전율을 갖는 제 1 유전막과, 그 제 1 유전막보다 결정화율이 낮은 물질을 사용하여 상기 제 1 유전막 상에 형성된 제 2 유전막과, 상기 제 1 유전막과 동일한 물질을 사용하여 상기 제 2 유전막 상에 형성된 제 3 유전막을 구비하는 것을 특징으로 하는 유전막」이 개시되어 있고, 결정화된 ZrO2 의 사이에, 비정질 Al2O3 가 존재하는 구조가 이것에 대응되는 것이 개시되어 있다.
ZrO2 막이나 Al2O3 막의 성막에는 JP 2006-135339A 와 동일한 ALD 법이 이용되고, Zr 소스로서 Zr(O-tBu)4, Zr[N(CH3)2]4, Zr[N(C2H5)(CH3)]4, Zr[N(C2H5)2]4, Zr(tmhd)4, Zr(OiC3H7)3(tmhd), Zr(OtBu)4 및 Zr(OtBu)(C2H5CH3)3 이, Al 소스에는 트리메틸알루미늄(TMA：Al(CH3)3), Al(C2H5) 가 개시되어 있다.
또, JP 2007-281407A 에서는 유전율이 높은 정방정계 구조의 ZrO2 를 얻기 위해, ALD 의 시퀀스에 EXTRA O3 단계를 추가하는 것이나, 기판 온도 250 ℃ ∼ 350 ℃ 로 하는 것, 산화제의 O3 농도를 150 g/㎥ 이상으로 제어하는 것 등이 개시되어 있다.
여기에서의, Zr 소스로서는 Zr(O-tBu)4, Zr[N(CH3)2]4, Zr[N(C2H5)(CH3)]4, Zr[N(C2H5)2]4, Zr(tmhd)4, Zr(OiC3H7)3(tmhd) 및 Zr(OtBu)4 가 개시되어 있다.
또, JP 2007-150242A 에는 ALD 법으로 지르코늄, 알루미늄 및 산소가 각각 소정의 몰분율 x, y, z 를 가지며 혼합된, ZrxAlyOz 막을 갖는 캐퍼시터의 제조 방법이 개시되어 있고, 상기 ZrxAlyOz 유전막에 있어서, 상기 몰분율 x, y 및 z 의 합계가 1 이며, 상기 몰분율 x 를 상기 몰분율 y 로 나눈 값이 1 ∼ 10 범위의 값 (0.091≤y/(x＋y)≤0.50 즉 Al/(Al＋Zr) 로 나타내는 원자수 비가 약 9 원자％ 내지 50 원자％ 의 범위) 인 것이 개시되어 있다.
또, 상기 ZrxAlyOz 유전막을 형성하는 상기 단계가,
Zr 소스를 도입하여 상기 하부 전극에 흡착시키는 단계와,
제 1 퍼지 가스를 공급하여 미흡착의 상기 Zr 소스를 제거하는 단계와,
Al 소스를 도입하여 상기 하부 전극 상에 흡착된 상기 Zr 소스 상에 흡착시키는 단계와,
제 2 퍼지 가스를 공급하여 미흡착의 상기 Al 소스를 제거하는 단계와,
반응 가스를 공급하고 상기 하부 전극 상에 흡착된 상기 Zr 소스 및 Al 소스와 반응시켜 상기 ZrxAlyOz 유전막을 형성하는 단계와,
제 3 퍼지 가스를 공급하여 미반응의 상기 반응 가스를 제거하는 단계를 포함하는 것이 개시되어 있다.
Zr 소스로서 ZrCl4, Zr[N(CH3)C2H5]4, Zr(O-tBu)4, Zr[N(CH3)2]4, Zr[N(C2H5)(CH3)]4, Zr[N(C2H5)2]4, Zr(tmhd)4, Zr(OiC3H7)3(tmtd), Zr(OtBu)4 가 개시되어 있다.
또한, JP 2007-150242A 에는 얻어진 유전체막이 결정인지 비정질인지 언급되어 있지 않다. 또, 구체적으로 어떻게 해서 지정된 범위로 몰분율을 제어하는지는 개시되어 있지 않다.
DRAM 은 1 bit 를 하나의 트랜지스터와 하나의 캐퍼시터로 구성되는 단위 셀로 기억한다. 비트 수의 증대에 따라, 단위 셀당의 점유 면적을 더 작고 미세화하는 경향이 진행되어, 현재에는 F 값이 40 nm 이후인 DRAM 으로 되어, 단위 셀당의 점유 면적이 더 작아진다.
캐퍼시터의 축적 용량은 일정량 (20 fF ∼ 25 fF) 을 필요로 하므로, 단위 셀당의 점유 면적이 작아졌다 하더도, 일정량 이상의 축적 용량을 확보해야 한다. 그래서, 전극 면적의 확대를 목적으로 캐퍼시터의 입체화가 진행되어, 기판의 수직 방향으로 전극을 높이 세우기 때문에, 그 구조의 애스펙트비 (종횡비) 가 30 을 초과하여 크게 되어 가고 있다.
그러나, F 값이 40 nm 이후인 DRAM 용 캐퍼시터에 있어서, 1 회의 드라이 에칭에서 가능한 가공 기술의 한계는 지금으로서는 애스펙트비 35 인 것으로 생각된다.
그 때문에, 필요한 캐퍼시터의 축적 용량을 얻기 위해서는 캐퍼시터의 리크 전류를 종래와 동등 (1E-7A/㎠ 이하) 하게 유지하면서 EOT (Equivalent Oxide Thickness：캐퍼시터의 단위 면적당의 용량을 등가인 산화실리콘의 막두께로 환산한 값) 를 종래보다 더 작게 (0.9 nm 이하) 하는 것이 요구되고 있다.
이와 같이, 입체 구조의 전극에 대해 형성하는 유전체막에 작은 EOT 와 작은 리크 전류를 실현하기 위해서는 유전율이 높고, 커버리지가 양호하고, 또한 열안정성이 충분한 용량막 (유전체막) 이 필요하지만, 이들 항목은 실제로는 서로 트레이드 오프의 관계를 가지고 있다.
1) 유전율과 커버리지의 트레이드 오프
예를 들어, 비정질 ZrO2 막의 유전율은 낮기 때문에, 유전율이 높은 용량막을 얻기 위해서는 결정화된 ZrO2 막을 얻을 필요가 있다. 특히, 유전율이 높은 정방정을 포함하는 ZrO2 막을 얻기 위해서는 JP 2007-281407A 에 개시되어 있는 바와 같이 비교적 높은 온도에서 성막할 필요가 있다.
그런데, 상기한 선행 특허문헌에 개시되어 있는 Zr 소스에서는 정방정이 얻어지는 고온에서 성막하면, 열에 의해 자기 분해가 진행되어 커버리지가 악화된다. 그 결과, 애스펙트비가 20 이상인 입체 구조에는 대응할 수 없음이, 본 발명자들의 검토에 의해 판명되었다.
다른 조건이 동일한 것으로 하면, 리크 전류는 유전체막의 가장 얇은 부분에서 결정되기 때문에, 커버리지의 악화는 막두께의 불균일을 유발하고, 그 분량만큼 유전체막의 막두께를 전체적으로 끌어 올려야 한다. 결과적으로 EOT 를 작게 할 수 없기 때문에, 유전율과 커버리지의 양립은 곤란하다.
2) 열안정성과 유전율의 트레이드 오프
또, 필요한 열안정성을 실현하기 위해서는 불순물로서 도입하는 Al 양의 설정과 그 양의 제어가 중요하다. Al 양이 지나치게 많으면, 유전율이 높은 막이 얻어지지 않고, 반대로 Al 양이 지나치게 적으면, 충분한 열안정성이 얻어지지 않기 때문이다.
본 발명자들이, 추가 시험한 바, JP 2007-150242A 에 나타낸 Al 의 농도 범위에서는 열안정성은 충분하지만, ZrO2 막의 결정화가 곤란하여, F 값 40 nm 이후의 디바이스에 대응될 수 있는 작은 EOT 는 얻을 수 없음을 알 수 있었다.
또한, Al 양은 유전체막 전체에서의 평균 농도뿐만 아니라, 국소적인 밀도도 중요하다. 이것은 비교적 균일하게 불순물을 모재에 분산시킬 수 있는 PVD 법이나 CVD 법과는 달리, ALD 법에 의한 불순물의 첨가에는 고온에 의해 불순물이 모재 중을 확산하지 않는 한은 그 성막 방법에서 유래되어 막두께 방향으로 불순물의 농담이 형성되는 것이 일반적이다. 그러나, 고온에서의 성막에서는 상기 1) 에서 설명한 바와 같이 커버리지가 악화되어 버린다.
한편, 결정화된 유전체막에는 일반적으로 「사이즈 효과」라고 하는 현상이 있고, 막두께가 작아질수록 유전율이 떨어지는 경향이 있다. 이런 현상은 산화지르코늄의 경우에는 약 6 nm 보다 얇은 물리 막두께에 있어서 현저해진다.
예를 들어, ZrO2 를 ALD 법으로 형성하고, 성막 도중에 Al2O3 을 마찬가지로 ALD 법으로 형성한 경우, Al2O3 의 면 밀도가 어느 일정값보다 높으면 ZrO2 는 결정화될 때에 Al2O3 의 층을 초과할 수 없고, Al2O3 의 층을 경계로 하여 상하에 ZrO2 의 결정립이 분단되어 ZrO2 의 막 자체가 Al2O3 층을 경계로 상하별의 층으로 분단된다. 그 결과, 합계 막두께에서는 6 nm 이상의 막두께여도, Al2O3 층에 의해 분단된 각각의 ZrO2 막의 유전율은 「사이즈 효과」에 의해 작아져, 전체적인 유전체막의 EOT 를 작게 할 수 없다.
종래 기술에 개시되어 있는 Zr 소스와 Al 소스인 TMA 의 조합에서는 JP 2007-73926A 의 Al2O3 층을 ALD 1 사이클로 한 Al 도프에 의해서도, ZrO2 막의 분단을 억제할 수 없음을, 본 발명자들의 검토에서 알 수 있었다.
또한 종래 기술에 개시되어 있는 Zr 소스를 사용하여, JP 2007-150242A 에 개시되어 있는 ZrxAlyOz 막의 ALD 의 1 사이클을 발출하여 Al 의 도프에 사용했는데, 역시 ZrO2 막의 분단을 억제할 수 없었다.
이와 같이, 종래 기술의 시퀀스와 종래의 Zr 소스와 Al 소스의 조합으로는 ZAZ 구조에 있어서 ZrO2 막의 분단을 회피할 수 없다.
따라서, 작은 EOT 를 얻기 위해서는 ZrO2 막을 Al 도프층으로 분단하지 않도록 할 수 있는 「ALD 1 사이클당의 Al 의 면 밀도」의 양을 명확하게 할 필요가 있고, 또한, 그 양을 실현하는 수단을 찾아내야 한다.
이와 같이, 애스펙트비가 20 이상인 입체 구조를 갖는 캐퍼시터의 하부 전극 상에, 유전율을 높게 할 수 있는 고온 (240 ℃ ∼ 300 ℃) 의 프로세스 조건하에서 양호한 커버리지로 성막할 수 있고, 또한, 적절한 양의 Al 을 양호한 정밀도로 첨가하여, ZrO2 의 결정이 Al 을 첨가한 층에 의해 분단되지 않도록 해야 하고, 그것들을 동시에 만족시키기 위한 구체적인 방법을 찾아내는 것이 중요한 기술 과제가 된다.
이상 설명한 과제를 해결하기 위해, 본 발명에서는 이하의 수단을 채용한다.
(1) Al 을 첨가한 유전체막 (Al 이외의 금속 원자 M 을 포함한다) 의 성막을 비교적 고온 (240 ℃ ∼ 300 ℃) 의 ALD 법으로 실시하고, 또한 열안정성을 향상시키기 위해 첨가하는 Al 의 농도 (Al/(Al＋M)) 를 0.2 내지 2 원자％ 의 범위로 설정한다.
(2) Al 을 첨가하기 위해 실시하는 ALD 의 1 사이클에 있어서, Al 원자의 면 밀도를 1.4E＋14[atoms/㎠] 미만, 바람직하게는 1.0E＋14[atoms/㎠] 이하로 제어한다.
(3) 상기 (2) 의 면 밀도를 실현하기 위해서, 통상적인 ALD 에 의한 유전체막성막과 흡착 사이트ㆍ블로킹 ALD 법에 의한 Al 첨가의 조합을 채용한다.
(4) 흡착 사이트ㆍ블로킹 ALD 법은 대상으로 하는 재료 (예를 들어 본 발명 에 관한 유전체막의 경우에는 불순물로서의 Al) 의 소스 (프리커서) 의 흡착 사이트를 다른 분자 (블로커) 에 의해 미리 블록함으로써, 대상으로 하는 재료의 ALD 사이클 1 회당의 면 밀도를 억제하도록 제어한다.
즉, 본 발명의 일 실시형태에 따르면,
하부 전극 및 상부 전극의 사이에 유전체막을 갖는 캐퍼시터를 구비한 반도체 장치로서,
유전체막은 막 중에 적어도 하나의 층의 Al 도프층을 가지고,
그 Al 도프층의 한 층에 있어서의 Al 원자의 면 밀도가 1.4E＋14[atoms/㎠] 미만인 반도체 장치가 제공된다.
또, 본 발명의 다른 실시형태에 따르면,
하부 전극 및 상부 전극의 사이에 유전체막을 갖는 캐퍼시터를 구비한 반도체 장치의 제조 방법으로서,
하부 전극 상에 원자층 퇴적법에 의해 유전체막을 형성하는 공정과,
상기 유전체막 상에 상부 전극을 형성하는 공정을 구비하고,
상기 유전체막은 동일한 재료로 구성되는 제 1 및 제 2 유전체막과, 상기 제 1 및 제 2 유전체막 사이에 끼워진 Al 도프층을 가지고,
상기 Al 도프층의 형성은,
(1) Al 프리커서와 친화성이 작은 기를 분자 내에 갖는 블로커 분자를 포함하는 제 2 가스 도입하고, 상기 블로커 분자를 제 1 유전체막 상에 흡착시키는 단계와,
(2) 상기 제 2 가스를 퍼지하는 단계와,
(3) 상기 블로커 분자가 흡착되어 있지 않은 상기 제 1 유전체막 상의 흡착 사이트에 상기 Al 프리커서를 포함하는 제 1 원료 가스를 흡착시키는 단계와,
(4) 상기 제 1 원료 가스를 퍼지하는 단계와,
(5) 반응 가스를 공급하고, 상기 제 1 유전체막 상에 흡착된 상기 블로커 분자 및 Al 프리커서와 반응시켜, 적어도 Al 프리커서 중의 Al 원자를 산화시키는 단계와,
(6) 미반응의 상기 반응 가스 및 부생성물을 퍼지하는 단계를 이 순서로 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법이 제공된다.
본 발명에 따르면, 유전체막이 분단되지 않은 Al 도프층에 있어서의 면 밀도를 가지고, 사이즈 효과의 영향을 억제하고 또한, 결정성이 양호한 유전체막을 형성할 수 있다.
또한, 본 발명의 제조 방법에 따르면, 상기 면 밀도를 달성할 수 있다.
본 발명의 이상의 특징 및 이점은 도면과 함께 바람직한 특정 실시형태의 다음 설명으로부터 보다 명백해질 것이다.
도 1 은 본 발명의 일 실시형태에 관한 캐퍼시터 구조를 나타내는 모식 단면도이다.
도 2 는 본 발명의 다른 실시형태에 관한 캐퍼시터 구조를 나타내는 모식 단면도이다.
도 3 은 종래예 (Al 도프법 B) 의 캐퍼시터 구조를 나타내는 모식 단면도이다.
도 4 는 다른 종래예 (Al 도프법 C) 의 캐퍼시터 구조를 나타내는 모식 단면도이다.
도 5a 는 본 발명의 일 실시형태에 관한 Al 도프층의 제조 공정을 나타내는 제조 플로우 및 그 때의 표면 상태의 추이를 모식적으로 나타내는 도면이다.
도 5b 는 본 발명의 일 실시형태에 관한 Al 도프층의 제조 공정을 나타내는 제조 플로우 및 그 때의 표면 상태의 추이를 모식적으로 나타내는 도면이다.
도 6 은 종래예 (Al 도프법 B) 에 관한 Al 도프층의 제조 공정을 나타내는 제조 플로우 및 그 때의 표면 상태의 추이를 모식적으로 나타내는 도면이다.
도 7 은 다른 종래예 (Al 도프법 C) 에 관한 Al 도프층의 제조 공정을 나타내는 제조 플로우 및 그 때의 표면 상태의 추이를 모식적으로 나타내는 도면이다.
도 8 은 제조된 캐퍼시터 샘플의 I-V 특성을 나타내는 그래프이다.
도 9 는 제조된 캐퍼시터 샘플의 Al 도핑 1 층당의 ALD 사이클 수와 EOT 의 관계를 나타내는 그래프이다.
도 10 은 제조된 캐퍼시터 샘플의 Al 도핑 1 층당의 ALD 사이클 수와 리크 전류 특성의 관계를 나타내는 그래프이다.
도 11 은 제조된 캐퍼시터 샘플의 EOT 와 리크 전류 특성의 관계를 나타내는 그래프이다.
도 12 는 Al 도프층 수와 Al 농도의 관계를 나타내는 그래프이다.
도 13 은 Al 농도와 EOT 의 관계를 나타내는 그래프이다.
도 14 는 Al 농도와 리크 전류 특성의 관계를 나타내는 그래프이다.
도 15 는 Al 농도에 의한 EOT 와 리크 전류 특성의 관계를 나타내는 그래프이다.
도 16 은 본 발명에 관한 반도체 장치가 되는 DRAM 의 전체 구성의 개략을 나타내는 단면 모식도이다.
도 17 은 도 16 의 X-X 로 나타낸 위치의 평면도이다.
도 18a 는 도 16 의 캐퍼시터의 제조 공정을 나타내는 공정 단면도이다.
도 18b 는 도 16 의 캐퍼시터의 제조 공정을 나타내는 공정 단면도이다.
도 18c 는 도 16 의 캐퍼시터의 제조 공정을 나타내는 공정 단면도이다.
도 19 는 본 발명의 또 다른 실시형태에 관한 캐퍼시터 구조를 나타내는 모식 단면도이다.
이하, 본 발명을 예시적인 실시형태를 참조로 설명한다. 당해 기술 분야의 당업자는 본 발명의 교시를 이용하여 많은 변경예를 실현할 수 있으며, 본 발명의 예시적인 목적을 위하여 설명된 실시형태로 제한되지 않음을 알고 있을 것이다.
이하에서는 종래의 기술과 비교하면서, 본 발명의 실시형태예를 설명한다.
우선은 비교 대상이 되는 2 개의 종래 기술 「Al 도프법 B」와「Al 도프법 C」에 대해 설명한다.
＜Al 도프법 B (종래 기술)＞
맨 처음에 열거하는 것은 종래 기술의 연장이며, JP 2006-135339A 나 JP 2007-73926A 에 개시되어 있는 방법에 기초하고 있다. 이것을 이하에서는 편의상 「Al 도프법 B」라고 부른다.
Al 도프법 B 는 도프라고 하기보다 ZrO2 막과 Al2O3 막의 적층 구조의 이미지에 가깝다. 즉, ZrO2 막을 얻기 위해서는 (1) Zr 소스를 도입하여 하지 표면에 흡착시키는 공정, (2) N2, Ar 등의 퍼지 가스에 의해 미흡착의 Zr 소스를 반응실로부터 배출시키는 공정, (3) O3 등의 반응 가스로 Zr 소스를 산화시키는 공정, (4) 미반응의 반응 가스를 퍼지하는 공정이라는 단계를 원하는 횟수 반복하여 이루어진다.
또, Al2O3 막을 얻기 위해서는 마찬가지로 (1) Al 소스를 도입하여 하지 표면에 흡착시키는 단계와, (2) N2, Ar 등의 퍼지 가스에 의해 미흡착의 Al 소스를 반응실로부터 배출시키는 단계와, (3) O3 등의 반응 가스로 Al 소스를 산화시키는 단계와, (4) 미반응의 반응 가스를 퍼지하는 단계를 원하는 횟수 반복하여 이루어진다.
JP 2006-135339A 나 JP 2007-73926A 에 개시되어 있는 ZrO2 막의 사이에 Al2O3 막을 사이에 둔 ZAZ 구조에 있어서, JP 2006-135339A 의 ZAZ 구조에서는 ZrO2 막의 두께를 1 층당 0.5 nm ∼ 5.0 nm, Al2O3 막은 0.5 nm ∼ 1.5 nm 로 하는 것이, 그리고, JP 2007-73926A 의 ZAZ 구조에서는 결정화된 ZrO2 막의 막두께를 3.5 nm ∼ 4.5 nm 로, Al2O3 (비정질막) 의 두께를 0.1 nm 내지 1 nm, 전체 유전체막의 두께를 7 ∼ 10 nm 로 하는 것이 개시되어 있다.
도 3 에 Al 도프법 B 에 의해 형성되는 캐퍼시터의 단면 모식도를 나타낸다. 동 도에 있어서, 부호 301 은 하부 전극, 부호 302 는 제 1 ZrO2 층, 부호 303 은 Al 도프층 (Al2O3 막), 부호 304 는 제 2 ZrO2 층, 부호 305 는 상부 전극을 나타낸다.
도 6 에 「Al 도프법 B」로, ZrO2 막 중에 Al 의 도핑용 ALD 사이클 (Al 도프층 (303) 성막의 ALD 사이클) 을 예로 들어 1 회만 실시한 경우의 제조 플로우와 그 때의 표면 상태의 추이를 모식적으로 나타낸다. 동 도에 나타내는 바와 같이, 제 1 ZrO2 층 (302) 과 제 2 ZrO2 층 (304) 은 Al 도프층 (303) 에 의해 분단되어 있다.
＜Al 도프법 C (종래 기술)＞
다음에 열거하는 것은 JP 2006-135339A 나 JP 2007-73926A 에 나타낸 방법과, JP 2007-150242A 에 나타낸 방법의 일부와 종래의 소스를 조합한 시퀀스이다. 이것을 이하에서는 편의상 「Al 도프법 C」라고 부른다.
「Al 도프법 C」는 Al 도핑의 ALD 사이클에 JP 2007-150242A 에 나타낸 ZrxAlyOz 막의 ALD 시퀀스의 일부와, 상기 선행 기술 문헌에 개시되어 있는 종래의 Zr 소스 (Zr 프리커서) 의 조합을 이용한 것이다.
즉,
(1) Zr 소스 (여기서는 Zr[N(CH3)C2H5]4) 를 도입하여 이미 형성되어 있는 제 1 ZrO2 막에 흡착시키는 단계와,
(2) 제 1 퍼지 가스를 공급하여 미흡착의 Zr 소스를 제거하는 단계와,
(3) Al 소스를 도입하여 제 1 ZrO2 막 상에 흡착된 Zr 소스 상에 흡착시키는 단계와,
(4) 제 2 퍼지 가스를 공급하여 미흡착의 Al 소스를 제거하는 단계와,
(5) 반응 가스를 공급하고 하부 전극 상에 흡착된 Zr 소스 및 Al 소스와 반응시켜 산화시키는 단계와,
(6) 제 3 퍼지 가스를 공급하여 미반응의 반응 가스를 제거하는 단계를 포함하고, 이것을 임의 횟수 반복하여 ZrO2 막 상에 ZrxAlyOz 막을 형성하고, 추가로 그 위에 JP 2006-135339A 나 JP 2007-73926A 에 나타낸 ALD 사이클을 이용하여 제 2 ZrO2 막을 형성하는 방법이다.
도 4 에 Al 도프법 C 에 의해 형성되는 캐퍼시터의 단면 모식도를 나타낸다. 동 도에 있어서, 부호 401 은 하부 전극, 부호 402 는 제 1 ZrO2 층, 부호 403 은 Al 도프층 (ZrxAlyOz 막), 부호 404 는 제 2 ZrO2 층, 부호 405 는 상부 전극을 나타낸다.
도 7 에, 예로서 Al 도프법 C 의 Al 도프층 (403) 을 형성하는 ALD 사이클을 1 회만 실시한 경우의 제조 플로우와 그 때의 표면 상태의 추이의 모식도를 나타낸다.
다음에 본 발명의 기술을 이용한 「Al 도프법 A」의 구체적인 실시예에 대해 설명한다.
＜Al 도프법 A (본 발명의 기술)＞
본 발명자들은 ZrO2 유전체막에 저농도의 Al 을 안정적이며 또한 양호한 제어성으로 도핑하는 방법으로서 「흡착 사이트ㆍ블로킹 ALD 법」(또는 ASB-ALD 법 (Adsorption Site Blocking-ALD Method) 로 호칭」을 새롭게 개발하였다. 이 방법을 이용하여 ZrO2 유전체막에 Al 을 도프하는 방법을 이하에서는 편의상 「Al 도프법 A」라고 부른다.
「흡착 사이트ㆍ블로킹 ALD 법」은 ALD 사이클의 시퀀스 자체는 「Al 도프법 C」와 비슷하지만, 불순물 도핑의 ALD 사이클에 있어서, 불순물 소스 (불순물 프리커서) 를 기재 (모재) 에 흡착시키는 데에 앞서, 다른 분자 (이하 「블로커」라고 부른다) 에 의해, 불순물 소스의 흡착 사이트를 블록하고, 불순물 소스가 흡착하는 양을 억제하도록 제어하는 점이 상이하다.
블로커가 되는 분자에는 이하의 성질이 요구된다.
ㆍ블록하고자 하는 불순물 소스 (프리커서) 의 흡착 사이트에 블로커가 흡착하는 것.
ㆍ블록하고자 하는 불순물 소스 (프리커서) 보다 블로커의 흡착이 안정적인 것.
ㆍ블로커 자신이 블록하고자 하는 분자와 반응하지 않거나, 또는 블로커 자신이 블록하고자 하는 분자의 새로운 흡착 사이트가 되지 않는 것.
ㆍ블로커를 용이하게 제거할 수 있는 것, 또는 그 일부가 잔류해도 생성물이 기재 (모재) 와 동일한 재료인 것.
ㆍ성막 프로세스 온도에서 자기 분해하기 어려운 것 (열안정성이 우수한 것).
ㆍ적당한 입체 장해를 가지며, 흡착 사이트를 블록한 후에도 하지 (下地) 의 흡착 사이트를 일정량, 안정적으로 남기는 것.
ㆍ증기압이 충분한 것.
즉, 본 발명에 관한 흡착 사이트ㆍ블로킹 ALD 법은,
ALD 법에 의해 기재 상에 그 기재와 상이한 제 1 재료를 피착하는 방법으로서,
상기 제 1 재료의 원료가 되는 제 1 프리커서를 포함하는 제 1 원료 가스를 성막 공간에 도입하는 데에 앞서서, 상기 제 1 프리커서와 친화성이 작은 기를 갖는 블로커 분자를 포함하는 제 2 가스를 성막 공간에 도입하여 상기 기재 상에 상기 블로커 분자를 흡착시킴으로써 상기 기재 상의 상기 제 1 프리커서의 흡착 사이트를 제한하는 공정과,
상기 제 2 가스를 퍼지하는 공정과,
상기 제 1 원료 가스를 성막 공간에 도입하여 상기 기재 상의 제한된 흡착 사이트에 상기 제 1 프리커서를 흡착시키는 공정과,
상기 제 1 원료 가스를 퍼지하는 공정과,
성막 공간에 반응 가스를 도입하여 적어도 상기 제 1 프리커서와 반응시켜 상기 제 1 재료로 변환하는 공정을 구비한다.
상기 블로커 분자는 상기 기재에 흡착하기 쉬운 기와 상대적으로 흡착하기 어려운 기를 구비함으로써, 블로커 분자 자체가 상기 흡착하기 어려운 기를 외측 으로 향하여 자기 조직적으로 배향 흡착하고, 또한 상기 흡착하기 어려운 기가 상기 제 1 프리커서와 친화성이 작은 기이며, 상기 제 1 프리커서의 상기 블로커 분자 자체에 대한 흡착을 블록하는 것을 특징으로 한다.
또, 상기 기재가 금속 산화물이며,
상기 블로커 분자는 상기 기재의 금속 산화물을 구성하는 금속 원자를 가지며, 상기 기재에 흡착하기 쉬운 기와 상대적으로 흡착하기 어려운 기를 치환기 혹은 배위자로서 구비하는 금속 착물이고,
상기 반응 가스는 산화성 가스이며, 상기 반응 가스와 상기 블로커 분자가 반응함으로써, 상기 기재의 금속 산화물 중에 상기 제 1 재료가 도프된 막을 형성하는 것이 바람직하다.
또한, 상기 블로커 분자는 치환기를 가져도 되는 시클로펜타디엔 고리가 하나 배위되고, 복수의 극성기를 갖는 모노시클로펜타디에닐계 금속 착물인 것이 바람직하다. 극성기는 시클로펜타디엔 고리보다 상대적으로 기재에 대해 흡착하기 쉬운 기이며, 질소 원자, 산소 원자 등의 헤테로 원자를 포함하는 기이다. 예를 들어, 극성기로서는 종래의 프리커서에 포함되는 알킬아미노기, 알콕시기, 카르보닐기 등을 들 수 있다. 시클로펜타디엔 고리는 극성기보다 통상 부피가 큰 기이며, 적당한 입체 장해를 부여함과 함께, 상기 제 1 프리커서와의 친화성이 작은 기이다. 시클로펜타디엔 고리가 가져도 되는 치환기로서는 상기 제 1 프리커서와의 친화성을 높이는 기 (예를 들어, 상기 극성기 등의 헤테로 원자를 포함하는 기) 는 바람직하지 않고, 탄화수소기, 그 중에서도 알킬기, 특히 저급 알킬기가 바람직하다. 이러한 치환기를 갖는 시클로펜타디엔 고리는 입체 장해가 더 커지고, 경우에 따라서는 더욱 열적 안정성을 증가시키는 경우가 있다. 치환기의 도입은 불순물로서 도입하는 제 1 프리커서와의 조합이나, 합성의 용이함 등을 고려하여 적절히 선택하면 된다.
제 1 원료 가스, 제 2 가스, 반응 가스는 상기 제 1 프리커서, 블로커 분자, 반응의 목적 가스 (O3 등의 산화 가스) 이외에, 캐리어 가스로서 Ar 이나 N2 등의 불활성 가스를 포함하고 있어도 된다.
또한, 본 발명자들은 유전체막으로서의 ZrO2 막에 Al 을 불순물로서 도프할 때에, 이 「흡착 사이트ㆍ블로킹 ALD 법」을 이용하는 경우, TMA (Al 소스) 와 ZrCp(NMe2)3 (시클로펜타디에닐ㆍ트리스(디메틸아미노)지르코늄, 이하 「CTMAZ」라고 칭한다) 또는 Zr(MeCp)(NMe2)3 (메틸시클로펜타디에닐ㆍ트리스(디메틸아미노)지르코늄, 이하, 「MCTMAZ」라고 칭한다) (Zr 소스겸, TMA 의 블로커) 의 조합이, 적합함을 알아냈다. 특히 시클로펜타디엔 고리가 블로커로서 기능하고, Zr 소스 자신의 열안정성 향상에도 기여한다.
CTMAZ 및 MCTMAZ 의 구조를 이하에 나타낸다.
Figure 112011075019783-pat00001
이들 Zr 소스는 1 개의 시클로펜타디엔 고리와 3 개의 알킬아미노기를 가지고 있고, 피흡착면에 알킬아미노기가 향하도록 흡착하는 것으로 생각된다. 요컨대, 알킬아미노기가 기재에 대해 흡착하기 쉬운 기이며, 시클로펜타디엔 고리가 알킬아미노기보다 상대적으로 흡착하기 어렵고, Al 소스와의 친화성이 작은 기이며, 시클로펜타디엔 고리를 외측을 향하여 자기 조직적으로 배향 흡착한다.
본 발명에 관한 「Al 도프법 A」에서는 이들 Zr 소스를 사용하고, 또한 이하에 나타내는 바와 같은 ALD 시퀀스를 사용한다.
즉, 하층의 제 1 ZrO2 층의 성막에는 JP 2006-135339A 나 JP 2007-73926A 에 나타낸 바와 같이 Zr 소스 (Zr 프리커서) 를 기판 표면에 흡착시킨 후, N2, Ar 등의 퍼지 가스에 의해 미흡착의 Zr 소스를 반응실로부터 배출시키고, O3 등의 반응 가스로 산화시켜, 미반응의 O3 를 퍼지한다는 단계를 원하는 횟수 반복하여 이루어진다. 여기서는 Zr 소스로서 CTMAZ 또는 MCTMAZ 를 사용했는데, 종래의 Zr 소스여도 된다. 단, CTMAZ 또는 MCTMAZ 를 사용하는 경우의 성막 온도는 240 ∼ 300 ℃, 종래의 Zr 소스를 사용하는 경우의 성막 온도는 210 ℃ ∼ 280 ℃ 로 한다. CTMAZ 또는 MCTMAZ 에서는 종래의 Zr 소스보다 높은 온도에서 성막할 수 있고, 더 높은 온도에서의 성막에서는 정방정에 더 가까운 ZrO2 막의 성막이 가능해져, 유전율이 높은 막질이 얻어지기 쉽다. 또, CTMAZ 또는 MCTMAZ 쪽이, 종래의 Zr 소스보다 고온 성막시의 커버리지가 우수하다.
Al 도핑의 ALD 시퀀스는,
(1) 블로커 (여기서는 CTMAZ 또는 MCTMAZ) 를 포함하는 제 2 원료 가스를 도입하여 블로커를 기재가 되는 제 1 ZrO2 층 상에 흡착시키는 단계와,
(2) 퍼지 가스 (Ar, N2) 를 공급하여 미흡착의 상기 블로커를 제거하도록 제 2 원료 가스를 퍼지하는 단계와,
(3) 상기 Al 소스 (여기서는 TMA) 를 포함하는 제 1 원료 가스를 도입하여 블로커로 완전히 블록할 수 없던 제 1 ZrO2 층 상의 흡착 사이트에 상기 Al 소스를 흡착시키는 단계와,
(4) 퍼지 가스를 공급하여 미흡착의 상기 Al 소스를 제거하도록 제 1 원료 가스를 퍼지하는 단계와,
(5) 반응 가스 (O3/O2) 를 공급하여 제 1 ZrO2 층 상에 흡착된 상기 블로커 겸 Zr 소스, 및 Al 소스와 반응시켜, Al 도프층을 형성하는 단계와,
(6) 퍼지 가스를 공급하여 미반응의 상기 반응 가스 및 부생성물을 제거 (퍼지) 하는 단계를 이 순서로 포함한다.
이것을, 필요에 따라 임의 횟수 반복하여 제 1 ZrO2 층 상에 Al 도프층을 형성하고, 추가로 그 위에 JP 2006-135339A 나 JP 2007-73926A 에 나타낸 바와 같은 ALD 사이클을 이용하여 제 2 ZrO2 층을 형성하는 방법이다.
도 1 에 Al 도프법 A 에 의해 형성되는 캐퍼시터의 단면 모식도를 나타낸다. 동 도에 있어서, 부호 101 은 하부 전극, 부호 102 는 제 1 ZrO2 층, 부호 103 은 Al 도프층, 부호 104 는 제 2 ZrO2 층, 부호 105 는 상부 전극을 나타낸다.
도 5 (도 5a, 5b) 에, 예로서 흡착 사이트ㆍ블로킹 ALD 법을 이용하여 ZrO2 막에 Al 도프의 ALD 사이클을 1 회만 실시한 경우의 제조 플로우와 그 때의 표면 상태의 모식도를 나타낸다.
먼저, (a) 에 나타내는 바와 같이, Zr 소스 겸 블로커로서 제 1 ZrO2 층 (102) 상에 CTMAZ 또는 MCTMAZ (여기서는 CTMAZ) 를 공급하여 표면에 흡착시킨다. 그 결과, 제 1 ZrO2 층 (102) 의 표면에는 알킬아미노기측에서 흡착되고, 시클로펜타디엔 고리가 외측을 향하는 상태가 된다 (자기 조직적인 배향 흡착).
한편, CTMAZ 및 MCTMAZ 에는 부피가 큰 시클로펜타디엔 고리에 의한 적당한 입체 장해가 있고, 하지의 제 1 ZrO2 층 (102) 표면을 완전히 다 덮는 경우가 없다. 그래서, 제 1 ZrO2 층 (102) 상에 일정량의 「간극」이 안정적으로 형성된다.
이 「간극」은 (b) 에 나타내는 바와 같이, 퍼지에 의해 미흡착의 Zr 소스 겸 블로커를 제거한 후에도 잔류하여, Al 소스 흡착 사이트가 된다.
그 후, (c) 에 나타내는 바와 같이, Al 소스로서 TMA 를 공급하면 TMA 분자는 블로커의 「간극」으로부터 노출되는 Al 소스 흡착 사이트인 제 1 ZrO2 층 (102) 표면에 흡착된다.
Zr 소스 겸 블로커의 사이에 들어간 TMA 분자는 (d) 에 나타내는 바와 같이, 퍼지해도 안정적으로 그곳에 머문다. 한편, 시클로펜타디엔 고리와 TMA 는 친화성이 부족하므로 시클로펜타디엔 고리 상에 TMA 가 흡착되는 일은 거의 없다.
JP 2007-150242A 에서는 도 7 에 나타낸 바와 같이, Zr 소스 상에도 Al 소스의 TMA 가 흡착되는 것을 적극적으로 이용하여 ZrxAlyOz 막을 형성하고 있던 반면에, 본 발명에서 선택한 Zr 소스는 자기 조직적인 배향 흡착에 의해, 시클로펜타디엔 고리로 효율적으로 TMA 를 블록하여 TMA 의 흡착량을 제어할 수 있다.
또한, CTMAZ 및 MCTMAZ 는 종래의 Zr 소스에 비해 열안정성이 우수하므로, 높은 유전율의 ZrO2 막이 얻어지는 고온 (240 ℃ ∼ 300 ℃) 의 성막 조건에 있어서, 열분해되기 어렵다는 특징이 있다. 열분해되기 어려우므로, 퍼지 중이나 TMA 공급 중에 시클로펜타디엔 고리가 탈리되고, 그곳이 TMA 의 흡착 사이트가 된다는 현상이 잘 일어나지 않는 것도 특필할 점이다.
그 후, (e) 에 나타내는 바와 같이 반응 가스로서 O3 를 포함하는 산화성 가스를 공급한다. 이로써 Zr 소스 및 Al 소스를 산화 분해시켜, 산화물을 형성하고, 계속해서 미반응의 반응 가스 및 부생성물을 퍼지한다.
그 결과, 대부분이 ZrO2 로 구성된 면에 약간의 산화알루미늄이 점재하는 면을 형성할 수 있다.
계속해서, 추가로 제 2 ZrO2 층 (104) 을 형성하기 위해, Zr 소스 흡착 단계 (f), 퍼지 단계 (도시 생략), 반응 가스 공급ㆍ산화 단계 (도시 생략), 미반응 가스 퍼지 단계 (도시 생략) 를 소정 횟수 반복 실시함으로써, (g) 에 나타내는 바와 같이, ZrO2 막 (제 1 ZrO2 층 (102) ∼ 제 2 ZrO2 층 (104)) 중에 있는 양의 Al 이 불순물로서 도프된 막을 얻을 수 있다.
본 발명자들은 이상에서 설명한 Al 도프법 A, Al 도프법 B, Al 도프법 C 를 이용하여, 이하의 구조를 갖는 평탄 캐퍼시터를 형성하고, 그 특성을 조사하였다.
또한, 이하에서는 Al 을 첨가한 ZrO2 유전체막을 TiO2 사이에 둔 구조를 예로 설명하는데, 이것은 종래 공지된 구조가 아니라, 본 발명자들의 일부가 독자적으로 개발한 구조이다. 따라서, 이하에 나타내는 각 도프법의 캐퍼시터 샘플은 종래 기술 그 자체는 아니다.
캐퍼시터의 전극으로서 사용하는 TiN 과 조합한 가장 얇은 TiO2 막, 특히 상부 전극에 접하는 TiO2 막은 1 nm 이상에서는 유전체막으로서 기능하지 않고, 상부 전극의 일부로서 기능하는 것이 앞서의 발명자들의 검토에 의해 판명되었다. 본 발명에서는 이러한 TiO2 막의 형성이, 계면 반응을 억제하고, 밀착성을 향상시키고, 캐퍼시터 특성을 안정시키는 기능이 있기 때문에, TiN 전극과 Al 을 도프한 ZrO2 의 계면에 TiO2 를 형성하는 구조를 채용하여 각 도프 방법의 평가와 비교를 하였다. 그러나, TiO2 막은 본 발명에 있어서 필수적인 것은 아니다.
〔Al 도프법 A 에 의한 캐퍼시터 샘플의 형성〕
도 2 에 Al 도프법 A 에 의해 제조된 캐퍼시터 구조의 모식도를 나타낸다. TiN 하부 전극 상 (TiN 막두께 10 nm) (201) 상에, ALD 법을 이용하여 TiO2 막 (202) 을 형성하였다.
Ti 소스에는 Ti (CpMe)(NMe2)3 (메틸시클로펜타디에닐ㆍ트리스(디메틸아미노)티타늄, 이하 「TiMCTA」라고 칭한다) 를 사용하였다. 분자 구조를 이하에 나타낸다.
Figure 112011075019783-pat00002
TiMCTA 자체도 CTMAZ 와 동일하게 시클로펜타디에닐 고리를 가짐으로써, 열안정성이 향상된 Ti 소스이다. 이 TiMCTA 의 공급, 퍼지, 반응 가스 (O3) 공급, 퍼지를 1 사이클로 하여 5 사이클 실시하였다. 이로써, 대략 0.5 nm 의 제 1 TiO2 막 (202) 이 형성된다.
그 후, 상기와 마찬가지로 CTMAZ 를 사용하는 ALD 시퀀스에 따라 제 1 ZrO2 층 (203) 을 3 nm 형성하였다.
다음으로, Al 도프법 A 를 이용하여 Al 을 도핑한 Al 도프층 (204) 을 형성하였다.
Al 의 도핑은 연속하여 Al 도프법 A 의 ALD 사이클 횟수를 0 회 (Al 도핑 없음) ∼ 10 회까지 흔들어 각각의 샘플을 제조하였다.
그 후, Al 도프층 (204) 상에 ZrO2 막의 ALD 시퀀스를 원하는 횟수 실시하고, 추가로 3 nm 의 제 2 ZrO2 층 (205) 을 성막하였다.
또, 제 2 ZrO2 층 (205) 상에 제 2 TiO2 막 (206) 을 1 nm 형성하였다. 방법은 제 1 TiO2 막 (202) 과 동일하게 하여 막두께만 변경하였다.
하부의 제 1 TiO2 막 (202) 에서부터 상부의 제 2 TiO2 막 (206) 까지의 성막은 모두 동일한 반응실 내에서 실시하고, 성막 온도 250 ℃ 로 하였다. 또한, TMA, CTMAZ, TiMCTA 모두 열안정성이 우수하기 때문에, 더 높은 온도에서 성막할 수도 있다.
그 후, 상부 전극 (207) 으로서 TiN 을 이미 알려진 CVD 법으로 8 nm 형성하였다. 계속해서, 붕소 도프 실리콘 게르마늄막 (B-SiGe 막) 을 이미 알려진 LP-CVD 법을 이용하여 450 ℃ 에서 150 nm 형성하고, 이미 알려진 리소그래피 기술과 이미 알려진 드라이 에칭 기술로 상부 전극의 패터닝을 실시하였다.
그 후, DRAM 프로세스에 불가피한 열 부하로 하고 450 ℃ 에서 2 시간의 H2 처리를 실시하였다.
〔Al 도프법 B 에 의한 캐퍼시터 샘플의 형성〕
다음으로, 도 2 에서의 제 1 ZrO2 층 (203) ∼ 제 2 ZrO2 층 (205) 을, 도 3 에 나타낸 제 1 ZrO2 막 (302) ∼ 제 2 ZrO2 막 (304) 으로 대체한 캐퍼시터 샘플을 제조하였다.
상기 동일하게 하여 TiN 하부 전극 상 (TiN 막두께 10 nm) 상에, ALD 법을 이용하여 대략 0.5 nm 두께의 제 1 TiO2 막을 형성하였다.
그 후, JP 2006-135339A 나 JP 2007-73926A 의 방법을 이용하여, 도 3 에 나타낸 바와 같은 제 1 ZrO2 층 (302) 을 3 nm 형성하였다. Zr 소스 (Zr 프리커서) 에는 종래의 Zr 소스의 대표로서 TEMAZ(Zr[N(CH3)CH2CH3]4)：테트라키스에틸메틸아미노지르코늄) 을 사용하였다.
다음으로, 도 6 에 나타낸 Al 도프법 B 를 이용하여 Al 도프층 (303) 을 형성하였다.
Al 도프층 (303) 은 ALD 사이클 횟수를 0 회 (Al 도핑 없음) ∼ 10 회까지 흔들어 각각의 샘플을 제조하였다.
그 후, Al 도프층 (303) 상에, 추가로 3 nm의 제 2 ZrO2 층 (304) 을 제 1 ZrO2 층 (302) 과 동일하게 하여 성막하였다. 또, 제 2 ZrO2 층 (304) 상에, 상기 동일하게 하여 제 2 TiO2 막 (206) 을 1 nm 형성하였다.
제 1 TiO2 막에서부터 제 2 TiO2 막까지의 성막은 모두 동일한 반응실 내에서 실시하고, 성막 온도 250 ℃ 로 하였다.
그 후, 상부 전극으로서 TiN 을 이미 알려진 CVD 법으로 8 nm 형성하고, 붕소 도프 실리콘 게르마늄막 (B-SiGe 막) 을 이미 알려진 LP-CVD 법을 이용하여 450 ℃ 에서 150 nm 형성하고, 이미 알려진 리소그래피 기술과 이미 알려진 드라이 에칭 기술로 상부 전극의 패터닝을 실시하였다. 그 후, DRAM 프로세스에 불가피한 열 부하로 하고 450 ℃ 에서 2 시간의 H2 처리를 실시하였다.
〔Al 도프법 C 에 의한 캐퍼시터 샘플의 형성〕
다음으로, 도 2 에서의 제 1 ZrO2 층 (203) ∼ 제 2 ZrO2 층 (205) 을, 도 4 에 나타낸 제 1 ZrO2 층 (402) ∼ 제 2 ZrO2 층 (404) 으로 대체한 캐퍼시터 샘플을 제조하였다.
상기 동일하게 하여 TiN 하부 전극 상 (TiN 막두께 10 nm) 상에, ALD 법을 이용하여 대략 0.5 nm 두께의 제 1 TiO2 막을 형성하였다.
그 후, Al 도프법 B 와 동일하게 하여, 제 1 ZrO2 층 (402) 을 3 nm 두께로 형성하였다.
다음으로, Al 도프법 C 를 이용하여 Al 도프층 (403) 을 형성하였다. Zr 소스에는 Al 도프법 B 와 동일하게 종래의 Zr 소스의 대표로서 TEMAZ 를, Al 소스에는 TMA 를 사용하였다.
Al 도프법 C 에 있어서의 ALD 시퀀스는 연속하여 사이클 횟수를 0 회 (Al 도핑 없음) ∼ 10 회까지 흔들어 각각의 샘플을 제조하였다.
그 후, Al 도프층 (403) 상에 Al 도프법 B 와 동일하게 하여, 추가로 3 nm 의 제 2 ZrO2 층 (404) 을 성막하였다.
또, 제 2 ZrO2 층 (404) 상에 상기와 동일하게 하여 제 2 TiO2 막을 1 nm 형성하였다. 제 1 TiO2 막에서부터 제 2 TiO2 막까지의 성막은 모두 동일한 반응실 내에서 실시하고, 성막 온도 250 ℃ 로 하였다.
그 후, 상부 전극으로서 TiN 을 이미 알려진 CVD 법으로 8 nm 형성하고, 붕소 도프 실리콘 게르마늄막 (B-SiGe막) 을 이미 알려진 LP-CVD 법을 이용하여 450 ℃ 에서 150 nm 형성하고, 이미 알려진 리소그래피 기술과 이미 알려진 드라이 에칭 기술로 상부 전극의 패터닝을 실시하였다. 그 후, DRAM 프로세스에 불가피한 열 부하로 하고 450 ℃ 에서 2 시간의 H2 처리를 실시하였다.
도 8 에, Al 도프법 A 에 있어서의 캐퍼시터 샘플 (Al 도프 없음：A0, Al 도핑 사이클 1 회 1 층：A1-1) 과, Al 도프법 B 에 있어서의 캐퍼시터 샘플 (Al 도핑 사이클 1 회 1 층：B1-1) 의 I-V 특성 (리크 전류 특성) 을 나타낸다. 동 도에 있어서, ZrO2 유전체막 중의 Al 농도는 B1-1＞A1-1＞A0 이 되고, I-V 특성도 Al 농도에 대응하여 B1-1＞A1-1＞A0 이 된다. 한편, EOT 는 A0 의 0.66 nm 가 최저이며, A1-1 의 0.79 nm, B1-1 의 1.01 nm 의 순서로 된다.
도 9 에는 상기의 Al 도프법 A, Al 도프법 B, Al 도프법 C 로 형성한 샘플의 Al 도프용 ALD 사이클의 횟수와 EOT 의 관계를 나타낸다.
또 도 10 에는 상기의 Al 도프법 A, Al 도프법 B, Al 도프법 C 로 형성한 샘플의 Al 도프용 ALD 사이클의 횟수와, 리크 전류 (＋1 V 의 직류 바이어스 하에 있어서의) 의 관계를 나타낸다. 여기서의 각 값은 도 8 에 나타낸 바와 같은 I-V 특성에서 얻어진 것이다.
또한, 도 11 에는 상기 Al 도프법 A, Al 도프법 B, Al 도프법 C 로 형성한 샘플의 리크 전류와 EOT 의 관계를 나타낸다.
각 샘플의 구조는 상하에 제 1 및 제 2 TiO2 막을 갖기 때문에, TZAZT 구조 (Al 도프 없음을 제외한다) 로 약기한다. 더 구체적으로는 상부 전극에서부터 하부 전극으로 향해 막 구조를 기재하면 이하와 같이 된다.
Al-ALD 사이클이 「0 회」인 경우에는 TZT 구조이며, Zr 소스가 동일하므로 Al 도프법 B 와 C 는 동일 샘플, Al 도프법 A 의 「0 회」는 Zr 소스가 상이하므로 다른 샘플이다.
TZAZT 구조는 상부 전극 TiN/제 2 TiO2 (1 nm)/제 2 ZrO2 (3 nm)/Al 도프층 (ALD 사이클 1 회 ∼ 10 회)/제 1 ZrO2 (3 nm)/제 1 TiO2 (ALD 5 회≒0.5 nm)/하부 전극 TiN 이 된다. Al 도프층의 ALD 사이클 수를 1 회 ∼ 10 회 사이 (1 회, 2 회, 5 회, 8 회, 10 회) 에서 변화시킨다.
도 9 에서 알 수 있는 바와 같이, EOT 가 가장 낮은 것은 Al 을 도프하고 있지 않은 Al-ALD 사이클 「0 회」의 샘플 (TZT 구조의 샘플) 이다. 그러나, 이 TZT 구조는 도 10 에서는 리크 전류도 높아지고, 목표하는 리크 전류 밀도 1E-7[A/㎠＠＋1V] 를 초과한다.
도 9 에서, TZT (Al 도프 없음) 의 다음에 EOT 가 작은 것은 Al 도프법 A (본 발명의 방법) 로 Al 도프 ALD 사이클을 「1 회」로 한 샘플 (도 2) 이며, EOT 가 0.8 nm 를 밑돌고 있다. 이것이 「2 회」가 되면 급격하게 EOT 는 증대되어 EOT 는 0.95 nm 정도가 된다. 그 후, 이번 조사한 범위에서는 10 회까지 EOT 의 상승은 완만하였다.
Al 도프법 B, Al 도프법 C 의 경우에는 「1 회」의 Al 도프 ALD 사이클로, 이미 EOT 가 1 nm 정도까지 증대되어 있음을 알 수 있다. 그 후, Al 도프법 B 는 Al 도프의 ALD 사이클이 2 회, 5 회까지는 EOT 의 증가는 완만하지만, 8 회, 10 회에서 더 증대된다.
또, Al 도프법 C 의 경우에는 8 회 정도까지는 완만하게 EOT 가 상승하지만, 10 회에서는 EOT 의 상승의 정도가, Al 도프법 B 만큼은 아니지만 강해져 간다. 특히, 도 9 의 Al 도핑 ALD 사이클 수가 1 인 지점 (파선 프레임으로 둘러싸인 지점) 에 주목하면, 각 도프법에 의한 EOT 상승의 방법 차이는 1 회의 Al 도프 ALD 사이클로 흡착하는 Al 의 양에 차이가 있는 것이 원인인 것으로 생각할 수 있다.
요컨대, Al 도프층의 Al 원자의 면 밀도가, 어느 일정한 임계값을 초과하면, ZrO2 막의 결정립이 분단되어 사이즈 효과에 의해 유전율이 저하되는 것으로 생각할 수 있다.
그 후, Al 이 Al2O3 로서 막을 형성할 때까지는 거의 일정한 EOT 를 나타내고, Al 원자의 양이 Al2O3 막으로서 충분한 양 (Al 도프법 B 의 사이클 횟수 5 회를 초과하는 것) 이 되면 EOT 가 상승하기 시작하는 것으로 생각할 수 있다.
본 발명자들은 이번 조사한 Al 도프법 A, B, C 의 Al 도프 사이클 1 회 1 층과 2 회 1 층의 수준에 대해, ICP-MS (유도 결합 플라즈마 질량 분석) 를 이용하여, 어느 정도의 면 밀도로 Al 이 도프되어 있는지를 측정하였다.
표 1 에 그 결과를 나타낸다 (일부, Al 도프법 A 로 프리커서를 MCTMAZ 로 한 샘플도 함께 기재해 둔다 (ICP-MS 분석 샘플 No.7)).
Figure 112011075019783-pat00003
1 회당 Al 도프량에 대해서는 Al 도프법 A 는 Al 도프법 C 의 약 1/3, Al 도프법 B 의 약 1/6 임을 알 수 있다.
EOT 를 0.9 ㎚ 이하로 유지할 수 있는 것은 Al 도프법 A 의 Al 도프 ALD 사이클 「1 회」의 샘플뿐으로, Al 도프법 A 라도 Al 도프 ALD 사이클 「2 회」에서는 EOT 가 1 ㎚ 에 근접해 있다. 이러한 점에서, 1 회의 ALD 로 도프되는 Al 의 면 밀도가 7.0E＋13 이상 1.4E＋14[atoms/㎠] 미만의 범위이며, 1.4E＋14[atoms/㎠] 이상에서는 ZrO2 막이 분단되어, 이미 서술한 「사이즈 효과」가 나타나고 있는 것으로 생각된다.
또, MCTMAZ (이미 서술한 CTMAZ 보다 입체 장해가 크다) 를 Zr 소스 겸 블로커에 사용하는 Al 도프법 A 에서는 Al 도프 사이클 「1 회 1 층」의 샘플 (ICP-MS분석 샘플 No.7) 은 Al 의 면 밀도가 9.6E＋13[atoms/㎠] 이고, EOT 는 0.80 ㎚ 였기 때문에, Al 의 면 밀도가 1.0E＋14 부근까지는 「사이즈 효과」가 나타나지 않은 것으로 생각된다. 요컨대, ZrO2 막이 완전히 분단되는지, 되지 않는지의 경계 Al 면 밀도는 대략 1.0E＋14 ∼ 1.4E＋14[atoms/㎠] 에 있는 것으로 생각된다 (500 ℃ 의 열부하인 경우).
따라서, Al 도프 ALD 사이클 「1 회」에서 ZrO2 막을 분단되지 않게 하려면, 1.4E＋14[atoms/㎠] 미만, 바람직하게는 1.0E＋14[atoms/㎠] 이하의 면 밀도로 하면 되는 것을 알 수 있었다.
이상의 예에서는 Al 도프층을 ZrO2 막의 막두께 방향의 거의 중앙부에 형성했는데, 이것에 한정되지 않고, Al 도프층을 하부 전극 부근 혹은 상부 전극 부근으로 하여 제 1 과 제 2 ZrO2 층의 막두께를 비대칭으로 해도 된다. 단, 적어도 연속적으로 성막되는 ZrO2 막의 막두께가 0.5 ㎚ 이상, 보다 바람직하게는 1.0 ㎚ 이상이 되는 것이 바람직하다. 또, 제 1 과 제 2 ZrO2 층의 합계 막두께는 5 ∼ 8 ㎚ 가 되는 것이 바람직하다. 또한, 본 명세서에서는 「제 1 유전체막」(제 1 ZrO2 층) 은 Al 도프층에 대해 하부 전극측, 「제 2 유전체막」(제 2 ZrO2 층) 은 Al 도프층에 대해 상부 전극측에 위치하는 막을 의미한다. 예를 들어, 이하에 나타내는 Al 도프층을 복수 층 도입하는 경우에는 2 층의 Al 도프층 사이에 놓인 유전체막은 하층 Al 도프층 아래의 「제 1 유전체막」에 대해서는 「제 2 유전체막」이지만, 상층 Al 도프층 위의 「제 2 유전체막」에 대해서는 「제 1 유전체막」이 된다.
다음으로, ZrO2 막 전체의 두께를 6 ㎚ 로 유지하고,「Al 도프법 A」를 이용하여 ZrO2 막 도중에 복수회 Al 도프층을 도입하는 방법을 시도하였다.
즉, 이하 구조의 샘플을 제작하여 전기 특성의 평가를 실시하였다. 이하에서는 T 는 TiO2, Z 는 ZrO2, A 는 Al 도프층을 각각 나타낸다. 또, 실제로는 A 층을 1 층 도입에 있어서 ZrO2 의 성막도 수반되므로, 전체의 막두께는 약 0.1 ㎚ 씩 증가한다).
(A0) Al 도프 ALD 사이클 없음 :
상부 TiN 전극/T (1 ㎚)/Z (6 ㎚)/T (0.5 ㎚)/하부 TiN 전극
(A1) Al 도프 ALD 사이클 1 회를 1 층 :
상부 TiN 전극/T (1 ㎚)/Z (3 ㎚)/A/Z (3 ㎚)/T (0.5 ㎚)/하부 TiN 전극
(A2) Al 도프 ALD 사이클 1 회를 2 층 :
상부 TiN 전극/T (1 ㎚)/Z (2 ㎚)/A/Z (2 ㎚)/A/Z (2 ㎚)/T (0.5 ㎚)/하부 TiN 전극
(A3) Al 도프 ALD 사이클 1 회를 3 층 :
상부 TiN 전극/T (1 ㎚)/Z (1.5 ㎚)/A/Z (1.5 ㎚)/A/Z (1.5 ㎚)/A/Z (1.5 ㎚)/T (0.5 ㎚)/하부 TiN 전극
(A4) Al 도프 ALD 사이클 1 회를 4 층 :
상부 TiN 전극/T (1 ㎚)/Z (1.2 ㎚)/A/Z (1.2 ㎚)/A/Z (1.2 ㎚)/A/Z (1.2 ㎚)/A/Z (1.2 ㎚)/T (0.5 ㎚)/하부 TiN 전극
이하, 동일하게 하여 Al 도프층이 6 층 (A6) 인 샘플까지 제작하였다.
도 12 에, Al 도프층수와 그 때의 Al 농도 (금속 원자 Zr 과 Al 의 합계에 대한 Al 원자수비 (Al/(Al＋Zr)[원자％]) 를 플롯한 것을 나타낸다. 거의 리니어한 관계를 이루고 있음을 알 수 있다.
도 13 에는 가로축에 도 12 에서 구한 Al 의 농도를, 세로축에 EOT 로서 플롯한 것을 나타낸다. 2 원자％ 정도까지는 완만한 EOT 의 증가를 나타내지만, 2 원자％ 를 초과하면, 급격하게 EOT 의 증가가 커짐을 알 수 있다. 이 데이터로부터, Al 도프층 1 층당 Al 원자의 면 밀도를 1E＋14[atoms/㎠] 미만으로 해도, 2 원자％ 를 초과하면, ZrO2 막의 결정립 성장이 억제되기 시작하는 것으로 생각된다.
도 14 에는 리크 전류와 Al 농도의 관계를 나타낸다. Al 농도의 증가에 수반하여, 리크 전류가 감소하는 것을 알 수 있다.
도 15 에는 리크 전류와 EOT 의 관계를 나타낸다. 도 15 중, 둥근 파선으로 둘러싼 부분은 도 11 에 있어서 둥근 파선으로 둘러싼 부분 (Al 도프법 B 및 C 로 달성 가능한 범위) 을 나타내고, A0 ∼ A6 은 상기 샘플 번호 (숫자는 층수), 괄호 안은 Al 농도 (원자％) 를 나타낸다. 본 발명의 기술을 이용함으로써, 종래 기술보다 작은 EOT 로 동등한 리크 전류를 달성할 수 있음을 알 수 있다.
또, 상기 예에서는 종래 기술과의 비교 대상을 위해서 ALD 성막 온도를 동일한 250 ℃ 에서 실시하고 있는데, 본 발명에서 사용하는 Zr 소스 겸 블로커인 CTMAZ 및 MCTMAZ 에서는 보다 높은 온도에서도 안정적으로 성막이 가능하므로 더욱 작은 EOT 를 얻을 수 있다.
본 발명의 다른 실시예 (입체 구조 캐퍼시터에 대한 적용)
본 실시예에서는 본 발명의 방법을 이용하여 애스펙트비 20 이상의 입체 구조인 캐퍼시터에 적용한 반도체 장치에 대해 도 16 ∼ 18 를 이용하여 설명한다.
우선, 반도체 기억 장치가 되는 DRAM 의 전체 구성의 개략에 대해 도 16 의 단면 모식도를 이용하여 설명한다.
p 형 실리콘 기판 (1201) 에 n 웰 (1202) 이 형성되고, 그 내부에 제 1 p 웰 (1203) 이 형성되어 있다. 또, n 웰 (1202) 이외의 영역에 제 2 p 웰 (1204) 이 형성되고, 소자 분리 영역 (1205) 에서 제 1 p 웰 (1203) 과 분리되어 있다. 제 1 p 웰 (1203) 은 복수의 메모리 셀이 배치되는 메모리 셀 영역을, 제 2 p 웰 (1204) 은 주변 회로 영역을 각각 편의적으로 나타내고 있다.
제 1 p 웰 (1203) 에는 개개의 메모리 셀의 구성 요소에서 워드선이 되는 게이트 전극을 구비한 스위칭 트랜지스터 (1206 및 1207) 가 형성되어 있다. 트랜지스터 (1206) 는 드레인 (1208), 소스 (1209) 와 게이트 절연막 (1210) 을 개재하여 게이트 전극 (1211) 으로 구성되어 있다. 게이트 전극 (1211) 은 다결정 실리콘 상에 텅스텐실리사이드를 적층한 폴리사이드 구조 혹은 텅스텐을 적층한 폴리메탈 구조로 되어 있다. 트랜지스터 (1207) 는 소스 (1209) 를 공통으로 하고 드레인 (1212), 게이트 절연막 (1210) 을 개재하여 게이트 전극 (1211) 으로 각각 구성되어 있다. 트랜지스터는 제 1 층간 절연막 (1213) 으로 피복되어 있다.
소스 (1209) 에 접속되도록 제 1 층간 절연막 (1213) 의 소정 영역에 형성된 컨택트 구멍을 다결정 실리콘 (1214) 으로 충전하고 있다. 다결정 실리콘 (1214) 의 표면에는 금속 실리사이드 (1215) 가 형성되어 있다. 금속 실리사이드 (1215) 에 접속되도록 질화텅스텐 및 텅스텐으로 이루어지는 비트선 (1216) 이 형성되어 있다. 비트선 (1216) 은 제 2 층간 절연막 (1219) 으로 피복되어 있다.
트랜지스터의 드레인 (1208 및 1212) 에 접속되도록 제 1 층간 절연막 (1213) 및 제 2 층간 절연막 (1219) 의 소정 영역에 컨택트 구멍을 형성한 후 실리콘으로 충전하여 실리콘 플러그 (1220) 가 형성되어 있다. 실리콘 플러그 (1220) 의 상부에는 금속으로 이루어지는 도체 플러그 (1221) 가 형성되어 있다.
도체 플러그 (1221) 에 접속되도록 캐퍼시터가 형성된다. 하부 전극을 형성하기 위한 제 ３ 층간 절연막 (1222a), 제 ４ 층간 절연막 (1222b) 이 제 2 층간 절연막 (1219) 상에 적층되어 형성된다. 제 ４ 층간 절연막 (1222b) 을 주변 회로 영역에 잔존시켜, 메모리 셀 영역에 왕관형의 하부 전극 (1223) 을 형성한 후, 메모리 셀 영역의 제 ４ 층간 절연막 (1222b) 은 제거된다. 유전체막 (1224) 이 하부 전극 (1223) 의 내벽 및 제 ４ 층간 절연막 (1222b) 을 제거하여 노출된 외벽을 덮도록 형성되고, 다시 상부 전극 (1225) 이 메모리 셀 영역 전체를 덮도록 형성되어 캐퍼시터가 구성되어 있다. 하부 전극 (1223) 의 상단부 측면의 일부에는 지지막 (1222c) 이 형성되어 있다. 지지막 (1222c) 은 인접하는 복수의 하부 전극 일부를 접속하도록 형성되어 있고, 이로써, 기계적 강도를 증가시켜 하부 전극 자체의 도괴를 회피하고 있다. 지지막 (1222c) 의 하방은 공간으로 되어 있으므로, 그 공간 내에 노출되어 있는 하부 전극 표면에도 유전체막 (1224) 및 상부 전극 (1225) 이 형성되어 있다. 도 16 에는 부호 1301 과 1302 의 두 개의 캐퍼시터가 도시되어 있다. 하부 전극 (1223) 에는 단차 피복성이 우수한 CVD 법으로 형성하는 질화티탄 (TiN) 을 사용한다. 캐퍼시터는 제 ５ 층간 절연막 (1226) 으로 피복되어 있다. 또한, 플러그 재료는 캐퍼시터의 하부 전극에 맞춰 변경이 가능하고, 실리콘에 한정하는 것은 아니며, 캐퍼시터의 하부 전극과 동일 재료 혹은 상이한 재료의 금속으로 구성할 수도 있다. 또, 유전체막 (1224) 및 상부 전극 (1225) 의 상세한 구성에 대해서는 후술하는 제조 공정에서 설명한다.
한편, 제 2 p 웰 (1204) 에는 주변 회로를 구성하는 트랜지스터가 소스 (1209), 드레인 (1212), 게이트 절연막 (1210), 게이트 전극 (1211) 으로 되어 형성되어 있다. 드레인 (1212) 에 접속되도록, 제 1 층간 절연막 (1213) 의 소정 영역에 형성된 컨택트 구멍을 금속 실리사이드 (1216) 및 텅스텐 (1217) 으로 충전하고 있다. 텅스텐 (1217) 에 접속되도록, 질화텅스텐 및 텅스텐으로 이루어지는 제 1 배선층 (1218) 이 형성되어 있다. 그 제 1 배선층 (1218) 의 일부는 제 2 층간 절연막 (1219), 제 ３ 층간 절연막 (1222a), 제 ４ 층간 절연막 (1222b) 및 제 ５ 층간 절연막 (1226) 을 관통하여 형성되는 금속 비아 플러그 (1227) 를 개재하여 알루미늄 또는 구리로 이루어지는 제 2 배선층 (1230) 에 접속되어 있다. 또, 메모리 셀 영역에 형성된 캐퍼시터의 상부 전극 (1225) 은 일부의 영역에서 주변 회로 영역에 인출 배선 (1228) 으로서 인출되고, 제 ５ 층간 절연막 (1226) 의 소정 영역에 형성된 금속 플러그 (1229) 를 개재하여, 알루미늄 또는 구리로 이루어지는 제 2 배선층 (1230) 에 접속되어 있다. 이하, 층간 절연막의 형성, 컨택트의 형성, 배선층의 형성을 필요에 따라 반복하여 DRAM 을 구성하고 있다.
도 17 은 도 16 의 단면 모식도에 있어서, X-X 으로 나타낸 위치의 개략 평면도로서, 유전체막 및 상부 전극은 생략하고 있다. 또, 도 17 의 Y-Y 로 나타낸 선분 영역은 도 16 의 X-X 선분 영역에 상당한다. 개개의 하부 전극 (1223) 의 외측 전체 영역을 덮는 지지막 (1222c) 에는 복수의 하부 전극에 걸치도록, 메모리 셀 영역 전역에 걸쳐 복수의 개구 (1231) 가 형성되어 있다. 개개의 하부 전극 (1223) 은 그 외주의 일부가 어느 개구 (1231) 에 접하는 구성이 된다. 개구 이외의 지지막은 연속되어 있으므로, 개개의 하부 전극은 지지막을 개재하여 연결되게 되고, 세로/가로비의 가로 방향의 길이를 확대할 수 있으므로 하부 전극 자체의 도괴를 회피할 수 있다. 집적도가 높아져 셀이 미세화되면, 캐퍼시터의 하부 전극의 세로/가로비 (애스펙트비) 가 커져, 하부 전극을 지지하는 수단이 구비되어 있지 않으면, 하부 전극은 제조 도중에 도괴되어 버리는 경우가 있다. 도 17 에서는 캐퍼시터 (1301 와 1302) 가 대향하는 사이의 영역을 중심으로 하여 6 개의 하부 전극에 걸치도록 개구 (1231) 가 형성되어 있는 예를 나타내고 있다. 따라서, 도 16 에 있어서도, 도 17 에 대응하여 캐퍼시터 (1301) 의 상부, 부호 1302 의 상부, 및 부호 1301 과 1302 사이의 상부에는 지지막이 형성되어 있지 않는 구성으로 되어 있다.
이와 같이 지지막이 형성됨으로써, 지지막 아래의 하부 전극 표면에 유전체막이나 상부 전극을 형성하기 위해서는 한층 더 커버리지가 양호한 성막 방법이 필요하다.
이하, 상기 반도체 기억 장치가 되는 DRAM 의 제조 공정 중, 캐퍼시터 제조 공정 이외의 공정은 생략하고, 본 발명에 관련된 캐퍼시터의 제조 공정을 발출하여 설명하는 것으로 한다. 도 18 에, 도 16 에 나타내는 하나의 캐퍼시터에 대해 공정 단면도를 나타낸다. 또한, 설명을 위해, 반도체 기판 (1201) 상의 트랜지스터나 제 1 층간 절연막 등은 생략한다.
우선, 도 18a 에 나타내는 바와 같이, 단결정 실리콘으로 이루어지는 반도체 기판 (1201) 상에 제 2 층간 절연막 (1219) 을 형성하였다 (공정 (a)). 그 후, 소정 위치에 컨택트 홀을 개구한 후, 배리어 메탈 (1221a) 및 메탈 (1221b) 을 전체면에 형성하였다. 다음으로, CMP 법을 이용하여 제 2 층간 절연막 상에 형성되어 있는 배리어 메탈 (1221a) 및 메탈 (1221b) 을 제거하여 도체 플러그 (1221) 를 형성하였다. 계속해서, 질화실리콘막으로 이루어지는 제 ３ 층간 절연막 (1222a), 산화실리콘막으로 이루어지는 제 ４ 층간 절연막 (1222b) 및 질화실리콘막으로 이루어지는 지지막 (1222c) 을 전체면에 적층 형성하였다.
이어서, 공정 (b) 에 나타내는 바와 같이, 리소그래피 기술과 드라이 에칭 기술을 이용하여, 지지막 (1222c), 제 ４ 층간 절연막 (1222b) 및 제 ３ 층간 절연막 (1222a) 에 실린더 홀 (1232) 를 형성하였다. 실린더 홀은 평면에서 보아 직경 60 ㎚ 의 원이 되도록 형성하였다. 또, 인접하는 실린더 홀과의 최근접 간격도 60 ㎚ 가 되도록 형성하였다. 이로써 실린더 홀 저면에는 도체 플러그 (1221) 의 상면이 노출된다.
다음으로, 공정 (c) 에 나타내는 바와 같이, 실린더 홀 (1232) 의 내면을 포함하는 전체면에, 캐퍼시터의 하부 전극 재료가 되는 TiN 막 (1223a) 을 형성하였다. TiN 막은 TiCl4 와 NH3 을 소스로 하는 CVD 법에 의해, 형성 온도 380 ∼ 650 ℃ 의 범위에서 형성할 수 있다. 본 실시예에서는 450 ℃ 에서 형성하였다. 막두께는 10 ㎚ 로 하였다. 또한, TiN 막은 상기 소스를 이용하여 ALD 법에 의해 형성할 수도 있다. TiN 막 (1223a) 을 형성함으로써, 새로운 실린더 홀 (1232a) 이 형성된다. TiN 의 막두께는 홀의 측벽부에서 실제 막두께가 5 ㎚ ∼ 15 ㎚ 가 되도록 하여 사용된다.
이어서, 공정 (d) 에 나타내는 바와 같이, 실린더 홀 (1232a) 을 매립하도록, 실리콘 산화막 등의 보호막 (1234) 을 전체면에 형성하였다. 그 후, CMP 법에 의해 지지막 (1222c) 의 상면에 형성되어 있는 보호막 (1234) 및 TiN 막 (1223a) 을 제거하여 하부 전극 (1223) 을 형성하였다.
다음으로, 도 18b 에 나타내는 바와 같이, 지지막 (1222c) 에 개구 (1231) 를 형성하였다 (공정 (e)). 도 17 의 평면도에 나타낸 바와 같이, 개구 (1231) 의 패턴은 하부 전극의 내측에 잔존하고 있는 보호막 (1234) 의 일부와, 하부 전극 (1223) 의 일부와, 제 ４ 층간 절연막 (1222b) 의 일부에 걸치도록 형성한다. 따라서, 개구 (1231) 를 형성하는 드라이 에칭에서는 제 ４ 층간 절연막 (1222b) 상에 형성되어 있는 지지막 (1222c) 외에 보호막 (1234) 및 하부 전극 (1223) 도 상단의 일부가 제거된다.
이어서, 공정 (f) 에 나타내는 바와 같이, 개구 (1231) 내에 노출된 제 ４ 층간 절연막 (1222b) 을 제거하였다. 예를 들어, 불화 수소산 용액 (HF 액) 을 이용하여 에칭하면, 지지막 (1222c) 은 질화실리콘막으로 형성되어 있으므로 거의 에칭되지 않지만, 산화실리콘막으로 형성되어 있는 제 ４ 층간 절연막 (1222b) 및 보호막 (1234) 은 모두 제거된다. 용액 에칭이므로 개구 (1231) 바로 아래뿐만 아니라, 지지막 (1222c) 아래에 위치하는 산화실리콘막도 제거된다. 이로써, 하부 전극 (1223) 과 하부 전극 (1223) 을 지지하는 지지막 (1222c) 이 중공 상태로 잔존하고, 하부 전극 (1223) 표면이 노출되어 있다.
이 에칭시, 질화실리콘막으로 이루어지는 제 ３ 층간 절연막 (1222a) 은 에칭 스토퍼로서 기능하여, 제 2 층간 절연막 (1219) 이 에칭되는 것을 방지하고 있다.
다음으로, 공정 (g) 에 나타내는 바와 같이, 유전체막 (1224) 을 형성하였다. 유전체막 (1224) 은 상기의 본 발명에 관련된 Al 도프법 A 의 캐퍼시터 샘플 제작과 마찬가지로, 하부 전극측으로부터, 제 1 TiO2 막, 제 1 ZrO2 층, Al 도프층 (CTMAZ 를 사용한 Al 도핑 ALD 시퀀스를 1 사이클), 제 2 ZrO2 층으로 하고, 추가로 제 2 TiO2 막 (1225a) 을 형성하였다. ALD 법으로 형성하는 막은 단차 피복성이 우수하므로, 유전체막 (1224) 및 제 2 TiO2 막 (1225a) 은 중공 상태로 노출되어 있는 하부 전극 표면의 어느 부위에나 형성된다. 제 2 TiO2 막 (1225a) 은 ALD 법의 성막 단계에서는 비정질로 되어 있지만, 후 공정에서 가열됨으로써 결정화되어 다결정질로 되어 도체로서 기능한다. 따라서, 후 공정의 열처리 후에는 제 1 상부 전극이라고 할 수 있다. 또한, 유전체막 (1224) 으로는 이 예에 한정되지 않고, 제 1 TiO2 막을 형성하지 않고 제 1 ZrO2 층을 하부 전극 상에 형성한 것, 혹은 Al 도프층을 복수 층 형성한 것 (Al 농도 0.5 ∼ 2 원자％ 의 범위) 이어도 되고, 나아가서는 제 2 TiO2 막 (1225a) 을 생략해도 된다.
다음으로, 공정 (h) 에 나타내는 바와 같이, 제 2 상부 전극 (1225b) 이 되는 TiN 막을 형성하였다. 하부 전극의 경우와 마찬가지로, TiCl4 와 NH3 을 소스로 하는 CVD 법에 의해, 온도 450 ℃ 에서 형성하였다. 막두께는 10 ㎚ 로 하였다. CVD 법으로 형성하는 TiN 막도 매우 단차 피복성이 양호하기 때문에, 중공 상태의 공간에 비집고 들어가 제 2 TiO2 막 (1225a) 표면의 어느 부위에나 형성할 수 있다.
ALD 법으로 형성한 유전체막은 또한 제 2 상부 전극 (225b) 을 450 ℃ 에서 형성하는 단계에서 치밀화되어, 유전율이 저하된 유전체막 (1224) 이 된다.
이어서, 도 18c 에 나타내는 바와 같이, 제 ３ 상부 전극 (1225c) 이 되는 붕소 도프 실리콘게르마늄막 (B-SiGe 막) 을 형성하였다 (공정 (i)). 공정 (h) 의 제 2 상부 전극 (1225b) 을 형성한 단계에서는 중공 상태가 해소되지 않아 도처에 공간이 잔존하고 있다. 이 상태로 플레이트 전극 (1225d) 이 되는 텅스텐을 PVD 법으로 형성하면, PVD 법은 단차 피복성이 나쁘기 때문에 공간을 다 메울 수 없어, 반도체 장치가 완성된 단계에서도 캐퍼시터의 주위에는 공간이 잔존하게 된다. 이와 같은 공간의 잔존은 기계적 강도의 저하를 초래하여, 후 공정의 패키징시에 발생하는 스트레스에 의해 캐퍼시터 특성이 변동하는 문제를 초래한다. 따라서, B-SiGe 막을 형성하는 것의 목적은 잔존하고 있는 공간을 매립하여 소멸시켜, 기계적 스트레스에 대한 내성을 향상시키는 것에 있다.
B-SiGe 막은 게르만 (GeH4) 과 모노 실란 (SiH4) 과 3 염화붕소 (BCl3) 를 소스로 하는 CVD 법에 의해 형성할 수 있다. 이 방법에 의해 형성하는 B-SiGe 막은 단차 피복성이 우수하여 중공 공간을 매립할 수 있다.
제 ３ 상부 전극 (1225c) 이 되는 B-SiGe 막을 형성한 후, 메모리 셀 영역 전체를 덮는 급전 플레이트로서 사용하기 때문에, 제 ４ 상부 전극 (1225d) 이 되는 텅스텐막 (W 막) 을 형성하였다. W 막은 온도가 25 ∼ 300 ℃ 인 PVD 법으로 형성할 수 있다. 제 1 상부 전극 (제 2 TiO2 막 (1225a)) 에서 제 ４ 상부 전극 (1225d) 까지를 합하여, 도 16 의 상부 전극 (1225) 이라고 한다. 이하, 도 16 에 나타낸 바와 같이, 제 ５ 층간 절연막 (1226) 의 형성 공정 및 그 후의 공정을 실시하여 DRAM 으로 이루어지는 반도체 장치를 제조한다.
또한, 본 실시예에서 설명한 DRAM 은 초고밀도의 최첨단 DRAM 을 형성하는 경우의 구성과 그 제조 방법으로서, 입체 구조라도 구조 보강이 불필요한 경우에는 상기 B-SiGe 의 형성 공정은 불필요해진다.
이상과 같이 하여, F32 ㎚ 레벨의 원통형의 캐퍼시터를 시험 제작하여, 원통 높이 1800 ㎚, 하부 전극 외경 53 ㎚, 애스펙트비 34 의 캐퍼시터로 용량 20 fF/cell 의 캐퍼시터를 얻었다.
이 때, Al 도프된 ZrO2 막의 커버리지는 95 ％ 정도인 것이 TEM 관찰에 의해 확인되었다.
＜＜TiO2 유전체막에 대한 Al 도핑＞＞
본 발명의 기술을 이용함으로써, Al 을 도프한 ZrO2 막으로서, EOT 약 0.8 ㎚ 유전체막이 얻어지게 되었다.
그러나, F30 ㎚ 이후의 DRAM 에는 더욱 작은 EOT 의 유전체막이 요망되고 있다. 그 유전체의 후보로서 루틸 결정상을 갖는 TiO2 막을 사용하는 검토가 이루어지고 있다.
TiO2 는 아나타아제, 루틸, 브루카이트 등 복수의 결정 구조를 취할 수 있는데, 그 중에서 가장 유전율이 높은 결정 구조가 루틸 구조이다.
또, TiO2 는 TiN 전극과 조합하여 캐퍼시터의 유전체막에 사용하는 경우, 충분한 밴드 오프셋이 얻어지지 않아 (쇼트키 배리어가 작아), 쇼트키 전류에 의해 리키한 특성으로 되어 버린다.
그래서, 일 함수가 크고 (밴드 오프셋이 충분히 얻어지고), 또한 전극 자체로 루틸화하기 위한 템플릿 기능을 갖는 동일한 재료로서 RuO2 등이 기대되고 있다.
또, 유전체의 TiO2 막에 Al 을 첨가하는 방법은 ZrO2 와 마찬가지로 내열성이나 리크를 줄이는 데에 유효함을 알 수 있다.
도 19 에, TiO2 를 유전체막으로서 사용하는 캐퍼시터 구조의 모식 단면도를 나타낸다. 하부 전극 (2101) 에는 RuO2 등을 표면층으로서 포함하는 재료를 사용할 수 있으며, 여기서는 RuO2 막을 사용하였다. 그 위에, 제 1 유전체막으로서 제 1 TiO2 층 (2102), Al 도프층 (2103), 제 2 유전체막으로서 제 2 TiO2 층 (2104) 을 ALD 법으로 순차적으로 형성하고, 제 2 TiO2 층 (2104) 상에 상부 전극 (2105), 여기서는 하부 전극과 마찬가지로 RuO2 막을 이용하여 형성하였다. 하부 전극으로는 다른 도전 재료 상에 RuO2 등을 적층한 적층막으로 해도 된다. RuO2 등도 커버리지가 양호한 CVD 법이나 ALD 법으로 형성할 수 있다.
종래의 기술 (Al 도프법 B 또는 C) 을 적용하여 Al 을 도핑하면, ZrO2 막일 때와 마찬가지로 결정립이 분단될 뿐만 아니라, 하부 전극의 루틸화 템플릿 기능이 Al 도프층에서 종단되고, 그 위에 성장하는 TiO2 는 아나타아제가 되기 쉬운 것을 알 수 있다.
본 발명 방법을 적용하면, TiO2 의 결정립을 분단시키 않고 Al 을 도핑할 수 있으므로, Al 도프층 (2103) 보다 위의 제 2 TiO2 층 (2104) 도 템플릿 기능에 의해 루틸 구조를 취하여, 보다 작은 EOT 를 얻으면서, TiO2 막의 내열성을 향상시켜 리크 전류를 억제할 수 있게 된다.
이 때, TiO2 형성용 Ti 소스에는 앞의 TZAZT 구조를 형성할 때에 사용한 TiMCTA 를 사용하고, Al 소스에는 TMA 를 사용하였다.
TiMCTA 에도, CTMAZ 나 MCTMAZ 와 마찬가지로 자기 조직적으로 배향 흡착시켜, 시클로펜타디엔 고리로 TMA 를 블록하므로, ZrO2 막에 Al 을 도프하는 경우와 마찬가지로 Al 도프층의 Al 원자 밀도를 ALD 사이클 1 회의 경우, 9.8E＋13[atoms/㎠] 정도로 억제할 수 있다.
Al 도프층 (2103) 은 ZrO2 유전체막의 경우와 마찬가지로 복수 층을 도입하고, Al 농도로서 Al/(Al＋Ti) 로 나타내는 원자수비로 0.5 ∼ 2.0 원자％ 의 범위로 할 수 있는데, 도입하는 층수 및 Al 농도는 하부 전극의 루틸화 템플릿 기능을 저해하지 않는 범위에서 적절히 선택된다.
루틸 구조의 TiO2 막인 경우, 유전율을 정방정 ZrO2 의 30 ∼ 45 정도에 대해 60 ∼ 80 정도까지 향상시킬 수 있으므로, EOT 는 ZrO2 막의 경우보다 더 작게 할 수 있다. 이 결과, F30 ㎚ 이후의 DRAM 에 대한 적용이 가능해진다.
101, 201 하부 전극 (TiN)
202 제 1 TiO2 막
102, 203 제 1 ZrO2 층
103, 204 Al 도프층
104, 205 제 2 ZrO2 층
206 제 2 TiO2 막
105, 207 상부 전극 (TiN)
2101 하부 전극 (RuO2)
2102 제 1 TiO2 층
2103 Al 도프층
2104 제 2 TiO2 층
2105 상부 전극 (RuO2)

Claims (31)

  1. 하부 전극 및 상부 전극 사이에 유전체막을 갖는 캐퍼시터를 구비한 반도체 장치로서,
    상기 유전체막은 적어도 한 층의 Al 도프층을 포함하며,
    상기 Al 도프층의 한 층에 있어서의 Al 원자의 면 밀도가 1.4E＋14[atoms/㎠] 미만인, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 Al 도프층의 한 층에 있어서의 Al 원자의 면 밀도가 1.0E＋14[atoms/㎠] 이하인, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 Al 도프층은 상기 유전체막을 구성하는 금속 원자 M 의 산화물막 상에 산화알루미늄이 점재하는 층인, 반도체 장치.
  4. 제 3 항에 있어서,
    상기 유전체막 내에 포함되는 Al 원자의 농도가, Al/(Al＋M) 으로 나타내는 원자수비로 0.2 내지 2 원자％ 범위인, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 유전체막은 산화지르코늄막 내에 적어도 한 층의 Al 도프층을 포함하는, 반도체 장치.
  6. 제 5 항에 있어서,
    상기 캐퍼시터의 상부 전극 및 하부 전극이 TiN 막으로 형성되고, 상기 TiN 막과 산화지르코늄막 사이의 계면에 산화티탄막을 갖는, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 유전체막은 산화티탄막 중에 적어도 한 층의 상기 Al 도프층을 포함하며, 상기 산화티탄막은 루틸(rutile) 구조인, 반도체 장치.
  8. 제 7 항에 있어서,
    상기 캐퍼시터의 하부 전극은 RuO2 를 적어도 표면층에 갖는, 반도체 장치.
  9. 제 1 항에 있어서,
    상기 유전체막의 등가 산화물 막두께 (EOT; Equivalent Oxide Thickness) 가 0.9 ㎚ 이하인, 반도체 장치.
  10. 제 1 항에 있어서,
    상기 캐퍼시터의 하부 전극은 20 이상 35 이하의 애스펙트비를 갖는 입체 구조를 가진, 반도체 장치.
  11. 원자층 퇴적법에 의해 기재 상에 상기 기재와 상이한 제 1 재료를 피착하는 흡착 사이트ㆍ블로킹 원자층 퇴적 방법으로서,
    상기 제 1 재료의 원료로서 제 1 프리커서를 포함하는 제 1 원료 가스를 성막 공간에 도입하기에 앞서, 블로커 분자를 포함하는 제 2 원료 가스를 도입하고, 상기 기재 상에 상기 블로커 분자를 흡착시킴으로써 상기 기재 상의 상기 제 1 프리커서의 흡착 사이트를 제한하는 공정과,
    상기 제 2 원료 가스를 퍼지하는 공정과,
    상기 제 1 원료 가스를 상기 성막 공간에 도입하여, 상기 기재 상의 제한된 흡착 사이트에 상기 제 1 프리커서를 흡착시키는 공정과,
    상기 제 1 원료 가스를 퍼지하는 공정과,
    상기 성막 공간에 반응 가스를 도입하여, 상기 반응 가스를 적어도 상기 제 1 프리커서와 반응시켜 상기 제 1 재료로 변환하는 공정을 구비한, 흡착 사이트ㆍ블로킹 원자층 퇴적 방법.
  12. 제 11 항에 있어서,
    상기 블로커 분자는 상기 기재에 흡착되기 쉬운 기와, 상기 기재에 상대적으로 흡착되기 어려운 기를 구비하고, 블로커 분자 자체는 상기 흡착되기 어려운 기가 외측을 향하여 자체 조직화되도록 배향 흡착을 행하고, 상기 흡착되기 어려운 기는 상기 제 1 프리커서의 상기 블로커 분자에 대한 흡착을 블록하는 기인, 흡착 사이트ㆍ블로킹 원자층 퇴적 방법.
  13. 제 12 항에 있어서,
    상기 기재는 금속 산화물이며,
    상기 블로커 분자는 상기 기재의 금속 산화물을 구성하는 금속 원자를 가지며, 상기 기재에 흡착되기 쉬운 기와, 상기 기재에 상대적으로 흡착되기 어려운 기를 치환기 혹은 배위자로서 갖는 금속 착물이며,
    상기 반응 가스는 산화성 가스이며, 상기 반응 가스는 상기 블로커 분자와 반응하여 상기 기재의 금속 산화물 중에 상기 제 1 재료가 도프된 막을 형성하는, 흡착 사이트ㆍ블로킹 원자층 퇴적 방법.
  14. 제 11 항에 있어서,
    상기 블로커 분자는 치환기를 가질 수 있는 시클로펜타디엔 고리를 하나 배위하고 복수의 극성기를 갖는 모노시클로펜타디에닐계 금속 착물인, 흡착 사이트ㆍ블로킹 원자층 퇴적 방법.
  15. 제 14 항에 있어서,
    상기 모노시클로펜타디에닐계 금속 착물은 시클로펜타디에닐ㆍ트리스(디메틸아미노)지르코늄, 메틸시클로펜타디에닐ㆍ트리스(디메틸아미노)지르코늄 또는 메틸시클로펜타디에닐ㆍ트리스(디메틸아미노)티타늄인, 흡착 사이트ㆍ블로킹 원자층 퇴적 방법.
  16. 하부 전극 및 상부 전극 사이에 유전체막을 갖는 캐퍼시터를 구비한 반도체 장치의 제조 방법으로서,
    상기 하부 전극 상에 원자층 퇴적법에 의해 유전체막을 형성하는 공정과,
    상기 유전체막 상에 상기 상부 전극을 형성하는 공정을 구비하고,
    상기 유전체막은 동일한 재료로 형성되는 제 1 및 제 2 유전체막과, 상기 제 1 및 제 2 유전체막 사이에 삽입된 Al 도프층을 포함하며,
    상기 Al 도프층의 형성은,
    (1) 블로커 분자를 포함하는 제 2 원료 가스를 도입하여, 상기 블로커 분자를 제 1 유전체막 상에 흡착시키는 단계와,
    (2) 상기 제 2 원료 가스를 퍼지하는 단계와,
    (3) 상기 블로커 분자가 흡착되어 있지 않은 상기 제 1 유전체막의 흡착 사이트 상에 상기 Al 프리커서를 포함하는 제 1 원료 가스를 흡착시키는 단계와,
    (4) 상기 제 1 원료 가스를 퍼지하는 단계와,
    (5) 반응 가스를 공급하여 상기 제 1 유전체막 상에 흡착된 상기 블로커 분자 및 상기 Al 프리커서와 반응시킴으로써, 적어도 Al 프리커서 중의 Al 원자를 산화시키는 단계와,
    (6) 상기 반응 가스의 미반응 부분과 부생성물을 퍼지하는 단계를 이 순서로 포함하는, 반도체 장치의 제조 방법.
  17. 제 16 항에 있어서,
    상기 블로커 분자는 상기 제 1 유전체막에 흡착되기 쉬운 기와, 상기 제 1 유전체막에 상대적으로 흡착되기 어려운 기를 포함하며, 블로커 분자 자체는 상기 흡착되기 어려운 기가 외측을 향하여 자체 조직화되도록 배향 흡착을 행하고, 상기 흡착되기 어려운 기는 상기 Al 프리커서의 상기 블로커 분자에 대한 흡착을 블록하는 기인, 반도체 장치의 제조 방법.
  18. 제 16 항에 있어서,
    상기 블로커 분자는 상기 제 1 유전체막을 구성하는 금속 원자 M 을 가지며 흡착되기 쉬운 기와 상대적으로 흡착되기 어려운 기를 치환기 혹은 배위자로서 갖는 금속 착물이며,
    상기 반응 가스는 상기 블로커 분자와 반응하여 상기 제 1 유전체막을 구성하는 금속 산화물을 형성하는, 반도체 장치의 제조 방법.
  19. 제 16 항에 있어서,
    상기 블로커 분자는 상기 제 1 유전체막을 구성하는 금속 원자 M, 극성기, 및 치환기를 가질 수 있는 시클로펜타디엔 고리를 갖는 모노시클로펜타디에닐계 금속 착물이며, 상기 반응 가스는 상기 블로커 분자와 반응하여 상기 제 1 유전체막을 구성하는 금속 산화물을 형성하는, 반도체 장치의 제조 방법.
  20. 제 16 항에 있어서,
    상기 Al 프리커서는 트리메틸알루미늄인, 반도체 장치의 제조 방법.
  21. 제 20 항에 있어서,
    상기 제 1 및 제 2 유전체막은 산화지르코늄막으로 형성되며, 상기 블로커 분자는 시클로펜타디에닐ㆍ트리스(디메틸아미노)지르코늄 또는 메틸시클로펜타디에닐ㆍ트리스(디메틸아미노)지르코늄인, 반도체 장치의 제조 방법.
  22. 제 21 항에 있어서,
    상기 제 1 및 제 2 유전체막은 상기 블로커 분자를 프리커서로 이용하여 원자층 퇴적법에 의해 형성되는, 반도체 장치의 제조 방법.
  23. 제 22 항에 있어서,
    상기 캐퍼시터의 상부 전극 및 하부 전극이 TiN 막으로 형성되고,
    상기 TiN 막과 산화지르코늄막의 계면에 산화티탄막을 형성하는 공정을 더 포함하는, 반도체 장치의 제조 방법.
  24. 제 20 항에 있어서,
    상기 제 1 및 제 2 유전체막은 산화티탄막으로 형성되며, 상기 블로커 분자는 메틸시클로펜타디에닐ㆍ트리스(디메틸아미노)티타늄인, 반도체 장치의 제조 방법.
  25. 제 24 항에 있어서,
    상기 제 1 및 제 2 유전체막은 상기 블로커 분자를 프리커서로 이용하여 원자층 퇴적법에 의해 형성되는, 반도체 장치의 제조 방법.
  26. 제 24 항에 있어서,
    상기 캐퍼시터의 하부 전극은 RuO2 로 형성되는, 반도체 장치의 제조 방법.
  27. 제 16 항 내지 제 26 항 중 어느 한 항에 있어서,
    상기 Al 도프층은 상기 유전체막 중에 적어도 한 층으로서 형성되고, 상기 한 층에 있어서의 성막은 상기 (1) ∼ (6) 의 단계를 1 사이클만을 수행하여 실시되는, 반도체 장치의 제조 방법.
  28. 제 27 항에 있어서,
    상기 Al 도프층의 한 층에 있어서의 Al 원자의 면 밀도가 1.4E＋14[atoms/㎠] 미만인, 반도체 장치의 제조 방법.
  29. 제 28 항에 있어서,
    상기 Al 도프층의 한 층에 있어서의 Al 원자의 면 밀도가 1.0E＋14[atoms/㎠] 이하인, 반도체 장치의 제조 방법.
  30. 제 27 항에 있어서,
    상기 유전체막 내에 포함되는 Al 원자의 농도가, 상기 유전체막을 구성하는 금속 원자 M 과의 Al/(Al＋M) 으로 나타내는 원자수비로 0.2 내지 2 원자％인, 반도체 장치의 제조 방법.
  31. 제 16 항에 있어서,
    상기 캐퍼시터의 하부 전극은 20 이상 35 이하의 애스펙트비를 갖는 입체 구조인, 반도체 장치의 제조 방법.
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