JP2014229680A - 半導体装置及びその製造方法 - Google Patents
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Abstract
Description
半導体基板上に配置される下部電極と、
少なくとも前記下部電極の表面を覆う第2の保護膜と、
前記第2の保護膜の表面を覆い、前記第2の保護膜に対向する上面から膜厚方向に進展した欠陥を有する誘電体膜と、
前記欠陥を埋設し、前記誘電体膜の主成分とは異なる絶縁体からなる欠陥埋設膜を少なくとも有する第3の保護膜と、
前記誘電体膜および前記第3の保護膜を覆う第1の保護膜と、
前記第1の保護膜を覆う上部電極と、
を備えるキャパシタを有することを特徴とする半導体装置
とする。
本発明者らは、上記のマイノリティー不良を対策するに際し、種々の実験検討を行った結果、誘電体膜となる酸化ジルコニウム膜が成膜直後(as deposition、以下「as depo.」という)の段階において既に結晶化していることを知見した。まず、本発明者らは、酸化ジルコニウム膜について、結晶性の膜厚依存性を調査した。
(半導体装置)
本実施形態例では、DRAM(Dynamic Random Access Memory)を構成する半導体装置を一例として説明する。しかし、DRAMに限らず、キャパシタを搭載する半導体装置全般に適用することが可能である。以下、図8、図9、図10を用いて、本実施形態例の半導体装置について説明する。図8は、図10に示したDRAMメモリセル断面図に記載されたキャパシタC1、C2の内、下部電極と上部電極の間に位置する膜の構成を一部抜き出し、拡大した断面図である。図9は、DRAMメモリセルのレイアウトの一例を示した平面図である。また、図10は、図9の平面図におけるA−A’線に対応する断面図である。
まず、図9の平面図を用いて、DRAMメモリセルのレイアウトについて説明する。なお、DRAMの場合、通常、メモリセルを駆動するための周辺回路領域を有するが、図9では記載を省略している。例えば、p型の単結晶シリコンからなる半導体基板表面に、X’方向(第1方向)に延在する複数の第1素子分離領域730(730a、730b、730c)と、Y方向(第2方向)に延在する複数の第2素子分離領域701(701a、701b)が配置される。これにより、第1素子分離領域730aおよび730bと第2素子分離領域701aおよび701bとで周囲を囲まれる第1活性領域702aが配置される。また、第1素子分離領域730bおよび730cと第2素子分離領域701aおよび701bと、で周囲を囲まれる第2活性領域702bが配置される。第2活性領域702bは第1素子分離領域730bを介して第1活性領域702aに隣接する構成となる。X’方向に延在する第1および第2活性領域702aおよび702bを各々3分割するようにY方向に延在する2本のトレンチが配置され、各々のトレンチ内を埋設する第1ゲート電極705a、第2ゲート電極705bが配置される。各々のゲート電極は、Y方向に整列して配置される複数の活性領域に跨って配置され、DRAMのワード線を構成する。
第1活性領域702aおよび第2活性領域702bは同じ構成を有するので、以下、第1活性領域702aに注目して説明する。2本のゲート電極705a、705bを配置することにより、第1活性領域702aは第1容量拡散層708a、ビット線拡散層707a、第2容量拡散層708bに分割される。第1容量拡散層708aと、第1ゲート電極705aと、ビット線拡散層707aとで第1トランジスタTr1が構成される。また、第2容量拡散層708bと、第2ゲート電極705bと、ビット線拡散層707aとで第2トランジスタTr2が構成される。第1容量拡散層708a上には第1キャパシタC1が配置され、第2容量拡散層708b上には第2キャパシタC2が配置される。また、第1トランジスタTr1および第2トランジスタTr2で共有されるビット線拡散層707a上にはX方向(第3方向)に延在するビット線709が配置される。第2活性領域702bについても同じ構成となり、第3容量拡散層708c上に第3キャパシタC3、第3容量拡散層708d上に第4キャパシタC4、ビット線拡散層707b上にビット線609を有している。
本実施形態例のキャパシタを有する半導体装置の製造方法は、第1の保護膜である酸化チタン膜を誘電体膜上に形成する前に、第3の保護膜として良質な絶縁体(酸化アルミニウムや酸化シリコン)を成膜することで、クラックやピンホールを埋設し(ALD法による気相含浸(vapor-phase infiltration))、それらの欠陥を修復(repair)した後、第1の保護膜(酸化チタン)を形成する方法を用いることに特徴がある。
下部電極601(TiN)は既知のCVD法またはALD法によって形成される。たとえば、TiCl4とNH3を反応ガスとして例えば温度350℃から600℃の範囲で形成可能である。下部電極601は、型枠となる犠牲層間膜を形成した後、シリンダーホールを形成し、シリンダーホール内にTiN膜を成膜し、犠牲層間膜上のTiN膜を除去することで個々の下部電極601に分離する。その後、犠牲層間膜を除去する。なお、第2層間絶縁膜613の上面は犠牲層間膜除去に際してストッパー膜となる材料で構成される。
第1実施形態例では、図8に示したように、第3の保護膜604は平面保護膜604Aと欠陥埋設膜604Bとで構成されている。本第2実施形態例のキャパシタでは、図15に示すように、誘電体膜603の上面603Sを覆う平面保護膜604Aが存在せず、クラック(欠陥)610を埋設する欠陥埋設膜604Bのみが存在している。第1の保護膜605は誘電体膜603の上面603Sに接すると共に、欠陥埋設膜604Bの上面604BSと接する構成となっている。なお、欠陥埋設膜604Bの上面604BSは誘電体膜603の上面603Sと面一になるように示しているが、これに限定されず、上面604BSが上面603Sより僅かに後退していても良い。
第1および第2実施形態例では、誘電体膜603として、ASB−ALD法を用い誘電体膜603の膜厚方向に均等割りで不純物ドーピング層を配置した構成を用いている。本第3実施形態例では、図16に示すように、ASB−ALD法で形成する不純物ドーピング層603Bを膜厚方向に均等割り配置ではなく、誘電体膜603中に偏在させる構成を用いる。すなわち、誘電体膜603は、下部電極601の上面に配置された第2の保護膜602の上面に接し不純物を含有しない第1誘電体膜603aと、第1誘電体膜603aの上面に接し不純物を含有する第2誘電体膜603bとで構成される。また、第2誘電体膜603b中においては、不純物ドーピング層603Bは酸化ジルコニウム膜603A中の膜厚方向に均等配置されている。誘電体膜603中の欠陥は、欠陥埋設膜604Bで埋設され、第2誘電体膜603b上面には平面保護膜604Aが配置される。平面保護膜604Aの上面には第1の保護膜605が配置され、さらにその上面に上部電極606が配置される構成となる。
第3実施形態例では、ASB−ALD法で形成する不純物ドーピング層603Bを有する第2誘電体膜603bを誘電体膜603中に偏在させると共に、第2誘電体膜603b中における不純物ドーピング層603Bを第2誘電体膜603b中で膜厚方向に均等割り配置とする構成を示した。本第4実施形態では、図18に示すように、不純物ドーピング層603Aを含有する偏在誘電体膜中の不純物ドーピング層603Aを均等割りではなく、膜厚方向にさらに偏在させる構成とした。すなわち、本実施形態例のキャパシタは、下部電極601の上面に配置される第2の保護膜602の上面に接し不純物ドーピング層603Bを有する第1誘電体膜603aと、第1誘電体膜603aの上面に接し不純物を含有しない第2誘電体膜603bとで構成され、第1誘電体膜603a中に含有される不純物ドーピング層603Bは、第1誘電体膜603a中において膜厚方向に均等割りではなく、配置間隔が膜厚方向に異なっている構成となっている。その他の構成は前述の実施形態例と同じである。本実施形態例の構成は、第2実施形態例の図15と同様に平面保護膜604Aを除去した構成としても良い。
第1から第4実施形態例では誘電体膜603中にASB−ALD法で形成する不純物ドーピング層603Bが少なくとも含有される構成となっている。本実施形態例では、図18に示すように、誘電体膜603中に不純物ドーピング層を有しない構成とする。すなわち、本第5実施形態では、酸化ジルコニウム膜603Aの単層からなる誘電体膜603中に発生する欠陥610を埋設する欠陥埋設膜604Bを形成することにより、誘電体膜603の上面にも同一材料からなる平面保護膜604Aが形成される。前述のように、平面保護膜604Aは通常のALD法で形成され連続膜として存在する。したがって、リーク電流の増大を抑止するという観点では、この平面保護膜604Aを誘電体膜603中に配置する不純物ドーピング層603Bの代役として機能させることができる。この場合、平面保護膜604Aとしては酸化アルミニウム膜が好ましく、欠陥埋設膜604Bとして酸化シリコン膜や窒化シリコン膜を形成した場合、第2実施形態例に示したように誘電体膜表面のこれらの膜を除去してから、別途酸化アルミニウム膜を平面保護膜604Aとして形成することができる。このように平面保護膜604Aと欠陥埋設膜604Bとを別材料とすることもできる。例えば、欠陥埋設膜604Bとして酸化シリコン膜を形成する場合、反応ガスとしてトリスジメチルアミノシラン(SiH(Me2N)3)やジクロロシラン(SiH2Cl2)とオゾン(O3)とを用いたALD法によって、プロセス温度300℃〜400℃(ジクロロシランの場合は350℃〜400℃)で0.1nm以上の膜厚に形成した後、SF6やHF雰囲気で誘電体膜603表面の酸化シリコン膜を除去し、その後、ALD法により酸化アルミニウム膜の平面保護膜604Aを0.1〜1.0nmの範囲で形成することができる。上記のSiプリカーサはアンモニア(NH3)などの窒化ガスで改質して窒化シリコン膜とすることができる。前述の実施形態例と同様に、誘電体膜603中の欠陥610は欠陥埋設膜604Bで埋設されているので欠陥610内に第1の保護膜605が形成されることはない。これにより、高温下におけるリーク電流の増大を抑止すると共に、欠陥が存在しない部分の誘電体膜603全体のリーク電流は平面保護膜604Aで増大を阻止することができる。
601S.下部電極上面
602、602a〜c.第2の保護膜
602S.第2の保護膜上面
603.誘電体膜
603A.酸化ジルコニウム膜
603B.不純物(Al)ドープ層
603a.第1の誘電体膜
603b.第2の誘電体膜
603S.誘電体膜上面
604.第3の保護膜
604A.平面保護膜
604B.欠陥埋設膜
604S.第3の保護膜上面
604BS.欠陥埋設膜上面
605.第1の保護膜
605S.第1の保護膜上面
606.上部電極
607.溝埋設上部電極
608.プレート電極
700.半導体基板
701.第2素子分離領域
702,702a,b.活性領域
703.トレンチ
704.ゲート絶縁膜
705.ゲート電極
706.キャップ絶縁膜
707、707a.ビット線拡散層
708.不純物拡散層
708a.第1容量拡散層
708b.第2容量拡散層
709.ビット線
710.第1層間絶縁膜
710a.マスク膜
710H.ビット線コンタクトホール
711.カバー絶縁膜
712.サイドウォール絶縁膜
713.第2層間絶縁膜
714.容量コンタクトプラグ
714a.第1容量コンタクトプラグ
714b.第2容量コンタクトプラグ
730.第1素子分離領域
Claims (37)
- 半導体基板上に配置される下部電極と、
少なくとも前記下部電極の表面を覆う第2の保護膜と、
前記第2の保護膜の表面を覆い、前記第2の保護膜に対向する上面から膜厚方向に進展した欠陥を有する誘電体膜と、
前記欠陥を埋設し、前記誘電体膜の主成分とは異なる絶縁体からなる欠陥埋設膜を少なくとも有する第3の保護膜と、
前記誘電体膜および前記第3の保護膜を覆う第1の保護膜と、
前記第1の保護膜を覆う上部電極と、
を備えるキャパシタを有することを特徴とする半導体装置。 - 前記第3の保護膜は、前記欠陥埋設膜と、前記誘電体膜の前記上面を覆う平面保護膜とを含む請求項1に記載の半導体装置。
- 前記欠陥埋設膜と前記平面保護膜は同一の材料で構成される請求項2に記載の半導体装置。
- 前記欠陥埋設膜が、酸化アルミニウム、酸化シリコン及び窒化シリコンのいずれかから選択される絶縁体である請求項1乃至3のいずれか1項に記載の半導体装置。
- 前記第1および第2の保護膜は酸化チタンを主成分とする請求項1乃至4のいずれか1項に記載の半導体装置。
- 前記第1の保護膜は0.4〜3.0nmの範囲の厚みを有し、前記第2の保護膜は0.4〜2.0nmの範囲の厚みを有する請求項5に記載の半導体装置。
- 前記誘電体膜は、酸化ジルコニウムを主成分とする請求項1乃至6のいずれか1項に記載の半導体装置。
- 前記酸化ジルコニウムを主成分とする誘電体膜は、ジルコニウム原子数Zと不純物原子数MとのM/(Z+M)で表されるMが2%以下である、請求項7に記載の半導体装置。
- 前記不純物は、酸化ジルコニウム中に、面密度1.4E+14(atoms/cm2)未満でドープされた1層以上の不純物ドープ層に存在する請求項8に記載の半導体装置。
- 前記酸化ジルコニウムを主成分とする誘電体膜が、前記第2の保護膜に接し、不純物を添加されていない酸化ジルコニウム膜からなる4nm以下の第1の誘電体膜上に、不純物が面方向に添加された酸化ジルコニウム膜からなる第2の誘電体膜を積層した構造であり、前記第1の誘電体膜と第2の誘電体膜と第3の保護膜の合計の厚さが5nm以上、7nm以下であることを特徴とする請求項9に記載の半導体装置。
- 前記酸化ジルコニウムを主成分とする誘電体膜が、前記第2の保護膜に接し、不純物が面方向に不均一な間隔で複数層添加された酸化ジルコニウム膜からなる第1の誘電体膜上に、不純物が添加されていない酸化ジルコニウム膜からなる4nm以下の第2の誘電体膜を積層した構造であり、前記第1の誘電体膜と第2の誘電体膜と第3の保護膜の合計の厚さが5nm以上、7nm以下であることを特徴とする請求項9に記載の半導体装置。
- 前記欠陥は、前記第2の誘電体膜を貫通し、前記第1の誘電体膜の少なくとも一部まで進展したものである請求項10又は11に記載の半導体装置。
- 前記キャパシタは、前記誘電体膜及び第3の保護膜を合わせた等価酸化膜厚EOTが0.75nm以下であり、且つ90℃におけるリーク電流密度が1E−14(A/セル)以下である請求項1乃至12のいずれか1項に記載の半導体装置。
- キャパシタを有する半導体装置であって、前記キャパシタが、
半導体基板に接続されるようにして設けられた、窒化チタンを主成分とする下部電極と、
前記下部電極に接するようにして設けられた、酸化チタンを主成分とする第2の保護膜と、
前記第2の保護膜に接するようにして設けられ、かつ結晶化した酸化ジルコニウムを主成分とし、前記第2の保護膜に対向する上面から膜厚方向に進展する欠陥を有する誘電体膜と、
前記誘電体膜中の欠陥を埋設し、結晶化してない絶縁体からなる欠陥埋設膜を有する第3の保護膜と、
前記誘電体膜を覆い、前記第3の保護膜に接するようにして設けられた酸化チタンを主成分とする第1の保護膜と、
前記第1の保護膜に接するようにして設けられた窒化チタンを主成分とする上部電極とを
少なくとも含んで構成されることを特徴とする半導体装置。 - 前記欠陥埋設膜が、酸化アルミニウム、酸化シリコン及び窒化シリコンのいずれかから選択される絶縁体であることを特徴とする請求項14記載の半導体装置。
- 前記誘電体膜中に、ジルコニウムとは異なる金属不純物を面方向に含む不純物ドープ層を1層以上有することを特徴とする請求項14又は15に記載の半導体装置。
- 前記誘電体膜が、前記不純物ドープ層を含まない第一の誘電体膜と、前記不純物ドープ層を含む第二の誘電体膜から構成されることを特徴とする請求項16に記載の半導体装置。
- 前記第3の保護膜が、前記誘電体膜と前記第1の保護膜との間に膜厚0.1nmから1.0nmの範囲の酸化アルミニウムからなる平面保護膜を含むことを特徴とする請求項14乃至17のいずれか1項に記載の半導体装置。
- 前記第1の保護膜は0.4〜3.0nmの範囲の厚みを有し、前記第2の保護膜は0.4〜2.0nmの範囲の厚みを有する請求項14乃至18のいずれか1項に記載の半導体装置。
- 前記誘電体膜と前記第3の保護膜の膜厚の合計が、5.0nm以上7.0nm以下であることを特徴とする請求項14乃至19のいずれか1項に記載の半導体装置。
- キャパシタを備える半導体装置の製造方法であって、
前記キャパシタの形成方法が、
半導体基板上に窒化チタンを主成分とする下部電極を形成する工程と、
前記下部電極上に酸化チタンを主成分とする第2の保護膜を形成する工程と、
前記第2の保護膜上に結晶化した酸化ジルコニウムを主成分とする誘電体膜を形成する工程と、
前記誘電体膜に第3の保護膜として絶縁体を気相含浸する工程と、
前記気相含浸する工程に続いて、酸化チタンを主成分とする第1の保護膜を形成する工程と、
前記第1の保護膜上に窒化チタンを主成分とする上部電極を形成する工程を、
少なくとも含むことを特徴とする半導体装置の製造方法。 - 前記誘電体膜に前記第3の保護膜として絶縁体を気相含浸する工程は、前記誘電体膜の上面から膜厚方向に進展した欠陥部を埋める前記絶縁体からなる欠陥埋設膜を形成する工程と、前記誘電体膜上面に前記絶縁体からなる平面保護膜を堆積する工程とを含むことを特徴とする請求項21に記載の半導体装置の製造方法。
- 前記第1の保護膜を形成する前に、前記誘電体膜表面上の前記平面保護膜を除去する工程をさらに含むことを特徴とする請求項22に記載の半導体装置の製造方法。
- 前記酸化チタンを主成分とする第2の保護膜を形成する工程は、前記窒化チタンを主成分とする下部電極の表面を酸化する工程と、ALD法によって酸化チタンを形成する工程を少なくとも含むことを特徴とする請求項21乃至23のいずれか1項に記載の半導体装置の製造方法。
- 前記酸化ジルコニウムを主成分とする誘電体膜を形成する工程は、酸化ジルコニウム膜中に面密度1.4E+14(atoms/cm2)未満でドープされた1層以上の不純物ドープ層を形成する工程を含む、請求項21乃至24のいずれか1項に記載の半導体装置の製造方法。
- 前記不純物ドープ層は、前記誘電体膜中でのジルコニウム原子数Zと不純物金属原子数MとのM/(Z+M)で表されるM濃度が2%以下となる範囲で複数層形成される請求項25に記載の半導体装置の製造方法。
- 前記不純物ドープ層は、ジルコニウムプリカーサとしてシクロペンタジエニル・トリス(ジメチルアミノ)ジルコニウム又はメチルシクロペンタジエニル・トリス(ジメチルアミノ)ジルコニウムを含む第1のソースガスを供給し、前記ジルコニウムプリカーサを吸着する第1の吸着ステップと、前記第1のソースガスを排気する第1のパージステップと、前記不純物金属原子を含むプリカーサを含む第2のソースガスを供給し、前記ジルコニウムプリカーサによって制限された吸着サイトに前記不純物金属原子を含むプリカーサを吸着させる第2の吸着ステップと、前記第2のソースガスを排気する第2のパージステップを、前記吸着するジルコニウムプリカーサと前記不純物金属原子を含むプリカーサを酸化するステップとを含むALDサイクルによって形成される請求項26に記載の半導体装置の製造方法。
- 前記酸化ジルコニウムを主成分とする誘電体膜を形成する工程は、4nm以下の不純物を添加されていない第1の誘電体膜と、不純物を添加された第2の誘電体膜を、この順で積層する工程を含み、前記第1の誘電体膜と前記第2の誘電体膜と前記第3の保護膜の合計の厚さが5nm以上、7nm以下とすることを特徴とする請求項25乃至27のいずれか1項に記載の半導体装置の製造方法。
- 前記誘電体膜を形成後、第3の保護膜を形成する前に、前記誘電体膜を酸化性の雰囲気で220℃から450℃の範囲から選択される温度で熱処理する工程をさらに含むことを特徴とする、請求項21乃至28のいずれか1項に記載の半導体装置の製造方法。
- 前記誘電体膜に前記第3の保護膜として絶縁体を気相含浸する工程は、原子層堆積法(ALD法)によって実施されることを特徴とする、請求項21乃至28のいずれか1項に記載の半導体装置の製造方法。
- 前記ALD法で実施される気相含浸は、少なくとも前記欠陥埋設膜を形成する間、反応ガスのドーズ時間を60秒〜600秒とすることを特徴とする請求項30に記載の半導体装置の製造方法。
- 前記第3の保護膜として前記誘電体膜に気相含浸される絶縁体の主成分が、酸化アルミニウムであることを特徴とする、請求項30又は31に記載の半導体装置の製造方法。
- 前記酸化アルミニウムが、反応ガスとしてトリメチルアルミニウムとオゾンを用いたALD法によって、プロセス温度220℃〜400℃で形成されることを特徴とする請求項32記載の半導体装置の製造方法。
- 前記第3の保護膜として前記誘電体膜に気相含浸される絶縁体の主成分が、酸化シリコンであることを特徴とする、請求項30又は31に記載の半導体装置の製造方法。
- 前記酸化シリコンが、反応ガスとしてトリスジメチルアミノシランとオゾンを用いたALD法によって、プロセス温度300℃〜400℃で形成されることを特徴とする請求項34記載の半導体装置の製造方法。
- 前記酸化シリコンが、反応ガスとしてジクロロシランとオゾンを用いたALD法によって、プロセス温度350℃〜400℃で形成されることを特徴とする請求項34記載の半導体装置の製造方法。
- 前記酸化チタンを主成分とする第1の保護膜を形成する工程の前に、前記誘電体膜を酸化性の雰囲気において220℃から450℃の範囲で選択される温度で熱処理する工程をさらに含むことを特徴とする、請求項21乃至36のいずれか1項に記載の半導体装置の製造方法。
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