JP2007329286A - 半導体装置、およびその製造方法 - Google Patents

Abstract

【課題】従来に比べて、リーク電流を低減でき、しかも信頼性を確保しつつ、誘電率の低下を抑制できる効果を有するＭＩＭ構造のキャパシタを備えた半導体装置およびその製造方法を提供する。
【解決手段】非晶質酸化ハフニウムで構成される容量絶縁膜１５と、容量絶縁膜１５の両側に配置される、それぞれ金属膜から成る上部電極１６および下部電極１４とを有するＭＩＭ構造のキャパシタ５１を備える。非晶質酸化ハフニウムは、気相反応物を順次に下部電極１４上に低温吸着後、低温酸化することにより堆積させる方法、いわゆるＡＬＤ法で形成される。ＡＬＤ法により堆積させた後、低温リモートプラズマなどで生成される酸素ラジカルにより再酸化させることにより、非晶質で、不純物の少ない酸化ハフニウム膜を実現することが可能である。
【選択図】図１

Description

本発明は、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）構造のキャパシタを備える半導体装置およびその製造方法に関するものである。

半導体装置の代表として知られているＬＳＩ（大規模集積回路）は、メモリデバイスとロジックデバイスとに大別され、メモリデバイスはＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）とＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）とに分類される。ここで、これらのメモリデバイスは、ほとんどが、集積度の点で優れているＭＯＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタによって構成されている。

またＤＲＡＭは、セルのサイズがＳＲＡＭと比較して小さく、構造も単純で集積度を上げやすいことから、情報機器等における各種の主記憶装置など、大容量を必要とする用途に広く利用されている。

さらに最近では、マイクロプロセッサ、チップセット、ビデオチップ、メモリなどの機能が1チップに集積された、いわゆるＳｏＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）の需要が増してきており、上述のＤＲＡＭとロジックデバイスとを同一チップ内に一体に形成するようにした混載ＤＲＡＭが広く普及してきている。

ＤＲＡＭは、スイッチング動作を行なうＭＯＳ型トランジスタからなるメモリセル選択用セルトランジスタと、ひとつのキャパシタとにより１つのメモリセルを構成している。データの書き込み、リフレッシュ、読み出し等が必要なとき、ＭＯＳ型トランジスタをＯＮすることによりキャパシタへ電荷の移動が起こり、この電荷を検出すればデータが判定できるという仕組みになっている。

ここで、最近の記憶容量の増大につれて、個々のメモリセル集積度を上げる試みが行われているが、キャパシタ容量の減少が問題になっている。

また、キャパシタ容量の低下により、データの読み出しが困難になるという問題以外に、放射線により記憶が消失する、いわゆるソフトエラーが問題になっている。

そこで、いかに小型化しながら容量を維持するかが、今後のＤＲＡＭの高集積化の指針となっている。

この問題を解決するために、キャパシタの構造は、平面型から、基板上にキャパシタを積み上げるスタック型構造、基板に穴を開ける円筒立体型（トレンチ型）構造、もしくはトランジスタ／配線間の層間膜中にトレンチを形成する構造等へと進化してきている。またその一方で、容量を上げる方法として高誘電率材料を容量絶縁膜に用いる方法も検討され、従来のシリコン酸化膜、窒化膜から、より誘電率の高い物質、たとえばＡｌ_２Ｏ_３（比誘電率１０）、Ｔａ_２Ｏ_５（比誘電率２５）もしくはハフニウムアルミニウム酸化膜（ＡＨＯ）を用いたキャパシタの開発が行なわれつつある。

また、容量絶縁膜と組み合わせてキャパシタを構成する下部電極（ストレージ電極）および上部電極（プレート電極）としては、従来まで多結晶シリコン膜が用いられていた。しかしながら、多結晶シリコン成膜は、一般的にはバッチ式熱ＣＶＤ法による高温長時間プロセスを要求し、この高温長時間プロセス時に、半導体基板内にすでに形成されているＭＯＳ型トランジスタ内の浅接合領域もしくはサリサイド部分、特に今後主流となりうるニッケルサリサイド等を劣化させる懸念があった。そこで、上下部電極は比較的低い温度（４００℃以下）かつ枚葉成膜による短時間で形成可能な、たとえば４００℃以下で成膜が可能な金属を用いた、いわゆるＭＩＭ構造のキャパシタが今後主流になると思われる。

ＭＩＭ構造のキャパシタにおいて、容量絶縁膜に比誘電率の高い酸化ジルコニウム（ＺｒＯ_Ｘ）、酸化ハフニウム（ＨｆＯ_Ｘ）及び酸化アルミニウム（以下ＡｌＯ）を加えたＡｌ_ＸＭ_{（１−Ｘ）}Ｏ_Ｙの非晶質膜を用いる半導体装置が特許文献１で提案されている。

また、特許文献２では、容量絶縁膜として、Ａｌ−ｒｉｃｈ ＨｆＯ_Ｘ−Ａｌ_２Ｏ_３混合膜及びＨｆ−ｒｉｃｈ ＨｆＯ_Ｘ−Ａｌ_２Ｏ_３混合膜の積層構造からなる誘電体膜を形成することが提案されている。

単体のＨｆＯ_ＸもしくはＺｒＯ_Ｘは成膜時自己結晶化する問題が知られており、これらの文献は、その問題を回避する手段として、ＡｌＯを添加して結晶成長を抑制するという方法を提案している。
特開２００４−２１４３０４号公報 特開２００４−２１４６０２号公報

しかしながら、特許文献１や特許文献２で提案されているような従来のＡｌＯを添加するＭＩＭ構造のキャパシタでは、ＡｌＯ添加により誘電率が低下し、実質的なセル容量の低下が生じるという問題が発生する。

また、セル表面積一定でセル容量を大きくする場合、容量絶縁膜の物理膜厚を減少させる必要があるが、従来のＡｌＯを添加するＭＩＭ構造のキャパシタでは、容量絶縁膜の物理膜厚を減少させるに伴ってリーク電流が増大し、デバイスの消費電力が増大し、動作不良などを誘引するという問題も発生する。

図１０に、Ａｌ組成比別のリーク電流−容量絶縁膜酸化膜換算膜厚の関係を示す。

図１０から明らかなように、容量絶縁膜膜厚が減少するに従って、リーク電流が増大している。

また、ＡｌＯ添加割合が多いものと少ないものを比較すると、ＡｌＯ添加割合が多いものの方が、容量絶縁膜が厚い領域でもリーク電流が増大していることがわかる。図１０において、例えば物理膜厚が１．４ｎｍの容量絶縁膜について見ると、ＨｆＯ：ＡｌＯ＝３：７の組成比の容量絶縁膜のリーク電流は、ＨｆＯ：ＡｌＯ＝５：５やＨｆＯ：ＡｌＯ＝７：３などのＡｌＯ組成比が小さい容量絶縁膜のリーク電流よりも大きくなっている。このことから、ＡｌＯ添加割合が多いほど、リーク電流が発生し易いことがわかる。

したがって、誘電率の低下およびリーク電流の増大という点から、容量絶縁膜にＡｌを添加することは避けるのが望ましい。

しかしながら、容量絶縁膜としてＨｆＯ、ＺｒＯ等の単体で用いる場合、堆積時に自己結晶化が進行することが知られており、その結晶膜中に存在する粒界が原因で、キャパシタへの電圧印加時に、容量絶縁膜に絶縁破壊が生じ易くなり、信頼性が低下するという問題が発生する恐れがある。

本発明は、上述した従来の課題を解決するもので、従来に比べて、リーク電流を低減でき、しかも信頼性を確保しつつ、誘電率の低下を抑制できる、ＭＩＭ構造のキャパシタを備えた半導体装置およびその製造方法を提供することを目的とする。

上述した課題を解決するために、第１の本発明は、
（１）非晶質酸化ハフニウムで構成された容量絶縁膜と、（２）前記容量絶縁膜の両側に配置された、それぞれ金属膜から成る上部電極および下部電極と、を有するＭＩＭ構造のキャパシタ、
を備えた半導体装置である。

また、第２の本発明は、
前記容量絶縁膜の膜厚は、４ｎｍ以上かつ８ｎｍ以下である、第１の本発明の半導体装置である。

また、第３の本発明は、
前記上部電極および前記下部電極は、窒化チタン、窒化タンタルまたは窒化タングステンを含む、第１の本発明の半導体装置である。

また、第４の本発明は、
その両面間を貫通する導電性部材を有する、前記下部電極の下に配置される層間絶縁膜と、
前記層間絶縁膜の下に配置されたトランジスタとを備え、
前記下部電極は、前記導電性部材によって前記トランジスタと電気的に接続されている、第１の本発明の半導体装置である。

また、第５の本発明は、
半導体基板上に層間絶縁膜を形成する層間絶縁膜形成工程と、
前記層間絶縁膜の両面間を貫通する導電性部材を、前記層間絶縁膜内に形成する導電性部材形成工程と、
前記層間絶縁膜上に、前記導電性部材により電気的に接続される下部電極を形成する下部電極形成工程と、
前記下部電極上に、非晶質酸化ハフニウムで構成される容量絶縁膜を形成する容量絶縁膜形成工程と、
前記容量絶縁膜上に上部電極を形成する上部電極形成工程とを備えた半導体装置の製造方法である。

また、第６の本発明は、
前記容量絶縁膜形成工程では、キャリアガスとしてＮ_２を用いる、第５の本発明の半導体装置の製造方法である。

また、第７の本発明は、
前記容量絶縁膜形成工程では、ハフニウムを含む気体および酸素系気体を交互に供給する方法である原子層堆積法（ＡＬＤ法）、または化学的気相堆積法（ＣＶＤ法）を用いて、前記容量絶縁膜を前記下部電極上に形成する、第５の本発明の半導体装置の製造方法である。

また、第８の本発明は、
前記容量絶縁膜形成工程において前記容量絶縁膜を形成する際の成膜温度は、２００℃以上かつ２７０℃以下であり、圧力は、２０Ｐａ以上かつ１００Ｐａ以下である、第５の本発明の半導体装置の製造方法である。

また、第９の本発明は、
前記容量絶縁膜形成工程は、形成する前記容量絶縁膜中の不純物を再酸化法を用いて除去する再酸化工程を含む、第５の本発明の半導体装置の製造方法である。

また、第１０の本発明は、
前記容量絶縁膜形成工程は、ハフニウムを含む気体および酸素系気体を交互に供給する原子層堆積法、または化学的気相堆積法を用いて、前記容量絶縁膜を前記下部電極上に形成する容量絶縁膜堆積工程と、形成する前記容量絶縁膜中の不純物を再酸化法を用いて除去する再酸化工程とを含み、前記容量絶縁膜堆積工程の後に前記再酸化工程を行う一連の工程を繰り返し行う工程である、第５の本発明の半導体装置の製造方法である。

また、第１１の本発明は、
前記再酸化法は、リモートプラズマ酸化方法、Ｏ_３ガス暴露方法、紫外線照射下でのＯ_３ガス暴露方法のいずれかである、第９または第１０の本発明の半導体装置の製造方法である。

また、第１２の本発明は、
前記容量絶縁膜形成工程では、形成させる前記容量絶縁膜中の炭素不純物濃度を１％以下にする、第９または第１０の本発明の半導体装置の製造方法である。

本発明により、従来に比べて、リーク電流を低減でき、しかも信頼性を確保しつつ、誘電率の低下を抑制できる、ＭＩＭ構造のキャパシタを備えた半導体装置およびその製造方法を提供できる。

まず、本発明の半導体装置およびその製造方法の概要について説明する。

本発明の半導体装置が備えるＭＩＭ構造のキャパシタは、下部電極および上部電極との間に非晶質ＨｆＯ_Ｘ膜を容量絶縁膜として挟みこんで形成されるキャパシタである。そして、容量絶縁膜とする非晶質ＨｆＯ_Ｘ膜は、ＴＥＭＡＨに代表される有機金属化合物を原料として成膜され、成膜後リモートプラズマによるラジカル酸化により、膜中の炭素不純物が１％以下に制御された非晶質ＨｆＯ_Ｘ膜である。

図４（ａ）に、本発明の半導体装置の第１の製造方法の流れを示す模式図を、図４（ｂ）に、本発明の半導体装置の第２の製造方法の流れを示す模式図をそれぞれ示す。

本発明の半導体装置の第１の製造方法は、下部電極および上部電極との間に非晶質ＨｆＯ_Ｘ膜が容量絶縁膜として形成されるキャパシタの製造方法に特徴があり、その非晶質ＨｆＯ_Ｘ膜は、下部電極上にＡＬＤ法（原子層堆積法）を用いて積層させる方法を用いて堆積される。

ＨｆＯ_Ｘの成膜原料として、Ｈｆを含む有機化合物を用いる。Ｈｆの有機化合物の具体例としては、Ｈｆ（ＮＣＨ_３Ｃ_２Ｈ_５）_４、Ｈｆ（Ｃ（ＣＨ_３）_３）、Ｈｆ（Ｎ（ＣＨ_３）_２）、Ｈｆ（Ｎ（Ｃ_２Ｈ_５））などが挙げられるが、Ｈｆ（ＮＣＨ_３Ｃ_２Ｈ_５）_４またはＴＥＭＡＨが一般的に用いられている。

図４（ａ）に示すように、ＡＬＤ法（原子層堆積法）の工程（Ｓ１００）は、具体例として、ＴＥＭＡＨに代表されるハフニウム（Ｈｆ）を含有した有機金属原料を吸着させる工程（Ｓ１０１）、未吸着有機金属原料を排気する工程（Ｓ１０２）、吸着した有機金属原料をＯ_３暴露により酸化成膜する工程（Ｓ１０３）、およびＯ_３を排気する工程（Ｓ１０４）からなる。

本発明の半導体装置の第１の製造方法は、図４（ａ）に示すようなこれらのＡＬＤ法の工程（Ｓ１００）を繰り返し、必要な膜厚のＨｆＯ_Ｘ膜を得た後、そのＨｆＯ_Ｘ膜をさらに、リモート酸素プラズマ、Ｏ_３もしくは紫外線照射下のＯ_３を用いて再酸化し、膜中の不必要な炭素および窒素残留物を最大限除去する再酸化工程（Ｓ１１０）を有することを特徴とする。

なお、この本発明の半導体装置の第１の製造方法については、後述する実施の形態１でさらに詳細に説明する。

本発明の半導体装置の第２の製造方法は、図４（ｂ）に示すように、第１の製造方法により得たＨｆＯ_Ｘ膜上に、再度第１の製造方法で成膜したＨｆＯ_Ｘを堆積することを繰り返すことにより成膜を行うことを特徴とする製造方法である。図４（ｂ）に示すＳ１２０の工程は、図４（ａ）に示すＡＬＤ法の工程（Ｓ１００）と再酸化工程（Ｓ１１０）を合わせた一連の工程を示している。

なお、この本発明の半導体装置の第２の製造方法についても、後述する実施の形態１でさらに詳細に説明する。

上記本発明の半導体装置の各製造方法において、成膜される容量絶縁膜は非晶質ＨｆＯ_Ｘであり、そのＡＬＤ法を用いたＨｆＯ_Ｘ積層膜の各層の酸化剤としては、Ｏ_３、ＵＶ照射下でのＯ_３法、もしくは酸素プラズマ暴露が用いられる。

比誘電率は、従来のキャパシタのＡｌＯ添加の積層膜では１０〜２０の間であるのに対して、本発明の半導体装置のキャパシタでは、ＨｆＯ_Ｘ単層であるがゆえ、２０以上の値を得ることが可能である。

図１１は、本発明のＨｆＯ膜のリーク特性および従来型のＡｌＯ／ＨｆＯ混合膜（組成比１：１）のリーク特性を示しており、両者とも酸化膜換算膜厚（Ｔｅｑ）は１．２ｎｍ相当の膜厚を有している。

本発明の半導体装置のキャパシタの容量絶縁膜のリーク電流特性は、図１１に示すように、従来のＡｌＯ／ＨｆＯ混合膜より２桁以上のリーク電流の低減が見られている。本発明のＨｆＯ_Ｘ膜は、リーク電流の流れが薄膜ゲート酸化膜同様、Fowler Nordheim（Ｆ−Ｎ）トンネリング機構あるいは直接トンネリング機構に支配されるところのリーク電流特性に類似しているが、リーク特性、信頼性等、キャパシタとして実用上問題ないことは確認済みである。

また、本発明の半導体装置を製造する際に、容量絶縁膜の原料の導入方法として、成膜チャンバー内において液体有機金属原料を気化させ導入する方法を用いることにより、原料の供給が安定し、均一な特性を有するキャパシタが得られる。

次に、本発明の半導体装置の具体的な構成およびその製造方法の実施の形態について、図面を参照しながら説明する。

（実施の形態１）
図１は、本発明の実施の形態１の半導体装置を示す断面図である。本実施の形態１の半導体装置は、メモリセル選択用トランジスタ５０とＭＩＭ構造のキャパシタ５１で構成されている。

メモリセル選択用トランジスタ５０は、半導体基板１上に形成された素子分離絶縁膜２と、素子分離絶縁膜２に囲まれた活性領域に形成されたゲート絶縁膜３と、ゲート絶縁膜３上に形成されたゲート電極４と、ゲート電極４をマスクとして不純物拡散により形成された高濃度不純物拡散層５と、ゲート絶縁膜３およびゲート電極４の側面を覆うサイドウォール６と、サイドウォール６をマスクとして不純物拡散により形成された低濃度不純物拡散層７と、ゲート電極４の上部に形成されたシリサイド層８とで構成されている。

また、ＭＩＭ構造のキャパシタ５１は、半導体基板１上に形成された第１の層間絶縁膜１０と、第１の層間絶縁膜１０内にその両面間を貫通するように形成された導電性部材１１と、第１の層間絶縁膜１０の上に形成された第２の層間絶縁膜１２と、第２の層間絶縁膜１２に形成された溝に、その溝を覆うように形成され、且つ、導電性部材１１と電気的に接続される下部電極１４と、下部電極１４および第２の層間絶縁膜１２を覆う容量絶縁膜１５と、容量絶縁膜１５を覆う上部電極１６とで構成されている。ここで、低濃度不純物拡散層７は、導電性部材１１と電気的に接続されている。

次に、本実施の形態１の半導体装置の製造方法について説明する。

図２（ａ）〜（ｃ）および図３（ａ）〜（ｃ）は、本実施の形態１の半導体装置の製造方法の各工程を示す断面図である。

まず、図２（ａ）に示すように、半導体基板１の上に、ＬＯＣＯＳ法もしくはＳＴＩ分離法を用いて素子分離絶縁膜２を形成する。次に、素子分離絶縁膜２に囲まれた活性領域上に、熱酸化法によりゲート絶縁膜３を形成する。次に、ゲート絶縁膜３上に、ＣＶＤ法によりポリシリコン膜を成長させ、フォトリソグラフィー法及びドライエッチング法により、ポリシリコン膜をパターンニングしてゲート電極４を形成する。次に、ゲート電極４間に露出している半導体基板１に、フォトリソグラフィー法及びイオン注入法を用い、ゲート電極４をマスクとして、高濃度不純物拡散層５を形成する。次に、ＣＶＤ法及びエッチング技術を用いて、ゲート絶縁膜３およびゲート電極４の側面にシリコン酸化膜からなるサイドウォール６を形成する。次に、サイドウォール６間に露出している半導体基板１に、フォトリソグラフィー法及びイオン注入法を用い、サイドウォール６をマスクとして、低濃度不純物拡散層７を形成する。その後、ゲート電極４上および拡散層５、７の上部に、サリサイド技術によりシリサイド層８を形成する。以上の工程により、メモリセル選択用トランジスタ５０が形成される。

なお、以降の工程はシリサイド層８の拡散を抑えるため、４００℃以下の温度で処理することとする。

次に、図２（ｂ）に示すように、メモリセル選択用トランジスタ５０を覆うように、ＣＶＤ法により、第１の層間絶縁膜１０を形成する。この第１の層間絶縁膜１０には、４００℃以下で成膜可能な、例えば高密度プラズマを用いたＣＶＤ−ＳｉＯ_２膜などを用いるのが望ましい。なお、この第１の層間絶縁膜１０を形成する工程が、本発明の層間絶縁膜形成工程の一例にあたる。

次に、フォトリソグラフィー法及びドライエッチング法により、第１の層間絶縁膜１０に、低濃度不純物拡散層７に貫通するコンタクトホールを形成する。次に、そのコンタクトホール内に、ＣＶＤ法もしくはＡＬＤ法により、バリアメタル及び金属膜からなる導電性部材１１を形成する。ここで、金属膜としてはタングステンを用いる。なお、この第１の層間絶縁膜１０を貫通する導電性部材１１を形成する工程が、本発明の導電性部材形成工程の一例にあたる。

次に、図２（ｃ）に示すように、第１の層間絶縁膜１０の上に、ＣＶＤ法により、第２の層間絶縁膜１２を形成する。ここで、第２の層間絶縁膜１２としては、低温成膜可能な例えば窒化膜を成長させた後、プラズマを用いた同じく低温成膜可能なＴＥＯＳ膜などを成長させる。次に、フォトリソグラフィー法及びドライエッチング法により、第２の層間絶縁膜１２に、導電性部材１１にまで達する溝１３を形成する。

次に、図３（ａ）に示すように、第２の層間絶縁膜１２の上に、ＣＶＤ法により、溝１３内を覆うように、たとえば窒化チタン膜（図示せず）を形成する。この窒化チタン膜も低温成膜が可能なＴＤＭＡＴなど有機金属材料を用いてＣＶＤ成長もしくはＡＬＤ成長させる方法で成膜することが望ましい。窒化チタンの代わりに、同様に低温成膜可能な窒化タングステン、窒化タンタル等を用いても良い。

次に、溝１３内からはみだした窒化チタン膜をエッチング法により除去し、下部電極１４を形成する。その後、溝１３内に形成された下部電極１４の表面をアッシングにより除去する。ここで、下部電極１４をアッシングにより除去する際、下部電極１４の表面が酸素プラズマに暴露され、下部電極１４の表面上に薄い酸化チタンが形成される。これがセル容量の低下、リーク電流の増大の原因となるため、これらの改善及び次工程の容量絶縁膜のインキュベーションを安定化させる目的で、アッシングの後に下部電極１４の表面をリモートプラズマで窒化する。

次に、図３（ｂ）に示すように、第２の層間絶縁膜１２及び下部電極１４上に、ＡＬＤ法を用いて、溝１３を覆うように容量絶縁膜１５を形成する。ここで、容量絶縁膜１５としてはＨｆＯ_Ｘ膜を用いる。なお、この容量絶縁膜１５を形成する工程が、本発明の容量絶縁膜形成工程の一例にあたる。

次に、図３（ｃ）に示すように、ＣＶＤ法により、容量絶縁膜１５上に溝１３内を埋めるように上部電極１６を形成する。

その後、ドライエッチング法により、上部電極１６および容量絶縁膜１５をエッチングする。次に、低温成膜可能なたとえばプラズマＴＥＯＳなどを用いて層間絶縁膜１７を成膜する。その後、コンタクトホール内タングステンプラグ工程に準ずる処理を行い、上部電極プラグ１８を形成する。さらに配線層間膜１９を成膜後、第一配線層２０を形成する。その後、多層の配線層工程、および層間絶縁層工程を経て必要なデバイスが形成される。

次に、図３（ｂ）に示した本実施の形態１の容量絶縁膜形成工程の詳細について説明する。

ＡＬＤ法による容量絶縁膜１５の形成は、図４（ａ）に示すように、ＴＥＭＡＨに代表されるＨｆを含有した有機金属原料を吸着させる工程（Ｓ１０１）、未吸着有機金属原料を排気する工程（Ｓ１０２）、吸着した有機金属原料をＯ_３暴露により酸化成膜する工程（Ｓ１０３）、およびＯ_３を排気する工程（Ｓ１０４）を繰り返す、いわゆるＡＬＤ法により４〜８ｎｍ程度の必要な膜厚のＨｆＯ_Ｘ膜を得た後、そのＨｆＯ_Ｘ膜をさらにリモート酸素プラズマ、Ｏ_３もしくは紫外線照射下のＯ_３を用いて再酸化することにより、ＨｆＯ_Ｘ膜中の不必要な炭素、窒素残留物を最大限除去する再酸化工程（Ｓ１１０）を行なう。

また、図４（ａ）に示したＡＬＤ法の工程（Ｓ１００）により形成された４〜８ｎｍ程度の必要な膜厚のＨｆＯ_Ｘ膜を得た後に、さらにその形成工程（Ｓ１００）を繰り返してもよい。

なお、本実施の形態１では、ＡＬＤ法の工程（Ｓ１００）を用いて必要な膜厚のＨｆＯ_Ｘ膜を形成させることとしたが、ＡＬＤ法の代わりにＣＶＤ法（化学的気相堆積法）を用いて必要な膜厚のＨｆＯ_Ｘ膜を形成させてもよい。なお、必要な膜厚のＨｆＯ_Ｘ膜を形成させるＡＬＤ法の工程（Ｓ１００）またはＣＶＤ法の工程が、本発明の容量絶縁膜堆積工程の一例にあたる。

図５は、プラズマ酸化量とＨｆＯ_Ｘ膜中の比誘電率の分布の関係を示す図である。プラズマ酸化量が多いほど、ＨｆＯ_Ｘ中の比誘電率は大きくなり、また膜内の比誘電率のばらつきも小さくなる。したがって、比誘電率およびそのばらつきの点からも、上記の再酸化する工程（Ｓ１１０）を行うのが好ましい。

非晶質ＨｆＯ_Ｘ膜の原料としてはＴＥＭＡＨを用いるが、ＴＥＭＡＨは常温で液体であり、１００℃程度に保持された気化器よりキャリアＮ_２ガス（０．５〜２ｓｌｍ程度）に伴われ配管を通して供給されるので、Ｈ_２Ｏとの反応により固化しやすく、その固体の飛散がパーティクルの原因になりやすい。そのため、プロセス安定性の面からキャリアＮ_２の露点は低くなければならず、露点は−１１２℃（水分濃度ｐｐｂレベル）程度以下が望ましい。

また、配管内部の部分的な温度差により再液化等が起こった場合、ＴＥＭＡＨの固化等による配管の詰まり、パーティクルの発生等が懸念される。ゆえに配管の各部温度も１００〜１５０℃の間の一定温度に保持されるのが望ましい。

ＴＥＭＡＨは配管を通してチャンバー内部に供給され、ウェハ上に吸着するが、そのときのウェハ温度は２００〜２７０℃程度が望ましい。２００℃以下の場合、反応レートが遅く、かつ膜中の炭素、窒素不純物の割合が４％を超え、膜質の劣化が顕著となる。また２７０℃以上の場合、不純物濃度は低下する傾向にあるが、ＴＥＭＡＨの自己分解が始まり、レートの制御、およびＨｆＯ_Ｘ膜の結晶成長、もしくは組成制御が困難になり、膜質の劣化が進行する。

また、成膜圧力は２０Ｐａ〜１００Ｐａ程度が望ましい。非晶質ＨｆＯ_Ｘ膜の膜厚は４ｎｍから８ｎｍ程度である。図６に、熱工程温度と臨界結晶化膜厚との関係を示す。

図６より、ＨｆＯの成膜温度が高いとき、たとえば４００℃で成膜した場合、４ｎｍ程度でＨｆＯ_Ｘは堆積時結晶化するが、成膜温度を２５０℃程度まで低下させた場合、７ｎｍ程度まで非晶質のままで存在することが示されている。しかしながら２５０℃で成膜した場合、膜中に残留炭素が１％以上存在し、リーク特性および信頼性の劣化を引き起こすことも知られている。

そこで次に、４〜８ｎｍ程度に成長した非晶質ＨｆＯ_Ｘ膜中の残留炭素および窒素不純物を除去するための再酸化処理（図４（ａ）のＳ１１０の処理）について説明する。

酸化雰囲気は、酸素リモートプラズマ、Ｏ_３雰囲気もしくは紫外線照射下でのＯ_３雰囲気による酸化処理が望ましく、処理温度は２００℃〜３５０℃、処理時間は２〜１０分である。

図７は、非晶質ＨｆＯ_Ｘ膜が成長した後に、プラズマもしくはＯ_３を用いて再酸化させた場合前後のＨｆＯ_Ｘ膜中の残留炭素濃度のＳＩＭＳ深さ方向分布について示している。

プラズマ処理を行なうことにより、表面側を中心に残留炭素濃度が低下していることが確認される。また、Ｏ_３を用いて処理した場合であるが、プラズマ処理に比べて、分布が比較的平坦であるとの結果が得られた。これは、プラズマが表面側の反応が支配的で、膜内部においては酸素活性種の失活により反応が進まないのに対して、Ｏ_３の場合は膜内部においてもプラズマほどは失活せずに反応が進行することを示していると考えられる。

いずれの場合においても、条件の最適化により再酸化効率を上げることが可能であると考える。残留炭素を除去することにより、リーク電流を低減させ、経時絶縁破壊（ＴＤＤＢ）特性評価時、キャパシタの寿命を延ばすことが可能となる。

図８に、再酸化処理別のリーク特性の面内ばらつきについて示す。再酸化処理を行なうことにより、面内のリーク特性のばらつきが抑えられていることがわかる。これは、再酸化を行なわなかった場合に炭素の残留等に起因するばらつきがあったものに対して、再酸化処理を加えることにより、膜組成、膜質の均質性が増し、リーク電流のばらつきが低減された好ましい例である。

また、本実施の形態１において、上部電極材料としては、下部電極同様、窒化チタン材料で問題ない。しかしながら、非晶質ＨｆＯ_Ｘ膜の膜質を損なうことなく上部電極を成長させる必要があり、窒化チタンでも４００℃以下の低温成膜が基本的に難しいＴｉＣｌ_４を用いたＣＶＤ窒化チタン膜を用いる方法は望ましくない。その場合、低温成膜可能な窒化チタンとして、スパッタ法による成膜とＭＯ−ＣＶＤもしくはＡＬＤ法による成膜方法がある。

しかしながら、スパッタ法により成膜させた窒化チタンは被覆性に難があるため、４００℃以下の低温成膜が可能なＴＤＭＡＴなど有機金属材料を用いてＣＶＤ成長もしくはＡＬＤ成長させた窒化チタン膜であることが望ましい。また十分被覆された窒化チタン膜上に、さらにスパッタによる窒化チタン膜を成膜することにより、上部電極の強度が増し、かつ抵抗率の低下が得られる。

また、本実施の形態１では、下部電極及び上部電極としては窒化チタン材料を用いる例で説明したが、これに限らずに窒化タンタル、窒化タングステン等の他の金属材料を用いてもよい。

本実施の形態１の半導体装置の製造方法により成膜したＨｆＯ_Ｘ膜、および従来のＡｌＯを添加した、いわゆるＡＨＯ膜のリーク電流−酸化膜換算膜厚との関係を図１０に示している。ＡｌＯ添加膜の場合、ＡｌＯ添加割合に依存して高リーク電流であることが明白である。これはＡｌＯ添加により、当然のことながら膜の実質的誘電率が低下し、所望の酸化膜換算膜厚を得るには物理膜厚を低減させなければならないことにほかならない。

なお、本実施の形態１の半導体装置は、本来の目的としてメモリ動作のみを想定したデバイスであるが、ロジックデバイスとメモリデバイスを混載した構成にも適用できる。

図９に、ロジックデバイスとメモリデバイスとを混載した構成の本発明の半導体装置の一例の断面図を示す。

メモリデバイス部５３は、図１に示した半導体装置と同じ構成であり、そのメモリデバイス部５３に隣接させて同一基板上にロジックデバイス部５２を形成させている。

ロジックデバイス部５２の形成は、第２の層間絶縁膜１２を形成する工程（図２（ｃ）の工程）までメモリデバイス部５３とほぼ同等の工程を経た後、溝１３の形成を省略し、導電性部材１１に延長する導電性部材２１を形成する工程を付加することにより形成可能である。

以上に説明したように、本発明の半導体装置の製造方法は、ＡｌＯを添加せずに非晶質ＨｆＯ_Ｘ単体で容量絶縁膜に使用することを実現するものである。そして、本発明により、ＭＩＭ構造のキャパシタにおいて、Ａｌを添加しないその容量絶縁膜を用いて、大容量化、低リーク電流を同時に満たす半導体装置を提供するとともに、低コスト及び高信頼性を誇る半導体装置の製造方法を提供することができる。

そして、本発明の半導体装置およびその製造方法を用いると、容量絶縁膜としての酸化ハフニウムの非晶質性を損なうことなく不純物を除去することができるため、結晶性抑制のためのＡｌＯを添加する必要がないことにより、単位当たりのセル容量を増大させ、リーク電流を最低限に抑えることが可能となる。また非晶質であるため、粒界起因の絶縁破壊寄与を抑えることができ、必要な経時絶縁破壊特性など信頼性も得ることが可能となる。

本発明に係る半導体装置およびその製造方法は、従来に比べて、リーク電流を低減でき、しかも信頼性を確保しつつ、誘電率の低下を抑制できる効果を有するＭＩＭ構造のキャパシタを備えているので、ＭＩＭ構造のキャパシタを備える半導体装置およびその製造方法等に有用である。

本発明の実施の形態１の半導体装置を示す断面図 （ａ）〜（ｃ）本発明の実施の形態１の半導体装置の製造方法の各工程を示す断面図 （ａ）〜（ｃ）本発明の実施の形態１の半導体装置の製造方法の各工程を示す断面図 （ａ）本発明の第１の製造方法の流れを示す模式図、（ｂ）本発明の第２の製造方法の流れを示す模式図 プラズマ酸化量とＨｆＯ_Ｘ膜中の比誘電率の分布の関係を示す図 熱工程温度と臨界結晶化膜厚との関係を示す図 非晶質ＨｆＯ_Ｘ膜が成長した後の、再酸化方法別の残留炭素濃度のＳＩＭＳ深さ方向分布を示す図 再酸化処理別のリーク特性の面内のばらつきを示す図 本発明の半導体装置の、ロジックデバイスとメモリデバイスを混載した構成の断面図 容量絶縁膜中のＡｌＯ含有割合別の、リーク電流−酸化膜換算膜厚の関係を示す図 ＡｌＯ−ＨｆＯ_Ｘ混合膜とＨｆＯ_Ｘ膜のリーク電流特性を示す図

符号の説明

１ 半導体基板
２ 素子分離絶縁膜
３ ゲート絶縁膜
４ ゲート電極
５ 高濃度不純物拡散層
６ サイドウォール
７ 低濃度不純物拡散層
８ シリサイド層
１０ 第１の層間絶縁膜
１１ 導電性部材
１２ 第２の層間絶縁膜
１３ 溝
１４ 下部電極
１５ 容量絶縁膜
１６ 上部電極
１７ 層間絶縁膜
１８ 上部電極プラグ
１９ 配線層間膜
２０ 第一配線層
２１ 導電性部材
５０ メモリセル選択用トランジスタ
５１ ＭＩＭ構造のキャパシタ
５２ ロジックデバイス部
５３ メモリデバイス部

Claims (12)

1. （１）非晶質酸化ハフニウムで構成された容量絶縁膜と、（２）前記容量絶縁膜の両側に配置された、それぞれ金属膜から成る上部電極および下部電極と、を有するＭＩＭ構造のキャパシタ、
   を備えた半導体装置。
2. 前記容量絶縁膜の膜厚は、４ｎｍ以上かつ８ｎｍ以下である、請求項１に記載の半導体装置。
3. 前記上部電極および前記下部電極は、窒化チタン、窒化タンタルまたは窒化タングステンを含む、請求項１に記載の半導体装置。
4. その両面間を貫通する導電性部材を有する、前記下部電極の下に配置される層間絶縁膜と、
   前記層間絶縁膜の下に配置されたトランジスタとを備え、
   前記下部電極は、前記導電性部材によって前記トランジスタと電気的に接続されている、請求項１に記載の半導体装置。
5. 半導体基板上に層間絶縁膜を形成する層間絶縁膜形成工程と、
   前記層間絶縁膜の両面間を貫通する導電性部材を、前記層間絶縁膜内に形成する導電性部材形成工程と、
   前記層間絶縁膜上に、前記導電性部材により電気的に接続される下部電極を形成する下部電極形成工程と、
   前記下部電極上に、非晶質酸化ハフニウムで構成される容量絶縁膜を形成する容量絶縁膜形成工程と、
   前記容量絶縁膜上に上部電極を形成する上部電極形成工程とを備えた半導体装置の製造方法。
6. 前記容量絶縁膜形成工程では、キャリアガスとしてＮ_２を用いる、請求項５に記載の半導体装置の製造方法。
7. 前記容量絶縁膜形成工程では、ハフニウムを含む気体および酸素系気体を交互に供給する方法である原子層堆積法（ＡＬＤ法）、または化学的気相堆積法（ＣＶＤ法）を用いて、前記容量絶縁膜を前記下部電極上に形成する、請求項５に記載の半導体装置の製造方法。
8. 前記容量絶縁膜形成工程において前記容量絶縁膜を形成する際の成膜温度は、２００℃以上かつ２７０℃以下であり、圧力は、２０Ｐａ以上かつ１００Ｐａ以下である、請求項５に記載の半導体装置の製造方法。
9. 前記容量絶縁膜形成工程は、形成する前記容量絶縁膜中の不純物を、再酸化法を用いて除去する再酸化工程を含む、請求項５に記載の半導体装置の製造方法。
10. 前記容量絶縁膜形成工程は、ハフニウムを含む気体および酸素系気体を交互に供給する原子層堆積法、または化学的気相堆積法を用いて、前記容量絶縁膜を前記下部電極上に形成する容量絶縁膜堆積工程と、形成する前記容量絶縁膜中の不純物を再酸化法を用いて除去する再酸化工程とを含み、前記容量絶縁膜堆積工程の後に前記再酸化工程を行う一連の工程を繰り返し行う工程である、請求項５に記載の半導体装置の製造方法。
11. 前記再酸化法は、リモートプラズマ酸化方法、Ｏ_３ガス暴露方法、紫外線照射下でのＯ_３ガス暴露方法のいずれかである、請求項９または１０に記載の半導体装置の製造方法。
12. 前記容量絶縁膜形成工程では、形成させる前記容量絶縁膜中の炭素不純物濃度を１％以下にする、請求項９または１０に記載の半導体装置の製造方法。