JP2004214602A - 半導体素子のキャパシタ形成方法 - Google Patents
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Abstract
【解決手段】半導体素子のキャパシタ形成方法に、(a)貯蔵電極コンタクトプラグを備えた層間絶縁膜の上部に貯蔵電極用酸化膜を形成する段階、(b)貯蔵電極用酸化膜の所定領域をエッチングして貯蔵電極コンタクトプラグの上部面を露出させる貯蔵電極領域を形成する段階、(c)貯蔵電極コンタクトプラグに接続する貯蔵電極を貯蔵電極領域に形成する段階、(d)貯蔵電極用酸化膜を除去する段階、(e)貯蔵電極の表面にAl−rich HfO2−Al2O3混合膜及びHf−rich HfO2−Al2O3混合膜の積層構造でなる誘電体膜を形成する段階、(f)誘電体膜を熱処理する段階、及び(g)誘電体膜の上部にプレート電極を形成する段階を含む。
【選択図】 図9
Description
【発明の属する技術分野】
本発明は、半導体素子のキャパシタ形成方法に関し、特に、キャパシタの誘電体膜をAl−rich HfO2−Al2O3混合膜とHf−rich HfO2−Al2O3混合膜の積層構造、又はAl2O3膜とHf−rich HfO2−Al2O3混合膜の積層構造で形成することにより、貯蔵電極と誘電体膜の界面に発生するシリコン酸化膜の発生を抑えて誘電率の減少を防ぎ、高い静電容量を提供するキャパシタの形成方法に関する。
【0002】
【従来の技術】
半導体素子が高集積化されてセルの大きさが減少するに伴い、貯蔵電極の面積に比例するキャパシタの静電容量を充分確保するのが困難になっている。
特に、単位セルが1つのMOSトランジスタとキャパシタから構成されるディラム素子では、相対的に多い面積を占めるキャパシタの静電容量は増加させながらその面積を減少させるのが、ディラム素子の高集積化を達成するために重要な要因の1つである。
【0003】
したがって、(εo×εr×A)/T(但し、前記εoは真空誘電率、前記εrは誘電膜の誘電率、前記Aは貯蔵電極の面積、また前記Tは誘電膜の厚さ)で示されるキャパシタの静電容量Cを増加させるため、誘電定数の高い物質を誘電体膜に用いるか、又は誘電体膜を薄く形成するか、又は貯蔵電極の表面積を増加させる等の方法を用いた。
【0004】
最近は、前記貯蔵電極の表面積を増加させる方法中の1つでコンケーブキャパシタの側壁に半球形多結晶シリコンを形成して半導体素子の高集積化を可能にしたが、0.12μm以下のデザインルールに従う高集積半導体素子のMIS構造で誘電体膜に用いるタンタリウム酸化膜は28オングストロ−ム以下の低い酸化膜換算厚さ(Tox、Oxide Equivalent Thickness)の確保が困難であるという問題点がある。
【0005】
図1は、従来の技術に係る半導体素子のキャパシタ形成方法を示す部分断面図である。
図1に示されているように、前記半導体基板(図示省略)の素子分離膜(図示省略)、不純物接合領域(図示省略)、ワードライン(図示省略)、ビットライン(図示省略)及び貯蔵電極用コンタクトプラグ(図示省略)が備えられる層間絶縁膜(図示省略)を形成する。
全体表面の上部に貯蔵電極用酸化膜(図示省略)を形成する。このとき、前記酸化膜(図示省略)は不純物が含まれた酸化膜で形成する。
貯蔵電極マスク(図示省略)を利用した写真エッチング工程で貯蔵電極に予定された領域の前記貯蔵電極用酸化膜(図示省略)を除去し、前記貯蔵電極コンタクトプラグ(図示省略)を露出させる貯蔵電極領域(図示省略)を定義する。
【0006】
次に、前記貯蔵電極コンタクトプラグ(図示省略)に接続されるよう前記貯蔵電極領域(図示省略)を含む全体表面の上部に貯蔵電極用導電層(図示省略)を蒸着する。このとき、前記貯蔵電極用導電層はドーピングされた多結晶シリコン膜11で形成する。
前記貯蔵電極領域(図示省略)を埋め込む感光膜(図示省略)を全体表面の上部に形成し、前記貯蔵電極用酸化膜(図示省略)が露出するよう平坦化エッチングする。
前記感光膜(図示省略)を除去して前記貯蔵電極領域(図示省略)の表面に貯蔵電極を形成する。ここで、前記貯蔵電極の表面に半球形多結晶シリコン膜を形成することも可能である。
【0007】
前記貯蔵電極用酸化膜(図示省略)を除去し、前記貯蔵電極のドーピングされた多結晶シリコン膜11の表面に誘電体膜のタンタリウム酸化膜15を形成する。このとき、タンタリウム酸化膜15とドーピングされた多結晶シリコン膜11の界面にシリコン酸化膜13が形成される。
【0008】
タンタリウム酸化膜15の結晶化及び酸素の欠乏を解決するためN2O又はO2アニーリング工程を行う。ここで、ドーピングされた多結晶シリコン膜11とタンタリウム酸化膜15の界面にシリコン酸化窒化膜17が形成され、シリコン酸化窒化膜17を含むタンタリウム酸化膜15の酸化膜換算厚さが28オングストロ−ムより大きくなるので、0.12μmデザインルールに適したキャパシタの静電容量の確保が困難であるという問題点がある。
したがって、半導体素子の高集積化に十分な静電容量を確保するため貯蔵電極の高さを増加させなければならないが、貯蔵電極の高さが大きくなると貯蔵電極の倒れ等により素子の不良及び収率の低下が発生するという問題点がある。
【0009】
図2〜図4は、それぞれ従来の技術の他の実施の形態に係る半導体素子のキャパシタを部分的に示した断面写真と、スパッタリング時間に従う高誘電率酸化膜の強度を示したグラフ等を示す図である。
図2は、貯蔵電極用導電層のドーピングされた多結晶シリコン膜21上に高誘電率酸化膜のHfO2膜25を蒸着しこれをアニーリングして誘電体膜を形成した後、プレート電極27を形成したことを示す部分断面写真である。
前記アニーリング工程により前記HfO2膜25とドーピングされた多結晶シリコン膜21の界面に低誘電率のシリコン酸化膜又はHfSiOx膜23が生成されて誘電体膜の誘電率を低下させる。
【0010】
図3及び図4は、AES(Auger electron spectroscopy)深さプロファイル(Depth Profile)資料で、ここでスパッタリング時間は薄膜をArイオンを利用してスパッタリングエッチングした時間を示すものであり、時間の増加に伴い薄膜の表面からバルク(bulk)内部に入っていくことを意味する。さらに、強度(intensity)はAE(Auger electron)の強度を示すもので強度が大きいというのは含量が多いことを意味する。
【0011】
前記のように、従来の技術に係る半導体素子のキャパシタ形成方法において誘電体膜にタンタリウム酸化膜だけを用いる場合は、厚い酸化膜換算厚さにより半導体素子の高集積化に十分な静電容量を確保することができず、HfO2膜を用いる場合アニーリング工程時に低誘電率薄膜が生成されて素子の誘電率が低下し、半導体素子の高集積化に十分な静電容量を確保することができないという問題点がある。
【0012】
【発明が解決しようとする課題】
本発明は、キャパシタの誘電体膜をAl−rich HfO2−Al2O3混合膜とHf−rich HfO2−Al2O3混合膜の積層構造、又はAl2O3膜とHf−rich HfO2−Al2O3混合膜の積層構造で形成することにより、貯蔵電極と誘電体膜の界面に発生するシリコン酸化膜の発生を抑えて誘電率の減少を防ぎ、高い静電容量を提供するキャパシタの形成方法を提供することにその目的がある。
【0013】
【課題を解決するための手段】
本発明に係る半導体素子のキャパシタ形成方法は、(a)貯蔵電極コンタクトプラグを備えた層間絶縁膜の上部に貯蔵電極用酸化膜を形成する段階、(b)前記貯蔵電極用酸化膜の所定領域をエッチングして前記貯蔵電極コンタクトプラグの上部面を露出させる貯蔵電極領域を形成する段階、(c)前記貯蔵電極コンタクトプラグに接続する貯蔵電極を前記貯蔵電極領域に形成する段階、(d)前記貯蔵電極用酸化膜を除去する段階、(e)前記貯蔵電極の表面にAl−rich HfO2−Al2O3混合膜及びHf−rich HfO2−Al2O3混合膜の積層構造でなる誘電体膜を形成する段階、(f)前記誘電体膜を熱処理する段階、及び
(g)前記誘電体膜の上部にプレート電極を形成する段階を含むことを第1の特徴とする。
【0014】
本発明に係る半導体素子のキャパシタ形成方法は、(a)貯蔵電極コンタクトプラグを備えた層間絶縁膜の上部に貯蔵電極用酸化膜を形成する段階、(b)前記貯蔵電極用酸化膜の所定領域をエッチングして前記貯蔵電極コンタクトプラグの上部面を露出させる貯蔵電極領域を形成する段階、(c)前記貯蔵電極コンタクトプラグに接続する貯蔵電極を前記貯蔵電極領域に形成する段階、(d)前記貯蔵電極用酸化膜を除去する段階、(e)前記貯蔵電極の表面にAl−rich HfO2−Al2O3混合膜で成る誘電体膜を形成する段階、(f)前記誘電体膜を熱処理する段階、及び(g)前記誘電体膜の上部にプレート電極を形成する段階を含むことを第2の特徴とする。
【0015】
本発明に係る半導体素子のキャパシタ形成方法は、(a)貯蔵電極コンタクトプラグを備えた層間絶縁膜の上部に貯蔵電極用酸化膜を形成する段階、(b)前記貯蔵電極用酸化膜の所定領域をエッチングし、前記貯蔵電極コンタクトプラグの上部面を露出させる貯蔵電極領域を形成する段階、(c)前記貯蔵電極コンタクトプラグに接続する貯蔵電極を前記貯蔵電極領域に形成する段階、(d)前記貯蔵電極用酸化膜を除去する段階、(e)前記貯蔵電極の表面にAl2O3膜及びHf−rich HfO2−Al2O3混合膜の積層構造でなる誘電体膜を形成する段階、(f)前記誘電体膜を熱処理する段階、及び(g)前記誘電体膜の上部にプレート電極を形成する段階を含むことを第3の特徴とする。
【0016】
【発明の実施の形態】
以下、図面を参照して本発明に係る実施の形態について詳しく説明する。
図5〜図10は、本発明の実施の形態に係る半導体素子のキャパシタ形成方法を示す断面図である。
【0017】
図5に示されているように、半導体素子(図示省略)に素子分離膜(図示省略)、不純物接合領域(図示省略)、ワードライン(図示省略)及びビットライン(図示省略)を形成し、その上部に平坦化形成された層間絶縁膜31を形成する。
【0018】
次に、層間絶縁膜31の上部にエッチング障壁層33の窒化膜を形成した後、貯蔵電極コンタクトマスク(図示省略)を利用した写真エッチング工程で層間絶縁膜31をエッチングして貯蔵電極コンタクトホールを形成し、これを導電層で埋め込んで貯蔵電極コンタクトプラグ35を形成する。
図6に示されているように、全体表面の上部に貯蔵電極用酸化膜37を形成する。貯蔵電極用酸化膜37は、半導体素子の製造工程に用いられる通常の酸化膜である。
【0019】
図7に示されているように、貯蔵電極マスク(図示省略)を利用した写真エッチング工程で前記貯蔵電極用酸化膜37をエッチングし、前記貯蔵電極コンタクトプラグ35を露出させる貯蔵電極領域39を形成する。
【0020】
図8に示されているように、貯蔵電極領域39を含む全体表面の上部に貯蔵電極用導電層のドーピングされた多結晶シリコン膜(図示省略)を形成する。次に、全体表面の上部に感光膜(図示省略)を塗布し貯蔵電極用酸化膜37が露出するよう平坦化エッチングした後、前記感光膜を除去して貯蔵電極41を形成する。貯蔵電極41は、表面に半球形多結晶シリコン膜(図示省略)を追加的に含むことができる。ここで、貯蔵電極41が半球形多結晶シリコン膜を含む場合は、ドーピングされた非晶質シリコン膜とアンドーピングされた非晶質シリコン膜を積層し、前記アンドーピングされた非晶質シリコン膜を半球形多結晶シリコン膜に成長させる熱処理工程を行った後、後続熱処理工程を行って貯蔵電極と半球形多結晶シリコン膜を形成する。
図9に示されているように、貯蔵電極用酸化膜37を周辺層とのエッチング選択比の差を利用して除去する。
【0021】
次に、NH4OH:H2O2:H2=1:(4〜5):(20〜50)の組成比を有する洗浄液で貯蔵電極41の表面を洗浄し、3〜5オングストロ−ムの厚さを有する化学酸化膜(図示省略)を形成するか、HF又はBOE溶液を利用して貯蔵電極41の表面を洗浄し、RTO工程を利用して8〜15オングストロ−ムの厚さを有する酸化膜(図示省略)を形成する。
【0022】
その次に、全体表面の上部に誘電体膜43を形成する。ここで、誘電体膜43は貯蔵電極41の表面にAl−rich HfO2−Al2O3混合膜47とHf−richHfO2−Al2O3混合膜49を順次積層し、これを熱処理して形成したものである。ここで、Al−rich HfO2−Al2O3混合膜47に代えて純粋なAl2O3膜を用いることができ、誘電体膜43はHf−rich HfO2−Al2O3混合膜49を形成せずAl−rich HfO2−Al2O3混合膜だけで成る単一膜で形成することもできる。ドーピングされたポリシリコンから成る貯蔵電極41とAl−rich HfO2−Al2O3混合膜47の界面にはシリコン酸化膜45が形成されるが、SiO2より酸化力の大きいAl2O3が前記熱処理工程でSiO2をAl2O3に変更させてシリコン酸化膜45が全て除去されるので、シリコン酸化膜45による誘電率の低下問題は発生しない。
【0023】
Al−rich HfO2−Al2O3混合膜47とHf−rich HfO2−Al2O3混合膜49は、ALD方法を利用してそれぞれ5〜30オングストロ−ム及び10〜100オングストロ−ムの厚さで形成するのが好ましい。具体的には、AlのソースにAl(CH4)3、HfのソースにHfCl4、及びOのソースにH2Oを用い、Alパルス(pulse)、N2パージ(purge)、H2Oパルス及びN2パージの工程をAl2O3の1サイクルにし、Hfパルス、N2パージ、H2Oパルス及びN2パージの工程をHfO2の1サイクルにし、150〜600℃温度の範囲でALD方法で形成する。
さらに、HfのソースにHfCl4、Hf[N(C2H5)2]4、HF[N(CH3)2]4、Hf[N(CH3)(C2H5)]4、Hf[OC(CH3)3]4、Hf(NO3)4及びこれらの組合せのうち選択された何れか1つを用い、OのソースにH2O、O2、N2O、O3及びこれらの組合せのうち何れか1つを用いてHfパルス、N2パージ、Oパルス及びN2パージをHfO2の1サイクルにすることもできる。
【0024】
Al−rich HfO2−Al2O3混合膜47はHfO2:Al2O3=(1サイクル:1サイクル)〜(9サイクル:1サイクル)の比率で蒸着するのが好ましく、Hf−rich HfO2−Al2O3混合膜はHfO2:Al2O3=(9サイクル:1サイクル)〜(2サイクル:1サイクル)の比率で蒸着するのが好ましい。
【0025】
前記熱処理工程は、500〜900℃の温度及び酸素又は窒素ガス雰囲気で1〜10分間急速熱処理工程で行うか、又は500〜900℃の温度及び酸素、窒素又はN2Oガス雰囲気で10〜60分間ファーネス(furnace)で行う。
【0026】
図10に示されているように、誘電体膜43の上部にプレート電極51を形成する。プレート電極51はTaN、TiN、WN、W、Pt、ルテニウム、イリジウム、ドーピングされた多結晶シリコン及びこれらの組合せで成る群から選択された何れか1つで形成するが、CVD方法で形成するのが好ましい。
【0027】
図11は、本発明と従来の技術に係る薄膜の蒸着厚さに伴う誘電体膜の厚さを比較して示したグラフ図であり、本発明に係るHfO2−Al2O3混合膜の厚さがより小さいことが分かる。
【0028】
【発明の効果】
本発明に係る半導体素子のキャパシタ形成方法は、キャパシタの誘電体膜をAl−rich HfO2−Al2O3混合膜とHf−rich HfO2−Al2O3混合膜の積層構造、又はAl2O3膜とHf−rich HfO2−Al2O3混合膜の積層構造で形成することにより、貯蔵電極と誘電体膜の界面に発生するシリコン酸化膜の発生を抑えて誘電率の減少を防ぎ、高い静電容量を提供するという効果がある。
【図面の簡単な説明】
【図1】従来の技術に係る半導体素子のキャパシタを示す部分断面図である。
【図2】従来技術の他の実施の形態に基づき形成されたキャパシタの断面図写真と、前記キャパシタの誘電体膜の特性変化を示すグラフ図である。
【図3】従来技術の他の実施の形態に基づき形成されたキャパシタの断面図写真と、前記キャパシタの誘電体膜の特性変化を示すグラフ図である。
【図4】従来技術の他の実施の形態に基づき形成されたキャパシタの断面図写真と、前記キャパシタの誘電体膜の特性変化を示すグラフ図である。
【図5】本発明の実施の形態に基づき形成された半導体素子のキャパシタ形成方法を示す断面図である。
【図6】本発明の実施の形態に基づき形成された半導体素子のキャパシタ形成方法を示す断面図である。
【図7】本発明の実施の形態に基づき形成された半導体素子のキャパシタ形成方法を示す断面図である。
【図8】本発明の実施の形態に基づき形成された半導体素子のキャパシタ形成方法を示す断面図である。
【図9】本発明の実施の形態に基づき形成された半導体素子のキャパシタ形成方法を示す断面図である。
【図10】本発明の実施の形態に基づき形成された半導体素子のキャパシタ形成方法を示す断面図である。
【図11】高誘電率薄膜の蒸着厚さに従う誘電体膜の厚さを示すグラフ図である。
【符号の説明】
11、21 ドーピングされた多結晶シリコン膜、貯蔵電極
13、45 シリコン酸化膜
15 タンタリウム酸化膜
17 シリコン酸化窒化膜
23 シリコン酸化膜又はHfSiOx
25 HfO2膜
27、51 プレート電極
31 層間絶縁膜
33 エッチング障壁層
35 貯蔵電極コンタクトプラグ
37 貯蔵電極用酸化膜
39 貯蔵電極領域
41 貯蔵電極、ドーピングされた多結晶シリコン膜
43 誘電体膜
47 Al−rich HfO2−Al2O3混合膜
49 Hf−rich HfO2−Al2O3混合膜
Claims (14)
- (a)貯蔵電極コンタクトプラグを備えた層間絶縁膜の上部に貯蔵電極用酸化膜を形成する段階、
(b)前記貯蔵電極用酸化膜の所定領域をエッチングして前記貯蔵電極コンタクトプラグの上部面を露出させる貯蔵電極領域を形成する段階、
(c)前記貯蔵電極コンタクトプラグに接続する貯蔵電極を前記貯蔵電極領域に形成する段階、
(d)前記貯蔵電極用酸化膜を除去する段階、
(e)前記貯蔵電極の表面にAl−rich HfO2−Al2O3混合膜及びHf−rich HfO2−Al2O3混合膜の積層構造でなる誘電体膜を形成する段階、
(f)前記誘電体膜を熱処理する段階、及び
(g)前記誘電体膜の上部にプレート電極を形成する段階を含むことを特徴とする半導体素子のキャパシタ形成方法。 - 前記(d)段階を行った後、NH4OH:H2O2:H2O=1:(4〜5):(20〜50)の組成比を有する洗浄液で前記貯蔵電極の表面を洗浄し、3〜5オングストロ−ムの厚さを有する酸化膜を形成する段階をさらに含むことを特徴とする請求項1に記載の半導体素子のキャパシタ形成方法。
- 前記(d)段階を行った後、HF又はBOE溶液を利用して前記貯蔵電極の表面を洗浄し、RTO工程を利用して8〜15オングストロ−ムの厚さを有する酸化膜を形成する段階をさらに含むことを特徴とする請求項1に記載の半導体素子のキャパシタ形成方法。
- 前記(e)段階は、ALD方法を利用してそれぞれ5〜30A及び10〜100オングストロ−ムの厚さで形成する工程であることを特徴とする請求項1に記載の半導体素子のキャパシタ形成方法。
- 前記(e)段階は、AlのソースにAl(CH4)3、HfのソースにHfCl4、及びOのソースにH2O、O3、O2、N2O及びこれらの混合ガスのうち何れか1つを用いてAlパルス、N2パージ、Oパルス及びN2パージの工程をAl2O3の1サイクルにし、Hfパルス、N2パージ、Oパルス及びN2パージの工程をHfO2の1サイクルにするALD方法であることを特徴とする請求項1に記載の半導体素子のキャパシタ形成方法。
- 前記(e)段階は、150〜600℃の温度で行われるALD又はCVD工程であることを特徴とする請求項1に記載の半導体素子のキャパシタ形成方法。
- 前記(e)段階はHfのソースにHfCl4、Hf[N(C2H5)2]4、HF[N(CH3)2]4、Hf[N(CH3)(C2H5)]4、Hf[OC(CH3)3]4、Hf(NO3)4及びこれらの組合せのうち選択された何れか1つを用い、OのソースにH2O、O2、N2O、O3及びこれらの組合せのうち何れか1つを用いてHfパルス、N2パージ、Oパルス及びN2パージをHfO2の1サイクルにするALD方法であることを特徴とする請求項1に記載の半導体素子のキャパシタ形成方法。
- 前記Al−rich HfO2−Al2O3混合膜は、HfO2:Al2O3=(1サイクル:1サイクル)〜(9サイクル:1サイクル)の比率で形成することを特徴とする請求項1に記載の半導体素子のキャパシタ形成方法。
- Hf−rich HfO2−Al2O3混合膜は、HfO2:Al2O3=(9サイクル:1サイクル)〜(2サイクル:1サイクル)の比率で形成することを特徴とする請求項1に記載の半導体素子のキャパシタ形成方法。
- 前記(f)段階は、500〜900℃の温度及び酸素又は窒素ガス雰囲気で1〜10分間行われることを特徴とする請求項1に記載の半導体素子のキャパシタ形成方法。
- 前記(f)段階は、500〜900℃の温度及び酸素、窒素又はN2Oガス雰囲気で10〜60分間ファーネスで行われることを特徴とする請求項1に記載の半導体素子のキャパシタ形成方法。
- 前記(g)段階はTaN、TiN、WN、W、Pt、ルテニウム、イリジウム、ドーピングされた多結晶シリコン及びこれらの組合せのうち選択された何れか1つで貯蔵電極を形成するCVD工程であることを特徴とする請求項1に記載の半導体素子のキャパシタ形成方法。
- (a)貯蔵電極コンタクトプラグを備えた層間絶縁膜の上部に貯蔵電極用酸化膜を形成する段階、
(b)前記貯蔵電極用酸化膜の所定領域をエッチングして前記貯蔵電極コンタクトプラグの上部面を露出させる貯蔵電極領域を形成する段階、
(c)前記貯蔵電極コンタクトプラグに接続する貯蔵電極を前記貯蔵電極領域に形成する段階、
(d)前記貯蔵電極用酸化膜を除去する段階、
(e)前記貯蔵電極の表面にAl−rich HfO2−Al2O3混合膜で成る誘電体膜を形成する段階、
(f)前記誘電体膜を熱処理する段階、及び
(g)前記誘電体膜の上部にプレート電極を形成する段階を含むことを特徴とする半導体素子のキャパシタ形成方法。 - (a)貯蔵電極コンタクトプラグを備えた層間絶縁膜の上部に貯蔵電極用酸化膜を形成する段階、
(b)前記貯蔵電極用酸化膜の所定領域をエッチングし、前記貯蔵電極コンタクトプラグの上部面を露出させる貯蔵電極領域を形成する段階、
(c)前記貯蔵電極コンタクトプラグに接続する貯蔵電極を前記貯蔵電極領域に形成する段階、
(d)前記貯蔵電極用酸化膜を除去する段階、
(e)前記貯蔵電極の表面にAl2O3膜及びHf−rich HfO2−Al2O3混合膜の積層構造でなる誘電体膜を形成する段階、
(f)前記誘電体膜を熱処理する段階、及び
(g)前記誘電体膜の上部にプレート電極を形成する段階を含むことを特徴とする半導体素子のキャパシタ形成方法。
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