JPWO2006028215A1 - 薄膜キャパシタ及びその形成方法、及びコンピュータ読み取り可能な記憶媒体 - Google Patents

薄膜キャパシタ及びその形成方法、及びコンピュータ読み取り可能な記憶媒体 Download PDF

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Abstract

薄膜キャパシタにおいて、電界集中を抑制してリーク電流を低減する。導電材料からなる下部電極（２２）上に第１のジルコニウム酸化物層（２６Ａ）を形成する。第１のジルコニウム酸化物層（２６Ａ上）にアモルファス材料よりなるバッファ層（２８）を形成する。バッファ層（２８）上に第２のジルコニウム酸化物層（２６Ｂ）を形成し、第２のジルコニウム酸化物層（２６Ｂ）上に、導電材料からなる上部電極（２４）を形成する。

Description

本発明は薄膜キャパシタに係り、特に半導体基板上に形成されるジルコニウム酸化物又はハフニウム酸化物の薄膜を用いた薄膜キャパシタの構造に関する。
半導体素子中に受動素子として薄膜キャパシタを形成する場合、誘電体材料として酸化シリコン（ＳｉＯ），窒化シリコン（ＳｉＮ），酸化アルミニウム（ＡｌＯ），酸化ジルコニウム（ＺｒＯ），酸化ハフニウム（ＨｆＯ）等が用いられる。これらの誘電体材料の中で酸化ジルコニウム（ジルコニウム酸化物）及び酸化ハフニウム（ハフニウム酸化物）は誘電率が特に大きく、小型で大きな容量の薄膜キャパシタを形成するのに好適である。
ジルコニウム酸化物により形成された薄膜キャパシタ（以下、ＺｒＯ薄膜キャパシタと称する）は、半導体素子の多層構造中において、例えば、ＴｉＮの下部電極上に例えばＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて１０ｎｍ程度の厚みのＺｒＯ膜を形成し、その上にＴｉＮの上部電極を形成することで形成される。
また、ハフニウム酸化物により形成された薄膜キャパシタ（以下、ＨｆＯ薄膜キャパシタと称する）も、例えば、ＴｉＮの下部電極上にＡＬＤ法を用いて１０ｎｍ程度の厚みのＨｆＯ膜を形成し、その上にＴｉＮの上部電極を形成することで形成される。
上述のように、ジルコニウム及びハフニウムはキャパシタ材料や絶縁材料として用いられることが多い。例えば、ＭＯＳＦＥＴのゲート絶縁膜として高誘電率のＺｒＯ２膜を用いることが提案されている（例えば、特許文献１参照。）。
特開２００３−１５１９７６号公報
ジルコニウムの中でも特に酸化ジルコニウムＺｒＯ２は高誘電率を有し、且つ２５０℃程度の低温で成膜可能であるため、薄膜キャパシタの材料として好適である。ところが、ＺｒＯ２膜は結晶化が進むと表面ラフネス（表面粗さ）が増大し、キャパシタとして機能する際にリーク電流が大きくなるという問題がある。すなわち、ＺｒＯ２膜の表面ラフネスが増大すると電極層とＺｒＯ２膜との界面（すなわち、表面ラフネスの大きなＺｒＯ２膜の表面）において、電界集中が大きくなり、これによりリーク電流が増大する。
また、ハフニウム酸化物である酸化ハフニウムＨｆＯ２についても同様であり、結晶化が進むと表面ラフネス（表面粗さ）が増大し、キャパシタとして機能する際にリーク電流が大きくなるという問題がある。
本発明は上述の問題点に鑑みなされたものであり、電界集中を抑制してリーク電流が低減されたジルコニウム酸化物又はハフニウム酸化物を用いた薄膜キャパシタを提供することを目的とする。
上述の目的を達成するために、本発明の一つの面によれば、ジルコニウム酸化物又はハフニウム酸化物を誘電体として形成された薄膜キャパシタであって、導電材料からなる下部電極と、該下部電極上に形成された第１の誘電体層と、該第１の誘電体層上に形成されたバッファ層と、該バッファ層上に形成された第２の誘電体層と、該第２の誘電体層上に形成され、導電材料からなる上部電極とを有し、前記第１及び第２の誘電体層は、ジルコニウム酸化物及びハフニウム酸化物のいずれか一方により形成されることを特徴とする薄膜キャパシタが提供される。
上述の発明による薄膜キャパシタにおいて、前記バッファ層はアモルファス材料により形成されることが好ましい。前記バッファ層は、Ａｌ２Ｏ３，ＨｆＯ２，Ｔａ２Ｏ５，アモルファスＺｒＯ２のうちから選定された材料により形成されることが好ましい。また、前記第１及び第２の誘電体層は同じ厚みを有しており、前記バッファ層は前記第１及び第２の誘電体層より薄いことが好ましい。前記第１及び第２の誘電体層はジルコニウム酸化物より形成され、前記第１及び第２の誘電体の各々の厚みは１〜７０Å以下であり、前記バッファ層の厚みは１〜２０Å以上であることとしてもよい。前記第１の誘電体層、前記バッファ層、及び前記第２の誘電体層は、連続した工程で形成されたこととしてもよい。
また、本発明の他の面によれば、ジルコニウム酸化物又はハフニウム酸化物を誘電体として形成された薄膜キャパシタであって、導電材料からなる下部電極と、導電材料からなる上部電極と、該下部電極と該上部電極との間に形成された複数の誘電体層と、該複数の誘電体層のうち隣接した上下の層の間に形成されたアモルファス材料よりなるバッファ層とを有し、前記複数の誘電体層は、ジルコニウム酸化物及びハフニウム酸化物のいずれか一方により形成されることを特徴とする薄膜キャパシタが提供される。
上述の薄膜キャパシタにおいて、 前記バッファ層は、Ａｌ２Ｏ３，ＨｆＯ２，Ｔａ２Ｏ５，アモルファスＺｒＯ２のうちから選定された材料により形成されることが好ましい。
また、本発明の他の面によれば、ジルコニウム酸化物又はハフニウム酸化物を誘電体として用いた薄膜キャパシタの形成方法であって、導電材料からなる下部電極を形成し、ジルコニウム酸化物及びハフニウム酸化物のいずれか一方により、該下部電極上に所定の厚みの第１の誘電体層を形成し、該第１の誘電体層上に所定の厚みのバッファ層を形成し、前記第１の誘電体層と同じ材料を用いて、所定の厚みの第２の誘電体層を該バッファ層上に形成し、該第２の誘電層上に導電材料からなる上部電極を形成することを特徴とする薄膜キャパシタの形成方法が形成される。
上述の発明による薄膜キャパシタの形成方法において、前記第１の誘電体層の形成、前記バッファ層の形成、及び前記第２の誘電体層の形成を、ＡＬＤ法による成膜処理で連続して行なうことが好ましい。
また、本発明の他の面によれば、コンピュータ読み取り可能な記憶媒体であって、導電材料からなる下部電極を形成し、ジルコニウム酸化物及びハフニウム酸化物のいずれか一方により、該下部電極上に所定の厚みの第１の誘電体層を形成し、該第１の誘電体層上に所定の厚みのバッファ層を形成し、前記第１の誘電体層と同じ材料を用いて、所定の厚みの第２の誘電体層を該バッファ層上に形成し、該第２の誘電層上に導電材料からなる上部電極を形成する薄膜キャパシタの形成方法をコンピュータに実行させるプログラムを格納したことを特徴とするコンピュータ読み取り可能な記憶媒体が提供される。
上述の発明によるコンピュータ読み取り可能な記憶媒体において、前記プログラムは、前記第１の誘電体層の形成、前記バッファ層の形成、及び前記第２の誘電体層の形成を、ＡＬＤ法による成膜処理で連続して実行させることが好ましい。
また、本発明の他の面によれば、ジルコニウム酸化物又はハフニウム酸化物を誘電体として用いた薄膜キャパシタの形成方法であって、導電材料からなる下部電極を形成し、ジルコニウム酸化物及びハフニウム酸化物のいずれか一方により、該下部電極上に所定の厚みの誘電体層を形成し、該誘電体層上に所定の厚みのバッファ層を形成し、前記誘電体層を形成する工程と前記バッファ層を形成する工程とを交互に所定の回数繰り返して所定の厚みの多層誘電体層を形成し、該多層誘電体層上に導電材料からなる上部電極を形成する ことを特徴とする薄膜キャパシタの形成方法が提供される。
上述の発明による薄膜キャパシタの形成方法において、前記誘電体層の形成及び前記バッファ層の形成を、ＡＬＤ法による成膜処理で連続して行なうことが好ましい。
また、本発明の他の面によれば、コンピュータ読み取り可能な記憶媒体であって、導電材料からなる下部電極を形成し、ジルコニウム酸化物及びハフニウム酸化物のいずれか一方により、該下部電極上に所定の厚みの誘電体層を形成し、該誘電体層上に所定の厚みのバッファ層を形成し、前記誘電体層を形成する工程と前記バッファ層を形成する工程とを交互に所定の回数繰り返して所定の厚みの多層誘電体層を形成し、該多層誘電体層上に導電材料からなる上部電極を形成する薄膜キャパシタの形成方法をコンピュータに実行させるプログラムを格納したことを特徴とするコンピュータ読み取り可能な記憶媒体が提供される。
上述の発明によるコンピュータ読み取り可能な記憶媒体において、前記プログラムは、前記誘電体層の形成及び前記バッファ層の形成を、ＡＬＤ法による成膜処理で連続して実行させることが好ましい。
本発明によれば、ジルコニウム酸化物層又はハフニウム酸化物層を複数層に分割して各々の層が所定の厚みより小さい厚みとし、さらにジルコニウム酸化物層又はハフニウム酸化物層の間にバッファ層を形成する。これにより、ジルコニウム酸化物層又はハフニウム酸化物層の表面ラフネスが小さくなる。その結果、表面ラフネスに起因する電界集中が抑制され、リーク電流を低減することができる。
ＺｒＯ２膜の厚さと表面ラフネスとの関係を示すグラフである。 本発明の第１実施例による薄膜キャパシタが形成されたデバイス構造を示す図である。 ＡＬＤ法による薄膜形成処理を行なう処理装置の模式図である。 本発明の第１実施例による薄膜キャパシタ生成処理のフローチャートである。 図２に示すＺｒＯ２層を形成する際の成膜工程のフローチャートである。 図２に示すバッファ層としてＡｌ２Ｏ３膜を形成する際の成膜工程のフローチャートである。 図２に示すバッファ層としてＨｆＯ２膜を形成する際の成膜工程のフローチャートである。 本発明による薄膜キャパシタを形成するためのクラスタツールの一例を示す概略構成図である。 ＨｆＯ２膜の厚さと表面ラフネスとの関係を示すグラフである。 本発明の第２実施例による多層構造の薄膜キャパシタの構成の一例を示す図である。 本発明の第２実施例による多層構造の薄膜キャパシタの構成の一例を示す図である。 本発明の第２実施例による多層構造の薄膜キャパシタの構成の一例を示す図である。 本発明の第２実施例による多層構造の薄膜キャパシタ生成処理のフローチャートである。 図１０乃至図１２に示すＨｆＯ２層を形成する際の成膜工程のフローチャートである。 図１０乃至図１２に示すＡｌ２Ｏ３層を形成する際の成膜工程のフローチャートである。 本発明による積層膜ＨｆＡｌＯがゲート電極に用いられたトランジスタ構造を示す図である。
符号の説明
２ 薄膜キャパシタ
４ Ｓｉ基板
６ トランジスタ構造
８ ソース領域
１０ ドレイン領域
１２ ゲート電極
１４ 配線コンタクト
１６ ソース電極
２２ 下部電極
２４ 上部電極
２６Ａ，２６Ｂ ＺｒＯ２層
２８ バッファ層
３６Ａ ＨｆＯ２層
３８ Ａｌ２Ｏ３バッファ層
５２ 積層膜（ＨｆＡｌＯ）
５４ ゲート電極
次に、本発明の第１実施例による薄膜キャパシタについて図面を参照しながら説明する。
まず、ジルコニウム酸化物膜の表面ラフネスについて説明する。図１はジルコニウム酸化物膜（ＺｒＯ２膜と称することもある）の厚みと表面ラフネス（表面粗さ）との関係を示すグラフである。なお、ジルコニウム酸化物は、ＺｒＯ２を以外のジルコニウムの酸化物を含むものである。
図１のグラフはＺｒＯ２膜をＳｉ基板上にＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により生成した際の、ＺｒＯ２膜の厚みと表面ラフネスとの関係を示している。図１からわかるように、ＺｒＯ２膜の厚みが６０Å程度までは、表面ラフネスはＲＭＳで０．３ｎｍ以下であるが、厚みが６０Åを越えると表面ラフネスは急激に大きくなりはじめる。
ここで、例えばＺｒＯ２膜を誘電体としてキャパシタを形成する際の膜厚は、ＺｒＯ２の誘電率ε＝２１〜３０では、６０Å以上が必要である。例えば、１００Åの膜厚とすると、表面ラフネスは増大してＲＭＳで１．００ｎｍ近くにまで達してしまい、ＺｒＯ２膜の表面は電界が集中するような凹凸を有する表面となってしまう。その結果、薄膜キャパシタの信頼性が損なわれてしまうおそれがある。ＺｒＯ２膜の表面ラフネスの増加は、結晶化率に依存するものと考えられる。すなわち、膜厚の厚いＺｒＯ２膜を形成する際には形成工程時間が長くなり、それに伴ってＺｒＯ２膜中の結晶化が進んで結晶が成長するに従って、表面近傍の結晶粒が成長して凹凸となって現れるものと考えられる。この図より、好ましいキャパシタ膜厚は７０Å以下、ラフネスは０．４ｎｍ以下である。
そこで、本発明者は、ＺｒＯ２膜の中にアモルファス層をバッファ層として挟み込み、表面ラフネスを小さいまま維持することを考案した。図２は本発明の第１実施例によるＺｒＯ２膜を用いた薄膜キャパシタを含むデバイス構造の模式図である。
本発明の第１実施例によるＺｒＯ２膜を用いた薄膜キャパシタ２は、例えばシリコン基板４上に形成されたトランジスタ構造６に接続されたメモリセルとして形成される。トランジスタ構造６は、ソース領域８と、ドレイン領域１０と、ゲート電極１２とを有する電界効果型トランジスタ（ＦＥＴ）である。薄膜キャパシタ２は、タングステン（Ｗ）などにより形成された配線コンタクト１４によりトランジスタ構造６中のソース電極１６に接続されている。
薄膜キャパシタ２は、例えばＴｉＮのような導電材料により形成された下部電極２２と上部電極２４とを有しており、それらの間に高誘電率を有する誘電体層としてＺｒＯ２薄膜２６が形成されることにより、薄膜キャパシタとして機能する。ＺｒＯ２薄膜２６は、下部電極２２側の第１の誘電体層としてＺｒＯ２層２６Ａと、上部電極側の第２の誘電体層としてＺｒＯ２層２６Ｂとに分割されており、ＺｒＯ２層２６ＡとＺｒＯ２層２６Ｂとの間にバッファ層２８が挟み込まれるように形成されている。
ＺｒＯ２層２６Ａと２６Ｂの各々は、例えば３０〜５０Å（３〜５ｎｍ）程度の厚みであり、ＺｒＯ２層２６Ａは表面ラフネスが良好な状態である。バッファ層２８は１〜２ｎｍ程度の厚みに形成される。したがって、ＺｒＯ２層２６Ａ及び２６Ｂを合わせて全体として６０〜１００Å程度の膜厚のＺｒＯ２薄膜が形成されている。
バッファ層２８は、Ａｌ２Ｏ３，ＨｆＯ２，Ｔａ２Ｏ５，アモルファスＺｒＯ等のアモルファス材料により形成され高誘電率の部材が好ましい。バッファ層２８は、ＺｒＯ２層２６Ｂの結晶化を抑制する機能を果たす。
図２に示すデバイス構造を形成する際、トランジスタ構造６を多層構造により形成した後に、薄膜キャパシタ２が形成される。薄膜キャパシタ２の形成段階では、既にトランジスタ構造６が形成されており、トランジスタ構造６を維持しながら薄膜キャパシタ２を形成するには、高い誘電率膜を比較的低温で形成する必要がある。そこで、高誘電率を有しており、２５０℃程度の温度条件で生成可能なＺｒＯ２薄膜を薄膜キャパシタとして用いる。
ＺｒＯ２薄膜２６は、例えばＴｉＮにより形成された下部電極２２上にＡＬＤ法により形成される。この際、一回の薄膜形成工程でＺｒＯ２薄膜２６の膜厚を１００Åまで成長させると、上述のようにＺｒＯ２薄膜２６の表面ラフネスが大きくなってしまい、上下電極２２，２４間に電圧が加えられた際にＺｒＯ２薄膜の表面の凹凸（ＺｒＯ２層と上部電極２４との間の界面の凹凸）により電界集中が生じてリーク電流が増大し、キャパシタの信頼性が低下してしまう。
そこで、本実施例では、ＺｒＯ２薄膜２６をＺｒＯ２層２６Ａと２６Ｂとに分けて生成し、ＺｒＯ２層２６Ａと２６Ｂの各々の膜厚を３０〜７０Åとすることにより、ＺｒＯ２層２６Ａは表面ラフネスが良好な状態で形成し、ＺｒＯ２層２６Ａ上にバッファ層２８を形成してバッファ層２８上にＺｒＯ２層２６Ｂを形成することで、ＺｒＯ２層２６Ｂの結晶化を抑制し、結果として、ＺｒＯ２層２６Ｂの表面ラフネスを小さく抑制している。
下側のＺｒＯ２層２６Ａを形成した後、２５０℃以下の温度で例えばアモルファス材料からなるバッファ層２８を形成すれば、ＺｒＯ２層２６Ａの表面ラフネスは膜厚が５０Åであるときの小さな表面ラフネスのままに維持され、バッファ層２８の表面は平滑な面となる。したがって、上側のＺｒＯ２層２６Ｂをバッファ層２８の上に形成する際には、ラフネスの小さいバッファ層の表面上にＺｒＯ２層を形成することとなり、ＺｒＯ２層２６Ｂの表面ラフネスは、５０Åの膜厚で形成した場合の膜厚と略同じとなる。すなわち、ＺｒＯ２層２６Ａ及び２６Ｂの各々の表面の表面ラフネスは５０Åの膜厚で形成する際の表面ラフネスと同等で小さなラフネスとなり、リーク電流を増大させるような大きな電界集中は生じない。
なお、バッファ層２８の材料としては、下側のＺｒＯ２層２６Ａの表面状態をリセットしてラフネスの小さい状態から上側のＺｒＯ２層を形成するという目的で、結晶粒が成長していないアモルファス材料が好適であり、なおかつキャパシタ材料として機能するような高誘電体材料が好ましい。そのような材料として、Ａｌ２Ｏ３，ＨｆＯ２，Ｔａ２Ｏ５，アモルファスＺｒＯ２等がある。
以上のように、本実施例によれば、２つのＺｒＯ２層２６Ａ，２６Ｂの間にアモルファス材料によるバッファ層２８を形成することにより、表面ラフネスを低減し、ＺｒＯ２層の表面における電界集中を抑制してリーク電流を低減した薄膜キャパシタを形成することができる。
次に、上述の薄膜キャパシタ２を生成するプロセスについて説明する。
上述のＺｒＯ２層２６Ａ，２６Ｂ及びバッファ層２８はＡＬＤ法により形成することができる。図３はＡＬＤ法により薄膜を形成するための処理装置の一例を示す模式図であり、（Ａ）は原料ガスを供給している状態、（Ｂ）は酸化ガスを供給している状態を示す。なお、図３（Ｂ）では、処理装置の動作を制御する制御系を図３（Ｂ）に示しているが、図３（Ａ）では図示を省略している。
薄膜キャパシタの生成プロセスでは、図４のフローチャートに示すように、まず、基板上に下部電極２２を形成し(ステップＳ１）、下部電極２２の上にＡＬＤ法によりＺｒＯ２層２６Ａを形成し(ステップＳ２）、その上にバッファ層２８を形成し(ステップＳ３）、続いてＺｒＯ２層２６Ｂを形成し(ステップＳ４）、その上に上部電極２４を形成する(ステップＳ５）。ステップＳ１〜Ｓ５までの一連の処理を図３に示すような処理装置又は後述のクラスタツールで連続して行なうことができる。あるいは、ステップＳ３〜Ｓ５までの処理を一つの処理装置又はクラスタツールにより連続して行なうこととしてもよい。
図３に示す処理装置において、被処理体である基板３２を保持する処理容器３１には基板３２に対して第１の側に第１の処理ガス供給口３３Ａが設けられており、また基板３２に対して、第１の側に対向する側には第１の排気口３４Ａが設けられている。さらに処理容器３１には、第２の側に第２の処理ガス供給口３３Ｂが設けられており、また第１の側には第２の排気口３４Ｂが設けられている。第１の処理ガス供給口３３Ａには第１の原料切替弁３５Ａを介して第１の処理ガスＡが供給され、第２の処理ガス供給口３３Ｂには第２の原料切替弁３５Ｂを介して第２の処理ガスＢが供給される。さらに、第１の排気口３４Ａは第１の排気量調整弁３６Ａを介して排気され、第２の排気口３４Ｂは第２の排気量調整弁３６Ｂを介して排気される。
第１の処理ガス供給口３３Ａ側において、液体原料源（例えばＴＥＭＡＺ）が液体流量制御器（ＬＭＦＣ）で流量が制御されながらアルゴン等の不活性ガスと共に気化器（ＶＵ）に供給され、気化されてガスとなって切替弁３５Ａを介して第１の処理ガス供給口３３Ａに供給される。また、Ａｒパージガス源からアルゴンガスがパージガスとして切替弁３５Ａを介して第１の処理ガス供給口３３Ａに供給される。
一方、第２の処理ガス供給口側において、Ｏ３発生装置により生成されたＯ３が切替弁３５Ｂを介して第２の処理ガス供給口３３Ｂにアルゴン等の不活性ガスと共に供給される。また、Ａｒパージガス源からアルゴンガスがパージガスとして切替弁３５Ｂを介して第２の処理ガス供給口３３Ｂに供給される。
なお、切替弁３５Ａはベントにより第２の排気量調節弁３６Ｂの下流側に接続されている。また、切替弁３５Ｂはベントにより第１の排気量調節弁３６Ａの下流側に接続されている。
また、基板３２は、載置台３１ａに載置され、載置台３１ａの中に組み込まれた加熱源であるヒータＨにより加熱される。ヒータＨは抵抗加熱用のヒータであるが、加熱源として例えばランプを用いてもよい。
最初に図３（Ａ）の工程において、第１の原料切替弁３５Ａを介して第１の処理ガスＡ（高誘電体有機金属化合物）を第１の処理ガス供給口３３Ａに供給し、処理容器３１中において第１の処理ガスＡを基板表面に吸着させる。その際、第１の処理ガス供給口３３Ａに対向する第１の排気口３４Ａを駆動することで基板表面に沿って第１の処理ガスは、第１の処理ガス供給口３３Ａから第１の排気口３４Ａまで第１の方向に流れる。
次に図３（Ｂ）の工程において、第２の原料切替弁３５Ｂを介して第２の処理ガスＢ（酸化種）を第２の処理ガス供給口３３Ｂに供給し、処理容器３１中において第２の処理ガスＢを基板３２の表面に沿って流す。その結果、第２の処理ガスＢは先に基板表面に吸着した第１の処理ガス分子に作用（酸化作用）し、基板表面に高誘電体分子層（高誘電体金属酸化物）が形成される。その際、第２の処理ガス供給口３３Ｂに対向する第２の排気口３４Ｂを駆動することで基板表面に沿って第２の処理ガスは、第２の処理ガス供給口３３Ｂから第２の排気口３４Ｂまで第２の方向に流れる。
図３（Ａ）および図３（Ｂ）の工程を繰り返すことにより、基板３２上に所望の高誘電体膜が形成される。その際、図３（Ａ）の工程では第２の原料切替弁３５Ｂからの第２の処理ガス供給口３３Ｂへの第２の処理ガスＢの供給は遮断され、また図３（Ｂ）の工程では第１の原料切替弁３５Ａからの第１の処理ガス供給口３３Ａへの第１の処理ガスＡの供給は遮断されるが、図３（Ａ）の工程において第１の処理ガス供給口３３Ａから導入された第１の処理ガスＡが対向する第２の処理ガス供給口３３Ｂ中に侵入し、析出物を生じるのを回避するために、図３（Ａ）の工程では第２の原料切替弁３５Ｂから第２の処理ガス供給口３３Ｂに不活性ガスを供給してパージするのが好ましい。同様に、図３（Ｂ）の工程においては第１の原料切替弁５Ａから第１の処理ガス供給口３Ａに不活性ガスを供給してパージするのが好ましい。さらに図３（Ａ）の工程では第１の排気量調整弁３６Ａは基板３２の表面を通過した第１の処理ガスを排気すべく大きな開弁度に設定されるが、第２の排気量調整弁３６Ｂは、高温での弁開閉動作に鑑み、完全に遮断するのではなく、例えば３％以下の小さな開弁度に設定しておくことが好ましい。同様に図３（Ｂ）の工程でも、第２の排気量調整弁３６Ｂは大きな開弁度に設定されるが第１の排気量調整弁３６Ａも完全に遮断するのではなく、例えば３％以下の小さな開弁度に設定しておくことが望ましい。
処理容器３１は、第１および第２の処理ガスが基板３２の表面をシート状の被処理基板に沿った流れで流れるように平坦な形状に形成されており、また第１および第２の処理ガス供給口３３Ａ，３３Ｂも対応した平坦な、スリット状の開口部が形成されている。さらに、第１および第２の排気口３４Ａ，３４Ｂも、第１あるいは第２の処理ガスが流れる方向に対して略直交する方向に延在するスリット状に形成されている。また、処理ガスの流れ方向に対して直交するスリットから下方に均等に排気を行なうことにより、シート状の処理ガスの流れが乱されることがない。
なお、処理装置の動作は図３（Ｂ）に示すように制御ユニット４０により制御される。具体的には、制御ユニット４０は、基板３２を載置するサセプタ３７に設けられたヒータ３８への電力供給を制御し、基板３２の処理温度を制御する。また、制御ユニット４０は、ガス供給システム４２，４４及排気システム４６を制御して、上述のように処理容器３１における処理ガスの流れを制御する。
制御ユニット４０は、上述の制御を行なうために、中央演算装置（ＣＰＵ）、データやプログラムを格納するためのメモリ（Ｍ）、周辺回路（Ｃ）等を有し、例えば、汎用コンピュータにより構成することができる。制御ユニット４０が所定のプログラムにしたがって処 理装置を作動させることにより、上述の薄膜キャパシタ生成プロセスを実行させて、薄膜キャパシタを形成することができる。薄膜キャパシタ生成プロセス用のプログラムは、制御ユニット４０内のメモリ（Ｍ）に格納されていてもよく、また、例えばＣＤ−ＲＯＭ、フレキシブル磁気ディスク、光磁気ディスクのようなコンピュータ読み取り可能な記憶媒体に格納されて、制御ユニット４０に設けられたドライブ装置（Ｄ）により読み取られることとしてもよい。
上述の処理装置において、第１の処理ガスとしてＺｒを含む原料を使い、第２の処理ガスとしてＯ３を含む酸化ガスを使うことにより、ＺｒＯ２層を基板上に形成することができる。また、第１の処理ガスをＡｌやＨｆを含む高誘電体有機金属化合物原料に切り替えることで、バッファ層としてＡｌ２Ｏ３層やＨｆＯ２層等の高誘電体金属酸化物層を形成することができる。
まず、図５に示すように、トランジスタ構造６及び下部電極２２が形成された基板を処理容器３１内に配置し、基板を２００〜３５０℃に加熱する（ステップＳ１１）。次に、第１の原料切替弁３５Ａを開き、第１の処理ガスＡとしてＺｒを含むテトラキスエチルメチルアミノジルコニウム（ＴＥＭＡＺ）等の有機ジルコニウム化合物を処理容器３１内に導入する。ＺｒＯ２を成膜するために用いる原料として、ＴＥＭＡＺの他に、ジルコニウムアミン系又はジルコニウムアルコキシドを用いてもよい。この際、第２の原料切替弁３５Ｂは閉じられ、図３（Ａ）に示す状態とされる。したがって、ＴＥＭＡＺは基板上を流れ、ＴＥＭＡＺが熱分解してアルキル基等の有機物がとれ、Ｚｒが基板上（下部電極２２上）に吸着される（ステップＳ１２）。この際、ＴＥＭＡＺの流量を５０〜２００ｍｇ／ｍｉｎに調整し、ＴＥＭＡＺを供給する時間は０．１〜１０秒とすることが好ましい。ＴＥＭＡＺの他に、テトラキスジメチルジルコニウム、テトラターシャルブトキシジルコニウム等のアルコキシド系、テトラキス系の有機Ｚｒを含む原料を用いることとしてもよい。
ステップＳ１２においてＴＥＭＡＺの供給が終了すると、続いて処理容器３１内のＴＥＭＡＺをパージする工程が行われる（ステップＳ１３）。この工程では、ＴＥＭＡＺを排除するために、不活性ガスとしてＡｒを処理容器３１に供給し、且つ排気口３４Ａ，３４Ｂから排気する。Ａｒの流量は０．３〜５ｓｌｍで、パージ時間は０．１〜１０秒間であることが好ましい。これにより精度よく膜厚を制御することができる。
Ａｒによるパージが終了すると、次に、第２の原料切替弁３５Ｂを開いて第２の処理ガスＢとしてＯ３を処理容器３１内に導入する。この際、第１の原料切替弁３５Ａは閉じられ、図３（Ｂ）に示す状態とされる。したがって、Ｏ３は基板上を流れ、その際に基板上に吸着されていたＺｒとＯ３とが反応して基板上にＺｒＯ２が生成される。（ステップＳ１４）。この際、Ｏ３の流量を１００〜３００ｇ／Ｎｍ３に調整し、Ｏ３を供給する時間は０．１〜１０秒とすることが好ましい。
ステップＳ１４においてＯ３の供給が終了すると、続いて処理容器３１内のＯ３及び反応副生製物をパージして除去する工程が行われる（ステップＳ１５）。この工程では、不活性ガスとしてＡｒを処理容器３１に供給し、且つ排気口３４Ａ，３４Ｂから排気する。Ａｒの流量は０．３〜５ｓｌｍで、パージ時間は０．１〜１０秒間であることが好ましい。
基板上のＺｒＯ２層の厚みが約５０Åとなるまで、以上の処理を繰り返し行う。上述のステップＳ１１〜Ｓ１５までの一回のサイクルで生成されるＺｒＯ２層の厚みは約１Åなので、上述の工程を５０回繰り返し行って５０Åの厚みのＺｒＯ２層を形成する。このＺｒＯ２層が図２におけるＺｒＯ２層２６Ａとなる。
５０Åの厚みのＺｒＯ２層２６Ａが形成されると、次に、バッファ層２８の形成工程に移る。バッファ層２８の形成工程では、既に形成したＺｒＯ２層上にバッファ層としてアモルファス状態のＡｌ２Ｏ３層（ε＝９）やＨｆＯ２層（ε＝２０〜３０）を同様にＡＬＤ法により形成する。
例えば、バッファ層としてＡｌ２Ｏ３層を形成する場合の処理について、図６を参照しながら説明する。
まず、処理容器３１内の基板を３００〜４００℃に加熱する（ステップＳ２１）。次に、第１の原料切替弁３５Ａを開き、第１の処理ガスＡとして例えばＡｌを含むトリメチルアルミニウム（ＴＭＡ）を処理容器３１内に供給する。この際、第２の原料切替弁３５Ｂは閉じられ、図３（Ａ）に示す状態とされる。したがって、ＴＭＡは基板上を流れ、その際にＡｌが基板上（ＺｒＯ２層上）に吸着される（ステップＳ２２）。この際、ＴＭＡの流量を９０ｓｃｃｍに調整し、ＴＭＡを供給する時間は０．１〜１０秒とすることが好ましい。第１の処理ガスＡとして、ＴＭＡの他に有機Ａｌを含む原料を用いてもよい。
ステップＳ２２においてＴＭＡの供給が終了すると、続いて処理容器３１内のＴＭＡをパージする工程が行われる（ステップＳ２３）。この工程では、不活性ガスとしてＡｒを処理容器３１に供給し、且つ排気口３４Ａ，３４Ｂから排気する。Ａｒの流量は０．３〜５ｓｌｍで、パージ時間は０．１〜１０秒間であることが好ましい。
Ａｒによるパージが終了すると、次に、第２の原料切替弁３５Ｂを開いて第２の処理ガスＢとしてＯ３を処理容器３１内に導入する。この際、第１の原料切替弁３５Ａは閉じられ、図３（Ｂ）に示す状態とされる。したがって、Ｏ３は基板上を流れ、その際に基板上に吸着されていたＡｌとＯ３とが反応して基板上にＡｌ２Ｏ３が生成される。（ステップＳ２４）。この際、Ｏ３の流量を１００〜３００ｇ／Ｎｍ３に調整し、Ｏ３を供給する時間は０．１〜１０秒とすることが好ましい。Ｏ３の代わりに酸素ラジカル等の活性ラジカルを用いてもよい。
ステップＳ２４においてＯ３の供給が終了すると、続いて処理容器３１内のＯ３及び反応副生製物をパージする工程が行われる（ステップＳ２５）。この工程では、不活性ガスとしてＡｒを処理容器３１に供給し、且つ排気口３４Ａ，３４Ｂから排気する。Ａｒの流量は０．３〜５ｓｌｍで、パージ時間は０．１〜１０秒間であることが好ましい。
基板上のＡｌ２Ｏ３バッファ層の厚みが約１０Åとなるまで、以上の処理を繰り返し行う。上述のステップＳ２１〜Ｓ２５までの一回のサイクルで生成されるＡｌ２Ｏ３層の厚みは約１Åなので、上述の工程を１０回繰り返し行って１０Åの厚みのＡｌ２Ｏ３層を形成する。このＡｌ２Ｏ３層が図２におけるバッファ層２８となる。好ましい膜厚は、１〜２０Åであり、Ａｌ２Ｏ３の誘電率ε＝９を考えると、膜厚は１〜１０Åがより好ましい。
また、バッファ層としてＨｆＯ２層を形成する場合の処理について、図７を参照しながら説明する。
まず、処理容器３１内の基板を２００〜３５０℃に加熱する（ステップＳ３１）。次に、第１の原料切替弁３５Ａを開き、第１の処理ガスＡとして例えばトリエチルメチルアミノハフニウム（ＴＥＭＡＨ）を処理容器３１内に供給する。この際、第２の原料切替弁３５Ｂは閉じられ、図３（Ａ）に示す状態とされる。したがって、Ｈｆを含むＴＥＭＡＨは基板上を流れ、ＴＥＭＡＨが熱分解してアルキル基等の有機物がとれ、Ｈｆが基板上（ＺｒＯ２層上）に吸着される（ステップＳ３２）。この際、ＴＥＭＡＨの流量を５０〜２００ｍｇ／ｍｉｎに調整し、ＴＥＭＡＨを供給する時間は０．１〜１０秒とすることが好ましい。第１の処理ガスとして、ＴＥＭＡＨの他に、テトラキスジメチルアミノハフニウム、テトラターシャルブトキシハフニウム等のアルコキシド系、テトラキス系の有機Ｈｆを含む原料を用いてもよい。
ステップＳ３２においてＴＥＭＡＨの供給が終了すると、続いて処理容器３１内のＴＥＭＡＨをパージする工程が行われる（ステップＳ３３）。この工程では、不活性ガスとしてＡｒを処理容器３１に供給し、且つ排気口３４Ａ，３４Ｂから排気する。Ａｒの流量は０．３〜５ｓｌｍで、パージ時間は０．１〜１０秒間であることが好ましい。
Ａｒによるパージが終了すると、次に、第２の原料切替弁３５Ｂを開いて第２の処理ガスＢとしてＯ３を処理容器３１内に導入する。この際、第１の原料切替弁３５Ａは閉じられ、図３（Ｂ）に示す状態とされる。したがって、Ｏ３は基板上を流れ、その際に基板上に吸着されていたＨｆとＯ３とが反応して基板上にＨｆＯ２が生成される。（ステップＳ３４）。この際、Ｏ３の流量を１００〜３００ｇ／Ｎｍ３に調整し、Ｏ３を供給する時間は０．１〜１０秒とすることが好ましい。Ｏ３の代わりに酸素ラジカル等の活性酸素を用いることもできる。
ステップＳ３４においてＯ３の供給が終了すると、続いて処理容器３１内のＯ３及び反応副生製物をパージする工程が行われる（ステップＳ３５）。この工程では、不活性ガスとしてＡｒを処理容器３１に供給し、且つ排気口３４Ａ，３４Ｂから排気する。Ａｒの流量は０．３〜５ｓｌｍで、パージ時間は０．１〜１０秒間であることが好ましい。
基板上のＨｆＯ２層の厚みが約１０Åとなるまで、以上の処理を繰り返し行う。上述のステップＳ３１〜Ｓ３５までの一回のサイクルで生成されるＨｆＯ２層の厚みは約１Åなので、上述の工程を１０回繰り返し行って１０Åの厚みのＨｆＯ２層を形成する。このＨｆＯ２層が図２におけるバッファ層２８となる。好ましい膜厚は１〜７０Åであり、より好ましくは１〜１０Åである。
以上のように、ＺｒＯ２層２６Ａの上にバッファ層２８の形成が終了したら、再度図５に示すステップＳ１１〜S１５までのサイクルを繰り返して行なって、バッファ層２８上に約５０Åの厚みのＺｒＯ２層を形成する。このバッファ層２８上に形成されたＺｒＯ２層が、図２に示すＺｒＯ２層２６Ｂとなる。
ＺｒＯ２層２６Ｂの形成が終了したら、ＺｒＯ２層２６Ｂ上に上部電極２４を形成して薄膜キャパシタ２が完成する。なお、下部電極２２及び上部電極２４は、ＴｉＮ膜に限定されることなく、様々な導電材料により形成することとしてもよい。例えば、下部電極としては、ＰｏｌｙＳｉ，Ｒｕなどが用いられる。
また、上述のＺｒＯ２層の形成工程及びバッファ層の形成工程は、ＡＬＤ法を用いた成膜処理により行なっているが、ＡＬＤ法以外にＣＶＤ法等を用いた成膜処理により行なってもよい。
また、上述の実施例では、２つのＺｒＯ２層とその間に設けられたバッファ層よりなる薄膜キャパシタについて説明したが、本発明は２つのＺｒＯ２層に限られず、３つ以上の複数のＺｒＯ２層を有する薄膜キャパシタとしてもよい。すなわち、下部電極と上部電極との間に複数のＺｒＯ２層を形成し、複数のＺｒＯ２層のうち隣接した上下の層の間にアモルファス材料よりなるバッファ層を形成することとしてもよい。
上述のジルコニウム酸化物薄膜キャパシタ２を形成するための処理装置として、例えば図８に示すようなクラスタツールを用いることができる。図８に示すクラスタツールは、搬送アームを有する真空搬送室５０の周囲に４台のプロセスチャンバ５２−１〜５２−４とロードロック室５４とが配置されて構成されたものである。例えば、プロセスチャンバ５２−１〜５２−３を基板上にＺｒＯ２層２６Ａ及び２６Ｂを形成するためのチャンバとし、プロセスチャンバ５２−４をバッファ層２８を形成するためのチャンバとする。
クラスタツールの各装置の動作は、汎用コンピュータなどにより構成される制御部５５により制御される。制御部５５は、中央演算装置（ＣＰＵ）、データやプログラムを格納するためのメモリ（Ｍ）、周辺回路（Ｃ）、記録媒体を読み取るためのドライブ装置（Ｄ）等を有する。制御部５５が所定のプログラムにしたがってクラスタツールの各装置を作動させることにより、上述の薄膜キャパシタ生成プロセスを実行させて、薄膜キャパシタを形成することができる。薄膜キャパシタ生成プロセス用のプログラムは、制御部５５内のメモリ（Ｍ）に格納されていてもよく、また、例えばＣＤ−ＲＯＭ、フレキシブル磁気ディスク、光磁気ディスクのようなコンピュータ読み取り可能な記憶媒体に格納されて、制御部５５に設けられたドライブ装置（Ｄ）により読み取られることとしてもよい。
なお、チャンバの配置及び数は図８に示すものに限られず、適宜選択可能である。
次に、薄膜キャパシタの一連の形成工程について説明する。
ＺｒＯ２成膜チャンバ５２−１でＺｒＯ２層を基板上に成膜し、終了後、基板をバッファ層チャンバ５２−４へ搬入してＡｌ２Ｏ３バッファ層を形成する。そして、基板を再度ＺｒＯ２成膜チャンバ５２−１に搬入してバッファ層の上にＺｒＯ２層を成膜する形成することにより薄膜キャパシタが形成される。終了後、ＺｒＯ２成膜チャンバ５２−１から搬送アームで基板を取り出し、ロードロック室５４を介して基板をカセット（図示せず）に戻す。同様にしてＺｒＯ２成膜チャンバ５２−２，５２−３を用いて基板上に薄膜キャパシタが形成される。
ＺｒＯ２層はＡＬＤ法により形成するため比較的長い処理時間が必要であるが、バッファ層は膜厚も薄いためＺｒＯ２層より短い処理時間である。そこで、一連の処理に要する時間を均一化するために、ＺｒＯ２層の成膜処理に３台のプロセスチャンバ５２−１〜５２−３を割り当て、バッファ層の成膜処理には１台のプロセスチャンバ５２−４を割り当てる。これにより、ＺｒＯ２層２６Ａを形成し、その上にバッファ層２８を形成し、その上にＺｒＯ２層２６Ｂを形成するといった本発明による薄膜キャパシタを形成する一連の処理をクラスタツールにおいて連続して効率的に行なうことができる。
なお、クラスタツールの構成及び処理順序はこれに限定されるものではなく、図示した構成以外に様々な構成が考えられる。
以上のように、本発明の第１実施例では、ＺｒＯ２層を誘電体層として用いているが、ＺｒＯ２層と同様に高い誘電率を有するＨｆＯ２層を誘電体層として用いた場合にも、同様な効果を得ることができる。
次に、本発明の第２実施例による薄膜キャパシタついて説明する。
まず、ハフニウム酸化物膜の表面ラフネスについて説明する。図９はハフニウム酸化物膜（ＨｆＯ２膜と称することもある）の厚みと表面ラフネス（表面粗さ）との関係を示すグラフである。
図９のグラフはＨｆＯ２膜をＳｉ基板上にＡＬＤ法により生成した際の、ＨｆＯ２膜の厚みと表面ラフネスとの関係を示している。図１からわかるように、ＨｆＯ２膜の厚みが増大すると表面ラフネスも増大することがわかる。
そこで、本発明者は、ＺｒＯ２膜又はＨｆＯ２膜の中にアモルファス層をバッファ層として挟み込み、表面ラフネスを小さいまま維持することを考案した。図１０は本発明の第２実施例によるＨｆＯ２膜を用いた薄膜キャパシタの構造を示す図である。なお、本発明の第２実施例によるＨｆＯ２膜を用いた薄膜キャパシタ２Ａも、上述の第１実施例によるＺｒＯ２膜を用いた薄膜キャパシタと同様に、例えば図２に示すようにシリコン基板上に形成されたトランジスタ構造に接続されたメモリセルとして形成される。
薄膜キャパシタ２Ａは、例えばＴｉＮのような導電材料により形成された下部電極２２と上部電極２４とを有しており、それらの間に高誘電率を有する誘電体層としてＨｆＯ２薄膜３６が形成されることにより、薄膜キャパシタとして機能する。ＨｆＯ２薄膜３６は、誘電体層として複数のＨｆＯ２層３６Ａに分割されており、隣接した上下のＨｆＯ２層３６Ａの間にバッファ層３８が挟み込まれて、多層構造となっている。
バッファ層３８は、Ａｌ２Ｏ３，Ｔａ２Ｏ５，アモルファスＺｒＯ２等のアモルファス材料により形成することができる。本実施例ではバッファ層３８を形成する材料としてＡｌ２Ｏ３を用いている。バッファ層３８は、ＨｆＯ２層３６Ａの結晶化を抑制する機能を果たす。すなわち、ＨｆＯ２が結晶化する温度を上げることができる。
図１０に示すＨｆＯ２膜を用いた薄膜キャパシタは、複数のＨｆＯ２層３６Ａの各層と、複数のＡｌ２Ｏ３バッファ層の各層とをＡＬＤ法により形成したものである。ＨｆＯ２層３６Ａの厚みとＡｌ２Ｏ３バッファ層３８の厚みの比は、図１０では１：１であるが、実際はＨｆＯ２層３６ＡをＡＬＤ法で２サイクル分形成し、その上にＡｌ２Ｏ３バッファ層３８をＡＬＤ法で２サイクル分形成し、これを繰り返して所定の厚さのＨｆＯ２膜としている。
ＡＬＤ法の１サイクルで形成されるＨｆＯ２層の厚み（約１Å）と、ＡＬＤ法の１サイクルで形成されるＡｌ２Ｏ３層の厚み（約１Å）とがほぼ等しいため、図１０ではＨｆＯ２層３６Ａの厚みとＡｌ２Ｏ３バッファ層３８の厚みとが１：１となっている。図１０において、ＨｆＯ２層３６Ａの各層とＡｌ２Ｏ３バッファ層３８の各層の中に描かれた点線は、ＡＬＤ法による１サイクルで形成される層の厚みを示すものである。すなわち、図１０に示す多層構造は、ＨｆＯ２層３６ＡをＡＬＤ法で２サイクル分形成し、その上にＡｌ２Ｏ３バッファ層３８をＡＬＤ法で２サイクル分形成し、それを繰り返して多層構造としていることがわかる。なお、繰り返し回数は図１０に示す回数ではなく、実際は例えば約１０μｍ（１００Å）の厚みのＨｆＯ２膜を形成するのであれば、４９回繰り返すこととなる。
なお、以下の説明において、ＨｆＯ２層３６Ａの厚みとＡｌ２Ｏ３バッファ層３８の厚みの比率を、ＡＬＤ法のサイクル数の比（ｍ：ｎ）で表すこととする。例えば、図１０に示す構造では、ＨｆＯ２層３６ＡをＡＬＤ法でｍ＝２サイクル分形成し、その上にＡｌ２Ｏ３バッファ層３８をＡＬＤ法でｎ＝２サイクル分形成するので、厚みの比ｍ：ｎ＝２：２で表される。
ＨｆＯ２層３６Ａの厚みとＡｌ２Ｏ３バッファ層３８の厚みの比は２：２に限ることなく、形成する薄膜キャパシタに求められる特性により任意に変えることができる。図１１に示す薄膜キャパシタは、ＨｆＯ２層３６Ａの厚みとＡｌ２Ｏ３バッファ層３８の厚みの比を７：３として形成したものである。また、図１２に示す薄膜キャパシタは、ＨｆＯ２層３６Ａの厚みとＡｌ２Ｏ３バッファ層３８の厚みとの比を５：１として形成したものである。
図１０乃至図１２に示す構造のＨｆＯ２薄膜キャパシタを約９０Åの厚みとなるように形成し、表面粗さＲＭＳを測定した結果を以下に示す。
Ｈｆ：Ａｌ 厚み［Å］ ＲＭＳ［ｎｍ］
５：１ ９０ ０．１８４
７：３ ８４ ０．２２５
２：２ ９０ ０．１９４
以上の測定結果より、ＨｆＯ２層３６Ａの厚みとＡｌ２Ｏ３バッファ層３８の厚みとの比を変えても、ＲＭＳの値はリーク電流を十分に抑制できる値であることがわかった
図１０乃至図１２に示す多層構造は、上述の第１実施例において説明したＺｒＯ２薄膜キャパシタにも適用可能である。図１０乃至図１２に示す構造のＺｒＯ２薄膜キャパシタを約９０Åの厚みとなるように形成し、表面粗さＲＭＳを測定した結果を以下に示す。
Ｚｒ：Ａｌ 厚み［Å］ ＲＭＳ［ｎｍ］
５：１ ９５ ０．３６
７：３ ９３ ０．３２
２：２ ９６ ０．３４
以上の測定結果より、ＺｒＯ２薄膜キャパシタにおいてＺｒＯ２層の厚みとＡｌ２Ｏ３バッファ層の厚みとの比を変えても、ＲＭＳの値はリーク電流を十分に抑制できる値であることがわかった。
以上のように、本実施例によれば、複数のＨｆＯ２層３６Ａと、それらの間にアモルファス材料によるバッファ層２８を形成することにより、表面ラフネスを低減し、ＨｆＯ２層の表面における電界集中を抑制してリーク電流を低減した薄膜キャパシタを形成することができる。また、ＨｆＯ２層の代わりにＺｒＯ２層を用いても同様な効果を得ることができる。
次に、上述の多層構造の薄膜キャパシタ２Ａを生成するプロセスについて、ＨｆＯ２薄膜キャパシタを例にとって説明する。
上述のＨｆＯ２層３６Ａ及びバッファ層３８はＡＬＤ法により形成することができる。ＡＬＤ法により薄膜を形成するための処理装置は上述の第１実施例で図３を参照しながら説明した処理装置と同様であり、その説明は省略する。
多層構造のＨｆＯ２薄膜キャパシタの生成プロセスでは、図１３のフローチャートに示すように、まず、基板上に下部電極２２を形成し(ステップＳ５１）、下部電極２２の上にＡＬＤ法によりＨｆＯ２層３６Ａを形成し(ステップＳ５２）、その上にバッファ層３８を形成し(ステップＳ５３）、続いてＨｆＯ２層３６Ａを形成する。ここで、処理はステップＳ５３に戻りステップＳ５３及びステップＳ５４の処理をＸ回繰り返した後、上部電極２４を最後に形成したＨｆＯ２層の上に形成する(ステップＳ５５）。ここで、繰り返しの回数Ｘは、形成したＨｆＯ２層３６Ａ及びバッファ層３８の厚みが所定の厚み、例えば９０Åとなるように設定された値である。
ステップＳ５１〜Ｓ５５までの一連の処理を図３に示すような処理装置又は図８に示すようなクラスタツールで連続して行なうことができる。あるいは、ステップＳ５２〜Ｓ５４までの処理を一つの処理装置又は複数の装置を備えるクラスタツールにより各々の装置で連続して行なうこととしてもよい。
図３に示す処理装置において、第１の処理ガスとしてＨｆを含む原料を使い、第２の処理ガスとしてＯ３を含む酸化ガスを使うことにより、ＨｆＯ２層を基板上に形成することができる。また、第１の処理ガスをＡｌを含む原料に切り替えることで、バッファ層としてＡｌ２Ｏ３層を形成することができる。その積層膜はＨｆＡｌＯ組成を構成する。
まず、図１４に示すように、トランジスタ構造６及び下部電極２２が形成された基板を処理容器３１内に配置し、基板を２００〜３５０℃に加熱する（ステップＳ６１）。次に、第１の原料切替弁３５Ａを開き、第１の処理ガスＡとしてＨｆを含むテトラキスエチルメチルアミノハフニウム（ＴＥＭＡＨ）を処理容器３１内に導入する。この際、第２の原料切替弁３５Ｂは閉じられ、図３（Ａ）に示す状態とされる。したがって、ＴＥＭＡHは基板上を流れ、その際にＨｆが基板上（下部電極２２上）に吸着される（ステップＳ６２）。この際、ＴＥＭＡＨの流量を５０〜２００ｍｇ／ｍｉｎに調整し、ＴＥＭＡＨを供給する時間は０．１〜１０秒とすることが好ましい。
ステップＳ６２においてＴＥＭＡＨの供給が終了すると、続いて処理容器３１内のＴＥＭＡＨをパージする工程が行われる（ステップＳ６３）。この工程では、ＴＥＭＡＨを排除するために、不活性ガスとしてＡｒを処理容器３１に供給し、且つ排気口３４Ａ，３４Ｂから排気する。Ａｒの流量は０．３〜５ｓｌｍで、パージ時間は０．１〜１０秒間であることが好ましい。これにより精度よく膜厚を制御することができる。
Ａｒによるパージが終了すると、次に、第２の原料切替弁３５Ｂを開いて第２の処理ガスＢとしてＯ３を処理容器３１内に導入する。この際、第１の原料切替弁３５Ａは閉じられ、図３（Ｂ）に示す状態とされる。したがって、Ｏ３は基板上を流れ、その際に基板上に吸着されていたＨｆとＯ３とが反応して基板上にＨｆＯ２が生成される。（ステップＳ６４）。この際、Ｏ３の流量を１００〜３００ｇ／Ｎｍ３に調整し、Ｏ３を供給する時間は０．１〜１０秒とすることが好ましい。
ステップＳ６４においてＯ３の供給が終了すると、続いて処理容器３１内のＯ３及び反応副生製物をパージする工程が行われる（ステップＳ６５）。この工程では、不活性ガスとしてＡｒを処理容器３１に供給し、且つ排気口３４Ａ，３４Ｂから排気する。Ａｒの流量は０．３〜５ｓｌｍで、パージ時間は０．１〜１０秒間であることが好ましい。
ここで、ステップＳ６２〜ステップＳ６５までの処理がＡＬＤ法による１サイクルに相当する。したがって、本実施例ではステップＳ６２〜ステップＳ６５までの処理をｍ回繰り返す。具体的には、図１０に示す多層構造を形成するには２回、図１１に示す多層構造を形成するには７回、図１２に示す多層構造を形成するには５回である。
ＨｆＯ２の形成処理を所定のサイクル数繰り返したら、次に、バッファ層３８の形成工程に移る。バッファ層２８の形成工程では、既に形成したＨｆＯ２層上にバッファ層としてアモルファス状態のＡｌ２Ｏ３層を形成する。図１５は、バッファ層としてＡｌ２Ｏ３層を形成する処理のフローチャートである。
まず、処理容器３１内の基板を３００〜４００℃に加熱する（ステップＳ７１）。次に、第１の原料切替弁３５Ａを開き、第１の処理ガスＡとして例えばＡｌを含むトリメチルアルミニウム（ＴＭＡ）を処理容器３１内に供給する。この際、第２の原料切替弁３５Ｂは閉じられ、図３（Ａ）に示す状態とされる。したがって、ＴＭＡは基板上を流れ、その際にＡｌが基板上（ＨｆＯ２層上）に吸着される（ステップＳ７２）。この際、ＴＭＡの流量を９０ｓｃｃｍに調整し、ＴＭＡを供給する時間は０．１〜１０秒とすることが好ましい。第１の処理ガスＡとして、ＴＭＡの他に有機Ａｌを含む原料を用いてもよい。
ステップＳ２２においてＴＭＡの供給が終了すると、続いて処理容器３１内のＴＭＡをパージする工程が行われる（ステップＳ７３）。この工程では、不活性ガスとしてＡｒを処理容器３１に供給し、且つ排気口３４Ａ，３４Ｂから高速排気する。Ａｒの流量は０．３〜５ｓｌｍで、パージ時間は０．１〜１０秒間であることが好ましい。
Ａｒによるパージが終了すると、次に、第２の原料切替弁３５Ｂを開いて第２の処理ガスＢとしてＯ３を処理容器３１内に導入する。この際、第１の原料切替弁３５Ａは閉じられ、図３（Ｂ）に示す状態とされる。したがって、Ｏ３は基板上を流れ、その際に基板上に吸着されていたＡｌとＯ３とが反応して基板上にＡｌ２Ｏ３が生成される。（ステップＳ７４）。この際、Ｏ３の流量を１００〜３００ｇ／Ｎｍ３に調整し、Ｏ３を供給する時間は０．１〜１０秒とすることが好ましい。
ステップＳ２４においてＯ３の供給が終了すると、続いて処理容器３１内のＯ３及び反応副生製物をパージする工程が行われる（ステップＳ７５）。この工程では、不活性ガスとしてＡｒを処理容器３１に供給し、且つ排気口３４Ａ，３４Ｂから高速排気する。Ａｒの流量は０．３〜５ｓｌｍで、パージ時間は０．１〜１０秒間であることが好ましい。
ここで、ステップＳ７２〜ステップＳ７５までの処理がＡＬＤ法による１サイクルに相当する。したがって、本実施例ではステップＳ７２〜ステップＳ７５までの処理をｎ回繰り返す。具体的には、図１０に示す多層構造を形成するには２回、図１１に示す多層構造を形成するには３回、図１２に示す多層構造を形成するには１回である。
以上のように、ＨｆＯ２層３６Ａの上にＡｌ２Ｏ３バッファ層３８の形成が終了したら、再度図１４に示すステップＳ６１〜S６５までの処理ｍ回を行なって、バッファ層３８上にＨｆＯ２層を形成する。続いて、図１５に示すステップＳ７１〜Ｓ７５までの処理をｎ回行ってバッファ層３８を形成する。以上の処理をＸ回繰り返すことにより所定の厚みのＨｆＯ２薄膜３６を形成する。
ＨｆＯ２薄膜３６の形成が終了したら、最後に形成したＨｆＯ２層３６Ｂ上に上部電極２４を形成してＨｆＯ２薄膜キャパシタが完成する。なお、下部電極２２及び上部電極２４は、ＴｉＮ膜に限定されることなく、様々な導電材料により形成することとしてもよい。
なお、本発明により生成された積層膜ＨｆＡｌＯ（ＨｆＯ２／Ａｌ２Ｏ３）は、ＣＭＯＳトランジスタのゲート絶縁膜として使用可能である。ゲート電極に使用する場合は、基板表面に直接、非常に薄いシリコン酸化膜により３〜１０Åの中間層（ｉｎｔｅｒ ｌａｙｅｒ）を形成して、Ｓｉ／ＳｉＯ界面をスムーズに制御する。その上に、本発明による積層膜ＨｆＡｌＯ（ＨｆＯ２／Ａｌ２Ｏ３）を１０〜５０Å形成して、ゲート電極に使用する。これにより、低リーク電流を達成し、且つ電子の移動度を大きくすることができる。
図１６は上述のゲート電極が形成されたトランジスタの概略構造を示す図である。シリコン（Ｓｉ）基板５０上に、非常に薄い酸化膜である中間層（ｉｎｔｅｒ ｌａｙｅｒ）５１が形成され、その上に高誘電率膜として本発明による積層膜（ＨｆＡｌＯ）５２が形成される。積層膜（ＨｆＡｌＯ）５２の表面を窒化して窒化膜５３が形成され、その上にゲート電極５４としてポリシリコン（ＰｏｌｙＳｉ）又はポリシリコン／Ｗ（ポリメタル）が生成される。これらの膜の側部には、スペーサとして酸化シリコン層（ＳｉＯ２）５５が形成され、その下側のＳｉ基板５０中に、ソース領域及びドレイン領域としてウェル（拡散領域）５６が形成されている。
中間層（ｉｎｔｅｒ ｌａｙｅｒ）５１の酸化膜の形成方法は、本出願人により先に出願された国際出願（国際公開番号ＷＯ３／０６３２２０に開示されている処理装置（ＵＶ−ＲＦ）によって形成することができる。
また、本発明による方法で形成した高誘電金属酸化膜中のカーボンの不純物濃度は、Ｅ＋２１ａｔｏｍｓ／ｃｍ３台であり、非常に低い不純物濃度が達成された。
本発明は上述の具体的に開示された実施例に限定されることなく、本発明の範囲を逸脱することなく様々な変形例及び改良例がなされるであろう。
本発明は、半導体基板中に形成される回路に設けられる薄膜キャパシタに適用可能である。

Claims (16)

  1. ジルコニウム酸化物又はハフニウム酸化物を誘電体として形成された薄膜キャパシタであって、
    導電材料からなる下部電極と、
    該下部電極上に形成された第１の誘電体層と、
    該第１の誘電体層上に形成されたバッファ層と、
    該バッファ層上に形成された第２の誘電体層と、
    該第２の誘電体層上に形成され、導電材料からなる上部電極と
    を有し、
    前記第１及び第２の誘電体層は、ジルコニウム酸化物及びハフニウム酸化物のいずれか一方により形成されることを特徴とする薄膜キャパシタ。
  2. 請求項１記載の薄膜キャパシタであって、
    前記バッファ層はアモルファス材料により形成されたことを特徴とする薄膜キャパシタ。
  3. 請求項２記載の薄膜キャパシタであって、
    前記バッファ層は、Ａｌ２Ｏ３，ＨｆＯ２，Ｔａ２Ｏ５，アモルファスＺｒＯ２のうちから選定された材料により形成されたことを特徴とする薄膜キャパシタ。
  4. 請求項１乃至３のうちいずれか一項記載の薄膜キャパシタであって、
    前記第１及び第２の誘電体層は同じ厚みを有しており、前記バッファ層は前記第１及び第２の誘電体層より薄いことを特徴とする薄膜キャパシタ。
  5. 請求項４記載の薄膜キャパシタであって、
    前記第１及び第２の誘電体層はジルコニウム酸化物より形成され、前記第１及び第２の誘電体の各々の厚みは１〜７０Å以下であり、前記バッファ層の厚みは１〜２０Å以上であることを特徴とする薄膜キャパシタ。
  6. 請求項１記載の薄膜キャパシタであって、
    前記第１の誘電体層、前記バッファ層、及び前記第２の誘電体層は、連続した工程で形成されたことを特徴とする薄膜キャパシタ。
  7. ジルコニウム酸化物又はハフニウム酸化物を誘電体として形成された薄膜キャパシタであって、
    導電材料からなる下部電極と、
    導電材料からなる上部電極と、
    該下部電極と該上部電極との間に形成された複数の誘電体層と、
    該複数の誘電体層のうち隣接した上下の層の間に形成されたアモルファス材料よりなるバッファ層と
    を有し、
    前記複数の誘電体層は、ジルコニウム酸化物及びハフニウム酸化物のいずれか一方により形成されることを特徴とする薄膜キャパシタ。
  8. 請求項７記載の薄膜キャパシタであって、
    前記バッファ層は、Ａｌ２Ｏ３，ＨｆＯ２，Ｔａ２Ｏ５，アモルファスＺｒＯ２のうちから選定された材料により形成されたことを特徴とする薄膜キャパシタ。
  9. ジルコニウム酸化物又はハフニウム酸化物を誘電体として用いた薄膜キャパシタの形成方法であって、
    導電材料からなる下部電極を形成し、
    ジルコニウム酸化物及びハフニウム酸化物のいずれか一方により、該下部電極上に所定の厚みの第１の誘電体層を形成し、
    該第１の誘電体層上に所定の厚みのバッファ層を形成し、
    前記第１の誘電体層と同じ材料を用いて、所定の厚みの第２の誘電体層を該バッファ層上に形成し、
    該第２の誘電層上に導電材料からなる上部電極を形成する
    ことを特徴とする薄膜キャパシタの形成方法。
  10. 請求項９記載の薄膜キャパシタの形成方法であって、
    前記第１の誘電体層の形成、前記バッファ層の形成、及び前記第２の誘電体層の形成を、ＡＬＤ法による成膜処理で連続して行なうことを特徴とする薄膜キャパシタの形成方法。
  11. コンピュータ読み取り可能な記憶媒体であって、
    導電材料からなる下部電極を形成し、
    ジルコニウム酸化物及びハフニウム酸化物のいずれか一方により、該下部電極上に所定の厚みの第１の誘電体層を形成し、
    該第１の誘電体層上に所定の厚みのバッファ層を形成し、
    前記第１の誘電体層と同じ材料を用いて、所定の厚みの第２の誘電体層を該バッファ層上に形成し、
    該第２の誘電層上に導電材料からなる上部電極を形成する
    薄膜キャパシタの形成方法をコンピュータに実行させるプログラムを格納したことを特徴とするコンピュータ読み取り可能な記憶媒体。
  12. 請求項１１記載のコンピュータ読み取り可能な記憶媒体であって、
    前記プログラムは、前記第１の誘電体層の形成、前記バッファ層の形成、及び前記第２の誘電体層の形成を、ＡＬＤ法による成膜処理で連続して実行させることを特徴とするコンピュータ読み取り可能な記憶媒体。
  13. ジルコニウム酸化物又はハフニウム酸化物を誘電体として用いた薄膜キャパシタの形成方法であって、
    導電材料からなる下部電極を形成し、
    ジルコニウム酸化物及びハフニウム酸化物のいずれか一方により、該下部電極上に所定の厚みの誘電体層を形成し、
    該誘電体層上に所定の厚みのバッファ層を形成し、
    前記誘電体層を形成する工程と前記バッファ層を形成する工程とを交互に所定の回数繰り返して所定の厚みの多層誘電体層を形成し、
    該多層誘電体層上に導電材料からなる上部電極を形成する
    ことを特徴とする薄膜キャパシタの形成方法。
  14. 請求項１３記載の薄膜キャパシタの形成方法であって、
    前記誘電体層の形成及び前記バッファ層の形成を、ＡＬＤ法による成膜処理で連続して行なうことを特徴とする薄膜キャパシタの形成方法。
  15. コンピュータ読み取り可能な記憶媒体であって、
    導電材料からなる下部電極を形成し、
    ジルコニウム酸化物及びハフニウム酸化物のいずれか一方により、該下部電極上に所定の厚みの誘電体層を形成し、
    該誘電体層上に所定の厚みのバッファ層を形成し、
    前記誘電体層を形成する工程と前記バッファ層を形成する工程とを交互に所定の回数繰り返して所定の厚みの多層誘電体層を形成し、
    該多層誘電体層上に導電材料からなる上部電極を形成する
    薄膜キャパシタの形成方法をコンピュータに実行させるプログラムを格納したことを特徴とするコンピュータ読み取り可能な記憶媒体。
  16. 請求項１５記載のコンピュータ読み取り可能な記憶媒体であって、
    前記プログラムは、前記誘電体層の形成及び前記バッファ層の形成を、ＡＬＤ法による成膜処理で連続して実行させることを特徴とするコンピュータ読み取り可能な記憶媒体。
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