JPH0831951A - 強誘電体薄膜キャパシタ及びその製造方法 - Google Patents
強誘電体薄膜キャパシタ及びその製造方法Info
- Publication number
- JPH0831951A JPH0831951A JP6159966A JP15996694A JPH0831951A JP H0831951 A JPH0831951 A JP H0831951A JP 6159966 A JP6159966 A JP 6159966A JP 15996694 A JP15996694 A JP 15996694A JP H0831951 A JPH0831951 A JP H0831951A
- Authority
- JP
- Japan
- Prior art keywords
- film
- thin film
- ferroelectric thin
- capacitor
- ferroelectric
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 112
- 239000010409 thin film Substances 0.000 title claims abstract description 57
- 238000004519 manufacturing process Methods 0.000 title claims description 34
- 239000010408 film Substances 0.000 claims abstract description 241
- 238000000034 method Methods 0.000 claims abstract description 52
- 239000013078 crystal Substances 0.000 claims abstract description 20
- 229910002370 SrTiO3 Inorganic materials 0.000 claims abstract 5
- 238000005530 etching Methods 0.000 claims description 24
- 239000000463 material Substances 0.000 claims description 10
- 229910052726 zirconium Inorganic materials 0.000 claims description 10
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 9
- 238000010438 heat treatment Methods 0.000 claims description 9
- 229910052719 titanium Inorganic materials 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 229910002367 SrTiO Inorganic materials 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 4
- 229910052745 lead Inorganic materials 0.000 claims description 4
- 229910052746 lanthanum Inorganic materials 0.000 claims description 3
- 229910052735 hafnium Inorganic materials 0.000 claims description 2
- 229910052715 tantalum Inorganic materials 0.000 claims description 2
- 229910003781 PbTiO3 Inorganic materials 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 claims 1
- 239000011810 insulating material Substances 0.000 claims 1
- 229910052758 niobium Inorganic materials 0.000 claims 1
- 230000001590 oxidative effect Effects 0.000 claims 1
- 229910052706 scandium Inorganic materials 0.000 claims 1
- 229910052720 vanadium Inorganic materials 0.000 claims 1
- 229910052727 yttrium Inorganic materials 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 14
- 230000007547 defect Effects 0.000 abstract description 8
- 229910010252 TiO3 Inorganic materials 0.000 abstract 1
- 230000005294 ferromagnetic effect Effects 0.000 abstract 1
- 239000002245 particle Substances 0.000 abstract 1
- 238000004544 sputter deposition Methods 0.000 description 29
- 239000007789 gas Substances 0.000 description 23
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 18
- 239000001301 oxygen Substances 0.000 description 18
- 229910052760 oxygen Inorganic materials 0.000 description 18
- 239000000758 substrate Substances 0.000 description 18
- 239000010936 titanium Substances 0.000 description 16
- 229910010413 TiO 2 Inorganic materials 0.000 description 11
- 238000003980 solgel method Methods 0.000 description 11
- 239000000126 substance Substances 0.000 description 11
- 239000003960 organic solvent Substances 0.000 description 10
- 239000012790 adhesive layer Substances 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 9
- 238000001312 dry etching Methods 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 8
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 238000002425 crystallisation Methods 0.000 description 7
- 230000008025 crystallization Effects 0.000 description 7
- 238000001459 lithography Methods 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 238000004458 analytical method Methods 0.000 description 6
- 229910000449 hafnium oxide Inorganic materials 0.000 description 6
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 6
- 239000000203 mixture Substances 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000004528 spin coating Methods 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- QTBSBXVTEAMEQO-UHFFFAOYSA-N Acetic acid Chemical compound CC(O)=O QTBSBXVTEAMEQO-UHFFFAOYSA-N 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000000919 ceramic Substances 0.000 description 3
- 239000000470 constituent Substances 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 239000010410 layer Substances 0.000 description 3
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 2
- LRHPLDYGYMQRHN-UHFFFAOYSA-N N-Butanol Chemical compound CCCCO LRHPLDYGYMQRHN-UHFFFAOYSA-N 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 239000002243 precursor Substances 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 239000013077 target material Substances 0.000 description 2
- VXUYXOFXAQZZMF-UHFFFAOYSA-N titanium(IV) isopropoxide Chemical compound CC(C)O[Ti](OC(C)C)(OC(C)C)OC(C)C VXUYXOFXAQZZMF-UHFFFAOYSA-N 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- 238000009835 boiling Methods 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 238000007865 diluting Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 231100000989 no adverse effect Toxicity 0.000 description 1
- 125000002524 organometallic group Chemical group 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- 230000002285 radioactive effect Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-OIOBTWANSA-N tin-116 atom Chemical compound [116Sn] ATJFFYVFTNAWJD-OIOBTWANSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
- H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Crystals, And After-Treatments Of Crystals (AREA)
- Other Surface Treatments For Metallic Materials (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明の目的はＵＬＳＩに応用できるほどの
歩留りを確保できる強誘電体薄膜キャパシタの製造方法
を提供することにある。 【構成】 本発明の一態様においては、キャパシタ用誘
電体としての第１の強誘電体薄膜の形成後に非常に薄い
第２の強誘電体薄膜を堆積して結晶粒の間に発生する空
洞部を埋め込むことによって、リ−ク電流が小さく歩留
りが高いキャパシタを形成する。他の態様においては、
空洞部に絶縁層を埋め込む。
歩留りを確保できる強誘電体薄膜キャパシタの製造方法
を提供することにある。 【構成】 本発明の一態様においては、キャパシタ用誘
電体としての第１の強誘電体薄膜の形成後に非常に薄い
第２の強誘電体薄膜を堆積して結晶粒の間に発生する空
洞部を埋め込むことによって、リ−ク電流が小さく歩留
りが高いキャパシタを形成する。他の態様においては、
空洞部に絶縁層を埋め込む。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置技術に関
し、特に半導体メモリに適用した場合、リ−ク電流が小
さく歩留りの高い強誘電体薄膜キャパシタに関するもの
である。
し、特に半導体メモリに適用した場合、リ−ク電流が小
さく歩留りの高い強誘電体薄膜キャパシタに関するもの
である。
【０００２】
【従来技術】従来の半導体装置の高集積化を図る際、そ
の構成要素の微細化が進んでいるが、微細かつ高容量の
キャパシタを必要とするダイナミック・メモリ（ＤＲＡ
Ｍ）において、比誘電率が極めて大きい強誘電体の薄膜
の利用が注目されている。例えば、(P. J. Bhattachary
a 等、 Jpn. J. Appl. Phys. Vol.32 (1993) pp.4103-4
106)等が先行技術として考えられる。
の構成要素の微細化が進んでいるが、微細かつ高容量の
キャパシタを必要とするダイナミック・メモリ（ＤＲＡ
Ｍ）において、比誘電率が極めて大きい強誘電体の薄膜
の利用が注目されている。例えば、(P. J. Bhattachary
a 等、 Jpn. J. Appl. Phys. Vol.32 (1993) pp.4103-4
106)等が先行技術として考えられる。
【０００３】
【発明が解決しようとする課題】ところが、上述のBhat
tacharya等の開示によると、Pt基板上に(Ba,Sr)TiO3
（以下、「ＢＳＴ」と略称する。）膜を形成したとこ
ろ、この膜の結晶は柱状に成長して、高い比誘電率約30
0 を確保できることが分かっている。しかしながら、こ
れらの薄膜を用いてキャパシタを形成したところ、非常
に絶縁性の優れたキャパシタを形成できる一方、リ−ク
電流の大きいものまたは初期短絡不良のものが多く、Ｄ
ＲＡＭ等の超ＬＳＩの量産に適する程度の歩留りを確保
には十分でなかった。この原因を詳細に検討した結果、
結晶粒界に空洞が発生している事実を発見した。本発明
の目的の一つは超ＬＳＩに応用できる程度の歩留りを十
分確保できるキャパシタ及びその製造方法を提供するこ
とにある。
tacharya等の開示によると、Pt基板上に(Ba,Sr)TiO3
（以下、「ＢＳＴ」と略称する。）膜を形成したとこ
ろ、この膜の結晶は柱状に成長して、高い比誘電率約30
0 を確保できることが分かっている。しかしながら、こ
れらの薄膜を用いてキャパシタを形成したところ、非常
に絶縁性の優れたキャパシタを形成できる一方、リ−ク
電流の大きいものまたは初期短絡不良のものが多く、Ｄ
ＲＡＭ等の超ＬＳＩの量産に適する程度の歩留りを確保
には十分でなかった。この原因を詳細に検討した結果、
結晶粒界に空洞が発生している事実を発見した。本発明
の目的の一つは超ＬＳＩに応用できる程度の歩留りを十
分確保できるキャパシタ及びその製造方法を提供するこ
とにある。
【０００４】また、半導体装置、特にＤＲＡＭでは小面
積のキャパシタが必要になっている。これらのキャパシ
タを実現するため、きわめて比誘電率の大きい（Ｂａ，
Ｓｒ）ＴｉＯ3 やＰｂ（Ｚｒ，Ｔｉ）Ｏ3 等の強誘電体
薄膜が注目されている。しかしながら、これらの薄膜を
用いてキャパシタを形成したところ、非常に絶縁性の優
れたキャパシタを形成できる一方、リ−ク電流の大きい
ものまたは初期短絡不良のものが多く、ＤＲＡＭ等のＵ
ＬＳＩに応用できるほどの歩留りを確保できなかった。
本発明の目的の一つはＵＬＳＩに応用できるほどの歩留
りを確保できるキャパシタ及びその製造方法を提供する
ことにある。
積のキャパシタが必要になっている。これらのキャパシ
タを実現するため、きわめて比誘電率の大きい（Ｂａ，
Ｓｒ）ＴｉＯ3 やＰｂ（Ｚｒ，Ｔｉ）Ｏ3 等の強誘電体
薄膜が注目されている。しかしながら、これらの薄膜を
用いてキャパシタを形成したところ、非常に絶縁性の優
れたキャパシタを形成できる一方、リ−ク電流の大きい
ものまたは初期短絡不良のものが多く、ＤＲＡＭ等のＵ
ＬＳＩに応用できるほどの歩留りを確保できなかった。
本発明の目的の一つはＵＬＳＩに応用できるほどの歩留
りを確保できるキャパシタ及びその製造方法を提供する
ことにある。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下の如くである。すなわち、キャパシタ用誘電体とし
ての第１の強誘電体薄膜の形成後に、これに比して非常
に薄い第２の強誘電体薄膜を堆積して、結晶粒の間に発
生する空洞部を埋め込むことによって、リ−ク電流が小
さく歩留りが高いキャパシタを形成するのである。又、
他の態様においては強誘電体薄膜の形成後に発生する結
晶粒の間の空洞部に絶縁層を埋め込むことによって、リ
−ク電流が小さく歩留りが高いキャパシタ用強誘電体薄
膜を形成するものである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下の如くである。すなわち、キャパシタ用誘電体とし
ての第１の強誘電体薄膜の形成後に、これに比して非常
に薄い第２の強誘電体薄膜を堆積して、結晶粒の間に発
生する空洞部を埋め込むことによって、リ−ク電流が小
さく歩留りが高いキャパシタを形成するのである。又、
他の態様においては強誘電体薄膜の形成後に発生する結
晶粒の間の空洞部に絶縁層を埋め込むことによって、リ
−ク電流が小さく歩留りが高いキャパシタ用強誘電体薄
膜を形成するものである。
【０００６】
【作用】上述の発明によれば、ＤＲＡＭ等のキャパシタ
と上部及び下部電極間の絶縁性に優れ且つリーク電流を
抑えつつ初期短絡不良を低減させることが可能となる。
この結果、ＤＲＡＭの強誘電体キャパシタに蓄積された
電荷のリークを最小限にできるので、従来に比してリフ
レッシュ・サイクルを長期にするか、同様のリフレッシ
ュ・サイクルを保持した場合、メモリ・セルの面積を小
さくできるため、歩留まりが向上し、量産性に適した半
導体メモリ装置を提供することが可能となる。
と上部及び下部電極間の絶縁性に優れ且つリーク電流を
抑えつつ初期短絡不良を低減させることが可能となる。
この結果、ＤＲＡＭの強誘電体キャパシタに蓄積された
電荷のリークを最小限にできるので、従来に比してリフ
レッシュ・サイクルを長期にするか、同様のリフレッシ
ュ・サイクルを保持した場合、メモリ・セルの面積を小
さくできるため、歩留まりが向上し、量産性に適した半
導体メモリ装置を提供することが可能となる。
【０００７】
【実施例】先ず本発明の一態様を図１乃至図１２を参照
して説明する。本態様の前提を説明する図１において、
酸化したシリコン基板１の上に接着層としてＴｉＮ膜２
をスパッタ法によって約５０ｎｍ形成し、２００ｎｍの
膜厚のＰｔ膜３をスパッタ法によって形成する。その
後、ＢＳＴ膜４をＢＳＴセラミックスのタ−ゲット材を
用いてＯ2 ／Ａｒ混合ガス中で約２００ｎｍの膜厚に堆
積する。その際、基板温度は約６５０℃で膜形成を行な
い、結晶化したＢＳＴ膜４を成長させる。これは、５０
０℃以下で形成される非晶質ＢＳＴの比誘電率が約３０
と、結晶化したＢＳＴの比誘電率約３００に比べて小さ
いためである。最後に、Ｐｔの上部電極を形成すること
でキャパシタが構成される。このキャパシタの電気的特
性を評価した結果、この結晶ＢＳＴ膜は初期絶縁破壊に
よる故障が多く、超ＬＳＩ用のキャパシタとしての十分
な歩留りを確保できないことが分かった。このＢＳＴ膜
の透過型電子顕微鏡を用いた解析や電気的特性の詳しい
解析の結果、図１に示すようにＢＳＴ膜の初期絶縁破壊
はＢＳＴ膜５の結晶粒界に発生している空洞による可能
性が高いことが理解できる。この空洞部に上部電極Ｐｔ
膜をスパッタ法により形成する際、Ｐｔが侵入し上部電
極と下部電極が短絡することが原因と推測できる。従っ
て、本発明の一態様においては、この強誘電体薄膜を多
層化し該空洞を埋めることにより上記欠陥を修復するこ
とを試みた。
して説明する。本態様の前提を説明する図１において、
酸化したシリコン基板１の上に接着層としてＴｉＮ膜２
をスパッタ法によって約５０ｎｍ形成し、２００ｎｍの
膜厚のＰｔ膜３をスパッタ法によって形成する。その
後、ＢＳＴ膜４をＢＳＴセラミックスのタ−ゲット材を
用いてＯ2 ／Ａｒ混合ガス中で約２００ｎｍの膜厚に堆
積する。その際、基板温度は約６５０℃で膜形成を行な
い、結晶化したＢＳＴ膜４を成長させる。これは、５０
０℃以下で形成される非晶質ＢＳＴの比誘電率が約３０
と、結晶化したＢＳＴの比誘電率約３００に比べて小さ
いためである。最後に、Ｐｔの上部電極を形成すること
でキャパシタが構成される。このキャパシタの電気的特
性を評価した結果、この結晶ＢＳＴ膜は初期絶縁破壊に
よる故障が多く、超ＬＳＩ用のキャパシタとしての十分
な歩留りを確保できないことが分かった。このＢＳＴ膜
の透過型電子顕微鏡を用いた解析や電気的特性の詳しい
解析の結果、図１に示すようにＢＳＴ膜の初期絶縁破壊
はＢＳＴ膜５の結晶粒界に発生している空洞による可能
性が高いことが理解できる。この空洞部に上部電極Ｐｔ
膜をスパッタ法により形成する際、Ｐｔが侵入し上部電
極と下部電極が短絡することが原因と推測できる。従っ
て、本発明の一態様においては、この強誘電体薄膜を多
層化し該空洞を埋めることにより上記欠陥を修復するこ
とを試みた。
【０００８】次に、本発明の第１の実施例の概念を図１
及び図２を参照して説明する。実施例１は、ＢＳＴ膜４
の空洞による欠陥をＳｒＴｉＯ3 （ＳＴＯ）を積層して
欠陥を修復する方法である。図１の構造を形成した後、
約４００℃の基板温度で非晶質のＳＴＯ膜５を約１０ｎ
ｍ以下の膜厚でＢＳＴ膜４上に形成した。その後にＰｔ
上部電極をスパッタ法により約２００ｎｍ程形成する。
これは、従来のリソグラフィ法によりキャパシタ製造を
用いることができる。また、ＢＳＴ膜４は結晶化してお
り、その比誘電率は約３００であったが、ＳＴＯ膜５の
比誘電率は約２０と小さく。そのため、この積層構造で
は静電容量はＢＳＴ膜４の単層構造に比べて約２５％減
少する。しかしながら、この多層化によって膜のリーク
電流は約２桁程度改善することができ、かつ、ＢＳＴ膜
４の空洞によると思われる初期絶縁破壊率は著しく減少
するのでキャパシタの歩止りがより改善するのである。
本発明の効果は、多層化される強誘電体薄膜を互いに異
なる材質によって形成してもよく、異なる材質によって
形成した場合、特に効果が高いことも理解できるであろ
う。
及び図２を参照して説明する。実施例１は、ＢＳＴ膜４
の空洞による欠陥をＳｒＴｉＯ3 （ＳＴＯ）を積層して
欠陥を修復する方法である。図１の構造を形成した後、
約４００℃の基板温度で非晶質のＳＴＯ膜５を約１０ｎ
ｍ以下の膜厚でＢＳＴ膜４上に形成した。その後にＰｔ
上部電極をスパッタ法により約２００ｎｍ程形成する。
これは、従来のリソグラフィ法によりキャパシタ製造を
用いることができる。また、ＢＳＴ膜４は結晶化してお
り、その比誘電率は約３００であったが、ＳＴＯ膜５の
比誘電率は約２０と小さく。そのため、この積層構造で
は静電容量はＢＳＴ膜４の単層構造に比べて約２５％減
少する。しかしながら、この多層化によって膜のリーク
電流は約２桁程度改善することができ、かつ、ＢＳＴ膜
４の空洞によると思われる初期絶縁破壊率は著しく減少
するのでキャパシタの歩止りがより改善するのである。
本発明の効果は、多層化される強誘電体薄膜を互いに異
なる材質によって形成してもよく、異なる材質によって
形成した場合、特に効果が高いことも理解できるであろ
う。
【０００９】本発明は、この非晶質ＳＴＯ膜を結晶化さ
せることによって、更に効果を向上させることができ
る。すなわち、この非晶質ＳＴＯ膜を形成した後、６５
０℃の酸素中で加熱すれば結晶化が起こり、比誘電率が
約１５０に増加させることができるので、キャパシタ全
体の静電容量の減少は、約１０％に抑えられる。また、
歩留りの向上にも寄与することができる。
せることによって、更に効果を向上させることができ
る。すなわち、この非晶質ＳＴＯ膜を形成した後、６５
０℃の酸素中で加熱すれば結晶化が起こり、比誘電率が
約１５０に増加させることができるので、キャパシタ全
体の静電容量の減少は、約１０％に抑えられる。また、
歩留りの向上にも寄与することができる。
【００１０】次に、本発明の他の実施例を図３および図
４に示す。本実施例では、結晶化したＰｂ（Ｚｒ，Ｔ
ｉ）Ｏ3 膜（ＰＺＴ）の上に非晶質のＳＴＯを堆積す
る。図３に示すように、酸化したシリコン基板１の上に
接着層としてＴｉＮ膜２をスパッタ法によって約５０ｎ
ｍ形成し、更に、２００ｎｍの膜厚のＰｔ３をスパッタ
法によって形成する。その後、結晶化したＰＺＴ膜６を
ゾルゲル法によって形成する。この工程では、通常Ｐ
ｂ、Ｚｒ、Ｔｉ等の有機金属を有機溶媒に溶かしスピン
コート法等で、Ｐｔ膜３の上に約２００ｎｍの膜厚とな
るように堆積することができる。その後、約１５０℃程
度の温度でベークし、有機溶剤や水分を取り除く、更
に、非晶質の膜を結晶化させるために６５０℃の酸素雰
囲気中で熱処理する。しかしながら、このＰＺＴ膜６は
結晶化の際、収縮するので結晶粒界には、図３に示すよ
うな空洞が生じることとなる。その後、図４に示すよう
に約４００℃の基板温度で非晶質のＳＴＯ膜７を約１０
ｎｍ以下の膜厚でＰＺＴ膜６上に形成する。その後、Ｐ
ｔ上部電極をスパッタ法により約２００ｎｍ程形成して
から、従来のリソグラフィ法によりキャパシタを形成す
る。ＰＺＴ膜６は既に結晶化しており、その比誘電率は
約６００であったが、非晶質ＳＴＯ膜５の比誘電率は約
２０と小さく。そのため、この積層構造では静電容量は
ＰＺＴ膜６の単層構造に比べて約６０％減少することが
分かる。しかしながら、この多層化によって膜のリーク
電流は約３桁改善し、かつＰＺＴ膜６の空洞によると思
われる初期絶縁破壊率は著しく減少する。よってキャパ
シタ形成に関する歩留まりが改善することが可能とな
る。
４に示す。本実施例では、結晶化したＰｂ（Ｚｒ，Ｔ
ｉ）Ｏ3 膜（ＰＺＴ）の上に非晶質のＳＴＯを堆積す
る。図３に示すように、酸化したシリコン基板１の上に
接着層としてＴｉＮ膜２をスパッタ法によって約５０ｎ
ｍ形成し、更に、２００ｎｍの膜厚のＰｔ３をスパッタ
法によって形成する。その後、結晶化したＰＺＴ膜６を
ゾルゲル法によって形成する。この工程では、通常Ｐ
ｂ、Ｚｒ、Ｔｉ等の有機金属を有機溶媒に溶かしスピン
コート法等で、Ｐｔ膜３の上に約２００ｎｍの膜厚とな
るように堆積することができる。その後、約１５０℃程
度の温度でベークし、有機溶剤や水分を取り除く、更
に、非晶質の膜を結晶化させるために６５０℃の酸素雰
囲気中で熱処理する。しかしながら、このＰＺＴ膜６は
結晶化の際、収縮するので結晶粒界には、図３に示すよ
うな空洞が生じることとなる。その後、図４に示すよう
に約４００℃の基板温度で非晶質のＳＴＯ膜７を約１０
ｎｍ以下の膜厚でＰＺＴ膜６上に形成する。その後、Ｐ
ｔ上部電極をスパッタ法により約２００ｎｍ程形成して
から、従来のリソグラフィ法によりキャパシタを形成す
る。ＰＺＴ膜６は既に結晶化しており、その比誘電率は
約６００であったが、非晶質ＳＴＯ膜５の比誘電率は約
２０と小さく。そのため、この積層構造では静電容量は
ＰＺＴ膜６の単層構造に比べて約６０％減少することが
分かる。しかしながら、この多層化によって膜のリーク
電流は約３桁改善し、かつＰＺＴ膜６の空洞によると思
われる初期絶縁破壊率は著しく減少する。よってキャパ
シタ形成に関する歩留まりが改善することが可能とな
る。
【００１１】本発明は、非晶質ＳＴＯ膜を結晶化させる
ことによってさらに効果を著しく向上することが理解で
きる。すなわち、この非晶質ＳＴＯ膜を形成した後に６
５０℃の酸素雰囲気中で加熱すれば結晶化が起こり、比
誘電率が約１５０に増加しキャパシタ全体としての静電
容量の減少は、約20％に抑えることができる。また、歩
留りに対する悪影響もない。
ことによってさらに効果を著しく向上することが理解で
きる。すなわち、この非晶質ＳＴＯ膜を形成した後に６
５０℃の酸素雰囲気中で加熱すれば結晶化が起こり、比
誘電率が約１５０に増加しキャパシタ全体としての静電
容量の減少は、約20％に抑えることができる。また、歩
留りに対する悪影響もない。
【００１２】更に、本発明の他の実施例を図５および図
６に示す。上記実施例では、結晶化したＢＳＴ膜または
ＰＺＴ膜の上に非晶質のＳＴＯを堆積することによっ
て、強誘電体の特性を向上させた。しかしながら、比誘
電率が比較的小さいＳＴＯ膜を利用するより、さらに比
誘電率の高い非晶質のＢＳＴ膜を利用すれば、キャパシ
タの静電容量の減少を抑えつつ特性の改善が達成でき
る。図５に別の強誘電体薄膜を示す。先ず、酸化したシ
リコン基板１の上に接着層としてＴｉＮ膜２をスパッタ
法によって約５０ｎｍ形成し、次に、２００ｎｍの膜厚
のＰｔ３をスパッタ法によって形成する。その後、結晶
化したＰＺＴ膜６をゾルゲル法によって形成して膜を完
成させる。この工程は、通常Ｐｂ、Ｚｒ、Ｔｉ等の有機
金属を有機溶媒に溶かしスピンコート法等により、Ｐｔ
膜３上に約２００ｎｍの膜厚となるように堆積すること
ができる。その後、約１５０℃程度の温度でベークし、
これら有機溶剤や水分を取り除く、更に、非晶質の膜を
結晶化させるために６５０℃の酸素雰囲気中で熱処理す
る。しかしながら、このＰＺＴ膜６は結晶化の際、上述
の如く収縮し、結晶粒界に図３に示すような空洞が生じ
る。図６は、強誘電体薄膜の断面を示す。空洞が生じた
表面に約５００℃の基板温度で、非晶質のＢＳＴ膜８を
約１０ｎｍ以下の膜厚でＰＺＴ膜６の上に形成する。そ
の後、Ｐｔ上部電極をスパッタ法により約２００ｎｍ程
形成してから、従来のリソグラフィ法によりキャパシタ
を形成する。その際、ＰＺＴ膜６は既に結晶化してお
り、その比誘電率は約６００に達する。一方、非晶質の
ＢＳＴ膜８の比誘電率はＳＴＯ膜の約２０と比べて約３
０と比較的大きいため、この積層構造では、静電容量が
ＰＺＴ膜６の単層構造に比べて約３０％減少に留まるこ
とが分かる。更に、この多層化によって膜のリーク電流
は約３桁改善させることができ、且つ、ＰＺＴ膜６の空
洞によると思われる初期絶縁破壊率は著しく減少させる
ことが可能である。よって、キャパシタに関連する歩留
りを改善させることができる。
６に示す。上記実施例では、結晶化したＢＳＴ膜または
ＰＺＴ膜の上に非晶質のＳＴＯを堆積することによっ
て、強誘電体の特性を向上させた。しかしながら、比誘
電率が比較的小さいＳＴＯ膜を利用するより、さらに比
誘電率の高い非晶質のＢＳＴ膜を利用すれば、キャパシ
タの静電容量の減少を抑えつつ特性の改善が達成でき
る。図５に別の強誘電体薄膜を示す。先ず、酸化したシ
リコン基板１の上に接着層としてＴｉＮ膜２をスパッタ
法によって約５０ｎｍ形成し、次に、２００ｎｍの膜厚
のＰｔ３をスパッタ法によって形成する。その後、結晶
化したＰＺＴ膜６をゾルゲル法によって形成して膜を完
成させる。この工程は、通常Ｐｂ、Ｚｒ、Ｔｉ等の有機
金属を有機溶媒に溶かしスピンコート法等により、Ｐｔ
膜３上に約２００ｎｍの膜厚となるように堆積すること
ができる。その後、約１５０℃程度の温度でベークし、
これら有機溶剤や水分を取り除く、更に、非晶質の膜を
結晶化させるために６５０℃の酸素雰囲気中で熱処理す
る。しかしながら、このＰＺＴ膜６は結晶化の際、上述
の如く収縮し、結晶粒界に図３に示すような空洞が生じ
る。図６は、強誘電体薄膜の断面を示す。空洞が生じた
表面に約５００℃の基板温度で、非晶質のＢＳＴ膜８を
約１０ｎｍ以下の膜厚でＰＺＴ膜６の上に形成する。そ
の後、Ｐｔ上部電極をスパッタ法により約２００ｎｍ程
形成してから、従来のリソグラフィ法によりキャパシタ
を形成する。その際、ＰＺＴ膜６は既に結晶化してお
り、その比誘電率は約６００に達する。一方、非晶質の
ＢＳＴ膜８の比誘電率はＳＴＯ膜の約２０と比べて約３
０と比較的大きいため、この積層構造では、静電容量が
ＰＺＴ膜６の単層構造に比べて約３０％減少に留まるこ
とが分かる。更に、この多層化によって膜のリーク電流
は約３桁改善させることができ、且つ、ＰＺＴ膜６の空
洞によると思われる初期絶縁破壊率は著しく減少させる
ことが可能である。よって、キャパシタに関連する歩留
りを改善させることができる。
【００１３】本発明は、この非晶質ＢＳＴ膜を結晶化さ
せることによってさらに効果を著しく向上させることが
できる。すなわち、この非晶質ＳＴＯ膜を形成した後に
６５０℃の酸素中で加熱したところ結晶化が起こり、比
誘電率が約３００に増加し全体としてのキャパシタの静
電容量の減少は約１０％に抑えることができ、かつ、歩
留りの向上も可能となる。
せることによってさらに効果を著しく向上させることが
できる。すなわち、この非晶質ＳＴＯ膜を形成した後に
６５０℃の酸素中で加熱したところ結晶化が起こり、比
誘電率が約３００に増加し全体としてのキャパシタの静
電容量の減少は約１０％に抑えることができ、かつ、歩
留りの向上も可能となる。
【００１４】同様の効果は、結晶ＢＳＴ膜の上部に非晶
質のＰＺＴ膜を堆積しても見い出される。すなわち、非
晶質のＰＺＴ膜の比誘電率は約４０にもなるのでさらに
静電容量の減少が少なく歩留りの高いキャパシタ用強誘
電体薄膜が形成できる。
質のＰＺＴ膜を堆積しても見い出される。すなわち、非
晶質のＰＺＴ膜の比誘電率は約４０にもなるのでさらに
静電容量の減少が少なく歩留りの高いキャパシタ用強誘
電体薄膜が形成できる。
【００１５】上記実施例では、第２の強誘電体が非晶質
あるいは結晶であっても、全体としての膜厚の増加が起
こるため、歩留りの改善は図れるものの、静電容量の減
少は避けることができない。この技術的課題を解消する
べく別の実施例においては、第２の強誘電体をドライエ
ッチング法により除去し、下地の強誘電体の空洞部のみ
に第２の強誘電体を残すことができる。この実施例を図
７乃至図９に示す。酸化したシリコン基板１の上に接着
層としてＴｉＮ膜２をスパッタ法によって約５０ｎｍ形
成し、更に、２００ｎｍの膜厚のＰｔ３をスパッタ法に
よって形成する。その後、結晶化したＰＺＴ膜６をゾル
ゲル法によって形成する。この工程では通常Ｐｂ、Ｚ
ｒ、Ｔｉ等の有機金属を有機溶媒に溶かしたスピンコー
ト法等により、Ｐｔ膜３の上に約２００ｎｍの膜厚とな
るように堆積することができる。その後、約１５０℃程
度の温度でベークし、有機溶剤や水分を取り除く、さら
に、非晶質の膜を結晶化させるために６５０℃の酸素雰
囲気中で熱処理を施す。しかしながら、このＰＺＴ膜６
は、結晶化する際、図７に示す如く収縮した結晶粒界に
空洞が生じる。その後、図８に示すように約５００℃の
基板温度で非晶質のＳＴＯ膜７を約１０ｎｍ以下の膜厚
でＰＺＴ膜６上に形成する。その後、図９に示すよう
に、Ａｒプラズマ中で１０ｎｍ相当エッチバックするこ
とにより、ＰＺＴ膜６の結晶粒界の空洞部分に選択的に
非晶質のＳＴＯ膜７を残すことができる。この際、Ａｒ
プラズマ中でのエッチバックにより下地のＰＺＴ膜中に
酸素空孔等の欠陥が生じるためリーク電流が著しく増大
するという問題がある。本実施例によれば、ＳＴＯ膜の
エッチバック後に、この欠陥を修復できる程度の温度で
熱処理することにより、リーク電流の増加を防ぐことが
できる。この方法によってＰＺＴ膜６の空洞によると思
われる初期絶縁破壊率は減少し、キャパシタの歩留りも
改善した。
あるいは結晶であっても、全体としての膜厚の増加が起
こるため、歩留りの改善は図れるものの、静電容量の減
少は避けることができない。この技術的課題を解消する
べく別の実施例においては、第２の強誘電体をドライエ
ッチング法により除去し、下地の強誘電体の空洞部のみ
に第２の強誘電体を残すことができる。この実施例を図
７乃至図９に示す。酸化したシリコン基板１の上に接着
層としてＴｉＮ膜２をスパッタ法によって約５０ｎｍ形
成し、更に、２００ｎｍの膜厚のＰｔ３をスパッタ法に
よって形成する。その後、結晶化したＰＺＴ膜６をゾル
ゲル法によって形成する。この工程では通常Ｐｂ、Ｚ
ｒ、Ｔｉ等の有機金属を有機溶媒に溶かしたスピンコー
ト法等により、Ｐｔ膜３の上に約２００ｎｍの膜厚とな
るように堆積することができる。その後、約１５０℃程
度の温度でベークし、有機溶剤や水分を取り除く、さら
に、非晶質の膜を結晶化させるために６５０℃の酸素雰
囲気中で熱処理を施す。しかしながら、このＰＺＴ膜６
は、結晶化する際、図７に示す如く収縮した結晶粒界に
空洞が生じる。その後、図８に示すように約５００℃の
基板温度で非晶質のＳＴＯ膜７を約１０ｎｍ以下の膜厚
でＰＺＴ膜６上に形成する。その後、図９に示すよう
に、Ａｒプラズマ中で１０ｎｍ相当エッチバックするこ
とにより、ＰＺＴ膜６の結晶粒界の空洞部分に選択的に
非晶質のＳＴＯ膜７を残すことができる。この際、Ａｒ
プラズマ中でのエッチバックにより下地のＰＺＴ膜中に
酸素空孔等の欠陥が生じるためリーク電流が著しく増大
するという問題がある。本実施例によれば、ＳＴＯ膜の
エッチバック後に、この欠陥を修復できる程度の温度で
熱処理することにより、リーク電流の増加を防ぐことが
できる。この方法によってＰＺＴ膜６の空洞によると思
われる初期絶縁破壊率は減少し、キャパシタの歩留りも
改善した。
【００１６】本実施例では、キャパシタの静電容量の減
少は起こらなかった。特に、ＰＺＴ膜の結晶粒界部にお
ける空洞の大きさは、幅が数ｎｍ程度のものが多く、こ
の空洞に比誘電率の低い絶縁膜を埋め込んでもキャパシ
タの静電容量の変化は無視できるレベルである。
少は起こらなかった。特に、ＰＺＴ膜の結晶粒界部にお
ける空洞の大きさは、幅が数ｎｍ程度のものが多く、こ
の空洞に比誘電率の低い絶縁膜を埋め込んでもキャパシ
タの静電容量の変化は無視できるレベルである。
【００１７】上記実施例は、ＰＺＴ膜の上に非晶質のＢ
ＳＴ膜を形成する方法について説明したが、同様な効果
はＢＳＴ膜の上に非晶質のＰＺＴ膜を形成しても得られ
る。
ＳＴ膜を形成する方法について説明したが、同様な効果
はＢＳＴ膜の上に非晶質のＰＺＴ膜を形成しても得られ
る。
【００１８】本発明の更に別の実施例は、第２の強誘電
体のＰＺＴ膜をドライエッチング法により除去し、下地
の強誘電体の空洞部にのみ第２の強誘電体を残すことが
できる。その実施例を図１０乃至図１２に示す。酸化し
たシリコン基板１の上に接着層としてＴｉＮ膜２をスパ
ッタ法によって約５０ｎｍ形成し、２００ｎｍの膜厚の
Ｐｔ３をスパッタ法によって形成する。その後、結晶化
したＢＳＴ膜４をゾルゲル法によって形成する。この工
程は、通常Ｂａ、Ｓｒ、Ｔｉ等の有機金属を有機溶媒に
溶かしたスピンコート法等により、Ｐｔ膜３の上に約２
００ｎｍの膜厚となるように堆積する。その後、約１５
０℃程度の温度でベークし有機溶剤や水分を取り除く、
更に、非晶質の膜を結晶化させるために６５０℃の酸素
雰囲気中で熱処理する。しかしながら、このＢＳＴ膜４
は結晶化の過程で収縮し結晶粒界に図１０に示すような
空洞が生じる。その後、図１１に示すように約５００℃
の基板温度で非晶質のＰＺＴ膜９を約１０ｎｍ以下の膜
厚でＢＳＴ膜４上に形成する。図１２に示すように、そ
の後、Ａｒプラズマ中で１０ｎｍ相当エッチバックする
と、ちょうどＢＳＴ膜４の結晶粒界の空洞部分に選択的
に非晶質のＰＺＴ膜９を残すことができる。その際、Ａ
ｒプラズマ中でのエッチバックにより下地のＢＳＴ膜中
に酸素空孔等の欠陥が生じリーク電流が著しく増大する
という問題があった。そのため、本実施例においては、
ＰＺＴ膜のエッチバック後、この欠陥を修復できる程度
の温度で熱処理することにより、リーク電流の増加を防
ぐことができる。この方法によってＢＳＴ膜４の空洞に
よると思われる初期絶縁破壊率は著しく減少しキャパシ
タの歩留りも改善した。
体のＰＺＴ膜をドライエッチング法により除去し、下地
の強誘電体の空洞部にのみ第２の強誘電体を残すことが
できる。その実施例を図１０乃至図１２に示す。酸化し
たシリコン基板１の上に接着層としてＴｉＮ膜２をスパ
ッタ法によって約５０ｎｍ形成し、２００ｎｍの膜厚の
Ｐｔ３をスパッタ法によって形成する。その後、結晶化
したＢＳＴ膜４をゾルゲル法によって形成する。この工
程は、通常Ｂａ、Ｓｒ、Ｔｉ等の有機金属を有機溶媒に
溶かしたスピンコート法等により、Ｐｔ膜３の上に約２
００ｎｍの膜厚となるように堆積する。その後、約１５
０℃程度の温度でベークし有機溶剤や水分を取り除く、
更に、非晶質の膜を結晶化させるために６５０℃の酸素
雰囲気中で熱処理する。しかしながら、このＢＳＴ膜４
は結晶化の過程で収縮し結晶粒界に図１０に示すような
空洞が生じる。その後、図１１に示すように約５００℃
の基板温度で非晶質のＰＺＴ膜９を約１０ｎｍ以下の膜
厚でＢＳＴ膜４上に形成する。図１２に示すように、そ
の後、Ａｒプラズマ中で１０ｎｍ相当エッチバックする
と、ちょうどＢＳＴ膜４の結晶粒界の空洞部分に選択的
に非晶質のＰＺＴ膜９を残すことができる。その際、Ａ
ｒプラズマ中でのエッチバックにより下地のＢＳＴ膜中
に酸素空孔等の欠陥が生じリーク電流が著しく増大する
という問題があった。そのため、本実施例においては、
ＰＺＴ膜のエッチバック後、この欠陥を修復できる程度
の温度で熱処理することにより、リーク電流の増加を防
ぐことができる。この方法によってＢＳＴ膜４の空洞に
よると思われる初期絶縁破壊率は著しく減少しキャパシ
タの歩留りも改善した。
【００１９】本実施例においても、キャパシタの静電容
量の減少は起こらなかった。本発明は、ＢＳＴ以外の強
誘電体材料に関しても適応させることができる。すなわ
ち、上記実施例の強誘電体薄膜をＳｒＴｉＯ3 ，ＢａＴ
ｉＯ3 ，（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 ，Ｐｂ（Ｚ
ｒ，Ｔｉ）Ｏ3 ，ＰｂＴｉＯ3 等を構成要素として含ん
でいても実質的な効果を奏することは言うまでもない。
量の減少は起こらなかった。本発明は、ＢＳＴ以外の強
誘電体材料に関しても適応させることができる。すなわ
ち、上記実施例の強誘電体薄膜をＳｒＴｉＯ3 ，ＢａＴ
ｉＯ3 ，（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ3 ，Ｐｂ（Ｚ
ｒ，Ｔｉ）Ｏ3 ，ＰｂＴｉＯ3 等を構成要素として含ん
でいても実質的な効果を奏することは言うまでもない。
【００２０】本発明においては、強誘電体の薄膜の成長
方法としてスパッタ法やゾルゲル法を例にとって説明し
たが、この成長方法として公知のＣＶＤ法、ＭＯＤ法等
を用いてもよい。特にゾルゲル法を用いて強誘電体薄膜
を形成する場合には、結晶化の際に結晶粒界に空洞が発
生する場合が多く本発明の効果が著しい。
方法としてスパッタ法やゾルゲル法を例にとって説明し
たが、この成長方法として公知のＣＶＤ法、ＭＯＤ法等
を用いてもよい。特にゾルゲル法を用いて強誘電体薄膜
を形成する場合には、結晶化の際に結晶粒界に空洞が発
生する場合が多く本発明の効果が著しい。
【００２１】なお、以上の説明では主として本発明者に
よってなされた発明をその背景となるＤＲＡＭ用キャパ
シタ誘電膜に適用した場合について説明したが、これに
限定されず、例えば、疑似ＳＲＡＭ用のキャパシタやワ
ード線昇圧用コンデンサのキャパシタ等の半導体集積回
路装置に適用することも可能である。
よってなされた発明をその背景となるＤＲＡＭ用キャパ
シタ誘電膜に適用した場合について説明したが、これに
限定されず、例えば、疑似ＳＲＡＭ用のキャパシタやワ
ード線昇圧用コンデンサのキャパシタ等の半導体集積回
路装置に適用することも可能である。
【００２２】次に本発明の他の態様を図１３乃至図２９
を参照して説明する。本態様の前提を説明する図１３
は、酸化したシリコン基板１０１上に接着層としてＴｉ
膜１０３をスパッタ法によって約５０ｎｍ形成し、２０
０ｎｍの膜厚のＰｔ膜１０４をスパッタ法によって形成
した後、ＢＳＴ膜１０５をＢＳＴセラミックスのタ−ゲ
ット材を用いてＯ2 ／Ａｒ混合ガス中で約２００ｎｍの
膜厚に堆積した構造を示す。その際、基板温度は約６５
０℃で膜形成を行ない、結晶化したＢＳＴ膜１０５を成
長させる。５００度℃以下で形成される非晶質ＢＳＴの
比誘電率が約１８と、結晶化したＢＳＴの比誘電率約３
００に比べて小さい。最後に、Ｐｔの上部電極を形成し
てキャパシタを形成する。その電気的特性は、結晶ＢＳ
Ｔ膜の初期絶縁破壊による落ちこぼれが多いために、Ｕ
ＬＳＩ用のキャパシタとして十分な歩留りを確保できな
いことが分かる。このＢＳＴ膜の透過型電子顕微鏡を用
いた解析や電気的特性の詳しい解析の結果、図１３に示
すようにＢＳＴ膜の初期絶縁破壊がＢＳＴ膜１０５の結
晶粒界に発生している空洞による可能性が高いことが分
かった。この空洞部に上部電極Ｐｔ膜をスパッタ法によ
り形成する際、Ｐｔが侵入し上部電極と下部電極が短絡
するのである。したがって、本発明のこの態様において
は半導体装置のキャパシタ部の空洞を絶縁膜で埋めるこ
とによりＢＳＴ膜の歩留りを向上させる。
を参照して説明する。本態様の前提を説明する図１３
は、酸化したシリコン基板１０１上に接着層としてＴｉ
膜１０３をスパッタ法によって約５０ｎｍ形成し、２０
０ｎｍの膜厚のＰｔ膜１０４をスパッタ法によって形成
した後、ＢＳＴ膜１０５をＢＳＴセラミックスのタ−ゲ
ット材を用いてＯ2 ／Ａｒ混合ガス中で約２００ｎｍの
膜厚に堆積した構造を示す。その際、基板温度は約６５
０℃で膜形成を行ない、結晶化したＢＳＴ膜１０５を成
長させる。５００度℃以下で形成される非晶質ＢＳＴの
比誘電率が約１８と、結晶化したＢＳＴの比誘電率約３
００に比べて小さい。最後に、Ｐｔの上部電極を形成し
てキャパシタを形成する。その電気的特性は、結晶ＢＳ
Ｔ膜の初期絶縁破壊による落ちこぼれが多いために、Ｕ
ＬＳＩ用のキャパシタとして十分な歩留りを確保できな
いことが分かる。このＢＳＴ膜の透過型電子顕微鏡を用
いた解析や電気的特性の詳しい解析の結果、図１３に示
すようにＢＳＴ膜の初期絶縁破壊がＢＳＴ膜１０５の結
晶粒界に発生している空洞による可能性が高いことが分
かった。この空洞部に上部電極Ｐｔ膜をスパッタ法によ
り形成する際、Ｐｔが侵入し上部電極と下部電極が短絡
するのである。したがって、本発明のこの態様において
は半導体装置のキャパシタ部の空洞を絶縁膜で埋めるこ
とによりＢＳＴ膜の歩留りを向上させる。
【００２３】図１４及び図１５を用いて本発明の一実施
例（第６実施例）を説明する。図１４は、酸化したシリ
コン基板１０１上に接着層としてＴｉ膜１０３をスパッ
タ法によって約５０ｎｍ形成し、２００ｎｍの膜厚のＰ
ｔ１０４をスパッタ法によって形成した構造を示す。そ
の後、ＢＳＴ膜１０５をＢＳＴセラミックスタ−ゲット
を用いてＯ2 ／Ａｒ混合ガス中で約２００ｎｍの膜厚に
堆積した。そのさいの基板温度は約６５０℃に保ちＢＳ
Ｔ膜１０５を結晶化させる。本実施例においては、ＢＳ
Ｔ膜１０５の空洞をスピンオングラス（ＳＯＧ）と呼ば
れるシリコンの酸化物で埋める。液体である、ＳＯＧの
前駆体をスピナー（回転塗付器）を用いて回転速度１０
００〜５０００ｒｐｍでウエハ全面にコートする。その
後、溶剤を蒸発させるため、１００〜２００℃（溶剤の
沸点によって異なる。）でベークした後、最後に３５０
〜４５０℃でファイナルキュアを行う。図１４に、その
結果ほとんどＳｉＯ2 に近い組成のＳＯＧ膜１０６がＢ
ＳＴ膜１０５の空洞を埋める形で形成される構造を示
す。図１５は、その後、約１％に希釈した沸化水素酸
（ＨＦ）でＳＯＧ膜１０６の膜厚相当分をエッチング除
去して、空洞部がＳＯＧ膜１０６で埋った構造を示す。
図１４には、空洞を誇張して大きく描いてあるが、実際
は数ｎｍ程度以下の大きさであり、エッチングの際、空
洞部にＳＯＧを残すことは容易である。この構造を形成
した後にＰｔ上部電極１０７をスパッタ法により約２０
０ｎｍ程形成してから、公知のリソグラフィ法によりキ
ャパシタを形成する。この方法で形成したキャパシタの
歩留りは非常に高く将来のＤＲＡＭ用キャパシタとして
十分な歩留りを可能とできる。また、実効的な比誘電率
も約３００と非常に大きい。
例（第６実施例）を説明する。図１４は、酸化したシリ
コン基板１０１上に接着層としてＴｉ膜１０３をスパッ
タ法によって約５０ｎｍ形成し、２００ｎｍの膜厚のＰ
ｔ１０４をスパッタ法によって形成した構造を示す。そ
の後、ＢＳＴ膜１０５をＢＳＴセラミックスタ−ゲット
を用いてＯ2 ／Ａｒ混合ガス中で約２００ｎｍの膜厚に
堆積した。そのさいの基板温度は約６５０℃に保ちＢＳ
Ｔ膜１０５を結晶化させる。本実施例においては、ＢＳ
Ｔ膜１０５の空洞をスピンオングラス（ＳＯＧ）と呼ば
れるシリコンの酸化物で埋める。液体である、ＳＯＧの
前駆体をスピナー（回転塗付器）を用いて回転速度１０
００〜５０００ｒｐｍでウエハ全面にコートする。その
後、溶剤を蒸発させるため、１００〜２００℃（溶剤の
沸点によって異なる。）でベークした後、最後に３５０
〜４５０℃でファイナルキュアを行う。図１４に、その
結果ほとんどＳｉＯ2 に近い組成のＳＯＧ膜１０６がＢ
ＳＴ膜１０５の空洞を埋める形で形成される構造を示
す。図１５は、その後、約１％に希釈した沸化水素酸
（ＨＦ）でＳＯＧ膜１０６の膜厚相当分をエッチング除
去して、空洞部がＳＯＧ膜１０６で埋った構造を示す。
図１４には、空洞を誇張して大きく描いてあるが、実際
は数ｎｍ程度以下の大きさであり、エッチングの際、空
洞部にＳＯＧを残すことは容易である。この構造を形成
した後にＰｔ上部電極１０７をスパッタ法により約２０
０ｎｍ程形成してから、公知のリソグラフィ法によりキ
ャパシタを形成する。この方法で形成したキャパシタの
歩留りは非常に高く将来のＤＲＡＭ用キャパシタとして
十分な歩留りを可能とできる。また、実効的な比誘電率
も約３００と非常に大きい。
【００２４】また、本実施例においてＳＯＧのエッチン
グは、ウエット法によって行なったが、ドライエッチン
グ法によっても同様な効果が得られる。
グは、ウエット法によって行なったが、ドライエッチン
グ法によっても同様な効果が得られる。
【００２５】図１６及び図１７は、本発明の別の実施例
を示す。上記第６実施例と同様の方法でＢＳＴ膜１０５
を形成する。そして、約４５０℃で有機オキシシラン、
例えばＳｉ（ＯＣ2 Ｈ5 ）4 を用いて酸化膜１０８をＡ
ｒ／Ｏ2 雰囲気中のプラズマＣＶＤで形成する。通常、
この酸化膜をＴＥＯＳ膜と呼ぶ。図１６は、その結果ほ
とんどＳi Ｏ2 に近い組成のＴＥＯＳ膜１０８がＢＳＴ
膜１０５の空洞を埋める形で形成される断面図を示す。
その後、図１７に示すように、約１％に希釈した沸化水
素酸（ＨＦ）でＴＥＯＳ膜１０８の膜厚相当分エッチン
グ除去する。空洞部がＴＥＯＳ膜１０８で埋った構造が
形成される。その際、ＢＳＴ膜等の強誘電体薄膜の多く
は、ＨＦによってエッチングされないため、ＢＳＴ膜に
損傷を与えることはない。この構造を形成した後にＰｔ
上部電極１０７をスパッタ法により約２００ｎｍ程形成
してから、公知のリソグラフィ法によりキャパシタを形
成する。この方法で形成したキャパシタの歩留りは非常
に高く将来のＤＲＡＭ用キャパシタとして十分な歩留り
を実現できる。また、実効的なＢＳＴ膜の比誘電率も約
３００と非常に大きいことも確認できた。本実施例にお
いてＳＯＧのエッチングはウエット法によって行なった
が、ドライエッチング法によっても同様な効果を奏す
る。
を示す。上記第６実施例と同様の方法でＢＳＴ膜１０５
を形成する。そして、約４５０℃で有機オキシシラン、
例えばＳｉ（ＯＣ2 Ｈ5 ）4 を用いて酸化膜１０８をＡ
ｒ／Ｏ2 雰囲気中のプラズマＣＶＤで形成する。通常、
この酸化膜をＴＥＯＳ膜と呼ぶ。図１６は、その結果ほ
とんどＳi Ｏ2 に近い組成のＴＥＯＳ膜１０８がＢＳＴ
膜１０５の空洞を埋める形で形成される断面図を示す。
その後、図１７に示すように、約１％に希釈した沸化水
素酸（ＨＦ）でＴＥＯＳ膜１０８の膜厚相当分エッチン
グ除去する。空洞部がＴＥＯＳ膜１０８で埋った構造が
形成される。その際、ＢＳＴ膜等の強誘電体薄膜の多く
は、ＨＦによってエッチングされないため、ＢＳＴ膜に
損傷を与えることはない。この構造を形成した後にＰｔ
上部電極１０７をスパッタ法により約２００ｎｍ程形成
してから、公知のリソグラフィ法によりキャパシタを形
成する。この方法で形成したキャパシタの歩留りは非常
に高く将来のＤＲＡＭ用キャパシタとして十分な歩留り
を実現できる。また、実効的なＢＳＴ膜の比誘電率も約
３００と非常に大きいことも確認できた。本実施例にお
いてＳＯＧのエッチングはウエット法によって行なった
が、ドライエッチング法によっても同様な効果を奏す
る。
【００２６】図１８及び図１９は、本発明の更に別の実
施例を示す。上記実施例と同様な方法でＢＳＴ膜１０５
を形成し、常圧ＣＶＤ法を用いて約３００から５００℃
の温度範囲でモノシラン（ＳｉＨ4 ）を酸素中で反応さ
せ、図１８に、ＢＳＴ膜１０５の上にＣＶＤ酸化膜１１
０を堆積させた構造を示す。その結果ほとんどＳi Ｏ 2
に近い組成のＣＶＤ酸化膜１１０がＢＳＴ膜１０５の空
洞を埋める形で形成される。このＣＶＤ酸化膜１１０の
膜厚相当分、ドライエッチング法により削り取る。この
場合、ＣＶＤ酸化膜１１０のエッチングガスとしては従
来の酸化膜用のエッチングガス例えばＣＦ4 ／Ｈ2 混合
ガス、ＣＨＦ3 、ＣＨＦ3 ／ＳＦ6 ／Ｈｅ等の混合ガス
を用いればよい。これらの、エッチングガスを用いれば
ＣＶＤ酸化膜１１０のエッチングのＢＳＴ膜１０５に対
してエッチング速度の選択比を非常に大きくとれるた
め、図１９に模式的に示すようにＢＳＴ膜１０５に損傷
を与えることなしに、空洞部に選択的にＣＶＤ酸化膜１
１０を残すことができる。本実施例では、ＣＶＤ酸化膜
１１０をドライエッチング法によって除去する方法につ
いて述べたが、上記実施例に示したようなウエット法を
利用してもよい。その後、Ｐｔ上部電極１０７をスパッ
タ法により約２００ｎｍ程形成してから、公知のリソグ
ラフィ法によりキャパシタを形成する。この方法で形成
したキャパシタの歩留りは非常に高く将来のＤＲＡＭ用
キャパシタとして十分な歩留りを可能とする。また、実
効的な比誘電率も約３００と非常に大きい。
施例を示す。上記実施例と同様な方法でＢＳＴ膜１０５
を形成し、常圧ＣＶＤ法を用いて約３００から５００℃
の温度範囲でモノシラン（ＳｉＨ4 ）を酸素中で反応さ
せ、図１８に、ＢＳＴ膜１０５の上にＣＶＤ酸化膜１１
０を堆積させた構造を示す。その結果ほとんどＳi Ｏ 2
に近い組成のＣＶＤ酸化膜１１０がＢＳＴ膜１０５の空
洞を埋める形で形成される。このＣＶＤ酸化膜１１０の
膜厚相当分、ドライエッチング法により削り取る。この
場合、ＣＶＤ酸化膜１１０のエッチングガスとしては従
来の酸化膜用のエッチングガス例えばＣＦ4 ／Ｈ2 混合
ガス、ＣＨＦ3 、ＣＨＦ3 ／ＳＦ6 ／Ｈｅ等の混合ガス
を用いればよい。これらの、エッチングガスを用いれば
ＣＶＤ酸化膜１１０のエッチングのＢＳＴ膜１０５に対
してエッチング速度の選択比を非常に大きくとれるた
め、図１９に模式的に示すようにＢＳＴ膜１０５に損傷
を与えることなしに、空洞部に選択的にＣＶＤ酸化膜１
１０を残すことができる。本実施例では、ＣＶＤ酸化膜
１１０をドライエッチング法によって除去する方法につ
いて述べたが、上記実施例に示したようなウエット法を
利用してもよい。その後、Ｐｔ上部電極１０７をスパッ
タ法により約２００ｎｍ程形成してから、公知のリソグ
ラフィ法によりキャパシタを形成する。この方法で形成
したキャパシタの歩留りは非常に高く将来のＤＲＡＭ用
キャパシタとして十分な歩留りを可能とする。また、実
効的な比誘電率も約３００と非常に大きい。
【００２７】図２０及び図２１は、本発明の更に別の実
施例を開示する。第６実施例と同様な方法でＢＳＴ膜１
０５を形成し、減圧ＣＶＤ法を用いて約３００から５０
０℃の温度範囲で、例えば、テトライソプロポキシチタ
ンＴｉ（ｉ−ＯＣ3 Ｈ7 ）4と酸素を反応させ、ＢＳＴ
膜１０５の上にＣＶＤ−ＴｉＯ2 膜１１１を堆積させる
構造を図２０に示す。その結果、ほとんどＴi Ｏ2 に近
い組成のＴｉＯ2 膜１１１がＢＳＴ膜１０５の空洞を埋
める形で形成される。このＣＶＤ−ＴｉＯ2 膜１１１の
膜厚相当分、ドライエッチング法により削り取る。この
場合、ＣＶＤ−ＴｉＯ2 膜１１１のエッチングガスとし
ては従来の酸化膜用のエッチングガス例えばＣＦ4 ／Ｈ
2 混合ガス、ＣＨＦ3 、ＣＨＦ3 ／ＳＦ6 ／Ｈｅ等の混
合ガスを用いればよい。これらの、エッチングガスを用
いればＣＶＤ−ＴｉＯ2 膜１１１のエッチングのＢＳＴ
膜１０５に対して選択比を非常に大きくとれるため図２
１に模式的に示すように空洞部に選択的にＣＶＤ−Ｔｉ
Ｏ2 膜１１１を残すことができる。その後、Ｐｔの上部
電極１０７をスパッタ法により約２００ｎｍ程形成して
から、従来のリソグラフィ法によりキャパシタを形成す
る。この方法で形成したキャパシタの歩留りは非常に高
く将来のＤＲＡＭ用キャパシタとして十分な歩留りを実
現できる。また、実効的な比誘電率も約３００と非常に
大きい。
施例を開示する。第６実施例と同様な方法でＢＳＴ膜１
０５を形成し、減圧ＣＶＤ法を用いて約３００から５０
０℃の温度範囲で、例えば、テトライソプロポキシチタ
ンＴｉ（ｉ−ＯＣ3 Ｈ7 ）4と酸素を反応させ、ＢＳＴ
膜１０５の上にＣＶＤ−ＴｉＯ2 膜１１１を堆積させる
構造を図２０に示す。その結果、ほとんどＴi Ｏ2 に近
い組成のＴｉＯ2 膜１１１がＢＳＴ膜１０５の空洞を埋
める形で形成される。このＣＶＤ−ＴｉＯ2 膜１１１の
膜厚相当分、ドライエッチング法により削り取る。この
場合、ＣＶＤ−ＴｉＯ2 膜１１１のエッチングガスとし
ては従来の酸化膜用のエッチングガス例えばＣＦ4 ／Ｈ
2 混合ガス、ＣＨＦ3 、ＣＨＦ3 ／ＳＦ6 ／Ｈｅ等の混
合ガスを用いればよい。これらの、エッチングガスを用
いればＣＶＤ−ＴｉＯ2 膜１１１のエッチングのＢＳＴ
膜１０５に対して選択比を非常に大きくとれるため図２
１に模式的に示すように空洞部に選択的にＣＶＤ−Ｔｉ
Ｏ2 膜１１１を残すことができる。その後、Ｐｔの上部
電極１０７をスパッタ法により約２００ｎｍ程形成して
から、従来のリソグラフィ法によりキャパシタを形成す
る。この方法で形成したキャパシタの歩留りは非常に高
く将来のＤＲＡＭ用キャパシタとして十分な歩留りを実
現できる。また、実効的な比誘電率も約３００と非常に
大きい。
【００２８】本実施例は、ＴｉＯ2 膜１１１を形成する
際ＣＶＤ法を用いて本実施例の概念を説明したが、その
他、ゾルゲル法を用いてもよく、ＴｉＯ2 膜の形成方法
として、テトライソプロポキシチタンＴｉ（ｉ−ＯＣ3
Ｈ7 ）4 等の有機金属を有機溶媒、メトキシエタノ−ル
（Ｃｈ3 ＯＣＨ2 ＣＨ2 ＯＨ）、酢酸（ＣＨ3 ＣＯＯ
Ｈ）、或は、ブタノ−ル（Ｃ4 Ｈ9 ＯＨ）等の有機溶媒
を用いて希釈し前駆体を形成し、これをスピンコ−ト法
等でＢＳＴ膜の上に形成しても同様な効果が得られる。
また、ここではＢＳＴ膜の空洞を埋めるためにＴｉＯ2
膜を利用したが、ＺｒＯ2 、ＨｆＯ、ＳｃＯ、Ｙ
2 Ｏ3 、Ｖ2 Ｏ5 及びＮｂ2 Ｏ5 等を利用しても良い。
例えば、ＺｒＯ2 膜を形成するために、Ｚｒ（ＯＣＨ3
Ｈ7 ）4 或はＺｒ（ＯＣＨ4 Ｈ9 ）4 等をＣＶＤ法やゾ
ルゲル法でＺｒＯ2 膜を形成してＢＳＴ膜の空洞を埋め
てもよい。
際ＣＶＤ法を用いて本実施例の概念を説明したが、その
他、ゾルゲル法を用いてもよく、ＴｉＯ2 膜の形成方法
として、テトライソプロポキシチタンＴｉ（ｉ−ＯＣ3
Ｈ7 ）4 等の有機金属を有機溶媒、メトキシエタノ−ル
（Ｃｈ3 ＯＣＨ2 ＣＨ2 ＯＨ）、酢酸（ＣＨ3 ＣＯＯ
Ｈ）、或は、ブタノ−ル（Ｃ4 Ｈ9 ＯＨ）等の有機溶媒
を用いて希釈し前駆体を形成し、これをスピンコ−ト法
等でＢＳＴ膜の上に形成しても同様な効果が得られる。
また、ここではＢＳＴ膜の空洞を埋めるためにＴｉＯ2
膜を利用したが、ＺｒＯ2 、ＨｆＯ、ＳｃＯ、Ｙ
2 Ｏ3 、Ｖ2 Ｏ5 及びＮｂ2 Ｏ5 等を利用しても良い。
例えば、ＺｒＯ2 膜を形成するために、Ｚｒ（ＯＣＨ3
Ｈ7 ）4 或はＺｒ（ＯＣＨ4 Ｈ9 ）4 等をＣＶＤ法やゾ
ルゲル法でＺｒＯ2 膜を形成してＢＳＴ膜の空洞を埋め
てもよい。
【００２９】本発明の他の実施例を図２２及び図２３に
示す。第６実施例と同様の方法でＢＳＴ膜１０５を形成
し、その後、減圧ＣＶＤ法を用いて約４００から５００
℃の温度範囲で、例えば、タンタルペントエトキシＴａ
2 （ｉ−ＯＣ3 Ｈ7 ）5 と酸素を反応させ、ＢＳＴ膜１
０５の上にＣＶＤ−Ｔａ2 Ｏ5 膜１１２を堆積させる。
図２２に、ほとんどＴａ2 Ｏ5 に近い組成のＴａ2 Ｏ5
膜１１２がＢＳＴ膜１０５の空洞を埋める形で形成され
る構造を示す。このＴａ2 Ｏ5 膜１１２の膜厚相当分、
ドライエッチング法により削り取る。この場合、Ｔａ2
Ｏ5 膜１１２のエッチングガスとしては従来の酸化膜用
のエッチングガス例えばＣＦ4 ／Ｈ2 混合ガス、ＣＨＦ
3 、ＣＨＦ3 ／ＳＦ6 ／Ｈｅ等の混合ガスを用いればよ
い。これらの、エッチングガスを用いればＴａ2 Ｏ5 膜
１１２のエッチングのＢＳＴ膜１０５に対して選択比を
非常に大きくとれるため図２３に模式的に示すように空
洞部に選択的にＴａ2 Ｏ5 膜１１２を残すことができ
る。その後、Ｐｔ上部電極１０７をスパッタ法により約
２００ｎｍ程形成してから，従来のリソグラフィ法によ
りキャパシタを形成した。この方法で形成したキャパシ
タの歩留りは非常に高く将来のＤＲＡＭ用キャパシタと
して十分な歩留りを実現できる。また、実効的な比誘電
率も約３００と非常に大きい。
示す。第６実施例と同様の方法でＢＳＴ膜１０５を形成
し、その後、減圧ＣＶＤ法を用いて約４００から５００
℃の温度範囲で、例えば、タンタルペントエトキシＴａ
2 （ｉ−ＯＣ3 Ｈ7 ）5 と酸素を反応させ、ＢＳＴ膜１
０５の上にＣＶＤ−Ｔａ2 Ｏ5 膜１１２を堆積させる。
図２２に、ほとんどＴａ2 Ｏ5 に近い組成のＴａ2 Ｏ5
膜１１２がＢＳＴ膜１０５の空洞を埋める形で形成され
る構造を示す。このＴａ2 Ｏ5 膜１１２の膜厚相当分、
ドライエッチング法により削り取る。この場合、Ｔａ2
Ｏ5 膜１１２のエッチングガスとしては従来の酸化膜用
のエッチングガス例えばＣＦ4 ／Ｈ2 混合ガス、ＣＨＦ
3 、ＣＨＦ3 ／ＳＦ6 ／Ｈｅ等の混合ガスを用いればよ
い。これらの、エッチングガスを用いればＴａ2 Ｏ5 膜
１１２のエッチングのＢＳＴ膜１０５に対して選択比を
非常に大きくとれるため図２３に模式的に示すように空
洞部に選択的にＴａ2 Ｏ5 膜１１２を残すことができ
る。その後、Ｐｔ上部電極１０７をスパッタ法により約
２００ｎｍ程形成してから，従来のリソグラフィ法によ
りキャパシタを形成した。この方法で形成したキャパシ
タの歩留りは非常に高く将来のＤＲＡＭ用キャパシタと
して十分な歩留りを実現できる。また、実効的な比誘電
率も約３００と非常に大きい。
【００３０】本実施例においては、Ｔａ2 Ｏ5 膜１１２
を形成する際ＣＶＤ法を用いて本実施例の概念を説明し
たが、そのほか、スパッタ法を用いてもよい。通常はＴ
ａ2Ｏ5 膜のスパッタ形成は約１０％の酸素を含んだAr
中で行なえば, 容易に実現できる。
を形成する際ＣＶＤ法を用いて本実施例の概念を説明し
たが、そのほか、スパッタ法を用いてもよい。通常はＴ
ａ2Ｏ5 膜のスパッタ形成は約１０％の酸素を含んだAr
中で行なえば, 容易に実現できる。
【００３１】次に、本発明の別の実施例を図２４及び図
２５を参照して説明する。図２４に示すように、第６実
施例と同様な方法でＢＳＴ膜１０５を形成し、その後、
スパッタ法を用いて約４００から５００℃の温度範囲
で、約１０％の酸素を含むアルゴンガス中で酸化ハフニ
ウム酸化膜ＨｆＯ膜１１３を形成する。その結果ハフニ
ウムＨｆＯ膜１１３がＢＳＴ膜１０５の空洞を埋める形
で形成される構造を図２４に示す。このハフニウム酸化
膜ＨｆＯ膜１１３の膜厚相当分、ドライエッチング法に
より削り取る。この場合、ハフニウム酸化膜１１３のエ
ッチングガスとしては、公知の酸化膜用のエッチングガ
ス例えばＣＦ4 ／Ｈ2 混合ガス、ＣＨＦ3、ＣＨＦ3 ／
ＳＦ6 ／Ｈｅ等の混合ガスを用いればよい。これらの、
エッチングガスを用いればハフニウム酸化膜膜１１３の
エッチング速度のＢＳＴ膜１０５に対して選択比を非常
に大きくとれるため図２５に模式的に示すように空洞部
に選択的にハフニウム酸化膜１１３を残すことができ
る。その後、Ｐｔ上部電極１０７をスパッタ法により約
２００ｎｍ程形成してから、公知のリソグラフィ法によ
りキャパシタを形成した。この方法で形成したキャパシ
タの歩留りは非常に高く将来のＤＲＡＭ用キャパシタと
して十分な歩留りを実現できる。また、実効的な比誘電
率も約３００と非常に大きい。
２５を参照して説明する。図２４に示すように、第６実
施例と同様な方法でＢＳＴ膜１０５を形成し、その後、
スパッタ法を用いて約４００から５００℃の温度範囲
で、約１０％の酸素を含むアルゴンガス中で酸化ハフニ
ウム酸化膜ＨｆＯ膜１１３を形成する。その結果ハフニ
ウムＨｆＯ膜１１３がＢＳＴ膜１０５の空洞を埋める形
で形成される構造を図２４に示す。このハフニウム酸化
膜ＨｆＯ膜１１３の膜厚相当分、ドライエッチング法に
より削り取る。この場合、ハフニウム酸化膜１１３のエ
ッチングガスとしては、公知の酸化膜用のエッチングガ
ス例えばＣＦ4 ／Ｈ2 混合ガス、ＣＨＦ3、ＣＨＦ3 ／
ＳＦ6 ／Ｈｅ等の混合ガスを用いればよい。これらの、
エッチングガスを用いればハフニウム酸化膜膜１１３の
エッチング速度のＢＳＴ膜１０５に対して選択比を非常
に大きくとれるため図２５に模式的に示すように空洞部
に選択的にハフニウム酸化膜１１３を残すことができ
る。その後、Ｐｔ上部電極１０７をスパッタ法により約
２００ｎｍ程形成してから、公知のリソグラフィ法によ
りキャパシタを形成した。この方法で形成したキャパシ
タの歩留りは非常に高く将来のＤＲＡＭ用キャパシタと
して十分な歩留りを実現できる。また、実効的な比誘電
率も約３００と非常に大きい。
【００３２】本実施例においては、ハフニウム酸化膜Ｈ
ｆＯ膜１１３を形成する際スパッタ法を用いて本実施例
の概念を説明したが、そのほか、ＣＶＤ法やゾルゲル法
を用いてもよい。
ｆＯ膜１１３を形成する際スパッタ法を用いて本実施例
の概念を説明したが、そのほか、ＣＶＤ法やゾルゲル法
を用いてもよい。
【００３３】図２６及び図２７は、本発明の別の実施例
を示す。約６５０℃で３０分程酸素雰囲気中で熱処理を
行なうと、Ｐｔ膜１０４の下地の接着層Ｔｉ膜１０３
（またはＴｉＮ）等からのＴｉがＰｔ膜粒界を通して拡
散し、空洞を覆う形で析出し、酸素中で酸化されＴｉＯ
2 膜１１４が形成される。この現象は、透過型電子顕微
鏡をよる分析によっても確認できる。更に、空洞のない
部分のＢＳＴ膜１０５の結晶粒界をも覆う形で形成され
ている構造を示す。Ｐｔの上部電極１０７を形成して電
気的特性を評価したところ、キャパシタの初期絶縁不良
だけでなく, 通常問題になる結晶粒界を通してのリ−ク
電流も減少している。この場合、ＢＳＴ膜１０５の比誘
電率は約３００であり、本実施例の実施による比誘電率
の低下はない。
を示す。約６５０℃で３０分程酸素雰囲気中で熱処理を
行なうと、Ｐｔ膜１０４の下地の接着層Ｔｉ膜１０３
（またはＴｉＮ）等からのＴｉがＰｔ膜粒界を通して拡
散し、空洞を覆う形で析出し、酸素中で酸化されＴｉＯ
2 膜１１４が形成される。この現象は、透過型電子顕微
鏡をよる分析によっても確認できる。更に、空洞のない
部分のＢＳＴ膜１０５の結晶粒界をも覆う形で形成され
ている構造を示す。Ｐｔの上部電極１０７を形成して電
気的特性を評価したところ、キャパシタの初期絶縁不良
だけでなく, 通常問題になる結晶粒界を通してのリ−ク
電流も減少している。この場合、ＢＳＴ膜１０５の比誘
電率は約３００であり、本実施例の実施による比誘電率
の低下はない。
【００３４】図２８及び図２９は、更に別の実施例を示
す。これまでの実施例においては、強誘電体ＢＳＴ膜１
０５の下部電極としてＰｔ膜１０４を利用したキャパシ
タの製造方法について説明したが、Ｐｔ膜は、ドライエ
ッチングが非常に難しいことや、放射性不純物を含んで
いてソフトエラ−を引起こし易い等の問題で、ＵＬＳＩ
製造工程に強誘電体薄膜を導入する際の一つの障害とな
っている。本実施例においては、このＰｔ膜１０４を用
いないキャパシタの製造方法を説明する。図２８に、実
施例６と同様な方法でＢＳＴ膜１０５を直接接着層のＴ
ｉＮ膜１１６の上に形成し、約６５０度Ｃで３０分程酸
素雰囲気中で熱処理を行い、接着層ＴｉＮ膜１１６から
のＴｉがＢＳＴ膜の結晶粒界を通して拡散し酸化され、
空洞および結晶粒界を覆う形で析出し、ＴｉＯ2 膜１１
４および１１５が形成される構造を示す。図２９は、上
記強誘電膜上に電極を形成した構造を示す。上記誘電膜
に析出する現象は、透過型電子顕微鏡による分析によっ
て確認できる。これにより、Ｐｔの上部電極１０７を形
成して電気的特性を評価したところ、キャパシタの初期
絶縁不良だけでなく、通常問題になる結晶粒界を通して
のリ−ク電流も減少していることも分かった。この場合
もＢＳＴ膜１０５の比誘電率は約１００に減少し、実施
例６から１２までのＢＳＴ膜の比誘電率３００の約３分
の１に減少した。これは、ＢＳＴ膜形成時の酸素プラズ
マによってＴｉＮ１１６の表面に極めて薄いＴｉＯ2 膜
１１７が形成されたことによると考えられる。しかしな
がら、このＢＳＴ膜１０５の絶縁破壊耐圧は約３倍に増
加する。従来、ＤＲＡＭ用キャパシタに用いられてきた
酸化膜／窒化膜の比誘電率が４から７程度なので、本実
施例による比誘電率１００は有効な範囲である。
す。これまでの実施例においては、強誘電体ＢＳＴ膜１
０５の下部電極としてＰｔ膜１０４を利用したキャパシ
タの製造方法について説明したが、Ｐｔ膜は、ドライエ
ッチングが非常に難しいことや、放射性不純物を含んで
いてソフトエラ−を引起こし易い等の問題で、ＵＬＳＩ
製造工程に強誘電体薄膜を導入する際の一つの障害とな
っている。本実施例においては、このＰｔ膜１０４を用
いないキャパシタの製造方法を説明する。図２８に、実
施例６と同様な方法でＢＳＴ膜１０５を直接接着層のＴ
ｉＮ膜１１６の上に形成し、約６５０度Ｃで３０分程酸
素雰囲気中で熱処理を行い、接着層ＴｉＮ膜１１６から
のＴｉがＢＳＴ膜の結晶粒界を通して拡散し酸化され、
空洞および結晶粒界を覆う形で析出し、ＴｉＯ2 膜１１
４および１１５が形成される構造を示す。図２９は、上
記強誘電膜上に電極を形成した構造を示す。上記誘電膜
に析出する現象は、透過型電子顕微鏡による分析によっ
て確認できる。これにより、Ｐｔの上部電極１０７を形
成して電気的特性を評価したところ、キャパシタの初期
絶縁不良だけでなく、通常問題になる結晶粒界を通して
のリ−ク電流も減少していることも分かった。この場合
もＢＳＴ膜１０５の比誘電率は約１００に減少し、実施
例６から１２までのＢＳＴ膜の比誘電率３００の約３分
の１に減少した。これは、ＢＳＴ膜形成時の酸素プラズ
マによってＴｉＮ１１６の表面に極めて薄いＴｉＯ2 膜
１１７が形成されたことによると考えられる。しかしな
がら、このＢＳＴ膜１０５の絶縁破壊耐圧は約３倍に増
加する。従来、ＤＲＡＭ用キャパシタに用いられてきた
酸化膜／窒化膜の比誘電率が４から７程度なので、本実
施例による比誘電率１００は有効な範囲である。
【００３５】上記実施例は、ＢＳＴ以外の強誘電体材料
に関しても適用できることは言うまでもない。すなわ
ち、本発明における強誘電体薄膜は、ＳｒＴｉＯ3 、Ｂ
ａＴｉＯ3 、（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ3 、Ｐｂ
（Ｚｒ、Ｔｉ）Ｏ3 、ＰｂＴｉＯ3 等を構成要素として
含んでいても構わない。また、これらの膜の柱状結晶の
成長を抑制するための挿入膜はこれら強誘電体を構成す
る元素またはその酸化物を含んでいても構わない。な
お、本発明において強誘電体の薄膜の成長方法としてス
パッタ法を例にとって説明したが、この成長方法として
ＣＶＤ法、スピンコ−ト塗付法を用いたゾルゲル法等を
用いてもよい。特にゾルゲル法を用いて強誘電体薄膜を
形成する場合は、通常非晶質の強誘電体を熱処理によっ
て結晶化させる場合が多く本発明としての効果が著し
い。
に関しても適用できることは言うまでもない。すなわ
ち、本発明における強誘電体薄膜は、ＳｒＴｉＯ3 、Ｂ
ａＴｉＯ3 、（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ3 、Ｐｂ
（Ｚｒ、Ｔｉ）Ｏ3 、ＰｂＴｉＯ3 等を構成要素として
含んでいても構わない。また、これらの膜の柱状結晶の
成長を抑制するための挿入膜はこれら強誘電体を構成す
る元素またはその酸化物を含んでいても構わない。な
お、本発明において強誘電体の薄膜の成長方法としてス
パッタ法を例にとって説明したが、この成長方法として
ＣＶＤ法、スピンコ−ト塗付法を用いたゾルゲル法等を
用いてもよい。特にゾルゲル法を用いて強誘電体薄膜を
形成する場合は、通常非晶質の強誘電体を熱処理によっ
て結晶化させる場合が多く本発明としての効果が著し
い。
【００３６】なお、以上の説明では主として本発明者に
よってなされた発明をその背景となるＤＲＡＭ用キャパ
シタ誘電膜に適用した場合について説明したが、これに
限定されず、例えば、疑似ＳＲＡＭ用のキャパシタやワ
ード線昇圧用コンデンサのキャパシタ等の半導体集積回
路装置に適用することも可能である。
よってなされた発明をその背景となるＤＲＡＭ用キャパ
シタ誘電膜に適用した場合について説明したが、これに
限定されず、例えば、疑似ＳＲＡＭ用のキャパシタやワ
ード線昇圧用コンデンサのキャパシタ等の半導体集積回
路装置に適用することも可能である。
【００３７】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
次の通りである。
表的なものによって得られる効果を簡単に説明すれば、
次の通りである。
【００３８】即ち、本発明においては、強誘電体薄膜を
積層したり、強誘電体薄膜の形成後に結晶粒の間に発生
する空洞部に絶縁層を埋め込むことによって、リーク電
流が小さく歩留りが高い強誘電体薄膜を形成することが
可能となる。
積層したり、強誘電体薄膜の形成後に結晶粒の間に発生
する空洞部に絶縁層を埋め込むことによって、リーク電
流が小さく歩留りが高い強誘電体薄膜を形成することが
可能となる。
【図１】本発明の第１の実施例である強誘電体キャパシ
タの製造工程の要部中間工程の断面図である。
タの製造工程の要部中間工程の断面図である。
【図２】本発明の第１の実施例である強誘電体キャパシ
タの製造工程の要部断面図である。
タの製造工程の要部断面図である。
【図３】本発明の第２の実施例である強誘電体キャパシ
タの製造工程の中間工程の断面図である。
タの製造工程の中間工程の断面図である。
【図４】本発明の第２の実施例である強誘電体キャパシ
タの製造工程の中間工程の要部断面図である。
タの製造工程の中間工程の要部断面図である。
【図５】本発明の第３の実施例である強誘電体キャパシ
タの製造工程の中間工程の断面図である。
タの製造工程の中間工程の断面図である。
【図６】本発明の第３の実施例である強誘電体キャパシ
タの製造工程の中間工程の断面図である。
タの製造工程の中間工程の断面図である。
【図７】本発明の第３の実施例である強誘電体キャパシ
タの製造工程の要部断面図である。
タの製造工程の要部断面図である。
【図８】本発明の第４の実施例である強誘電体キャパシ
タの製造工程の中間工程の断面図である。
タの製造工程の中間工程の断面図である。
【図９】本発明の第４の実施例である強誘電体キャパシ
タの製造工程の中間工程の断面図である。
タの製造工程の中間工程の断面図である。
【図１０】本発明の第５の実施例である強誘電体キャパ
シタの製造工程の要部断面図である。
シタの製造工程の要部断面図である。
【図１１】本発明の第５の実施例である強誘電体キャパ
シタの製造工程の中間工程の断面図である。
シタの製造工程の中間工程の断面図である。
【図１２】本発明の第５の実施例である強誘電体キャパ
シタの製造工程の要部断面図である。
シタの製造工程の要部断面図である。
【図１３】本発明の前提を説明するための強誘電体（Ｂ
ＳＴ）キャパシタ膜の断面である。
ＳＴ）キャパシタ膜の断面である。
【図１４】本発明の第６の実施例である強誘電体（ＢＳ
Ｔ）キャパシタ膜の中間工程の断面である。
Ｔ）キャパシタ膜の中間工程の断面である。
【図１５】本発明の第６の実施例である強強誘電体（Ｂ
ＳＴ）キャパシタの製造工程の要部断面図である。
ＳＴ）キャパシタの製造工程の要部断面図である。
【図１６】本発明の第７の実施例である強誘電体（ＢＳ
Ｔ）キャパシタの中間製造工程の断面図である。
Ｔ）キャパシタの中間製造工程の断面図である。
【図１７】本発明の第７の実施例である強誘電体（ＢＳ
Ｔ）キャパシタの要部断面図である。
Ｔ）キャパシタの要部断面図である。
【図１８】本発明の第８の実施例である強誘電体（ＢＳ
Ｔ）キャパシタの中間製造工程の断面図である。
Ｔ）キャパシタの中間製造工程の断面図である。
【図１９】本発明の第８の実施例である強誘電体（ＢＳ
Ｔ）キャパシタの要部断面図である。
Ｔ）キャパシタの要部断面図である。
【図２０】本発明の第９の実施例である強誘電体（ＢＳ
Ｔ）キャパシタの中間製造工程の断面図である。
Ｔ）キャパシタの中間製造工程の断面図である。
【図２１】本発明の第９の実施例である強誘電体（ＢＳ
Ｔ）キャパシタの要部断面図である。
Ｔ）キャパシタの要部断面図である。
【図２２】本発明の第１０の実施例である強誘電体（Ｂ
ＳＴ）キャパシタの中間製造工程の断面図である。
ＳＴ）キャパシタの中間製造工程の断面図である。
【図２３】本発明の第１０の実施例である強誘電体（Ｂ
ＳＴ）キャパシタの要部断面図である。
ＳＴ）キャパシタの要部断面図である。
【図２４】本発明の第１１の実施例である強誘電体（Ｂ
ＳＴ）キャパシタの中間製造工程の断面図である。
ＳＴ）キャパシタの中間製造工程の断面図である。
【図２５】本発明の第１１の実施例である強誘電体（Ｂ
ＳＴ）キャパシタの要部断面図である。
ＳＴ）キャパシタの要部断面図である。
【図２６】本発明の第１２の実施例である強誘電体（Ｂ
ＳＴ）キャパシタの中間製造工程の断面図である。
ＳＴ）キャパシタの中間製造工程の断面図である。
【図２７】本発明の第１２の実施例である強誘電体（Ｂ
ＳＴ）キャパシタの要部断面図である。
ＳＴ）キャパシタの要部断面図である。
【図２８】本発明の第１３の実施例である強誘電体（Ｂ
ＳＴ）キャパシタの中間製造工程の断面図である。
ＳＴ）キャパシタの中間製造工程の断面図である。
【図２９】本発明の第１３の実施例である強誘電体（Ｂ
ＳＴ）キャパシタの要部断面図である。
ＳＴ）キャパシタの要部断面図である。
１ 酸化したＳｉ基板 ２ ＴｉＮ膜 ３ Ｐｔ膜（下部電極） ４ 結晶ＢＳＴ膜 ５ 非晶質ＳＴＯ膜 ６ 結晶ＰＺＴ膜 ７ 非晶質ＳＴＯ膜 ８ 非晶質ＢＳＴ膜 ９ 非晶質ＰＺＴ膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 // Ｃ２３Ｃ 28/00 Ｂ 30/00 Ａ Ｃ３０Ｂ 29/32 Ｃ 9261−4Ｇ
Claims (13)
- 【請求項１】 第１の結晶強誘電体薄膜と該第１の薄膜
より薄い第２の強誘電体薄膜の積層構造を含む強誘電体
薄膜キャパシタ。 - 【請求項２】 前記第２の強誘電体薄膜は前記第１の強
誘電体薄膜と異なる材質により構成されている特許請求
の範囲第１項の強誘電体薄膜キャパシタ。 - 【請求項３】 前記第２の強誘電体薄膜は非晶質である
特許請求の範囲第１項の強誘電体薄膜キャパシタ。 - 【請求項４】 前記第２の強誘電体薄膜を堆積した後
に、該第２の強誘電体薄膜をエッチング除去した後酸化
性雰囲気中で熱処理する工程により形成する特許請求の
範囲第１項の強誘電体薄膜キャパシタ。 - 【請求項５】 前記第２の強誘電体薄膜は非晶質から結
晶化して形成される特許請求の範囲第１項の強誘電体薄
膜キャパシタ。 - 【請求項６】 前記第１および第２の強誘電体薄膜は
（Ｂａ、Ｓｒ）ＴｉＯ 3 、ＳｒＴｉＯ3 、ＢａＴｉ
Ｏ3 、（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ3 、Ｐｂ（Ｚ
ｒ、Ｔｉ）Ｏ3 、ＰｂＴｉＯ3 の材料から選ばれた一
つ、或るいはこれらの材料を含む特許請求の範囲第１項
の強誘電体薄膜キャパシタ。 - 【請求項７】 強誘電体薄膜を有するキャパシタにおい
て、該強誘電体の結晶粒界が該強誘電体と異なる絶縁性
酸化膜によって覆われていることを特徴とする強誘電体
薄膜キャパシタ。 - 【請求項８】 強誘電体薄膜を有するキャパシタにおい
て、該強誘電体の下地電極としてＴｉＮ膜が形成されて
いることを特徴とする強誘電体薄膜キャパシタ。 - 【請求項９】 強誘電体薄膜を有するキャパシタであっ
て、強誘電体薄膜の形成後に該薄膜の結晶粒の間に発生
する空洞部に絶縁材料を埋め込む工程を含むキャパシタ
の製造方法。 - 【請求項１０】 前記絶縁層の形成後、この絶縁層を更
にエッチバックする工程を含む特許請求の範囲第９項の
キャパシタの製造方法。 - 【請求項１１】 前記絶縁層は、前記強誘電体薄膜の下
地の材料からの拡散現象によって形成されていることを
含む特許請求の範囲第９項のキャパシタの製造方法。 - 【請求項１２】 前記強誘電体薄膜は、（Ｂａ、Ｓｒ）
ＴｉＯ3 、ＳｒＴｉＯ3 、ＢａＴｉＯ3 、（Ｐｂ、Ｌ
ａ）（Ｚｒ、Ｔｉ）Ｏ3 、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3 、Ｐ
ｂＴｉＯ3 の材料から選ばれた一つ、或は、これら材料
を含む特許請求の範囲第９項のキャパシタの製造方法。 - 【請求項１３】 前記絶縁層は、それぞれＳｉ、Ｔａ、
Ｔｉ、Ｚｒ、Ｈｆ、Ｓｃ、Ｙ、Ｖ、Ｎｂの酸化物から選
ばれた一つ、或は、これらを含む特許請求の範囲第９項
のキャパシタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15996694A JP3989027B2 (ja) | 1994-07-12 | 1994-07-12 | キャパシタ及びその製造方法 |
| US08/501,840 US5854499A (en) | 1994-07-12 | 1995-07-12 | Ferroelectric film capacitor with intergranular insulation |
| US09/027,340 US5970337A (en) | 1994-07-12 | 1998-02-20 | Ferroelectric film capacitor with intergranular insulation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15996694A JP3989027B2 (ja) | 1994-07-12 | 1994-07-12 | キャパシタ及びその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007162235A Division JP2007251210A (ja) | 2007-06-20 | 2007-06-20 | キャパシタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0831951A true JPH0831951A (ja) | 1996-02-02 |
| JP3989027B2 JP3989027B2 (ja) | 2007-10-10 |
Family
ID=15705066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15996694A Expired - Lifetime JP3989027B2 (ja) | 1994-07-12 | 1994-07-12 | キャパシタ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5854499A (ja) |
| JP (1) | JP3989027B2 (ja) |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999025014A1 (fr) * | 1997-11-10 | 1999-05-20 | Hitachi, Ltd. | Element dielectrique et mode de fabrication |
| JP2004520721A (ja) * | 2001-05-10 | 2004-07-08 | シメトリックス・コーポレーション | 強誘電性複合材料、その製造方法、およびそれを用いたメモリ |
| JP2004214569A (ja) * | 2003-01-08 | 2004-07-29 | Fujitsu Ltd | 強誘電体キャパシタ及びその製造方法、並びに半導体装置 |
| JP2004327607A (ja) * | 2003-04-23 | 2004-11-18 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JP2004349689A (ja) * | 2003-05-21 | 2004-12-09 | Sharp Corp | 非対称結晶構造メモリセル |
| WO2005074032A1 (ja) * | 2004-01-28 | 2005-08-11 | Fujitsu Limited | 半導体装置及びその製造方法 |
| WO2005080073A1 (ja) * | 2004-02-19 | 2005-09-01 | Hitachi Chemical Co., Ltd. | 薄膜複合材料、およびこれを用いた配線板用材料、配線板、電子部品用材料、電子部品、ならびにこれらの製造方法 |
| WO2006028215A1 (ja) * | 2004-09-09 | 2006-03-16 | Tokyo Electron Limited | 薄膜キャパシタ及びその形成方法、及びコンピュータ読み取り可能な記憶媒体 |
| US7150788B2 (en) | 2001-08-21 | 2006-12-19 | Japan Science And Technology Agency | Method for manufacturing in-plane lattice constant adjusting substrate and in-plane lattice constant adjusting substrate |
| WO2007043682A1 (ja) * | 2005-10-14 | 2007-04-19 | Ibiden Co., Ltd. | 高誘電体シートの製法 |
| JP2007324543A (ja) * | 2006-06-05 | 2007-12-13 | Seiko Epson Corp | 記憶素子の製造方法、記憶素子、記憶装置、および電子機器、ならびにトランジスタの製造方法 |
| DE19928280B4 (de) * | 1998-07-07 | 2007-12-27 | Samsung Electronics Co., Ltd., Suwon | Ferroelektrischer Kondensator und Verfahren zur Herstellung desselben |
| JP2008124274A (ja) * | 2006-11-13 | 2008-05-29 | Fujitsu Ltd | 半導体装置の製造方法 |
| US7579231B2 (en) | 1999-01-29 | 2009-08-25 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| US7592626B2 (en) | 2005-12-12 | 2009-09-22 | Tdk Corporation | Capacitor and method of manufacturing same |
| JP2012507856A (ja) * | 2008-10-29 | 2012-03-29 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー． | 電気的に作動するデバイス及びそのデバイスにおけるドーパントの形成を制御する方法 |
| WO2014188927A1 (ja) * | 2013-05-21 | 2014-11-27 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその製造方法 |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3024747B2 (ja) * | 1997-03-05 | 2000-03-21 | 日本電気株式会社 | 半導体メモリの製造方法 |
| TW457703B (en) * | 1998-08-31 | 2001-10-01 | Siemens Ag | Micro-electronic structure, method for its production and its application in a memory-cell |
| KR100329774B1 (ko) * | 1998-12-22 | 2002-05-09 | 박종섭 | 강유전체 기억소자의 캐패시터 형성 방법 |
| US20010013660A1 (en) * | 1999-01-04 | 2001-08-16 | Peter Richard Duncombe | Beol decoupling capacitor |
| AU2411300A (en) * | 1999-01-13 | 2000-08-01 | Lucent Technologies Inc. | A semiconductor device having a metal barrier layer for a dielectric material having a high dielectric constant and method of manufacture thereof |
| JP2000236075A (ja) * | 1999-02-12 | 2000-08-29 | Sony Corp | 誘電体キャパシタの製造方法および半導体記憶装置の製造方法 |
| JP3415487B2 (ja) * | 1999-06-14 | 2003-06-09 | Ｎｅｃエレクトロニクス株式会社 | 半導体素子の製造方法 |
| US6964873B2 (en) | 1999-10-29 | 2005-11-15 | Fujitsu Limited | Semiconductor device having a ferroelectric capacitor and a fabrication process thereof |
| JP2002170938A (ja) * | 2000-04-28 | 2002-06-14 | Sharp Corp | 半導体装置およびその製造方法 |
| US6534326B1 (en) * | 2002-03-13 | 2003-03-18 | Sharp Laboratories Of America, Inc. | Method of minimizing leakage current and improving breakdown voltage of polycrystalline memory thin films |
| US20050161717A1 (en) * | 2004-01-28 | 2005-07-28 | Fujitsu Limited | Semiconductor device and method of fabricating the same |
| US7713754B2 (en) * | 2004-09-30 | 2010-05-11 | Hewlett-Packard Development Company, L.P. | Method of forming an amorphous ferroelectric memory device |
| JP2007281022A (ja) * | 2006-04-03 | 2007-10-25 | Toshiba Corp | 半導体装置及びその製造方法 |
| US8134275B2 (en) * | 2008-11-21 | 2012-03-13 | Trace Photonics, Inc. | High efficiency 4-π negatron β-3 particle emission source fabrication and its use as an electrode in a self-charged high-voltage capacitor |
| US9018083B2 (en) | 2011-05-04 | 2015-04-28 | Hewlett-Packard Development Company, L.P. | Electrically actuated device and method of controlling the formation of dopants therein |
| US9564270B2 (en) | 2013-12-27 | 2017-02-07 | Tdk Corporation | Thin film capacitor |
| JP6446877B2 (ja) | 2014-07-16 | 2019-01-09 | Tdk株式会社 | 薄膜キャパシタ |
| JP6365216B2 (ja) | 2014-10-15 | 2018-08-01 | Tdk株式会社 | 薄膜キャパシタ |
| JP6641872B2 (ja) | 2015-10-15 | 2020-02-05 | Tdk株式会社 | 電子デバイスシート |
| CN116936703A (zh) * | 2016-06-24 | 2023-10-24 | 克罗米斯有限公司 | 多晶陶瓷衬底及其制造方法 |
| TWI713117B (zh) * | 2017-01-05 | 2020-12-11 | 聯華電子股份有限公司 | 製作金屬閘極結構的方法 |
| KR102623548B1 (ko) | 2018-09-19 | 2024-01-10 | 삼성전자주식회사 | 집적회로 장치 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4713157A (en) * | 1976-02-17 | 1987-12-15 | Ramtron Corporation | Combined integrated circuit/ferroelectric memory device, and ion beam methods of constructing same |
| US4772985A (en) * | 1986-09-24 | 1988-09-20 | Kabushiki Kaisha Toshiba | Thick film capacitor |
| US5206788A (en) * | 1991-12-12 | 1993-04-27 | Ramtron Corporation | Series ferroelectric capacitor structure for monolithic integrated circuits and method |
| JPH05347391A (ja) * | 1992-06-16 | 1993-12-27 | Seiko Epson Corp | 強誘電体記憶装置 |
| JPH0621337A (ja) * | 1992-07-01 | 1994-01-28 | Seiko Epson Corp | 誘電体素子 |
| JP3407204B2 (ja) * | 1992-07-23 | 2003-05-19 | オリンパス光学工業株式会社 | 強誘電体集積回路及びその製造方法 |
| KR950009813B1 (ko) * | 1993-01-27 | 1995-08-28 | 삼성전자주식회사 | 반도체장치 및 그 제조방법 |
| JP2924574B2 (ja) * | 1993-05-31 | 1999-07-26 | 富士ゼロックス株式会社 | 配向性強誘電体薄膜素子 |
| US5563762A (en) * | 1994-11-28 | 1996-10-08 | Northern Telecom Limited | Capacitor for an integrated circuit and method of formation thereof, and a method of adding on-chip capacitors to an integrated circuit |
-
1994
- 1994-07-12 JP JP15996694A patent/JP3989027B2/ja not_active Expired - Lifetime
-
1995
- 1995-07-12 US US08/501,840 patent/US5854499A/en not_active Expired - Lifetime
-
1998
- 1998-02-20 US US09/027,340 patent/US5970337A/en not_active Expired - Lifetime
Cited By (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999025014A1 (fr) * | 1997-11-10 | 1999-05-20 | Hitachi, Ltd. | Element dielectrique et mode de fabrication |
| DE19928280B4 (de) * | 1998-07-07 | 2007-12-27 | Samsung Electronics Co., Ltd., Suwon | Ferroelektrischer Kondensator und Verfahren zur Herstellung desselben |
| US7579231B2 (en) | 1999-01-29 | 2009-08-25 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP2004520721A (ja) * | 2001-05-10 | 2004-07-08 | シメトリックス・コーポレーション | 強誘電性複合材料、その製造方法、およびそれを用いたメモリ |
| US7150788B2 (en) | 2001-08-21 | 2006-12-19 | Japan Science And Technology Agency | Method for manufacturing in-plane lattice constant adjusting substrate and in-plane lattice constant adjusting substrate |
| US7247504B2 (en) | 2003-01-08 | 2007-07-24 | Fujitsu Limited | Ferroelectric capacitor, process for production thereof and semiconductor device using the same |
| JP2004214569A (ja) * | 2003-01-08 | 2004-07-29 | Fujitsu Ltd | 強誘電体キャパシタ及びその製造方法、並びに半導体装置 |
| US6855974B2 (en) | 2003-01-08 | 2005-02-15 | Fujitsu Limited | Ferroelectric capacitor, process for production thereof and semiconductor device using the same |
| JP2004327607A (ja) * | 2003-04-23 | 2004-11-18 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JP4563655B2 (ja) * | 2003-04-23 | 2010-10-13 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
| US7112819B2 (en) | 2003-04-23 | 2006-09-26 | Hitachi, Ltd. | Semiconductor device and manufacturing method thereof |
| JP2004349689A (ja) * | 2003-05-21 | 2004-12-09 | Sharp Corp | 非対称結晶構造メモリセル |
| WO2005074032A1 (ja) * | 2004-01-28 | 2005-08-11 | Fujitsu Limited | 半導体装置及びその製造方法 |
| WO2005080073A1 (ja) * | 2004-02-19 | 2005-09-01 | Hitachi Chemical Co., Ltd. | 薄膜複合材料、およびこれを用いた配線板用材料、配線板、電子部品用材料、電子部品、ならびにこれらの製造方法 |
| WO2006028215A1 (ja) * | 2004-09-09 | 2006-03-16 | Tokyo Electron Limited | 薄膜キャパシタ及びその形成方法、及びコンピュータ読み取り可能な記憶媒体 |
| JPWO2006028215A1 (ja) * | 2004-09-09 | 2008-05-08 | 東京エレクトロン株式会社 | 薄膜キャパシタ及びその形成方法、及びコンピュータ読み取り可能な記憶媒体 |
| JP4960876B2 (ja) * | 2005-10-14 | 2012-06-27 | イビデン株式会社 | 高誘電体シートの製法 |
| WO2007043682A1 (ja) * | 2005-10-14 | 2007-04-19 | Ibiden Co., Ltd. | 高誘電体シートの製法 |
| US8707552B2 (en) | 2005-10-14 | 2014-04-29 | Ibiden Co., Ltd. | High-dielectric sheet, a printed circuit board having the high-dielectric sheet and production methods thereof |
| US8837160B2 (en) | 2005-10-14 | 2014-09-16 | Ibiden Co., Ltd. | High-dielectric sheet, a printed circuit board having the high-dielectric sheet and production methods thereof |
| US7592626B2 (en) | 2005-12-12 | 2009-09-22 | Tdk Corporation | Capacitor and method of manufacturing same |
| JP2007324543A (ja) * | 2006-06-05 | 2007-12-13 | Seiko Epson Corp | 記憶素子の製造方法、記憶素子、記憶装置、および電子機器、ならびにトランジスタの製造方法 |
| JP2008124274A (ja) * | 2006-11-13 | 2008-05-29 | Fujitsu Ltd | 半導体装置の製造方法 |
| US7816150B2 (en) | 2006-11-13 | 2010-10-19 | Fujitsu Semiconductor Limited | Fabrication process of semiconductor device |
| JP2012507856A (ja) * | 2008-10-29 | 2012-03-29 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー． | 電気的に作動するデバイス及びそのデバイスにおけるドーパントの形成を制御する方法 |
| WO2014188927A1 (ja) * | 2013-05-21 | 2014-11-27 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5854499A (en) | 1998-12-29 |
| US5970337A (en) | 1999-10-19 |
| JP3989027B2 (ja) | 2007-10-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0831951A (ja) | 強誘電体薄膜キャパシタ及びその製造方法 | |
| JP4020364B2 (ja) | 金属強誘電体絶縁体半導体電界効果トランジスタおよびその製造方法 | |
| JP3113141B2 (ja) | 強誘電体結晶薄膜被覆基板、その製造方法及び強誘電体結晶薄膜被覆基板を用いた強誘電体薄膜デバイス | |
| JP3188179B2 (ja) | 強誘電体薄膜素子の製造方法及び強誘電体メモリ素子の製造方法 | |
| US5973911A (en) | Ferroelectric thin-film capacitor | |
| US6150684A (en) | Thin-film capacitor and method of producing same | |
| JP3476932B2 (ja) | 強誘電体薄膜及び強誘電体薄膜被覆基板並びに強誘電体薄膜の製造方法 | |
| JPH08306231A (ja) | 強誘電体薄膜被覆基板及びその製造方法及び強誘電体薄膜被覆基板によって構成された不揮発性メモリ | |
| JP3628041B2 (ja) | 半導体装置の製造方法 | |
| JPH08340085A (ja) | 強誘電体薄膜被覆基板、その製造方法、及びキャパシタ構造素子 | |
| JPH08239264A (ja) | ホウ素を用いたチタン酸バリウム・ストロンチウム薄膜 | |
| JP2011155271A (ja) | 強誘電体層を有する層構造体、および、層構造体の製造方法 | |
| JP4573009B2 (ja) | 金属酸化物誘電体膜の気相成長方法 | |
| JP2007184622A (ja) | 高キャパシタンス薄膜キャパシタの製造方法 | |
| US6857172B2 (en) | Method of manufacturing ferroelectric capacitor | |
| JP3292795B2 (ja) | 半導体メモリ素子の製造方法 | |
| JP3294214B2 (ja) | 薄膜キャパシタ | |
| JP2007251210A (ja) | キャパシタ及びその製造方法 | |
| JP2658819B2 (ja) | 薄膜キャパシタ | |
| JPH10223847A (ja) | 強誘電体薄膜素子の製造方法、強誘電体薄膜素子及び強誘電体メモリ装置 | |
| JP3085285B2 (ja) | 強誘電体膜の形成方法 | |
| JP5030349B2 (ja) | 誘電体膜の作製方法 | |
| JPH09153598A (ja) | 誘電体薄膜素子の製造方法及び誘電体薄膜素子 | |
| JPH1012833A (ja) | 強誘電体膜被覆基体及びその用途 | |
| JPH05343617A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051018 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060113 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070320 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070620 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070710 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070717 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100727 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110727 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110727 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120727 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130727 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |