JP2007281022A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】強誘電体キャパシタを備える半導体装置に関して、膜の表面の粗さ等によるキャパシタの信頼性及び特性の劣化を抑制する。
【解決手段】基板の上にキャパシタ用の下部電極膜を形成し、前記下部電極膜上に強誘電体膜を成膜同時結晶化によって形成し、前記強誘電体膜上にダミー膜を形成し、平坦化処理を通じて前記ダミー膜と前記強誘電体膜の一部とを除去して前記強誘電体膜の表面を平坦化し、前記強誘電体膜上にキャパシタ用の上部電極膜を形成する事を特徴とする半導体装置の製造方法。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法、例えば強誘電体キャパシタからなる強誘電体メモリ（ＦｅＲＡＭ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を備える半導体装置及びその製造方法に関する。

近年、不揮発性、ランダムアクセス可能、微細化可能、低消費電力化、エンデュランス向上、動作スピード向上等の利点への関心から、ＦｅＲＡＭの開発が進展している。ＦｅＲＡＭは、ＤＲＡＭのキャパシタを構成する誘電体を常誘電体から強誘電体に置き換えたような構造をしている。強誘電体キャパシタを備える半導体装置については例えば、特許文献１に開示されている。

ＦｅＲＡＭでは通常、キャパシタの構成要素として、ＰＺＴ（Ｐｂ（Ｚｒ_ｘＴｉ_１−ｘ）Ｏ_３）やＢＩＴ（Ｂｉ_４Ｔｉ_３Ｏ_１２）やＳＢＴ（ＳｒＢｉ_２Ｔａ_２Ｏ_９）等の強誘電体による強誘電体薄膜が使用される。これらの強誘電体はいずれも、酸素八面体を基本構造とするペロブスカイト構造を基本とするような結晶構造を持ち、ＦｅＲＡＭの不揮発性記憶用に利用される残留分極を持つ。これらの強誘電体薄膜の成膜プロセスとしては通常、半導体装置の製造プロセスと整合性がとれるゾルゲル法やスパッタ法やＭＯＣＶＤ法（有機金属化学気相成長法）等が採用される。

ＦｅＲＡＭの強誘電体キャパシタは、強誘電体薄膜と上部電極と下部電極等により構成される。ＰＺＴやＢＩＴやＳＢＴ等の強誘電体を採用して強誘電体薄膜を成膜する場合、これらの強誘電体は下部電極上で結晶化するため、下部電極の材料・結晶構造がこれらの強誘電体薄膜に与える影響は大きい。更に、上部電極の材料・結晶構造がキャパシタ特性に与える影響も大きく、上部電極の材料・結晶構造は特に、半導体装置の製造プロセスにおけるキャパシタ劣化やキャパシタ特性の信頼性等に直接影響する。キャパシタのリーク特性、Ｃ−Ｖ特性、分極特性、電気特性、保持特性、疲労特性等も全て、上部電極・下部電極の材料・結晶構造に密接に関連する。

一方で、ＦｅＲＡＭの強誘電体キャパシタのサイズが数ミクロン□（スクウェア）からサブミクロン□（スクウェア）へと微細化するのに伴って、キャパシタ加工用ハードマスク形成時のＣＶＤ、キャパシタ加工時のＲＩＥ、層間絶縁膜形成時のＣＶＤ等によるキャパシタへのプロセスダメージが増加してきている。そのため、上部電極の改良を通じて、プロセスダメージに対するキャパシタの耐性を向上させる事が要望されている。ＦｅＲＡＭの高集積化を実現するには、強誘電体キャパシタの微細化に伴う強誘電体キャパシタへのプロセスダメージの増加（キャパシタ劣化）に対して対策を講じる事で、キャパシタ特性の信頼性の低下を防止する必要がある。

ＦｅＲＡＭの強誘電体キャパシタの微細化が進展すると、以上のようなキャパシタ劣化やキャパシタ特性の信頼性の低下が起き易くなり、キャパシタの分極が安定しなくなる。よって近年、キャパシタの特性や信頼性を確保すべく、ＭＯＣＶＤ法（有機金属化学気相成長法）による強誘電体のｉｎ−ｓｉｔｕ結晶化（成膜同時結晶化）によって強誘電体膜を成膜する事が検討されている。ＭＯＣＶＤ法には、成膜速度が速い、成膜時に格子欠陥を生じ難い、組成制御が容易、装置構成が簡単で量産性が高い、ステップカバレッジ性が高い等の利点があり、ＭＯＣＶＤ法により成膜される膜は膜質が良い。更に、ｉｎ−ｓｉｔｕ結晶化による成膜によれば、強誘電体膜と下部電極との界面における格子欠陥（ディフェクト）の発生が抑制され、分極量増加、飽和特性改善、リテンション・インプリント劣化抑制等が実現可能になる。更に、ｉｎ−ｓｉｔｕ結晶化による成膜によれば、膜中における気泡（ポア）の発生が抑制され、緻密な膜が成膜される。そのため、キャパシタを作り込む際のキャパシタへの水素の侵入が防止され、キャパシタ劣化やキャパシタ特性の信頼性の低下が抑制される。

しかしながら、強誘電体のｉｎ−ｓｉｔｕ結晶化によって成膜される強誘電体膜には、その表面の凹凸が大きいという欠点がある。これにより、キャパシタ加工時（ＲＩＥ）の形状制御が困難、上部電極の成膜が不均一化する、キャパシタ周辺の形状安定化が困難、キャパシタリーク電流が増加する等の問題が発生する。強誘電体膜の表面の凹凸（粗さ）は、成膜温度、成膜条件、膜の結晶配向性、膜厚等によって変化するものの、基本的には膜厚の２０乃至３０％程度以上の凹凸（粗さ）を示す事が解っている。
特開２００４−２１４５６９号公報

本発明は、強誘電体キャパシタを備える半導体装置に関して、膜の表面の粗さ等によるキャパシタの信頼性及び特性の劣化を抑制することを課題とする。

本発明は、基板の上にキャパシタ用の下部電極膜を形成し、前記下部電極膜上に強誘電体膜を成膜同時結晶化によって形成し、前記強誘電体膜上にダミー膜を形成し、平坦化処理を通じて前記ダミー膜と前記強誘電体膜の一部とを除去して前記強誘電体膜の表面を平坦化し、前記強誘電体膜上にキャパシタ用の上部電極膜を形成する事を特徴とする半導体装置の製造方法に係る。

本発明は、基板の上にキャパシタ用の下部電極膜を形成し、前記下部電極膜上に第１の強誘電体膜を成膜同時結晶化によって形成し、前記第１の強誘電体膜上に第２の強誘電体膜を、溶液塗布法によって、溶液浸漬法によって、バイアススパッタ法によって、又は平坦化処理を通じてその表面を平坦化することによって形成し、前記第２の強誘電体膜上にキャパシタ用の上部電極膜を形成する事を特徴とする半導体装置の製造方法に係る。

本発明は、基板の上にキャパシタ用の下部電極膜を形成し、前記下部電極膜上に強誘電体膜を成膜同時結晶化によって形成し、前記強誘電体膜上にキャパシタ用の上部電極膜を、溶液塗布法によって、溶液浸漬法によって、バイアススパッタ法によって、又は平坦化処理を通じてその表面を平坦化することによって形成する事を特徴とする半導体装置の製造方法に係る。

本発明は、基板の上にキャパシタ用の下部電極膜を形成し、前記下部電極膜上に、下地膜として、所定の方向に配向している配向膜又はアモルファスの結晶化によって形成される結晶膜を形成し、前記下地膜上に強誘電体膜を成膜同時結晶化によって形成する事を特徴とする半導体装置の製造方法に係る。

本発明は、基板の上に形成されたキャパシタ用の下部電極膜と、前記下部電極膜上に形成され、上面に凹凸を有する第１の強誘電体膜と、前記第１の強誘電体膜とキャパシタ用の上部電極膜との間に形成され、上面の凹凸差の最大値が、前記第１の強誘電体膜の前記上面の凹凸差の最大値よりも小さい、第２の強誘電体膜と、前記第２の強誘電体膜上に形成されたキャパシタ用の上部電極膜とを具備する事を特徴とする半導体装置に係る。

本発明は、基板の上に形成されたキャパシタ用の下部電極膜と、前記下部電極膜上に形成され、上面に凹凸を有する強誘電体膜と、前記強誘電体膜上に形成され、上面の凹凸差の最大値が、前記強誘電体膜の前記上面の凹凸差の最大値よりも小さい、キャパシタ用の上部電極膜とを具備する事を特徴とする半導体装置に係る。

本発明は、基板の上に形成されたキャパシタ用の下部電極膜と、前記下部電極膜上に形成され、所定の方向に配向している配向膜又はアモルファスの結晶化によって形成された結晶膜である下地膜と、前記下地膜上に形成された強誘電体膜と、前記強誘電体膜上に形成されたキャパシタ用の上部電極膜とを具備する事を特徴とする半導体装置に係る。

本発明により、強誘電体キャパシタを備える半導体装置に関して、キャパシタの信頼性及び特性の劣化を確保することが可能になる。

（第１実施例）
図１は、第１実施例の半導体装置を示す側方断面図である。

図１に示す半導体装置は、基板１０１と、ゲート絶縁膜１０２と、ゲート電極膜１０３と、キャップ膜１０４と、サイドウォール膜１０５を具備する。基板１０１は、シリコン基板である。基板１０１には、第１の導電型（例えばＰ型）の拡散層１０１Ａと、第２の導電型（例えばＮ型）のソースドレイン拡散層１０１Ｂが存在する。ゲート絶縁膜１０２は、シリコン酸化膜からなり、基板１０１上に形成されている。ゲート電極膜１０３は、下位層のポリシリコン膜及び上位層のタングステンシリサイド（ＷＳｉ_２）膜からなり、ゲート絶縁膜１０２上に積層的に形成されている。キャップ膜１０４は、シリコン窒化膜からなり、ゲートの上面に形成されている。サイドウォール膜１０５は、シリコン窒化膜からなり、ゲートの側面に形成されている。これらの部材等により、ＭＯＳ型の電界効果トランジスタが拡散層１０１Ａ（基板１０１）の上に形成されている。

図１に示す半導体装置は、第１，第２，第３，第４の層間絶縁膜１１１Ａ，Ｂ，Ｃ，Ｄと、第１，第２のプラグ層１１２Ａ，Ｂと、第１，第２のバリア層１１３Ａ，Ｂとを具備する。層間絶縁膜１１１Ａ，Ｂ，Ｃ，Ｄは、それぞれシリコン酸化膜，シリコン酸化膜，シリコン窒化膜，シリコン酸化膜からなり、トランジスタに覆い被さるような態様で形成されている。プラグ層１１２Ａ，Ｂは、それぞれポリシリコン層，タングステン（Ｗ）層からなる。バリア層１１３Ａ，Ｂは、それぞれＴｉ層又は／及びＴｉＮ層，ＴａＳｉＮ層又は／及びＴｉＡｌＮ層からなる。

図１に示す半導体装置は、キャパシタ用の下部電極膜１２１と、強誘電体膜１２２と、キャパシタ用の上部電極膜１２３と、マスク膜１２４と、カバー膜１２５とを具備する。下部電極膜１２１は、Ｉｒ（イリジウム）膜からなり、バリア層１１３Ｂ上に形成されている。強誘電体膜１２２は、ＭＯＣＶＤ法によるＰＺＴのｉｎ−ｓｉｔｕ結晶化によって形成されたＰＺＴ膜からなり、下部電極膜１２１上に形成されている。上部電極膜１２３は、下位層のＳＲＯ（ＳｒＲｕＯ_３）膜及び上位層のＩｒＯ_ｘ（イリジウムオキサイド）膜からなり、強誘電体膜１２２上に積層的に形成されている。マスク膜１２４は、下位層のアルミニウム酸化膜及び上位層のシリコン酸化膜からなり、上部電極膜１２３上に積層的に形成されている。カバー膜１２５は、アルミニウム酸化膜又はシリコン窒化膜からなり、バリア層１１３Ｂと、下部電極膜１２１と、強誘電体膜１２２と、上部電極膜１２３と、マスク膜１２４に覆い被さるような態様で形成されている。これらの部材等により、スタック型の強誘電体キャパシタがソースドレイン拡散層１０１Ｂ（基板１０１）の上に形成されている。

図１に示す半導体装置は、第５の層間絶縁膜１１１Ｅと、第３のプラグ層１１２Ｃと、第１の配線層１１４Ａとを具備する。層間絶縁膜１１１Ｅは、シリコン酸化膜からなり、キャパシタに覆い被さるような態様で形成されている。プラグ層１１２Ｃは、Ｗ（タングステン）層、Ａｌ（アルミニウム）層、Ｃｕ（銅）層、又はＡｌ−Ｃｕ合金層からなる。配線層１１４Ａは、Ａｌ層、Ｃｕ層、又はＡｌ−Ｃｕ合金層からなる。

なお、プラグ層１１２Ａは、ソースドレイン拡散層１０１Ｂに接するような態様で形成されている。プラグ層１１２Ｂは、バリア層１１３Ａを介してプラグ層１１２Ａに電気的に接続されている。プラグ層１１２Ｂは、バリア層１１３Ｂを介して下部電極膜１２１に電気的に接続されている。プラグ層１１２Ｃは、上部電極膜１２３に電気的に接続されている。プラグ層１１２Ｃは、配線層１１４Ａに電気的に接続されている。

図２Ａ乃至Ｆは、第１実施例の半導体装置の製造方法を示す側方断面図である。

先ず、図２Ａのように、基板１０１上に、ゲート絶縁膜１０２と、ゲート電極膜１０３と、キャップ膜１０４と、サイドウォール膜１０５と、層間絶縁膜１１１Ａ，Ｂ，Ｃ，Ｄと、プラグ層１１２Ａ，Ｂと、バリア層１１３Ａ，Ｂが既知の方法で形成される。拡散層１０１Ａと、ソースドレイン拡散層１０１Ｂも既知の方法で形成される。

次に、図２Ｂのように、全面に堆積されているバリア層１１３Ｂ上に、スパッタ法又はＣＶＤ法により、Ｉｒ膜（下部電極膜１２１）を形成する。次に、全面に堆積されているＩｒ膜上に、有機金属錯体を液体に溶かした液体原料を用いたＭＯＣＶＤ法によるＰＺＴのｉｎ−ｓｉｔｕ結晶化により、ＰＺＴ膜（強誘電体膜１２２）を形成する。ＰＺＴ膜の表面には、ｉｎ−ｓｉｔｕ結晶化に起因する凹凸が形成される。次に、全面に堆積されているＰＺＴ膜上に、ダミーとして利用されるダミー膜１３１を形成する。ダミー膜１３１は例えば導電体膜でも誘電体膜（例えば強誘電体膜）でもよく、ダミー膜１３１の形成方法は例えばゾルゲル法でもスパッタ法でもＣＶＤ法でもよい。

次に、図２Ｃのように、ＣＭＰ法（化学機械研磨法）又はエッチバック法による平坦化処理により、全面に堆積されているダミー膜１３１の全部又は一部と強誘電体膜１２２の一部を除去して、強誘電体膜１２２の表面を平坦化する。強誘電体膜１２２の表面では、ｉｎ−ｓｉｔｕ結晶化に起因する凹凸が平坦化される。ダミー膜１３１は全部除去しても全部除去しなくてもよいが、ダミー膜１３１が一部残存する場合には、ダミー膜１３１は強誘電体膜（特に強誘電体膜１２２と同一組成の強誘電体膜）である事が望ましい。本実施例では、成膜同時結晶化された膜質の良い強誘電体膜を用いた半導体装置において、ダミー膜１３１の平坦化又はダミー膜１３１を介して強誘電体膜１２２の平坦化を行っているため、ＣＭＰ時の電極界面への応力等による強誘電体膜１２２の界面欠陥の発生やＣＭＰ等の残留物の付着を防止して、電気特性の劣化を更に抑制することができる。

次に、図２Ｄのように、全面に堆積されているＰＺＴ膜上に、スパッタ法又はＣＶＤ法により、ＳＲＯ膜（上部電極膜１２３の下位層）を形成する。ここで、ＳＲＯ膜をアモルファス状態にて成膜した場合には、ＳＲＯ膜の結晶化のためのＲＴＡ等のアニール処理を実施する。次に、全面に堆積されているＳＲＯ膜上に、スパッタ法又はＣＶＤ法により、ＩｒＯ_ｘ膜（上部電極膜１２３の上位層）を形成する。ＩｒＯ_ｘ膜は、水素等の還元性雰囲気中では自ら還元されるバッファ膜として働き、同時に酸素に対する高いバリア性を示す。ＳＲＯ膜及びＩｒＯ_ｘ膜の積層膜には、還元性ガスに対するバリア性が強化される、ＩｒＯ_ｘが還元されて生成されるＩｒのＰＺＴ膜中への拡散が防止される等の利点がある。ＩｒＯ_ｘ膜については、成膜後に熱処理により緻密化、結晶化等を行ってもよい。

次に、全面に堆積されているＩｒＯ_ｘ膜上に、スパッタ法又はＣＶＤ法により、アルミニウム酸化膜（マスク膜１２４の下位層）を形成する。次に、全面に堆積されているアルミニウム酸化膜上に、スパッタ法又はＣＶＤ法により、シリコン酸化膜（マスク膜１２４の上位層）を形成する。次に、図２Ｅのように、光リソグラフィ法及びＲＩＥ法により、全面に堆積されているマスク膜１２４の上位層をエッチング加工する。次に、ＲＩＥ法により、全面に堆積されているマスク膜１２４の下位層、上部電極膜１２３の上位層、上部電極膜１２３の下位層、強誘電体膜１２２、下部電極膜１２１、及びバリア層１１３Ｃをエッチング加工する。

次に、図２Ｆのように、マスク層１２４上に、スパッタ法又はＣＶＤ法により、アルミニウム酸化膜（カバー膜１２５）を形成する。次に、全面に堆積されているアルミニウム酸化膜上に、スパッタ法又はＣＶＤ法により、シリコン酸化膜（層間絶縁膜１１１Ｅ）を形成する。次に、ＣＭＰ法又はエッチバック法による平坦化処理により、全面に堆積されている層間絶縁膜１１１Ｅの一部を除去して、層間絶縁膜１１１Ｅの表面を平坦化する。次に、光リソグラフィ法及びＲＩＥ法により、全面に堆積されている層間絶縁膜１１１Ｅ及びカバー膜１２５、更にマスク膜１２４の上位層及びマスク膜１２４の下位層をエッチング加工して、プラグ層１１２Ｃを埋め込むコンタクトホールを形成する。次に、光リソグラフィ法及びＲＩＥ法により、全面に堆積されている層間絶縁膜１１１Ｅをエッチング加工して、配線層１１４Ａを埋め込む配線溝を形成する。次に、ＰＺＴ膜のダメージ回復のためのアニール処理（アニール条件は例えば、酸素雰囲気、摂氏６００乃至６５０度、３０乃至６０分）を実施する。この際、ダメージが小さい場合には、本アニール工程を省略してもよい。次に、スパッタ法又はＣＶＤ法により、プラグ層１１２Ｃ及び配線層１１４Ａの形成部材をコンタクトホール内及び配線溝内に埋め込み、隣接するキャパシタ同士を接続するデュアルダマシン構造のプラグ層１１２Ｃ及び配線層１１４Ａを形成する。

さて、第１実施例では、強誘電体膜１２２の形成直後には、強誘電体膜１２２の表面はｉｎ−ｓｉｔｕ結晶化のせいで凸凹しているが、上部電極膜１２３の形成開始までには、強誘電体膜１２２の表面は平坦化処理のおかげで平坦になっている。よって、強誘電体膜１２２上に形成される上部電極膜１２３の表面、すなわち、上部電極膜１２３とその上位導電層（プラグ層１１２Ｃ）との界面も平坦になる。これによって、上部電極膜１２３とその上位導電層（プラグ層１１２Ｃ）との接合が良好になる。なお、上部電極膜１２３の表面の平坦性に関して、上部電極膜１２３の表面の（微小）凹凸の平均粗さは２．０乃至５．０ｎｍである事が望ましい。これによって、上部電極膜１２３に対するリソグラフィの際のフォーカスが均一になる。また、キャパシタのＲＩＥ加工が容易となり、キャパシタ側面を均一に加工することができる。さらに、電気特性及び信頼性の面では、上部電極のカバレッジが均一となるため、上方からの還元性ダメージをうけにくくなる。強誘電体膜の薄い部分に電界集中がおきて、リーク電流が増加する、絶縁耐圧が低下する、疲労特性が劣化する、リテンション特性が悪くなるなどの悪影響を抑制することができる。これらの効果は、特に強誘電体膜の膜厚が１００ｎｍ以下になると顕著となる。このような例の他、ｉｎ−ｓｉｔｕ結晶化によって形成される強誘電体膜１２２が半導体装置に与える上述の種々の悪影響が、強誘電体膜１２２の平坦化処理によって防止されて、半導体装置の信頼性や半導体装置の製品の歩留まりが向上される。

以下、下部電極膜１２１の詳細及び変形例について説明する。

下部電極膜１２１の材料としては、従来はＴｉ／Ｐｔ積層膜（膜厚は例えば２０ｎｍ／２００ｎｍ）が主流だった。下部電極膜１２１の構造としては、キャパシタサイズを縮小すべく、最近は下部電極用コンタクトプラグ上に下部電極膜１２１を形成するＣＯＰ構造が主流となってきている。接続プラグにはドーピングされたポリシリコンやタングステンが使用されるが、強誘電体膜１２２の結晶化プロセスにおいてＲＴＯ等の酸素雰囲気中の熱処理が必要となるために、下部電極膜１２１を通しての接続プラグ表面の酸化が問題となる。この酸化を防止する目的で、下部電極膜１２１の材料として、Ｉｒ系の金属が使用される。例としてはＴｉ／Ｉｒ積層膜、ＴｉＡｌＮ／Ｉｒ積層膜、Ｔｉ／Ｉｒ／ＩｒＯ_２／Ｐｔ積層膜等が挙げられる。Ｉｒ膜上やＰｔ膜上に、ＳｒＲｕＯ_３、ＬａＮｉＯ_３、（Ｌａ，Ｓｒ）ＣｏＯ_３、ＹＢＣＯ等のペロブスカイト結晶格子を持つ導電性酸化膜や、ＩｒＯ_２、ＲｕＯ_２、ＲｈＯ_２等の貴金属酸化物からなる導電性酸化膜を形成してもよい。これらの導電性酸化物を貴金属電極間に介在させることで、キャパシタの疲労特性、インプリント特性、リテンション特性を改善することが可能となる。これは第１に、導電性酸化膜から強誘電体膜１２２に対して界面で酸素供給がなされるため、強誘電体膜１２２の酸素欠損が補償されるからである。そして第２に、導電性酸化膜の材料を強誘電体膜１２２と結晶構造が同じ材料又は格子マッチングが可能な材料とすることで、強誘電体膜１２２と導電性酸化膜との界面が構造的・電気的に良好になるからである。

以下、強誘電体膜１２２の詳細及び変形例について説明する。

強誘電体膜１２２は、ＭＯＣＶＤ法を用いた成膜同時結晶化により下部電極膜１２１上に形成される。高誘電率膜や強誘電体膜のＭＯＣＶＤでは、一般に原料の蒸気圧が低いことから、有機金属錯体原料を有機溶媒に溶かし常温で溶液の状態のまま気化器へ導入し強制的に気化させる溶液気化法が広く用いられている。この方式には、固体昇華法と比較して、原料の供給量の制御が容易、原料の供給量を増加させる事で高誘電率膜や強誘電体膜の成膜速度を増加させる事が可能、溶液の残量をレベルセンサ等でモニタする事が可能等の利点がある。ＭＯＣＶＤ原料の条件としては、選択成長が容易であること、カーボンやパーティクル等の膜中への残留が少なく高純度な膜を成膜可能であること、液体のときの蒸気圧が高く供給が容易であること、経時変化がなく安定でかつ保管が可能であること、毒性が低く環境や人体に対して安全であること等が挙げられる。強誘電体膜１２２の表面には、最大粗さが例えば５０乃至１５０ｎｍ（例えば８０ｎｍ）の凹凸が形成される。

強誘電体膜１２２として例えばＰＺＴ系の膜を形成する場合には、強誘電体膜１２２の原料として、Ｐｂ（ｄｐｍ）２、Ｚｒ（ｄｐｍ）４、Ｚｒ（Ｏ・ｔ−Ｃ４Ｈ９）４、Ｔｉ（Ｏ・ｉ−Ｃ３Ｈ７）４等を用いる。これらの原料は、ＴＨＦ（テトラハイドロフラン）に溶解し液体原料とする。続いて、これらの液体原料を、ＨｅやＡｒ等の不活性ガスをキャリアガスとして圧送し気化器に噴霧してガス化する。続いて、酸化剤である酸素や亜酸化窒素等をシャワープレートを介してチャンバ内に導入し、チャンバ内で基板１０１上に強誘電体膜１２２を成膜する。また、強誘電体膜１２２の原料として、Ｐｂ、Ｚｒ、Ｔｉを含む溶液（カクテルソース）を使用してもよい。この場合、基板１０１の温度は摂氏４００乃至６５０度とし、ガスの供給量の制御によりＰＺＴ膜の組成を制御する。例えば、Ｐｂの割合がＡ／Ｂ比で１．１５程度、Ｚｒ／Ｔｉ比が３５／６５となるように制御してＰＺＴ膜を成膜する。この際、ＰＺＴがペロブスカイト構造のＰＺＴ膜として結晶化されるような成膜条件を適用する。ここではＰＺＴが成膜と同時に結晶化される（ｉｎ−ｓｉｔｕ結晶化される）ため、下部電極膜１２１と強誘電体膜１２２との界面における陽イオン過剰、陽イオン欠損、酸素欠損等の欠陥生成が抑制される。このことが強誘電体特性、疲労特性、インプリント特性、リテンション特性の劣化の防止につながる。強誘電体膜１２２の膜厚はここでは７０乃至１５０ｎｍである。

強誘電体膜１２２として例えばＳＢＴ系の膜を形成する場合には、強誘電体膜１２２の原料として、Ｓｒ（ｄｐｍ）２／ＴＨＦ、Ｂｉ（Ｃ６Ｈ５）３、Ｂｉ（ＣＨ３）３、Ｂｉ（Ｃ２Ｈ５）３、フェニル基やトリル基を有する固体原料、Ｔａ（ＯＣ２Ｈ５）５、Ｎｂ（ＯＣ２Ｈ５）５、Ｔａ（Ｃ２Ｈ５）５等を用いる。これらの液体原料を、ＨｅやＡｒ等の不活性ガスをキャリアガスとして圧送し気化器に噴霧してガス化する。あるいはこれらの液体原料を、バブリング法により気化器へと導入する。続いて、酸化剤である酸素や亜酸化窒素等をシャワープレートを介してチャンバ内に導入し、チャンバ内で基板１０１上に強誘電体膜１２２を成膜する。また、強誘電体膜１２２の原料として、Ｓｒ、Ｂｉ、Ｔａ、Ｎｂを含む溶液（カクテルソース）を使用してもよい。この場合、基板１０１の温度は摂氏４００乃至６５０度とし、ガスの供給量の制御によりＰＺＴ膜の組成を制御する。この際、ＳＢＴ又はＳＢＴＮがＢｉ層状化合物構造のＳＢＴ膜又はＳＢＴＮ膜として結晶化されるような成膜条件を適用する。ここではＳＢＴ又はＳＢＴＮが成膜と同時に結晶化される（ｉｎ−ｓｉｔｕ結晶化される）ため、下部電極膜１２１と強誘電体膜１２２との界面における陽イオン過剰、陽イオン欠損、酸素欠損等の欠陥生成が抑制される。このことが強誘電体特性、疲労特性、インプリント特性、リテンション特性の劣化の防止につながる。強誘電体膜１２２の膜厚はここでは７０乃至１５０ｎｍである。

強誘電体膜１２２の具体例として、ＰＺＴ系の膜（Ｐｂ（Ｚｒ_ｘＴｉ_１−ｘ）Ｏ_３等）及びＳＢＴ系の膜（ＳｒＢｉ_２Ｔａ_２Ｏ_９等）の他には、ＢＩＴ系の膜（Ｂｉ_４Ｔｉ_３Ｏ_１２等）を挙げる事ができる。

以下、ダミー膜１３１の詳細及び変形例について説明する。

ダミー膜１３１は、表面に凹凸が形成された強誘電体膜１２２の表面上に、例えばゾルゲル法等のＣＳＤ（Ｃｈｅｍｉｃａｌ Ｓｏｌｕｔｉｏｎ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成される。ダミー膜１３１は、強誘電体膜１２２と同じ組成の強誘電体膜である事が望ましいが、強誘電体膜１２２と異なる組成の強誘電体膜や強誘電体以外の誘電体による誘電体膜（ＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ_３）、ＳＴＯ（ＳｒＴｉＯ_３）ＳｉＮ（ＳｉＮ_ｘ）、ＳｉＯ_２、ＴｉＯ_２、Ａｌ_２Ｏ_３等）でもよい。ダミー膜は全て除去してもよいが、一部残存していてもよく、一部残存することによって、強誘電体膜及びダミー膜の界面の凹凸によりその部分での格子歪を緩衝することができる。また、強誘電体膜の粒界部を通じて発生するリーク電流をダミー膜で低減することが可能となる。ダミー膜１３１を強誘電体膜とする事が特に望ましいのは、図１や図２のように、強誘電体膜１２２の表面の平坦化後に、強誘電体膜１２２を構成する結晶の窪みや隙間等にダミー膜１３１が残存する場合等である。ダミー膜が強誘電体の場合には、分極量を十分に確保することができる。ダミー膜１３１が強誘電体膜１２２と同じ組成である場合、抗電界が同じであるため、膜間の抗電界の違いに起因して発生するリーク電流が小さい、絶縁破壊電圧が高いという効果を有する。また、ダミー膜１３１が強誘電体膜１２２と異なる組成の強誘電体膜の場合、強誘電体膜及びダミー膜の界面部分でのドメイン壁の挙動を制御することが可能となり、抗電界をかえて飽和特性を改善し、信号量を増加することが可能となる、という効果を有する。ダミー膜１３１が強誘電体膜１２２と異なる組成の強誘電体膜の例として、例えば強誘電体膜１２２がＰＺＴ系の膜でＺｒ／Ｔｉが６０／４０であり、ダミー膜１３１がＰＺＴ系の膜でＺｒ／Ｔｉが４０／６０である場合等のように、キャパシタ絶縁膜のうち下層の膜がＺｒリッチの膜であり上層の膜がＴｉリッチの膜であると、下部電極界面付近の結晶膜にかかる応力・歪を低減することができ、かつＴｉリッチの膜の特性として分極量が大きい、角型比がよいなどの効果を有する。また、例えば第１の強誘電体膜１２２がＰＺＴ系の膜でＺｒ／Ｔｉが３０／７０であり、第２の強誘電体膜がＰＺＴ系の膜でＺｒ／Ｔｉが４０／６０である場合等のように、キャパシタ絶縁膜のうち下層の膜が上層の膜よりもＴｉリッチの膜であると、ＰＺＴ膜が下部電極の配向（１１１配向など）にそろった方向で配向しやすくなり分極量が増加する、飽和特性が良好となるなどの効果を有する。ダミー膜１３１をＳＢＴ膜とする場合には例えば、ＳｒとＴａを含むアルコキシドと酢酸Ｂｉ水和物とを用いたゾルゲル法や、カルボン酸金属塩を用いたＭＯＤ法等の溶液塗布法で、強誘電体膜１２２上にアモルファス膜を成膜する。そして、アモルファス膜が乾燥した後に、酸素雰囲気中でＲＴＯ等の工程により結晶化アニールを実施する。この際、塗布と乾燥と結晶化アニールプロセスとを繰り返す事にしてもよい。また、ダミー膜１３１をＳｉＯ_２やＴｉＯ_２等の誘電体膜とする場合例えば、ゾルゲル法やＭＯＤ等の溶液塗布法、溶液浸漬法、バイアススパッタ法等のスパッタ法、ミストＣＶＤ法等のＣＶＤ法、蒸着法等でダミー膜１３１を形成する事が可能である。ダミー膜１３１を強誘電体膜とする場合も同様に、これらの方法でダミー膜１３１を形成する事が可能である。なお、ダミー膜１３１を溶液塗布法、溶液浸漬法、又はバイアススパッタ法で成膜すると、表面が平坦なダミー膜１３１が成膜される。このダミー膜１３１の表面の凹凸の平均粗さ（Ｒａ）は、５ｎｍ以下の数ｎｍ程度となる。この値は、ＭＯＣＶＤ膜の表面の凹凸の平均粗さよりも小さい。

続いて、ＲＩＥやＣＭＰ等の手法により、ダミー膜１３１をエッチバック又は研削し、基板１０１の表面に強誘電体膜１２２が露出するようにする。ＲＩＥを用いる場合には、温度を摂氏２００乃至３００度にする、塩素系・フッ素系ガスを使用する、バイアス電圧を印加する等の方法により、強誘電体膜１２２とダミー膜１３１との選択比を小さくし、全面均一にエッチバックするようにすると、強誘電体膜１２２の表面（露出面）のＲａが５ｎｍ以下となる。ＣＭＰを用いる場合には、ダミー膜１３１の表面を平坦化して行く事により、基板１０１の表面に強誘電体膜１２２を露出させ、強誘電体膜１２２の表面（露出面）のＲａを５ｎｍ以下とする。これらの平坦化工程においては、キャパシタの特性を向上させるために強誘電体膜１２２を露出させるが、キャパシタの特性の劣化が許容範囲内ならば、強誘電体膜１２２上の一部にダミー膜１３１が残留してもよい。平坦化工程の後に、平坦化工程で生じた強誘電体膜表面の結晶構造ダメージを回復する目的で、アニール処理をほどこしてもよい。例えば、摂氏６００度のＲＴＯ処理により欠陥のはいったペロブスカイト構造を回復させることが可能である。

以下、上部電極膜１２３の詳細及び変形例について説明する。

上部電極膜１２３としては、ＰｔやＩｒ等の貴金属からなる貴金属膜が使用される事が多いが、マスク膜１２４や層間絶縁膜１１１ＥのＣＶＤ形成時、キャパシタのＲＩＥ加工時、フォーミングガス中でのシンター工程時等のキャパシタへのダメージを抑制すべく、上部電極膜１２３として、ＡＢＯ_ｘ型（ＡとＢは金属元素、Ｏは酸素元素、ｘは自然数）のペロブスカイト構造を持つ導電性酸化物からなる導電性酸化膜若しくはＭＯ_ｘ型（Ｍは金属元素、Ｏは酸素元素、ｘは自然数）の導電性酸化物からなる導電性酸化膜又はこれらの積層膜を使用してもよい。ＡＢＯ_ｘ型導電性酸化物の多くはペロブスカイト構造を持つ。金属元素Ａの代表例としては、Ｐｂ、Ｂａ、Ｓｒ、Ｃａ等のアルカリ土類金属元素が挙げられる。金属元素Ｂの代表例としては、Ｔｉ、Ｎｂ、Ｍｇ、Ｚｒ、Ｚｎ、Ｔａ、Ｗ、Ｍｎ等の金属元素が挙げられる。ＡＢＯ_ｘの「ｘ」は典型的には「３」であり、酸素の過剰・欠損状態により変化し得る。ＡＢＯ_ｘ型導電性酸化物の具体例としては、ＳｒＲｕＯ_３（ＳＲＯ）やＬａＮｉＯ_３（ＬＮＯ）や（Ｌａ，Ｓｒ）ＣｏＯ_３やＹＢＣＯ（超伝導体）が挙げられる。上部電極膜１２３の具体例としては、ＳＲＯとＩｒＯ_ｘの積層膜が挙げられる。また、ペロブスカイト構造やＭＯ_ｘ型でないものでも、金属酸化物からなる導電性膜であれば使用可能である。なお、強誘電体膜１２２と上部電極膜１２３との界面での酸素欠損等の欠陥は、その後のキャパシタ作製プロセスにおいて、還元性プロセスダメージ耐性、疲労特性劣化、リテンション劣化、インプリント劣化への影響が大きい。

以下、本実施例のキャパシタについて説明する。

以上の説明のようにして０．５μｍ×０．５μｍ以下のサイズのキャパシタを作製したところ、分極量（残留分極量、分極反転電荷量、スイッチングチャージ量等）は３０μＣ／ｃｍ^２以上を示し、疲労・リテンション・インプリント特性を考慮しても十分な分極量を確保する事ができた。同様にして０．３μｍ×０．３μｍ以下のサイズのキャパシタを作製したところ、分極量は２０μＣ／ｃｍ^２以上を示し、疲労・リテンション・インプリント特性を考慮しても十分な分極量を確保する事ができた。

さて、強誘電体キャパシタを備える強誘電体メモリ（ＦｅＲＡＭ）や混載メモリでは、メモリの高集積化に伴って、キャパシタセルサイズの縮小が必要となる。キャパシタセルサイズを縮小する際には、半導体装置を問題なく動かすのに必要な信号量を確保しつつ、チップ内に占めるキャパシタ占有面積を減少しなくてはならない。だが、キャパシタセルサイズの縮小には、バックエンドダメージへの影響が大きいという問題がある。

しかしながら、第１実施例では、強誘電体膜１２２と上部電極膜１２３との界面が平坦なキャパシタを作製する事ができるため、強誘電体特性・インプリント・リテンション等の信頼性が良く、プロセスダメージ耐性に強く、リーク電流が少なく均一な特性のキャパシタを実現する事ができる。さらには、強誘電体膜１２２の表面の平坦化の効果により、キャパシタの絶縁耐性が向上される。実験では、キャパシタの絶縁耐性の値が２桁分上昇した。

また、第１実施例では、強誘電体膜１２２と下部電極膜１２１との界面を欠陥の少ないものとする事ができ、強誘電体膜１２２の表面の粗さを小さくする事で更に、リーク電流の低減や絶縁耐圧の増加を達成する事ができる。更に、ＭＯＣＶＤ法により形成した緻密な強誘電体膜１２２のおかげで、プロセス劣化の少ないキャパシタが得られるとともに、小さなキャパシタ占有面積でも十分なキャパシタ信号量を得ることが可能になる。即ち、強誘電体膜１２２によるサブミクロンキャパシタの特性確保と、プロセスダメージ耐性の向上が実現される。このように、第１実施例では、半導体装置の製造工程におけるバックエンドダメージによるキャパシタ特性の劣化を減少させる事ができ、半導体装置の信頼性が向上される。

以下、本実施例のキャパシタの高温ＲＩＥ加工について説明する。

貴金属を使用した強誘電体キャパシタをＲＩＥ加工する際には通常、Ｐｔ膜やＩｒ膜等の加工が難しい（蒸気圧の高いガス種の形成が難しい。キャパシタ側面に貴金属からなるフェンスが形成される）事から、テーパ角の小さなキャパシタを作製する。しかし、これでは微細なキャパシタを形成する事は困難である。そこで、高密度ＦｅＲＡＭを実現するには、よりテーパ角の大きなキャパシタを作製する必要がある。そのための１つの方法として、強誘電体キャパシタの高温ＲＩＥ加工が考えられる。以下、強誘電体キャパシタの高温ＲＩＥ加工の具体例について説明する。

先ず、マスク膜１２４の成膜後に、フォトレジストを用いて、マスク膜１２４をキャパシタの加工マスク形状にＲＩＥ加工する。当該ＲＩＥ加工は、ＣＨＦ_３やＣＦ_４等のハロゲン系のガスを用いて室温にて実施する。次に、マスク膜１２４のＲＩＥ加工に用いたフォトレジストをアッシング工程にて除去する。次に、マスク膜１２４を利用して、上部電極膜１２３をＲＩＥ加工する。当該ＲＩＥ加工には、ハロゲンガスを使用する。当該ＲＩＥ加工は、Ｃｌ_２、Ｏ_２、Ａｒ等の混合ガスを使用して、基板１０１の温度を摂氏２５０乃至４００度と高温にして実施する。

次に、同じくＣｌ_２、ＣＦ_４、Ｏ_２、Ａｒ等のハロゲンガスをベースとした混合ガスを使用して、強誘電体膜（ＰＺＴ膜）１２２の高温ＲＩＥ加工を実施する。次に、下部電極膜１２１を加工するのだが、下部電極膜１２１はここではＴｉ／Ｉｒ積層膜であるとする。下部電極膜１２１のＩｒ膜については、強誘電体膜１２２と同様のプロセスにて高温ＲＩＥ加工を実施する。下部電極膜１２１のＴｉ膜については、Ｃｌ_２とＡｒの混合ガスを用いた高温ＲＩＥ加工を実施する。なお、マスク膜１２４の厚さは、下部電極膜１２１の加工が完了するまでマスク膜１２４の形状が維持される程度の厚さになっているため、繰り返し実施されるＲＩＥ加工を通じて、マスク膜１２４の厚さは減少するものの、マスク膜１２４の形状は維持されるものとする。次に、ＲＩＥ加工工程が完了した基板１０１の水リンスを実施する事で、キャパシタ加工工程が完了する。

次に、バックエンド工程（配線工程）により、キャパシタ部、トランジスタ部、配線部をそれぞれ接続する。多層配線工程の詳細は省略するが、絶縁膜形成（ＣＶＤ、塗布・熱処理等によるシリコン酸化膜、低誘電率膜、有機膜等の形成、シリコン窒化膜等のバリア膜の形成）や、接続孔・溝形成（酸化膜ＲＩＥ等）や、バリア膜成膜（ＴｉＮ、Ｔａ、ＴａＮ等のスパッタ、ＣＶＤ成膜等）や、配線形成（Ａｌスパッタ、Ｃｕスパッタ、めっき処理、アニール処理等）や、配線加工（Ａｌ ＲＩＥ、Ｃｕ ＣＭＰ等）等の一連の工程を含む。また、多層配線を形成した後、パシベーション膜としてシリコン窒化膜をＣＶＤにて形成し、パッド部を開孔する。

この強誘電体キャパシタの疲労特性を評価した。０．４μｍ×０．４μｍの面積に相当するアレイで疲労特性を評価したところ、１×１０^１２サイクルまで分極量の変化がなく、リーク電流も２．５Ｖ印加時で１０^−７Ａ／ｃｍ^２オーダーと低い値であった。

なお、強誘電体膜１２２は、ＰＺＴ膜以外に、ＳＢＴ膜やそのＮｂ添加物やＢＬＴ膜や様々な添加元素を加えたＰＺＴ膜やＰＬＺＴ膜等でもよい。また、下部電極膜１２１は、Ｔｉ膜やＩｒ膜以外に、Ｐｔ膜やＲｕ膜やＲｕＯ_２膜やＩｒＯ_２膜やこれらの混合物による膜やこれらの積層膜等でもよい。また、上部電極膜１２３を構成する貴金属酸化物材料については、ＩｒＯ_２に限定されるものではなく、ＲｕＯ_２やＲｈＯ_２やＰｔＯ_ｘ（ＭＯ_ｘ型導電性酸化物）等の貴金属酸化物や、これらの混合物や、これらを主成分とする混合物や、これらとＰｔ等との混合物等でも同様の効果が期待できる。

（第２実施例）
図３は、第２実施例の半導体装置を示す側方断面図である。図３について、第１実施例の半導体装置との相違点を中心に説明する。

図３に示す半導体装置は、基板１０１と、ゲート絶縁膜１０２と、ゲート電極膜１０３と、キャップ膜１０４と、サイドウォール膜１０５を具備する。基板１０１は、シリコン基板である。基板１０１には、第１の導電型（例えばＰ型）の拡散層１０１Ａと、第２の導電型（例えばＮ型）のソースドレイン拡散層１０１Ｂが存在する。ゲート絶縁膜１０２は、シリコン酸化膜からなり、基板１０１上に形成されている。ゲート電極膜１０３は、下位層のポリシリコン膜及び上位層のタングステンシリサイド（ＷＳｉ_２）膜からなり、ゲート絶縁膜１０２上に積層的に形成されている。キャップ膜１０４は、シリコン窒化膜からなり、ゲートの上面に形成されている。サイドウォール膜１０５は、シリコン窒化膜からなり、ゲートの側面に形成されている。これらの部材等により、ＭＯＳ型の電界効果トランジスタが拡散層１０１Ａ（基板１０１）の上に形成されている。

図３に示す半導体装置は、第１，第２，第３，第４の層間絶縁膜１１１Ａ，Ｂ，Ｃ，Ｄと、第１，第２のプラグ層１１２Ａ，Ｂと、第１，第２のバリア層１１３Ａ，Ｂとを具備する。

図３に示す半導体装置は、キャパシタ用の下部電極膜１２１と、第１の強誘電体膜１２２Ａと、第２の強誘電体膜１２２Ｂと、キャパシタ用の上部電極膜１２３と、マスク膜１２４と、カバー膜１２５とを具備する。下部電極膜１２１は、Ｉｒ（イリジウム）膜からなり、バリア層１１３Ｂ上に形成されている。第１の強誘電体膜１２２Ａは、ＭＯＣＶＤ法によるＰＺＴのｉｎ−ｓｉｔｕ結晶化によって形成された第１のＰＺＴ膜からなり、下部電極膜１２１上に形成されている。第２の強誘電体膜１２２Ｂは、第２のＰＺＴ膜からなり、第１の強誘電体膜１２２Ａ上に形成されている。上部電極膜１２３は、下位層のＳＲＯ（ＳｒＲｕＯ_３）膜及び上位層のＩｒＯ_ｘ（イリジウムオキサイド）膜からなり、第２の強誘電体膜１２２Ｂ上に積層的に形成されている。マスク膜１２４は、下位層のアルミニウム酸化膜及び上位層のシリコン酸化膜からなり、上部電極膜１２３上に積層的に形成されている。カバー膜１２５は、アルミニウム酸化膜からなり、バリア層１１３Ｂと、下部電極膜１２１と、第１の強誘電体膜１２２Ａと、第２の強誘電体膜１２２Ｂと、上部電極膜１２３と、マスク膜１２４に覆い被さるような態様で形成されている。これらの部材等により、スタック型の強誘電体キャパシタがソースドレイン拡散層１０１Ｂ（基板１０１）の上に形成されている。

図３に示す半導体装置は、第５の層間絶縁膜１１１Ｅと、第３のプラグ層１１２Ｃと、第１の配線層１１４Ａとを具備する。

図４Ａ乃至Ｆは、第２実施例の半導体装置の製造方法を示す側方断面図である。図４Ａ乃至Ｆについて、第１実施例の半導体装置の製造方法との相違点を中心に説明する。

先ず、図４Ａのように、基板１０１上に、ゲート絶縁膜１０２と、ゲート電極膜１０３と、キャップ膜１０４と、サイドウォール膜１０５と、層間絶縁膜１１１Ａ，Ｂ，Ｃ，Ｄと、プラグ層１１２Ａ，Ｂと、バリア層１１３Ａ，Ｂが既知の方法で形成される。拡散層１０１Ａと、ソースドレイン拡散層１０１Ｂも既知の方法で形成される。

次に、図４Ｂのように、全面に堆積されているバリア層１１３Ｂ上に、スパッタ法又はＣＶＤ法により、Ｉｒ膜（下部電極膜１２１）を形成する。次に、全面に堆積されているＩｒ膜上に、有機金属錯体を液体に溶かした液体原料を用いたＭＯＣＶＤ法によるＰＺＴのｉｎ−ｓｉｔｕ結晶化により、第１のＰＺＴ膜（第１の強誘電体膜１２２Ａ）を形成する。第１のＰＺＴ膜の表面には、ｉｎ−ｓｉｔｕ結晶化に起因する凹凸が形成される。次に、全面に堆積されている第１のＰＺＴ膜上に、スパッタ法又はＣＶＤ法により、第２のＰＺＴ膜（第２の強誘電体膜１２２Ｂ）を形成する。

次に、図４Ｃのように、ＣＭＰ法（化学機械研磨法）又はエッチバック法による平坦化処理により、全面に堆積されている第２の強誘電体膜１２２Ｂの一部を除去して、第２の強誘電体膜１２２Ｂの表面を平坦化する。

次に、図４Ｄのように、全面に堆積されている第２のＰＺＴ膜上に、スパッタ法又はＣＶＤ法により、ＳＲＯ膜（上部電極膜１２３の下位層）を形成する。ここで、ＳＲＯ膜をアモルファス状態にて成膜した場合には、ＳＲＯ膜の結晶化のためのＲＴＡ等のアニール処理を実施する。次に、全面に堆積されているＳＲＯ膜上に、スパッタ法又はＣＶＤ法により、ＩｒＯ_ｘ膜（上部電極膜１２３の上位層）を形成する。ＩｒＯ_ｘ膜は、水素等の還元性雰囲気中では自ら還元されるバッファ膜として働き、同時に酸素に対する高いバリア性を示す。ＳＲＯ膜及びＩｒＯ_ｘ膜の積層膜には、還元性ガスに対するバリア性が強化される、ＩｒＯ_ｘが還元されて生成されるＩｒの第２のＰＺＴ膜中への拡散が防止される等の利点がある。ＩｒＯ_ｘ膜については、成膜後に熱処理により緻密化、結晶化等を行ってもよい。

次に、全面に堆積されているＩｒＯ_ｘ膜上に、スパッタ法又はＣＶＤ法により、アルミニウム酸化膜（マスク膜１２４の下位層）を形成する。次に、全面に堆積されているアルミニウム酸化膜上に、スパッタ法又はＣＶＤ法により、シリコン酸化膜（マスク膜１２４の上位層）を形成する。次に、図４Ｅのように、光リソグラフィ法及びＲＩＥ法により、全面に堆積されているマスク膜１２４の上位層をエッチング加工する。次に、ＲＩＥ法により、全面に堆積されているマスク膜１２４の下位層、上部電極膜１２３の上位層、上部電極膜１２３の下位層、第２の強誘電体膜１２２Ｂ、第１の強誘電体膜１２２Ａ、下部電極膜１２１、及びバリア層１１３Ｃをエッチング加工する。

次に、図４Ｆのように、マスク層１２４上に、スパッタ法又はＣＶＤ法により、アルミニウム酸化膜（カバー膜１２５）を形成する。次に、全面に堆積されているアルミニウム酸化膜上に、スパッタ法又はＣＶＤ法により、シリコン酸化膜（層間絶縁膜１１１Ｅ）を形成する。次に、ＣＭＰ法又はエッチバック法による平坦化処理により、全面に堆積されている層間絶縁膜１１１Ｅの一部を除去して、層間絶縁膜１１１Ｅの表面を平坦化する。次に、光リソグラフィ法及びＲＩＥ法により、全面に堆積されている層間絶縁膜１１１Ｅ及びカバー膜１２５、更にマスク膜１２４の上位層及びマスク膜１２４の下位層をエッチング加工して、プラグ層１１２Ｃを埋め込むコンタクトホールを形成する。次に、光リソグラフィ法及びＲＩＥ法により、全面に堆積されている層間絶縁膜１１１Ｅをエッチング加工して、配線層１１４Ａを埋め込む配線溝を形成する。次に、第１のＰＺＴ膜のダメージ回復のためのアニール処理（アニール条件は例えば、酸素雰囲気、摂氏６００乃至６５０度、３０乃至６０分）を実施する。この際、ダメージが小さい場合には、本アニール工程を省略してもよい。次に、スパッタ法又はＣＶＤ法により、プラグ層１１２Ｃ及び配線層１１４Ａの形成部材をコンタクトホール内及び配線溝内に埋め込み、隣接するキャパシタ同士を接続するデュアルダマシン構造のプラグ層１１２Ｃ及び配線層１１４Ａを形成する。

さて、第２実施例では、第１の強誘電体膜１２２Ａの表面はｉｎ−ｓｉｔｕ結晶化のせいで凸凹しているが、第２の強誘電体膜１２２Ｂの表面は平坦化処理のおかげで平坦になっている。第２の強誘電体１２２Ｂの表面（上面）の凹凸の最大粗さ（凹凸差の最大値）が、第１の強誘電体１２２Ａの表面（上面）の凹凸の最大粗さ（凹凸差の最大値）よりも小さくなっている。よって、第２の強誘電体膜１２２Ｂ上に形成される上部電極膜１２３の表面、すなわち、上部電極膜１２３とその上位導電層（プラグ層１１２Ｃ）との界面も平坦になる。これによって、上部電極膜１２３とその上位導電層（プラグ層１１２Ｃ）との接合が良好になる。なお、上部電極膜１２３の表面の平坦性に関して、上部電極膜１２３の表面の（微小）凹凸の平均粗さは２．０乃至５．０ｎｍである事が望ましい。これによって、上部電極膜１２３に対するリソグラフィの際のフォーカスが均一になる。また、キャパシタのＲＩＥ加工が容易となり、キャパシタ側面を均一に加工することができる。さらに、電気特性及び信頼性の面では、上部電極のカバレッジが均一となるため、上方からの還元性ダメージをうけにくくなる。強誘電体膜の薄い部分に電界集中がおきて、リーク電流が増加する、絶縁耐圧が低下する、疲労特性が劣化する、リテンション特性が悪くなるなどの悪影響を抑制することができる。これらの効果は、特に強誘電体膜の膜厚が１００ｎｍ以下になると顕著となる。このような例の他、ｉｎ−ｓｉｔｕ結晶化によって形成される第１の強誘電体膜１２２Ａが半導体装置に与える上述の種々の悪影響が、第２の強誘電体膜１２２Ｂの平坦化処理によって防止されて、半導体装置の信頼性や半導体装置の製品の歩留まりが向上される。

なお、第２実施例では、図４Ｂに示す工程において、第１の強誘電体膜１２２Ａ（第１のＰＺＴ膜）上に、溶液塗布法、溶液浸漬法、又はバイアススパッタ法によって、第２の強誘電体膜１２２Ｂ（第２のＰＺＴ膜）を形成するようにしてもよい。第２の強誘電体膜１２２Ｂを溶液塗布法、溶液浸漬法、又はバイアススパッタ法で成膜すると、表面が平坦な第２の強誘電体膜１２２Ｂが成膜される。従って、第２の強誘電体膜１２２Ｂの表面の平坦化処理が不要になる。即ち、図４Ｃに示す工程が不要になる。第２の強誘電体膜１２２Ｂの表面の平坦化処理を行わない場合、ＣＭＰ時の電極界面への応力等による第２の強誘電体膜１２２Bの界面欠陥の発生やＣＭＰ等の残留物の付着を防止して、電気特性の劣化をさらに抑制することができる。

また、第２実施例では、第１の強誘電体膜１２２Ａの表面の凹凸の最大粗さは５０乃至１５０ｎｍである事が望ましい。これによって、第１の強誘電体膜及び第２の強誘電体膜の界面の凹凸によりその部分での格子歪を緩衝することができる。また、強誘電体膜の粒界部を通じて発生するリーク電流を低減することが可能となる。なお、ＭＯＣＶＤ法によるＰＺＴのｉｎ−ｓｉｔｕ結晶化により形成されたＰＺＴ膜の側方断面ＴＥＭ画像を、図９に示す。図９のＰＺＴ膜の表面の凹凸の最大粗さは８０ｎｍ程度である。なお、ＰＺＴ膜の表面の凹凸の最大粗さの大きさは、図９のような結晶粒を形成する事で制御する事ができる。図９のＰＺＴ膜における図９のような結晶粒の面密度は５乃至１０個／μｍ^２である。

以下、第１の強誘電体膜１２２Ａの詳細及び変形例について説明する。

第１の強誘電体膜１２２Ａは、ＭＯＣＶＤ法を用いた成膜同時結晶化により下部電極膜１２１上に形成される。高誘電率膜や強誘電体膜のＭＯＣＶＤでは、一般に原料の蒸気圧が低いことから、有機金属錯体原料を有機溶媒に溶かし常温で溶液の状態のまま気化器へ導入し強制的に気化させる溶液気化法が広く用いられている。この方式には、固体昇華法と比較して、原料の供給量の制御が容易、原料の供給量を増加させる事で高誘電率膜や強誘電体膜の成膜速度を増加させる事が可能、溶液の残量をレベルセンサ等でモニタする事が可能等の利点がある。ＭＯＣＶＤ原料の条件としては、選択成長が容易であること、カーボンやパーティクル等の膜中への残留が少なく高純度な膜を成膜可能であること、液体のときの蒸気圧が高く供給が容易であること、経時変化がなく安定でかつ保管が可能であること、毒性が低く環境や人体に対して安全であること等が挙げられる。第１の強誘電体膜１２２Ａの表面には、最大粗さが例えば５０乃至１５０ｎｍ（例えば８０ｎｍ）の凹凸が形成される。

第１の強誘電体膜１２２Ａとして例えばＰＺＴ系の膜を形成する場合には、第１の強誘電体膜１２２Ａの原料として、Ｐｂ（ｄｐｍ）２、Ｚｒ（ｄｐｍ）４、Ｚｒ（Ｏ・ｔ−Ｃ４Ｈ９）４、Ｔｉ（Ｏ・ｉ−Ｃ３Ｈ７）４等を用いる。これらの原料は、ＴＨＦ（テトラハイドロフラン）に溶解し液体原料とする。続いて、これらの液体原料を、ＨｅやＡｒ等の不活性ガスをキャリアガスとして圧送し気化器に噴霧してガス化する。続いて、酸化剤である酸素や亜酸化窒素等をシャワープレートを介してチャンバ内に導入し、チャンバ内で基板１０１上に第１の強誘電体膜１２２Ａを成膜する。また、第１の強誘電体膜１２２Ａの原料として、Ｐｂ、Ｚｒ、Ｔｉを含む溶液（カクテルソース）を使用してもよい。この場合、基板１０１の温度は摂氏４００乃至６５０度とし、ガスの供給量の制御によりＰＺＴ膜の組成を制御する。例えば、Ｐｂの割合がＡ／Ｂ比で１．１５程度、Ｚｒ／Ｔｉ比が３５／６５となるように制御してＰＺＴ膜を成膜する。この際、ＰＺＴがペロブスカイト構造のＰＺＴ膜として結晶化されるような成膜条件を適用する。ここではＰＺＴが成膜と同時に結晶化される（ｉｎ−ｓｉｔｕ結晶化される）ため、下部電極膜１２１と第１の強誘電体膜１２２Ａとの界面における陽イオン過剰、陽イオン欠損、酸素欠損等の欠陥生成が抑制される。このことが強誘電体特性、疲労特性、インプリント特性、リテンション特性の劣化の防止につながる。第１の強誘電体膜１２２Ａの膜厚はここでは７０乃至１５０ｎｍである。一方で、第１の強誘電体膜１２２Ａの膜厚を５０ｎｍ以下にしてもよい。ｉｎ−ｓｉｔｕ結晶膜の膜厚を薄くしてその表面の凹凸を小さくする事で、特性の良好なｉｎ−ｓｉｔｕ結晶膜を、その悪影響を軽減しつつ利用するためである。

第１の強誘電体膜１２２Ａとして例えばＳＢＴ系の膜を形成する場合には、第１の強誘電体膜１２２Ａの原料として、Ｓｒ（ｄｐｍ）２／ＴＨＦ、Ｂｉ（Ｃ６Ｈ５）３、Ｂｉ（ＣＨ３）３、Ｂｉ（Ｃ２Ｈ５）３、フェニル基やトリル基を有する固体原料、Ｔａ（ＯＣ２Ｈ５）５、Ｎｂ（ＯＣ２Ｈ５）５、Ｔａ（Ｃ２Ｈ５）５等を用いる。これらの液体原料を、ＨｅやＡｒ等の不活性ガスをキャリアガスとして圧送し気化器に噴霧してガス化する。あるいはこれらの液体原料を、バブリング法により気化器へと導入する。続いて、酸化剤である酸素や亜酸化窒素等をシャワープレートを介してチャンバ内に導入し、チャンバ内で基板１０１上に第１の強誘電体膜１２２Ａを成膜する。また、第１の強誘電体膜１２２Ａの原料として、Ｓｒ、Ｂｉ、Ｔａ、Ｎｂを含む溶液（カクテルソース）を使用してもよい。この場合、基板１０１の温度は摂氏４００乃至６５０度とし、ガスの供給量の制御によりＰＺＴ膜の組成を制御する。この際、ＳＢＴ又はＳＢＴＮがＢｉ層状化合物構造のＳＢＴ膜又はＳＢＴＮ膜として結晶化されるような成膜条件を適用する。ここではＳＢＴ又はＳＢＴＮが成膜と同時に結晶化される（ｉｎ−ｓｉｔｕ結晶化される）ため、下部電極膜１２１と第１の強誘電体膜１２２Ａとの界面における陽イオン過剰、陽イオン欠損、酸素欠損等の欠陥生成が抑制される。このことが強誘電体特性、疲労特性、インプリント特性、リテンション特性の劣化の防止につながる。第１の強誘電体膜１２２Ａの膜厚はここでは７０乃至１５０ｎｍである。一方で、第１の強誘電体膜１２２Ａの膜厚を５０ｎｍ以下にしてもよい。ｉｎ−ｓｉｔｕ結晶膜の膜厚を薄くしてその表面の凹凸を小さくする事で、特性の良好なｉｎ−ｓｉｔｕ結晶膜を、その悪影響を軽減しつつ利用するためである。

第１の強誘電体膜１２２Ａの具体例として、ＰＺＴ系の膜（Ｐｂ（Ｚｒ_ｘＴｉ_１−ｘ）Ｏ_３等）及びＳＢＴ系の膜（ＳｒＢｉ_２Ｔａ_２Ｏ_９等）の他には、ＢＩＴ系の膜（Ｂｉ_４Ｔｉ_３Ｏ_１２等）を挙げる事ができる。

以下、第２の強誘電体膜１２２Ｂの詳細及び変形例について説明する。

第２の強誘電体膜１２２Ｂは、表面に凹凸が形成された第１の強誘電体膜１２２Ａの表面上に、例えばゾルゲル法等のＣＳＤ（Ｃｈｅｍｉｃａｌ Ｓｏｌｕｔｉｏｎ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成される。第２の強誘電体膜１２２Ｂは、第１の強誘電体膜１２２Ａと同じ組成の強誘電体膜である事が望ましいが、第１の強誘電体膜１２２Ａと異なる組成の強誘電体膜でもよい。例えば、第１の強誘電体膜１２２Ａを、ＰＺＴ系の膜とする場合、第２の強誘電体膜１２２Ｂを、このＰＺＴ系の膜と異なる組成（ドーパント、Ｚｒ／Ｔｉ比、Ｐｂ量等）のＰＺＴ系の膜としてもよいし、ＰＺＴ系以外の系の膜としてもよい。第２の強誘電体膜１２２Ｂが第１の強誘電体膜１２２Ａが同じ組成である場合、抗電界が同じであるため、膜間の抗電界の違いに起因して発生するリーク電流が小さい、絶縁破壊電圧が高いという効果を有する。第２の強誘電体膜１２２Ｂが第１の強誘電体膜１２２Ａと異なる組成の強誘電体膜の場合、第１の強誘電体膜及び第２の強誘電体膜の界面部分でのドメイン壁の挙動を制御することが可能となり、抗電界をかえて飽和特性を改善し、信号量を増加することが可能となる、という効果を有する。第２の強誘電体膜１２２Ｂが第１の強誘電体膜１２２Ａと異なる組成の強誘電体膜の場合の例として、例えば第１の強誘電体膜１２２ＡがＰＺＴ系の膜でＺｒ／Ｔｉが６０／４０であり、第２の強誘電体膜１２２ＢがＰＺＴ系の膜でＺｒ／Ｔｉが４０／６０である場合等のように、キャパシタ絶縁膜のうち下層の膜がＺｒリッチの膜であり上層の膜がＴｉリッチの膜であると、下部電極界面付近の結晶膜にかかる応力・歪を低減することができ、かつＴｉリッチの膜の特性として分極量が大きい、角型比がよいなどの効果を有する。また、例えば第１の強誘電体膜１２２がＰＺＴ系の膜でＺｒ／Ｔｉが３０／７０であり、第２の強誘電体膜がＰＺＴ系の膜でＺｒ／Ｔｉが４０／６０である場合等のように、キャパシタ絶縁膜のうち下層の膜が上層の膜よりもＴｉリッチの膜であると、ＰＺＴ膜が下部電極の配向（１１１配向など）にそろった方向で配向しやすくなり分極量が増加するなどの効果を有する。また、第２の強誘電体膜１２２ＢをＰＺＴ膜とする場合には例えば、酢酸鉛水和物とＴｉイソプロポキシドとＺｒブトキシド等の金属アルコキシド溶液を用いたゾルゲル法や、カルボン酸金属塩を用いたＭＯＤ法等で、第１の強誘電体膜１２２上にアモルファス膜を成膜する。そして、アモルファス膜が乾燥した後に、酸素雰囲気中でＲＴＯ等の工程により結晶化アニールを実施する。この際、塗布と乾燥と結晶化アニールプロセスとを繰り返す事にしてもよい。第２の強誘電体膜１２２Ｂは、ゾルゲル法やＭＯＤ等の溶液塗布法、溶液浸漬法、バイアススパッタ法等のスパッタ法、ミストＣＶＤ法等のＣＶＤ法、蒸着法等で形成する事が可能である。なお、第２の強誘電体膜１２２Ｂを溶液塗布法、溶液浸漬法、又はバイアススパッタ法で成膜すると、表面が平坦な第２の強誘電体膜１２２Ｂが成膜される。この第２の強誘電体膜１２２Ｂの表面の凹凸の平均粗さ（Ｒａ）は、５ｎｍ以下の数ｎｍ程度となる。この値は、ＭＯＣＶＤ膜の表面の凹凸の平均粗さよりも小さい。

（第３実施例）
図５は、第３実施例の半導体装置を示す側方断面図である。図５について、第１実施例の半導体装置との相違点を中心に説明する。

図５に示す半導体装置は、基板１０１と、ゲート絶縁膜１０２と、ゲート電極膜１０３と、キャップ膜１０４と、サイドウォール膜１０５を具備する。基板１０１は、シリコン基板である。基板１０１には、第１の導電型（例えばＰ型）の拡散層１０１Ａと、第２の導電型（例えばＮ型）のソースドレイン拡散層１０１Ｂが存在する。ゲート絶縁膜１０２は、シリコン酸化膜からなり、基板１０１上に形成されている。ゲート電極膜１０３は、下位層のポリシリコン膜及び上位層のタングステンシリサイド（ＷＳｉ_２）膜からなり、ゲート絶縁膜１０２上に積層的に形成されている。キャップ膜１０４は、シリコン窒化膜からなり、ゲートの上面に形成されている。サイドウォール膜１０５は、シリコン窒化膜からなり、ゲートの側面に形成されている。これらの部材等により、ＭＯＳ型の電界効果トランジスタが拡散層１０１Ａ（基板１０１）の上に形成されている。

図５に示す半導体装置は、第１，第２，第３，第４の層間絶縁膜１１１Ａ，Ｂ，Ｃ，Ｄと、第１，第２のプラグ層１１２Ａ，Ｂと、第１，第２のバリア層１１３Ａ，Ｂとを具備する。

図５に示す半導体装置は、キャパシタ用の下部電極膜１２１と、強誘電体膜１２２と、キャパシタ用の上部電極膜１２３と、マスク膜１２４と、カバー膜１２５とを具備する。下部電極膜１２１は、Ｉｒ（イリジウム）膜からなり、バリア層１１３Ｂ上に形成されている。強誘電体膜１２２は、ＭＯＣＶＤ法によるＰＺＴのｉｎ−ｓｉｔｕ結晶化によって形成されたＰＺＴ膜からなり、下部電極膜１２１上に形成されている。上部電極膜１２３は、下位層のＳＲＯ（ＳｒＲｕＯ_３）膜及び上位層のＩｒＯ_ｘ（イリジウムオキサイド）膜からなり、強誘電体膜１２２上に積層的に形成されている。マスク膜１２４は、下位層のアルミニウム酸化膜及び上位層のシリコン酸化膜からなり、上部電極膜１２３上に積層的に形成されている。カバー膜１２５は、アルミニウム酸化膜からなり、バリア層１１３Ｂと、下部電極膜１２１と、強誘電体膜１２２と、上部電極膜１２３と、マスク膜１２４に覆い被さるような態様で形成されている。これらの部材等により、スタック型の強誘電体キャパシタがソースドレイン拡散層１０１Ｂ（基板１０１）の上に形成されている。

図５に示す半導体装置は、第５の層間絶縁膜１１１Ｅと、第３のプラグ層１１２Ｃと、第１の配線層１１４Ａとを具備する。

図６Ａ乃至Ｅは、第３実施例の半導体装置の製造方法を示す側方断面図である。図６Ａ乃至Ｅについて、第１実施例の半導体装置の製造方法との相違点を中心に説明する。

先ず、図６Ａのように、基板１０１上に、ゲート絶縁膜１０２と、ゲート電極膜１０３と、キャップ膜１０４と、サイドウォール膜１０５と、層間絶縁膜１１１Ａ，Ｂ，Ｃ，Ｄと、プラグ層１１２Ａ，Ｂと、バリア層１１３Ａ，Ｂが既知の方法で形成される。拡散層１０１Ａと、ソースドレイン拡散層１０１Ｂも既知の方法で形成される。

次に、図６Ｂのように、全面に堆積されているバリア層１１３Ｂ上に、スパッタ法又はＣＶＤ法により、Ｉｒ膜（下部電極膜１２１）を形成する。次に、全面に堆積されているＩｒ膜上に、有機金属錯体を液体に溶かした液体原料を用いたＭＯＣＶＤ法によるＰＺＴのｉｎ−ｓｉｔｕ結晶化により、ＰＺＴ膜（強誘電体膜１２２）を形成する。ＰＺＴ膜の表面には、ｉｎ−ｓｉｔｕ結晶化に起因する凹凸が形成される。次に、全面に堆積されているＰＺＴ膜上に、スパッタ法又はＣＶＤ法により、ＳＲＯ膜（上部電極膜１２３の下位層）を形成する。ここで、ＳＲＯをアモルファス状態にて成膜した場合には、ＳＲＯ膜の結晶化のためのＲＴＡ等のアニール処理を実施する。次に、全面に堆積されているＳＲＯ膜上に、スパッタ法又はＣＶＤ法により、ＩｒＯ_ｘ膜（上部電極膜１２３の上位層）を形成する。ＩｒＯ_ｘ膜は、水素等の還元性雰囲気中では自ら還元されるバッファ膜として働き、同時に酸素に対する高いバリア性を示す。ＳＲＯ膜及びＩｒＯ_ｘ膜の積層膜には、還元性ガスに対するバリア性が強化される、ＩｒＯ_ｘが還元されて生成されるＩｒのＰＺＴ膜中への拡散が防止される等の利点がある。また、第３実施例では、強誘電体膜の表面の凹凸の最大粗さは５０乃至１５０ｎｍである事が望ましい。これによって強誘電体膜とその上部電極との界面での分極ドメインの核生成密度が向上し、半導体装置の動作のための信号量が向上する。第２に、キャパシタの有効面積が増加し、信号量が増加する。第３に、強誘電体膜のストレスの緩和が抑制される事で分極量が増加し、信号量が増加する。以上の効果により、半導体装置の信頼性や半導体装置の製品の歩留まりが向上される。

次に、図６Ｃのように、ＣＭＰ法（化学機械研磨法）又はエッチバック法による平坦化処理により、全面に堆積されている上部電極膜１２３（の上位層）の一部を除去して、上部電極膜１２３（の上位層）の表面を平坦化する。

次に、全面に堆積されているＩｒＯ_ｘ膜上に、スパッタ法又はＣＶＤ法により、アルミニウム酸化膜（マスク膜１２４の下位層）を形成する。次に、全面に堆積されているアルミニウム酸化膜上に、スパッタ法又はＣＶＤ法により、シリコン酸化膜（マスク膜１２４の上位層）を形成する。次に、図６Ｄのように、光リソグラフィ法及びＲＩＥ法により、全面に堆積されているマスク膜１２４の上位層をエッチング加工する。次に、ＲＩＥ法により、全面に堆積されているマスク膜１２４の下位層、上部電極膜１２３の上位層、上部電極膜１２３の下位層、強誘電体膜１２２、下部電極膜１２１、及びバリア層１１３Ｃをエッチング加工する。

次に、図６Ｅのように、マスク層１２４上に、スパッタ法又はＣＶＤ法により、アルミニウム酸化膜（カバー膜１２５）を形成する。次に、全面に堆積されているアルミニウム酸化膜上に、スパッタ法又はＣＶＤ法により、シリコン酸化膜（層間絶縁膜１１１Ｅ）を形成する。次に、ＣＭＰ法又はエッチバック法による平坦化処理により、全面に堆積されている層間絶縁膜１１１Ｅの一部を除去して、層間絶縁膜１１１Ｅの表面を平坦化する。次に、光リソグラフィ法及びＲＩＥ法により、全面に堆積されている層間絶縁膜１１１Ｅ及びカバー膜１２５、更にマスク膜１２４の上位層及びマスク膜１２４の下位層をエッチング加工して、プラグ層１１２Ｃを埋め込むコンタクトホールを形成する。次に、光リソグラフィ法及びＲＩＥ法により、全面に堆積されている層間絶縁膜１１１Ｅをエッチング加工して、配線層１１４Ａを埋め込む配線溝を形成する。次に、ＰＺＴ膜のダメージ回復のためのアニール処理（アニール条件は例えば、酸素雰囲気、摂氏６００乃至６５０度、３０乃至６０分）を実施する。次に、スパッタ法又はＣＶＤ法により、プラグ層１１２Ｃ及び配線層１１４Ａの形成部材をコンタクトホール内及び配線溝内に埋め込み、隣接するキャパシタ同士を接続するデュアルダマシン構造のプラグ層１１２Ｃ及び配線層１１４Ａを形成する。

さて、第３実施例では、強誘電体膜１２２の表面はｉｎ−ｓｉｔｕ結晶化のせいで凸凹しているが、上部電極膜１２３の表面は平坦化処理のおかげで平坦になっている。上部電極膜１２３の表面（上面）の凹凸の最大粗さ（凹凸差の最大値）が、強誘電体１２２の表面（上面）の凹凸の最大粗さ（凹凸差の最大値）よりも小さくなっている。すなわち、上部電極膜１２３とその上位導電層（プラグ層１１２Ｃ）との界面は平坦化処理のおかげで平坦になっている。これによって、上部電極膜１２３とその上位導電層（プラグ層１１２Ｃ）との接合が良好になる。なお、上部電極膜１２３の表面の平坦性に関して、上部電極膜１２３の表面の（微小）凹凸の平均粗さは２．０乃至５．０ｎｍである事が望ましい。これによって、上部電極膜１２３に対するリソグラフィの際のフォーカスが均一になる。また、キャパシタのＲＩＥ加工が容易となり、キャパシタ側面を均一に加工することができる。さらに、電気特性及び信頼性の面では、上部電極のカバレッジが均一となるため、上方からの還元性ダメージをうけにくくなる。このような例の他、ｉｎ−ｓｉｔｕ結晶化によって形成される強誘電体膜１２２が半導体装置に与える上述の種々の悪影響が、上部電極膜１２３の平坦化処理によって防止されて、半導体装置の信頼性や半導体装置の製品の歩留まりが向上される。なお、上部電極膜１２３の上位層を平坦化処理の実施対象とする代わりに、上部電極膜１２３の下位層や中間層（中間層が存在する場合）を平坦化処理の実施対象としてもよい。

なお、第３実施例では、図６Ｂに示す工程において、溶液塗布法、溶液浸漬法、又はバイアススパッタ法によって、上部電極膜１２３の上位層（ＩｒＯ_ｘ膜）を形成するようにしてもよい。上部電極膜１２３の上位層を溶液塗布法、溶液浸漬法、又はバイアススパッタ法で成膜すると、表面が平坦な上部電極膜１２３の上位層が成膜される。従って、上部電極膜１２３の上位層の表面の平坦化処理が不要になる。即ち、図６Ｃに示す工程が不要になる。なお、上部電極膜１２３の上位層を溶液塗布法、溶液浸漬法、又はバイアススパッタ法で成膜する代わりに、上部電極膜１２３の下位層（ＳＲＯ膜）や中間層（中間層が存在する場合）を溶液塗布法、溶液浸漬法、又はバイアススパッタ法で成膜してもよい。

また、第３実施例では、強誘電体膜１２２の表面の凹凸の最大粗さは５０乃至１５０ｎｍである事が望ましい。これによって第１に、強誘電体膜１２２とその上位層（上部電極膜１２３）との界面での分極ドメインの核生成密度が向上し、半導体装置の動作のための信号量が向上する。第２に、キャパシタの有効面積が増加し、信号量が増加する。第３に、強誘電体膜１２２のストレスの緩和が抑制される事で分極量が増加し、信号量が増加する。以上の効果により、半導体装置の信頼性や半導体装置の製品の歩留まりが向上される。なお、ＭＯＣＶＤ法によるＰＺＴのｉｎ−ｓｉｔｕ結晶化により形成されたＰＺＴ膜の側方断面ＴＥＭ画像を、図９に示す。図９のＰＺＴ膜の表面の凹凸の最大粗さは８０ｎｍ程度である。なお、ＰＺＴ膜の表面の凹凸の最大粗さの大きさは、図９のような結晶粒を形成する事で制御する事ができる。図９のＰＺＴ膜における図９のような結晶粒の面密度は５乃至１０個／μｍ^２である。

以下、上部電極膜１２３の詳細及び変形例について説明する。

上部電極膜１２３としては、ＰｔやＩｒ等の貴金属からなる貴金属膜が使用される事が多いが、マスク膜１２４や層間絶縁膜１１１ＥのＣＶＤ形成時、キャパシタのＲＩＥ加工時、フォーミングガス中でのシンター工程時等のキャパシタへのダメージを抑制すべく、上部電極膜１２３として、ＡＢＯ_ｘ型（ＡとＢは金属元素、Ｏは酸素元素、ｘは自然数）のペロブスカイト構造を持つ導電性酸化物からなる導電性酸化膜若しくはＭＯ_ｘ型（Ｍは金属元素、Ｏは酸素元素、ｘは自然数）の導電性酸化物からなる導電性酸化膜又はこれらの積層膜を使用してもよい。ＡＢＯ_ｘ型導電性酸化物の多くはペロブスカイト構造を持つ。金属元素Ａの代表例としては、Ｐｂ、Ｂａ、Ｓｒ、Ｃａ等のアルカリ土類金属元素が挙げられる。金属元素Ｂの代表例としては、Ｔｉ、Ｎｂ、Ｍｇ、Ｚｒ、Ｚｎ、Ｔａ、Ｗ、Ｍｎ等の金属元素が挙げられる。ＡＢＯ_ｘの「ｘ」は典型的には「３」であり、酸素の過剰・欠損状態により変化し得る。ＡＢＯ_ｘ型導電性酸化物の具体例としては、ＳｒＲｕＯ_３（ＳＲＯ）やＬａＮｉＯ_３（ＬＮＯ）や（Ｌａ，Ｓｒ）ＣｏＯ_３やＹＢＣＯ（超伝導体）が挙げられる。上部電極膜１２３の具体例としては、ＳＲＯとＩｒＯ_ｘの積層膜が挙げられる。なお、強誘電体膜１２２と上部電極膜１２３との界面での酸素欠損等の欠陥は、その後のキャパシタ作製プロセスにおいて、還元性プロセスダメージ耐性、疲労特性劣化、リテンション劣化、インプリント劣化への影響が大きい。

上部電極膜１２３の上位層は、ゾルゲル法やＭＯＤ等の溶液塗布法、溶液浸漬法、バイアススパッタ法等のスパッタ法、ミストＣＶＤ法等のＣＶＤ法、蒸着法等で形成する事が可能である。なお、上部電極膜１２３の上位層を溶液塗布法、溶液浸漬法、又はバイアススパッタ法で成膜すると、表面が平坦な上部電極膜１２３の上位層が成膜される。この上部電極膜１２３の上位層の表面の凹凸の平均粗さ（Ｒａ）は、５ｎｍ以下の数ｎｍ程度となる。この値は、ＭＯＣＶＤ膜の表面の凹凸の平均粗さよりも小さい。上部電極膜１２３の下位層や中間層（中間層が存在する場合）についても同様である。

（第４実施例）
図７は、第４実施例の半導体装置を示す側方断面図である。図７について、第１実施例の半導体装置との相違点を中心に説明する。

図７に示す半導体装置は、基板１０１と、ゲート絶縁膜１０２と、ゲート電極膜１０３と、キャップ膜１０４と、サイドウォール膜１０５を具備する。基板１０１は、シリコン基板である。基板１０１には、第１の導電型（例えばＰ型）の拡散層１０１Ａと、第２の導電型（例えばＮ型）のソースドレイン拡散層１０１Ｂが存在する。ゲート絶縁膜１０２は、シリコン酸化膜からなり、基板１０１上に形成されている。ゲート電極膜１０３は、下位層のポリシリコン膜及び上位層のタングステンシリサイド（ＷＳｉ_２）膜からなり、ゲート絶縁膜１０２上に積層的に形成されている。キャップ膜１０４は、シリコン窒化膜からなり、ゲートの上面に形成されている。サイドウォール膜１０５は、シリコン窒化膜からなり、ゲートの側面に形成されている。これらの部材等により、ＭＯＳ型の電界効果トランジスタが拡散層１０１Ａ（基板１０１）の上に形成されている。

図７に示す半導体装置は、第１，第２，第３，第４の層間絶縁膜１１１Ａ，Ｂ，Ｃ，Ｄと、第１，第２のプラグ層１１２Ａ，Ｂと、第１，第２のバリア層１１３Ａ，Ｂとを具備する。

図７に示す半導体装置は、キャパシタ用の下部電極膜１２１と、下地膜１４１と、強誘電体膜１２２と、キャパシタ用の上部電極膜１２３と、マスク膜１２４と、カバー膜１２５とを具備する。下部電極膜１２１は、Ｉｒ（イリジウム）膜からなり、バリア層１１３Ｂ上に形成されている。強誘電体膜１２２の下地として利用される下地膜１４１は、所定の方向に配向している導電膜等の配向膜又はアモルファスの結晶化によって形成された強誘電体膜等の結晶膜からなり、下部電極膜１２１上に形成されている。強誘電体膜１２２は、ＭＯＣＶＤ法によるＰＺＴのｉｎ−ｓｉｔｕ結晶化によって形成されたＰＺＴ膜からなり、下地膜１４１上に形成されている。上部電極膜１２３は、ＩｒＯ_ｘ（イリジウムオキサイド）膜からなり、強誘電体膜１２２上に形成されている。マスク膜１２４は、下位層のアルミニウム酸化膜及び上位層のシリコン酸化膜からなり、上部電極膜１２３上に積層的に形成されている。カバー膜１２５は、アルミニウム酸化膜からなり、バリア層１１３Ｂと、下部電極膜１２１と、下地膜１４１と、強誘電体膜１２２と、上部電極膜１２３と、マスク膜１２４に覆い被さるような態様で形成されている。これらの部材等により、スタック型の強誘電体キャパシタがソースドレイン拡散層１０１Ｂ（基板１０１）の上に形成されている。

図７に示す半導体装置は、第５の層間絶縁膜１１１Ｅと、第３のプラグ層１１２Ｃと、第１の配線層１１４Ａとを具備する。

図８Ａ乃至Ｄは、第４実施例の半導体装置の製造方法を示す側方断面図である。図８Ａ乃至Ｄについて、第１実施例の半導体装置の製造方法との相違点を中心に説明する。

先ず、図８Ａのように、基板１０１上に、ゲート絶縁膜１０２と、ゲート電極膜１０３と、キャップ膜１０４と、サイドウォール膜１０５と、層間絶縁膜１１１Ａ，Ｂ，Ｃ，Ｄと、プラグ層１１２Ａ，Ｂと、バリア層１１３Ａ，Ｂが既知の方法で形成される。拡散層１０１Ａと、ソースドレイン拡散層１０１Ｂも既知の方法で形成される。

次に、図８Ｂのように、全面に堆積されているバリア層１１３Ｂ上に、スパッタ法又はＣＶＤ法により、Ｉｒ膜（下部電極膜１２１）を形成する。次に、全面に堆積されているＩｒ膜上に、強誘電体膜１２２の下地として利用される下地膜１４１を形成する。下地膜１４１は、所定の方向に配向している導電膜等の配向膜でもアモルファスの結晶化により形成される強誘電体膜等の結晶膜でもよい。例えば、同じＰＺＴ系の膜又はＳＲＯ／ＰＺＴの積層膜等をスパッタ法やゾルゲル法にて形成し、Ｉｒ上に、（１１１）面に配向したペロブスカイト膜を形成する。もちろん他の導電性ペロブスカイト膜でもよいし、ＭＯ_ｘ型の導電性の膜でもよい。次に、全面に堆積されている下地膜１４１上に、有機金属錯体を液体に溶かした液体原料を用いたＭＯＣＶＤ法によるＰＺＴのｉｎ−ｓｉｔｕ結晶化により、ＰＺＴ膜（強誘電体膜１２２）を形成する。次に、全面に堆積されているＰＺＴ膜上に、スパッタ法又はＣＶＤ法により、ＩｒＯ_ｘ膜（上部電極膜１２３）を形成する。ＩｒＯ_ｘ膜は、水素等の還元性雰囲気中では自ら還元されるバッファ膜として働き、同時に酸素に対する高いバリア性を示す。ＩｒＯ_ｘ膜には、還元性ガスに対するバリア性が強化される、ＩｒＯ_ｘが還元されて生成されるＩｒのＰＺＴ膜中への拡散が防止される等の利点がある。

次に、全面に堆積されているＩｒＯ_ｘ膜上に、スパッタ法又はＣＶＤ法により、アルミニウム酸化膜（マスク膜１２４の下位層）を形成する。次に、全面に堆積されているアルミニウム酸化膜上に、スパッタ法又はＣＶＤ法により、シリコン酸化膜（マスク膜１２４の上位層）を形成する。次に、図８Ｃのように、光リソグラフィ法及びＲＩＥ法により、全面に堆積されているマスク膜１２４の上位層をエッチング加工する。次に、ＲＩＥ法により、全面に堆積されているマスク膜１２４の下位層、上部電極膜１２３、強誘電体膜１２２、下地膜１４１、下部電極膜１２１、及びバリア層１１３Ｃをエッチング加工する。

次に、図８Ｄのように、マスク層１２４上に、スパッタ法又はＣＶＤ法により、アルミニウム酸化膜（カバー膜１２５）を形成する。次に、全面に堆積されているアルミニウム酸化膜上に、スパッタ法又はＣＶＤ法により、シリコン酸化膜（層間絶縁膜１１１Ｅ）を形成する。次に、ＣＭＰ法又はエッチバック法による平坦化処理により、全面に堆積されている層間絶縁膜１１１Ｅの一部を除去して、層間絶縁膜１１１Ｅの表面を平坦化する。次に、光リソグラフィ法及びＲＩＥ法により、全面に堆積されている層間絶縁膜１１１Ｅ及びカバー膜１２５、更にマスク膜１２４の上位層及びマスク膜１２４の下位層をエッチング加工して、プラグ層１１２Ｃを埋め込むコンタクトホールを形成する。次に、光リソグラフィ法及びＲＩＥ法により、全面に堆積されている層間絶縁膜１１１Ｅをエッチング加工して、配線層１１４Ａを埋め込む配線溝を形成する。次に、ＰＺＴ膜のダメージ回復のためのアニール処理（アニール条件は例えば、酸素雰囲気、摂氏６００乃至６５０度、３０乃至６０分）を実施する。次に、スパッタ法又はＣＶＤ法により、プラグ層１１２Ｃ及び配線層１１４Ａの形成部材をコンタクトホール内及び配線溝内に埋め込み、隣接するキャパシタ同士を接続するデュアルダマシン構造のプラグ層１１２Ｃ及び配線層１１４Ａを形成する。

第４実施例では、強誘電体膜１２２は、ｉｎ−ｓｉｔｕ結晶化により下地膜１４１上に形成される。下地膜１４１が所定の方向に配向している導電膜等の配向膜からなる場合、強誘電体膜１２２をｉｎ−ｓｉｔｕ結晶化により当該下地膜１４１上に形成すると、当該所定の方向に配向した強誘電体膜１２２が形成される事になる。例えば、下地膜１４１が＜１１１＞方向に配向しているならば、当該＜１１１＞方向に配向した強誘電体膜１２２が形成される事になる。なお、下部電極膜がＩｒ，Ｐｔを有する導電膜の場合、＜１１１＞方向に配向する下地膜１４１を容易に形成することができる。これにより、強誘電体膜１２２を構成する結晶粒は均一になり、強誘電体膜１２２の表面は平坦になる。下地膜１４１がアモルファスの結晶化により形成された強誘電体膜等の結晶膜からなる場合、強誘電体膜１２２をｉｎ−ｓｉｔｕ結晶化により当該下地膜１４１上に形成すると、当該結晶膜の効果により表面が平坦な強誘電体膜１２２が形成される事になる。よって、第４実施例では、強誘電体膜１２２や上部電極膜１２３の表面の平坦化処理が不要となっている。

そして、第４実施例では、強誘電体膜１２２上に形成される上部電極膜１２３の表面、即ち、上部電極膜１２３とその上位導電層（プラグ層１１２Ｃ）との界面も平坦になる。これにより、上部電極膜１２３とその上位導電層（プラグ層１１２Ｃ）との接合が良好になる。なお、上部電極膜１２３の表面の平坦性に関して、上部電極膜１２３の表面の（微小）凹凸の平均粗さは２．０乃至５．０ｎｍである事が望ましい。これにより、上部電極膜１２３に対するリソグラフィの際のフォーカスが均一になる。また、キャパシタのＲＩＥ加工が容易となり、キャパシタ側面を均一に加工することができる。さらに、電気特性及び信頼性の面では、上部電極のカバレッジが均一となるため、上方からの還元性ダメージをうけにくくなる。強誘電体膜の薄い部分に電界集中がおきて、リーク電流が増加する、絶縁耐圧が低下する、疲労特性が劣化する、リテンション特性が悪くなるなどの悪影響を抑制することができる。これらの効果は、特に強誘電体膜の膜厚が１００ｎｍ程度以下になると顕著となる。このような例の他、ｉｎ−ｓｉｔｕ結晶化により形成される強誘電体膜１２２が半導体装置に与える上述の種々の悪影響が、下地膜１４１のおかげで防止されて、半導体装置の信頼性や半導体装置の製品の歩留まりが向上される。

以下、下地膜１４１の詳細及び変形例について説明する。

下地膜１４１の例としては、Ｓｒ（ストロンチウム）を含有するペロブスカイト構造の導電性酸化膜が挙げられる。例えば、ＳｒＲｕＯ_３膜、Ｓｒ（Ｒｕ，Ｔｉ）Ｏ_３膜、ＮｂやＬｂをドープしたＳｒＴｉＯ_３膜、ＳｒＴｉＯ_３膜とＰＺＴ膜の積層膜、ＳＲＯとＰＺＴの積層膜、ＳＲＯとＰＺＴの混合膜等は、下地膜１４１となり得る。

ＳＲＯとＰＺＴの混合膜からなる下地膜１４１の形成方法は以下の通りである。先ず、２０ｎｍ以下の膜厚のＳＲＯアモルファス膜を、ＳＲＯセラミック製ターゲットを用いてＤＣマグネトロンスパッタによりＩｒ膜上に形成し、基板１０１のＲＴＯ熱処理を行う。この際、ＳＲＯが薄膜である場合には、ＳＲＯはペロブスカイト結晶構造とならずアモルファス状態のままとなる。もちろん、ＲＴＯ熱処理を行わなくてもよい。ＳＲＯ膜のスパッタ条件は３００ｍｍのターゲットに対して０．５乃至１．０ｋＷ入力とし、Ａｒ／Ｏ_２の混合ガス（Ｏ_２流量比率は７０％以下）を使用して０．５乃至１．０Ｐａ程度の圧力でスパッタ成膜を行う。次に、ＳＲＯ膜上に、５乃至５０ｎｍの膜厚のＰＺＴアモルファス薄膜を形成する。ＰＺＴスパッタ成膜には、ＰＺＴセラミックターゲットを使用する。ＰＺＴ膜のスパッタ条件は１．０乃至２．０ｋＷ入力とし、０．５乃至２．０Ｐａの圧力下でＡｒスパッタガスにてスパッタ成膜を行う。基板１０１の温度は室温であるため、形成されるＰＺＴ膜はアモルファス状態のＰＺＴ膜となる。ＳＲＯ膜とＰＺＴ膜を成膜した後には、摂氏６５０度、酸素中、１分間という熱処理条件で基板１０１のＲＴＯ熱処理を行い、ＳＲＯとＰＺＴを結晶化させる。これにより、ＳＲＯとＰＺＴを含有するペロブスカイト構造の導電膜（下地膜１４１）が、下部電極膜１２１上に形成される。なお、下地膜１４１は、所定の方向に配向しており且つアモルファスの結晶化によって形成された膜であってもよい。

以下、強誘電体膜１２２の詳細及び変形例について説明する。

強誘電体膜１２２は、ＭＯＣＶＤ法を用いた成膜同時結晶化により下地膜１４１上に形成される。高誘電率膜や強誘電体膜のＭＯＣＶＤでは、一般に原料の蒸気圧が低いことから、有機金属錯体原料を有機溶媒に溶かし常温で溶液の状態のまま気化器へ導入し強制的に気化させる溶液気化法が広く用いられている。この方式には、固体昇華法と比較して、原料の供給量の制御が容易、原料の供給量を増加させる事で高誘電率膜や強誘電体膜の成膜速度を増加させる事が可能、溶液の残量をレベルセンサ等でモニタする事が可能等の利点がある。ＭＯＣＶＤ原料の条件としては、選択成長が容易であること、カーボンやパーティクル等の膜中への残留が少なく高純度な膜を成膜可能であること、液体のときの蒸気圧が高く供給が容易であること、経時変化がなく安定でかつ保管が可能であること、毒性が低く環境や人体に対して安全であること等が挙げられる。強誘電体膜１２２の表面の凹凸の平均粗さ（Ｒａ）は５ｎｍ以下となる。これは、下地膜１４１の配向性が＜１１１＞方向に揃っているため、ＭＯＣＶＤ膜の配向性も＜１１１＞方向に揃い、ＭＯＣＶＤ膜のＰＺＴ結晶粒の形状が均一化されたためと考えられる。

（第５実施例）
図１０は、第５実施例の半導体装置を示す側方断面図である。図１０について、第１実施例の半導体装置との相違点を中心に説明する。

図１０に示す半導体装置は、基板１０１と、ゲート絶縁膜１０２と、ゲート電極膜１０３と、キャップ膜１０４と、サイドウォール膜１０５を具備する。基板１０１は、シリコン基板である。基板１０１には、第１の導電型（例えばＰ型）の拡散層１０１Ａと、第２の導電型（例えばＮ型）のソースドレイン拡散層１０１Ｂが存在する。ゲート絶縁膜１０２は、シリコン酸化膜からなり、基板１０１上に形成されている。ゲート電極膜１０３は、下位層のポリシリコン膜及び上位層のタングステンシリサイド（ＷＳｉ_２）膜からなり、ゲート絶縁膜１０２上に積層的に形成されている。キャップ膜１０４は、シリコン窒化膜からなり、ゲートの上面に形成されている。サイドウォール膜１０５は、シリコン窒化膜からなり、ゲートの側面に形成されている。これらの部材等により、ＭＯＳ型の電界効果トランジスタが拡散層１０１Ａ（基板１０１）の上に形成されている。

図１０に示す半導体装置は、第１，第２，第３，第４の層間絶縁膜１１１Ａ，Ｂ，Ｃ，Ｄと、第１，第２のプラグ層１１２Ａ，Ｂと、第１，第２のバリア層１１３Ａ，Ｂとを具備する。

図１０に示す半導体装置は、キャパシタ用の下部電極膜１２１と、第１の強誘電体膜１２２Ａと、第２の強誘電体膜１２２Ｂと、キャパシタ用の上部電極膜１２３と、マスク膜１２４と、カバー膜１２５とを具備する。下部電極膜１２１は、Ｉｒ（イリジウム）膜からなり、バリア層１１３Ｂ上に形成されている。第１の強誘電体膜１２２Ａは、ＭＯＣＶＤ法によるＰＺＴのｉｎ−ｓｉｔｕ結晶化によって形成された第１のＰＺＴ膜からなり、下部電極膜１２１上に形成されている。第２の強誘電体膜１２２Ｂは、第２のＰＺＴ膜からなり、第１の強誘電体膜１２２Ａ上に形成されている。上部電極膜１２３は、下位層のＳＲＯ（ＳｒＲｕＯ_３）膜及び上位層のＩｒＯ_ｘ（イリジウムオキサイド）膜からなり、第２の強誘電体膜１２２Ｂ上に積層的に形成されている。マスク膜１２４は、下位層のアルミニウム酸化膜及び上位層のシリコン酸化膜からなり、上部電極膜１２３上に積層的に形成されている。カバー膜１２５は、アルミニウム酸化膜からなり、バリア層１１３Ｂと、下部電極膜１２１と、第１の強誘電体膜１２２Ａと、第２の強誘電体膜１２２Ｂと、上部電極膜１２３と、マスク膜１２４に覆い被さるような態様で形成されている。これらの部材等により、スタック型の強誘電体キャパシタがソースドレイン拡散層１０１Ｂ（基板１０１）の上に形成されている。

図１０に示す半導体装置は、第５の層間絶縁膜１１１Ｅと、第３のプラグ層１１２Ｃと、第１の配線層１１４Ａとを具備する。

図１１Ａ乃至Ｆは、第５実施例の半導体装置の製造方法を示す側方断面図である。図１１Ａ乃至Ｆについて、第１実施例の半導体装置の製造方法との相違点を中心に説明する。

先ず、図１１Ａのように、基板１０１上に、ゲート絶縁膜１０２と、ゲート電極膜１０３と、キャップ膜１０４と、サイドウォール膜１０５と、層間絶縁膜１１１Ａ，Ｂ，Ｃ，Ｄと、プラグ層１１２Ａ，Ｂと、バリア層１１３Ａ，Ｂが既知の方法で形成される。拡散層１０１Ａと、ソースドレイン拡散層１０１Ｂも既知の方法で形成される。

次に、図１１Ｂのように、全面に堆積されているバリア層１１３Ｂ上に、スパッタ法又はＣＶＤ法により、Ｉｒ膜（下部電極膜１２１）を形成する。次に、全面に堆積されているＩｒ膜上に、有機金属錯体を液体に溶かした液体原料を用いたＭＯＣＶＤ法によるＰＺＴのｉｎ−ｓｉｔｕ結晶化により、第１のＰＺＴ膜（第１の強誘電体膜１２２Ａ）を形成する。第１のＰＺＴ膜の表面には、ｉｎ−ｓｉｔｕ結晶化に起因する凹凸が形成される。次に、全面に堆積されている第１のＰＺＴ膜上に、スパッタ法又はＣＶＤ法により、第２のＰＺＴ膜（第２の強誘電体膜１２２Ｂ）を形成する。

次に、図１１Ｃのように、ＣＭＰ法（化学機械研磨法）又はエッチバック法による平坦化処理により、全面に堆積されている第２の強誘電体膜１２２Ｂの一部を除去して、第２の強誘電体膜１２２Ｂの表面を平坦化する。第２の強誘電体膜１２２Ｂの表面の平坦化はここでは、第１の強誘電体１２２Ａに到達するまで継続される。基板の表面には、基板の表面に一部残存する「第２の強誘電体膜１２２Ｂ」と、基板の表面に露出し始めた「第１の強誘電体膜１２２Ａ」とが共に露出することになる。第１及び第２の強誘電体膜の構造は、第１の強誘電体膜１２２Ａの凹部に第２の強誘電体膜１２２Ｂが存在するような構造となる。次に基板の表面に形成されるＳＲＯ膜（上部電極膜１２３の下位層）は、第１の強誘電体膜１２２Ａと第２の強誘電体１２２Ｂの両方に接することになる。

次に、図１１Ｄのように、全面に堆積されている第１及び第２のＰＺＴ膜上に、スパッタ法又はＣＶＤ法により、ＳＲＯ膜（上部電極膜１２３の下位層）を形成する。ここで、ＳＲＯ膜をアモルファス状態にて成膜した場合には、ＳＲＯ膜の結晶化のためのＲＴＡ等のアニール処理を実施する。次に、全面に堆積されているＳＲＯ膜上に、スパッタ法又はＣＶＤ法により、ＩｒＯ_ｘ膜（上部電極膜１２３の上位層）を形成する。ＩｒＯ_ｘ膜は、水素等の還元性雰囲気中では自ら還元されるバッファ膜として働き、同時に酸素に対する高いバリア性を示す。ＳＲＯ膜及びＩｒＯ_ｘ膜の積層膜には、還元性ガスに対するバリア性が強化される、ＩｒＯ_ｘが還元されて生成されるＩｒの第２のＰＺＴ膜中への拡散が防止される等の利点がある。ＩｒＯｘ膜については、成膜後に熱処理により緻密化、結晶化等を行ってもよい。

次に、全面に堆積されているＩｒＯ_ｘ膜上に、スパッタ法又はＣＶＤ法により、アルミニウム酸化膜（マスク膜１２４の下位層）を形成する。次に、全面に堆積されているアルミニウム酸化膜上に、スパッタ法又はＣＶＤ法により、シリコン酸化膜（マスク膜１２４の上位層）を形成する。次に、図１１Ｅのように、光リソグラフィ法及びＲＩＥ法により、全面に堆積されているマスク膜１２４の上位層をエッチング加工する。次に、ＲＩＥ法により、全面に堆積されているマスク膜１２４の下位層、上部電極膜１２３の上位層、上部電極膜１２３の下位層、第２の強誘電体膜１２２Ｂ、第１の強誘電体膜１２２Ａ、下部電極膜１２１、及びバリア層１１３Ｃをエッチング加工する。

次に、図１１Ｆのように、マスク層１２４上に、スパッタ法又はＣＶＤ法により、アルミニウム酸化膜（カバー膜１２５）を形成する。次に、全面に堆積されているアルミニウム酸化膜上に、スパッタ法又はＣＶＤ法により、シリコン酸化膜（層間絶縁膜１１１Ｅ）を形成する。次に、ＣＭＰ法又はエッチバック法による平坦化処理により、全面に堆積されている層間絶縁膜１１１Ｅの一部を除去して、層間絶縁膜１１１Ｅの表面を平坦化する。次に、光リソグラフィ法及びＲＩＥ法により、全面に堆積されている層間絶縁膜１１１Ｅ及びカバー膜１２５、更にマスク膜１２４の上位層及びマスク膜１２４の下位層をエッチング加工して、プラグ層１１２Ｃを埋め込むコンタクトホールを形成する。次に、光リソグラフィ法及びＲＩＥ法により、全面に堆積されている層間絶縁膜１１１Ｅをエッチング加工して、配線層１１４Ａを埋め込む配線溝を形成する。次に、第１のＰＺＴ膜のダメージ回復のためのアニール処理（アニール条件は例えば、酸素雰囲気、摂氏６００乃至６５０度、３０乃至６０分）を実施する。この際、ダメージが小さい場合には、本アニール工程を省略してもよい。次に、スパッタ法又はＣＶＤ法により、プラグ層１１２Ｃ及び配線層１１４Ａの形成部材をコンタクトホール内及び配線溝内に埋め込み、隣接するキャパシタ同士を接続するデュアルダマシン構造のプラグ層１１２Ｃ及び配線層１１４Ａを形成する。

さて、第５実施例では、第１の強誘電体膜１２２Ａの表面はｉｎ−ｓｉｔｕ結晶化のせいで凸凹しているが、第２の強誘電体膜１２２Ｂを用いて平坦化処理したおかげで、第１及び第２の強誘電体から構成される表面は平坦になっている。よって、第１及び第２の強誘電体上に形成される上部電極膜１２３の表面、すなわち、上部電極膜１２３とその上位導電層（プラグ層１１２Ｃ）との界面も平坦になる。これによって、上部電極膜１２３とその上位導電層（プラグ層１１２Ｃ）との接合が良好になる。なお、上部電極膜１２３の表面の平坦性に関して、上部電極膜１２３の表面の（微小）凹凸の平均粗さは２．０乃至５．０ｎｍである事が望ましい。これによって、上部電極膜１２３に対するリソグラフィの際のフォーカスが均一になる。また、キャパシタのＲＩＥ加工が容易となり、キャパシタ側面を均一に加工することができる。さらに、電気特性及び信頼性の面では、上部電極のカバレッジが均一となるため、上方からの還元性ダメージをうけにくくなる。強誘電体膜の薄い部分に電界集中がおきて、リーク電流が増加する、絶縁耐圧が低下する、疲労特性が劣化する、リテンション特性が悪くなるなどの悪影響を抑制することができる。これらの効果は、特に強誘電体膜の膜厚が１００ｎｍ以下になると顕著となる。このような例の他、ｉｎ−ｓｉｔｕ結晶化によって形成される第１の強誘電体膜１２２Ａが半導体装置に与える上述の種々の悪影響が、第２の強誘電体膜１２２Ｂの平坦化処理によって防止されて、半導体装置の信頼性や半導体装置の製品の歩留まりが向上される。

なお、第５実施例では、図１１Ｂに示す工程において、第１の強誘電体膜１２２Ａ（第１のＰＺＴ膜）上に、溶液塗布法、溶液浸漬法、又はバイアススパッタ法によって、第２の強誘電体膜１２２Ｂ（第２のＰＺＴ膜）を形成するようにしてもよい。第２の強誘電体膜１２２Ｂを溶液塗布法、溶液浸漬法、又はバイアススパッタ法で成膜すると、強誘電体膜表面が平坦に成膜される。従って、以降の平坦化処理が不要になる。即ち、図１１Ｃに示す工程が不要になる。第１及び第２の強誘電体膜の構造は、第２の強誘電体膜１２２Ｂが第１の強誘電体膜１２２Ａの凹部を埋めた形の構造となる。

なお、ＭＯＣＶＤ法によるＰＺＴのｉｎ−ｓｉｔｕ結晶化により形成されたＰＺＴ膜の側方断面ＴＥＭ画像を、図９に示す。図９のＰＺＴ膜の表面の凹凸の最大粗さは８０ｎｍ程度である。なお、ＰＺＴ膜の表面の凹凸の最大粗さの大きさは、図９のような結晶粒を形成する事で制御する事ができる。図９のＰＺＴ膜における図９のような結晶粒の面密度は５乃至１０個／μｍ^２である。

以下、第１の強誘電体膜１２２Ａの詳細及び変形例について説明する。

第１の強誘電体膜１２２Ａは、ＭＯＣＶＤ法を用いた成膜同時結晶化により下部電極膜１２１上に形成される。高誘電率膜や強誘電体膜のＭＯＣＶＤでは、一般に原料の蒸気圧が低いことから、有機金属錯体原料を有機溶媒に溶かし常温で溶液の状態のまま気化器へ導入し強制的に気化させる溶液気化法が広く用いられている。この方式には、固体昇華法と比較して、原料の供給量の制御が容易、原料の供給量を増加させる事で高誘電率膜や強誘電体膜の成膜速度を増加させる事が可能、溶液の残量をレベルセンサ等でモニタする事が可能等の利点がある。ＭＯＣＶＤ原料の条件としては、選択成長が容易であること、カーボンやパーティクル等の膜中への残留が少なく高純度な膜を成膜可能であること、液体のときの蒸気圧が高く供給が容易であること、経時変化がなく安定でかつ保管が可能であること、毒性が低く環境や人体に対して安全であること等が挙げられる。第１の強誘電体膜１２２Ａの表面には、最大粗さが例えば５０乃至１５０ｎｍ（例えば８０ｎｍ）の凹凸が形成される。

第１の強誘電体膜１２２Ａとして例えばＰＺＴ系の膜を形成する場合には、第１の強誘電体膜１２２Ａの原料として、Ｐｂ（ｄｐｍ）２、Ｚｒ（ｄｐｍ）４、Ｚｒ（Ｏ・ｔ−Ｃ４Ｈ９）４、Ｔｉ（Ｏ・ｉ−Ｃ３Ｈ７）４等を用いる。これらの原料は、ＴＨＦ（テトラハイドロフラン）に溶解し液体原料とする。続いて、これらの液体原料を、ＨｅやＡｒ等の不活性ガスをキャリアガスとして圧送し気化器に噴霧してガス化する。続いて、酸化剤である酸素や亜酸化窒素等をシャワープレートを介してチャンバ内に導入し、チャンバ内で基板１０１上に第１の強誘電体膜１２２Ａを成膜する。また、第１の強誘電体膜１２２Ａの原料として、Ｐｂ、Ｚｒ、Ｔｉを含む溶液（カクテルソース）を使用してもよい。この場合、基板１０１の温度は摂氏４００乃至６５０度とし、ガスの供給量の制御によりＰＺＴ膜の組成を制御する。例えば、Ｐｂの割合がＡ／Ｂ比で１．１５程度、Ｚｒ／Ｔｉ比が３５／６５となるように制御してＰＺＴ膜を成膜する。この際、ＰＺＴがペロブスカイト構造のＰＺＴ膜として結晶化されるような成膜条件を適用する。ここではＰＺＴが成膜と同時に結晶化される（ｉｎ−ｓｉｔｕ結晶化される）ため、下部電極膜１２１と第１の強誘電体膜１２２Ａとの界面における陽イオン過剰、陽イオン欠損、酸素欠損等の欠陥生成が抑制される。このことが強誘電体特性、疲労特性、インプリント特性、リテンション特性の劣化の防止につながる。第１の強誘電体膜１２２Ａの膜厚はここでは７０乃至１５０ｎｍである。一方で、第１の強誘電体膜１２２Ａの膜厚を５０ｎｍ以下にしてもよい。ｉｎ−ｓｉｔｕ結晶膜の膜厚を薄くしてその表面の凹凸を小さくする事で、特性の良好なｉｎ−ｓｉｔｕ結晶膜を、その悪影響を軽減しつつ利用するためである。

第１の強誘電体膜１２２Ａとして例えばＳＢＴ系の膜を形成する場合には、第１の強誘電体膜１２２Ａの原料として、Ｓｒ（ｄｐｍ）２／ＴＨＦ、Ｂｉ（Ｃ６Ｈ５）３、Ｂｉ（ＣＨ３）３、Ｂｉ（Ｃ２Ｈ５）３、フェニル基やトリル基を有する固体原料、Ｔａ（ＯＣ２Ｈ５）５、Ｎｂ（ＯＣ２Ｈ５）５、Ｔａ（Ｃ２Ｈ５）５等を用いる。これらの液体原料を、ＨｅやＡｒ等の不活性ガスをキャリアガスとして圧送し気化器に噴霧してガス化する。あるいはこれらの液体原料を、バブリング法により気化器へと導入する。続いて、酸化剤である酸素や亜酸化窒素等をシャワープレートを介してチャンバ内に導入し、チャンバ内で基板１０１上に第１の強誘電体膜１２２Ａを成膜する。また、第１の強誘電体膜１２２Ａの原料として、Ｓｒ、Ｂｉ、Ｔａ、Ｎｂを含む溶液（カクテルソース）を使用してもよい。この場合、基板１０１の温度は摂氏４００乃至６５０度とし、ガスの供給量の制御によりＰＺＴ膜の組成を制御する。この際、ＳＢＴ又はＳＢＴＮがＢｉ層状化合物構造のＳＢＴ膜又はＳＢＴＮ膜として結晶化されるような成膜条件を適用する。ここではＳＢＴ又はＳＢＴＮが成膜と同時に結晶化される（ｉｎ−ｓｉｔｕ結晶化される）ため、下部電極膜１２１と第１の強誘電体膜１２２Ａとの界面における陽イオン過剰、陽イオン欠損、酸素欠損等の欠陥生成が抑制される。このことが強誘電体特性、疲労特性、インプリント特性、リテンション特性の劣化の防止につながる。第１の強誘電体膜１２２Ａの膜厚はここでは７０乃至１５０ｎｍである。一方で、第１の強誘電体膜１２２Ａの膜厚を５０ｎｍ以下にしてもよい。ｉｎ−ｓｉｔｕ結晶膜の膜厚を薄くしてその表面の凹凸を小さくする事で、特性の良好なｉｎ−ｓｉｔｕ結晶膜を、その悪影響を軽減しつつ利用するためである。

第１の強誘電体膜１２２Ａの具体例として、ＰＺＴ系の膜（Ｐｂ（Ｚｒ_ｘＴｉ_１−ｘ）Ｏ_３等）及びＳＢＴ系の膜（ＳｒＢｉ_２Ｔａ_２Ｏ_９等）の他には、ＢＩＴ系の膜（Ｂｉ_４Ｔｉ_３Ｏ_１２等）を挙げる事ができる。

以下、第２の強誘電体膜１２２Ｂの詳細及び変形例について説明する。

第２の強誘電体膜１２２Ｂは、表面に凹凸が形成された第１の強誘電体膜１２２Ａの表面上に、例えばゾルゲル法等のＣＳＤ（Ｃｈｅｍｉｃａｌ Ｓｏｌｕｔｉｏｎ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成される。第２の強誘電体膜１２２Ｂは、第１の強誘電体膜１２２Ａと同じ組成の強誘電体膜である事が望ましいが、第１の強誘電体膜１２２Ａと異なる組成の強誘電体膜でもよい。例えば、第１の強誘電体膜１２２Ａを、ＰＺＴ系の膜とする場合、第２の強誘電体膜１２２Ｂを、このＰＺＴ系の膜と異なる組成（ドーパント、Ｚｒ／Ｔｉ比、Ｐｂ量等）のＰＺＴ系の膜としてもよいし、ＰＺＴ系以外の系の膜としてもよい。第２の強誘電体膜１２２Ｂが第１の強誘電体膜１２２Ａが同じ組成である場合、抗電力が同じであるため、膜間の抗電力の違いに起因して発生するリーク電流が小さい、絶縁破壊電圧が高いという効果を有する。また、第２の強誘電体膜１２２Ｂが第１の強誘電体膜１２２Ａと異なる組成の強誘電体膜の場合、例えば第１の強誘電体膜１２２がＰＺＴ系の膜でＺｒ／Ｔｉが３０／７０であり、第２の強誘電体膜がＰＺＴ系の膜でＺｒ／Ｔｉが４０／６０である場合等には、ＰＺＴ膜が下部電極の配向（１１１配向など）にそろった方向で配向しやすくなり、分極量が増加し、飽和特性が改善し、信号量を増加することが可能となる、という効果を有する。また、第２の強誘電体１２２Ｂが部分的に存在することで、上部電極界面の応力が低減し、インプリント特性やリテンション特性が改善する。さらには、第二の強誘電体膜の部分でドメイン反転の際に核生成が促進され、分極反転を容易に（抗電界を低減）する効果が期待できる。第２の強誘電体膜１２２ＢをＰＺＴ膜とする場合には例えば、酢酸鉛水和物とＴｉイソプロポキシドとＺｒブトキシド等の金属アルコキシド溶液を用いたゾルゲル法や、カルボン酸金属塩を用いたＭＯＤ法等で、第１の強誘電体膜１２２上にアモルファス膜を成膜する。そして、アモルファス膜が乾燥した後に、酸素雰囲気中でＲＴＯ等の工程により結晶化アニールを実施する。この際、塗布と乾燥と結晶化アニールプロセスとを繰り返す事にしてもよい。第２の強誘電体膜１２２Ｂは、ゾルゲル法やＭＯＤ等の溶液塗布法、溶液浸漬法、バイアススパッタ法等のスパッタ法、ミストＣＶＤ法等のＣＶＤ法、蒸着法等で形成する事が可能である。なお、第２の強誘電体膜１２２Ｂを溶液塗布法、溶液浸漬法、又はバイアススパッタ法で成膜すると、第１及び第２の強誘電体からなる表面が平坦になるような膜が成膜される。この第２の強誘電体膜１２２Ｂの表面の凹凸の平均粗さ（Ｒａ）は、５ｎｍ以下の数ｎｍ程度となる。この値は、ＭＯＣＶＤ膜の表面の凹凸の平均粗さよりも小さい。

第１実施例の半導体装置を示す側方断面図である。 第１実施例の半導体装置の製造方法を示す側方断面図（１／６）である。 第１実施例の半導体装置の製造方法を示す側方断面図（２／６）である。 第１実施例の半導体装置の製造方法を示す側方断面図（３／６）である。 第１実施例の半導体装置の製造方法を示す側方断面図（４／６）である。 第１実施例の半導体装置の製造方法を示す側方断面図（５／６）である。 第１実施例の半導体装置の製造方法を示す側方断面図（６／６）である。 第２実施例の半導体装置を示す側方断面図である。 第２実施例の半導体装置の製造方法を示す側方断面図（１／６）である。 第２実施例の半導体装置の製造方法を示す側方断面図（２／６）である。 第２実施例の半導体装置の製造方法を示す側方断面図（３／６）である。 第２実施例の半導体装置の製造方法を示す側方断面図（４／６）である。 第２実施例の半導体装置の製造方法を示す側方断面図（５／６）である。 第２実施例の半導体装置の製造方法を示す側方断面図（６／６）である。 第３実施例の半導体装置を示す側方断面図である。 第３実施例の半導体装置の製造方法を示す側方断面図（１／５）である。 第３実施例の半導体装置の製造方法を示す側方断面図（２／５）である。 第３実施例の半導体装置の製造方法を示す側方断面図（３／５）である。 第３実施例の半導体装置の製造方法を示す側方断面図（４／５）である。 第３実施例の半導体装置の製造方法を示す側方断面図（５／５）である。 第４実施例の半導体装置を示す側方断面図である。 第４実施例の半導体装置の製造方法を示す側方断面図（１／４）である。 第４実施例の半導体装置の製造方法を示す側方断面図（２／４）である。 第４実施例の半導体装置の製造方法を示す側方断面図（３／４）である。 第４実施例の半導体装置の製造方法を示す側方断面図（４／４）である。 ＭＯＣＶＤ法によるＰＺＴのｉｎ−ｓｉｔｕ結晶化により形成されたＰＺＴ膜の側方断面ＴＥＭ画像である。 第５実施例の半導体装置を示す側方断面図である。 第５実施例の半導体装置の製造方法を示す側方断面図（１／６）である。 第５実施例の半導体装置の製造方法を示す側方断面図（２／６）である。 第５実施例の半導体装置の製造方法を示す側方断面図（３／６）である。 第５実施例の半導体装置の製造方法を示す側方断面図（４／６）である。 第５実施例の半導体装置の製造方法を示す側方断面図（５／６）である。 第５実施例の半導体装置の製造方法を示す側方断面図（６／６）である。

符号の説明

１０１ 基板
１０２ ゲート絶縁膜
１０３ ゲート電極膜
１０４ キャップ膜
１０５ サイドウォール膜
１１１ 層間絶縁膜
１１２ プラグ層
１１３ バリア層
１１４ 配線層
１２１ 下部電極膜
１２２ 強誘電体膜
１２３ 上部電極膜
１２４ マスク膜
１２５ カバー膜
１３１ ダミー膜
１４１ 下地膜

Claims (7)

1. 基板の上にキャパシタ用の下部電極膜を形成し、
   前記下部電極膜上に強誘電体膜を成膜同時結晶化によって形成し、
   前記強誘電体膜上にダミー膜を形成し、
   平坦化処理を通じて前記ダミー膜と前記強誘電体膜の一部とを除去して前記強誘電体膜の表面を平坦化し、
   前記強誘電体膜上にキャパシタ用の上部電極膜を形成する事を特徴とする半導体装置の製造方法。
2. 基板の上にキャパシタ用の下部電極膜を形成し、
   前記下部電極膜上に第１の強誘電体膜を成膜同時結晶化によって形成し、
   前記第１の強誘電体膜上に第２の強誘電体膜を、
   溶液塗布法によって、
   溶液浸漬法によって、
   バイアススパッタ法によって、
   又は平坦化処理を通じてその表面を平坦化することによって形成し、
   前記第２の強誘電体膜上にキャパシタ用の上部電極膜を形成する事を特徴とする半導体装置の製造方法。
3. 基板の上にキャパシタ用の下部電極膜を形成し、
   前記下部電極膜上に強誘電体膜を成膜同時結晶化によって形成し、
   前記強誘電体膜上にキャパシタ用の上部電極膜を、
   溶液塗布法によって、
   溶液浸漬法によって、
   バイアススパッタ法によって、
   又は平坦化処理を通じてその表面を平坦化することによって形成する事を特徴とする半導体装置の製造方法。
4. 基板の上にキャパシタ用の下部電極膜を形成し、
   前記下部電極膜上に、下地膜として、
   所定の方向に配向している配向膜又はアモルファスの結晶化によって形成される結晶膜を形成し、
   前記下地膜上に強誘電体膜を成膜同時結晶化によって形成する事を特徴とする半導体装置の製造方法。
5. 基板の上に形成されたキャパシタ用の下部電極膜と、
   前記下部電極膜上に形成され、上面に凹凸を有する第１の強誘電体膜と、
   前記第１の強誘電体膜とキャパシタ用の上部電極膜との間に形成され、上面の凹凸差の最大値が、前記第１の強誘電体膜の前記上面の凹凸差の最大値よりも小さい、第２の強誘電体膜と、
   前記第２の強誘電体膜上に形成されたキャパシタ用の上部電極膜とを具備する事を特徴とする半導体装置。
6. 基板の上に形成されたキャパシタ用の下部電極膜と、
   前記下部電極膜上に形成され、上面に凹凸を有する強誘電体膜と、
   前記強誘電体膜上に形成され、上面の凹凸差の最大値が、前記強誘電体膜の前記上面の凹凸差の最大値よりも小さい、キャパシタ用の上部電極膜とを具備する事を特徴とする半導体装置。
7. 基板の上に形成されたキャパシタ用の下部電極膜と、
   前記下部電極膜上に形成され、所定の方向に配向している配向膜又はアモルファスの結晶化によって形成された結晶膜である下地膜と、
   前記下地膜上に形成された強誘電体膜と、
   前記強誘電体膜上に形成されたキャパシタ用の上部電極膜とを具備する事を特徴とする半導体装置。