JP5347344B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置の製造方法に関する。

近年、デジタル技術の進展に伴い、携帯電話等の電子機器に対して大容量のデータを高速に処理して保存する要求が高まっている。データを保存する不揮発性メモリとしては、DRAM(Dynamic Random Access Memory)やFeRAM(Ferroelectric Random Access Memory)等が知られている。

このうち、FeRAMは、キャパシタ誘電体膜として強誘電体膜が形成された強誘電体キャパシタを備えており、その強誘電体膜の自発分極を利用して情報を記憶するものであって、DRAMと比較して動作電圧が低く、高速動作が可能である点で有利である。

そのFeRAMにおいても動作電圧の更なる低電圧化が求められる。低電圧化を実現するには、キャパシタ誘電体膜を薄膜化して強誘電体キャパシタの分極反転電圧を低くする方法がある。

但し、単にキャパシタ誘電体膜を薄膜化し、現状と同じ大きさの電圧を強誘電体キャパシタに印加したのでは、キャパシタ誘電体膜に印加される電界の強さが現状よりも大きくなり、キャパシタ誘電体膜におけるリーク電流が増大するおそれがある。

キャパシタ誘電体膜で発生するリーク電流の原因は、主にキャパシタ誘電体膜中の結晶粒界に存在する空隙であると考えられる。キャパシタ誘電体膜の上に上部電極を形成する際、この空隙に上部電極の材料が埋め込まれ、キャパシタ誘電体膜中にリークパスが形成されると考えられる。

したがって、このような空隙の大きさを小さくすることで、上部電極の材料が空隙中に入り込み難くなり、キャパシタ誘電体膜のリーク電流が低減されることになる。

この点に鑑み、結晶化した第１の強誘電体膜と非晶質の第２の強誘電体膜とをこの順に形成し、これらの積層膜をキャパシタ誘電体膜とする方法が提案されている（特許文献１）。この方法では、第２の強誘電体膜の上に上部電極用の導電膜を形成した後、非晶質の第２の強誘電体膜に対して結晶化アニールを行うことにより、第２の強誘電体膜を結晶化している。

これによれば、第１の強誘電体膜中の空隙が第２の強誘電体膜によって埋め込まれるため、第１の強誘電体膜の空隙が原因で発生するリーク電流を低減できる。しかも、第２の強誘電体膜は、上部電極用の導電膜を形成する際には非晶質であるから、その導電膜の材料が第２の強誘電体膜に入り込み難く、第２の強誘電体膜におけるリーク電流も低減できる。

このように、二層構造のキャパシタ誘電体膜を用いることでリーク電流は改善される。但し、FeRAMの信頼性を更に向上させるには、二層の強誘電体膜を形成することに伴う不具合を調査し、その改善を図ることが求められる。

例えば、上記の第１の強誘電体膜に対してアニールを行うことにより該第１の強誘電体膜に含まれる水分等の不純物を膜外に放出させた後、第１の強誘電体膜の上に第２の強誘電体膜を形成することにより、キャパシタ誘電体膜のスイッチング電荷量を向上させる方法も提案されている（特許文献２）。

しかしながら、この方法では、アニール行ってから第２の強誘電体膜を形成するまでの間に半導体基板が大気に曝されると、大気中の不純物が第１の強誘電体膜に吸着し、アニールによる不純物放出の実効が図れないおそれがある。

その他に、本願に関連する技術が特許文献３にも開示されている。
特開２００６−３１８９４１号公報 特開２００８−１０７７５号公報 特開平１１−５４７２１号公報

強誘電体キャパシタを備えた半導体装置の製造方法において、半導体装置の信頼性を向上させることを目的とする。

以下の開示の一観点によれば、半導体基板の上方に絶縁膜を形成する工程と、前記絶縁膜の上に第１の導電膜を形成する工程と、前記第１の導電膜の上に、結晶化した第１の強誘電体膜を形成する工程と、前記第１の強誘電体膜に対して、前記半導体基板の温度を１００〜３５０℃として、第１のアニールを行う工程と、前記第１のアニールの後、前記半導体基板を大気に曝さないように前記第１の強誘電体膜の上に非晶質の第２の強誘電体膜を形成する工程と、前記第２の強誘電体膜の上に第２の導電膜を形成する工程と、前記第２の導電膜を形成した後、前記第２の強誘電体膜をアニールして結晶化する工程と、前記第１の導電膜、前記第１の強誘電体膜、前記第２の強誘電体膜、及び前記第２の導電膜をパターニングして強誘電体キャパシタを形成する工程とを有する半導体装置の製造方法が提供される。

本発明によれば、第１の強誘電体膜に含まれている大気中の水分等の不純物が、第１のアニールにより膜外に放出される。そのため、この不純物が原因で第２の強誘電体膜と第２の導電膜との界面で膜剥がれが発生するのを防止でき、半導体装置の信頼性を向上させることが可能となる。

（１）調査結果について
本発明の実施の形態の説明に先立ち、本願発明者が強誘電体キャパシタに関して調査について説明する。

まず、その調査に使用したサンプルの作製方法について説明する。

図１〜図２は、サンプルの作製方法を工程順に示す断面図である。

最初に、図１（ａ）に示すように、シリコン基板１の上にスパッタ法でプラチナ膜を厚さ１５０nmに形成し、そのプラチナ膜をキャパシタの下部電極用の第１の導電膜３とする。

そして、この第１の導電膜３の上に、第１の強誘電体膜５としてPZT(Pb(Zr_x, Ti_1-x)O₃: 0≦x≦1)膜をRF(Radio Frequency)スパッタ法により厚さ約９０nmに形成する。スパッタ法で形成された第１の強誘電体膜５は、成膜直後では非晶質であり、結晶化していない。

そこで、次の工程では、図１（ｂ）に示すように、アニールにより第１の強誘電体膜５を結晶化する。このようなアニールは結晶化アニールと呼ばれ、酸素含有雰囲気となっているRTA(Rapid Thermal Anneal)チャンバにおいて基板温度を５７５℃として行われる。この結晶化アニールにより、第１の強誘電体膜５の膜中において（１１１）方向に配向したPZT結晶粒が成長し、第１の強誘電体膜５の残留分極電荷量等の強誘電体特性が高められる。

続いて、図１（ｃ）に示すように、第１の強誘電体膜５の上にスパッタ法でPZT膜を厚さ約３０nmに形成し、そのPZT膜を第２の強誘電体膜７とする。

スパッタ法で形成された第２の強誘電体膜７は、成膜の時点では結晶化しておらず、非晶質の状態である。そのため、後の工程において、第２の強誘電体膜７に対する結晶化アニールが必要となる。

但し、第２の強誘電体膜７の成膜温度を１００℃以上の高温にすると、その結晶化アニール後の第２の強誘電体膜７中のPZTの配向が（１０１）方向等にランダムに配向し、強誘電体特性の向上に有利な（１１１）方向の配向が減少することがある。そのため、第２の強誘電体膜７の成膜温度は１５０℃以下、例えば５０℃とするのが好ましい。

ここで、第２の強誘電体膜７の形成は、理想的には、第１の強誘電体膜５に対する結晶化アニール（図１（ｂ））を行った後に、第１の強誘電体膜５を大気に曝すことなしに行うのが好ましい。このようにすれば、第１の強誘電体膜５の表面に大気中の水分や二酸化炭素等の不純物が吸着するのが防止され、その不純物が原因で第２の強誘電体膜７とその上に後で形成される膜との密着性が低下するのを抑制できる。

しかしながら、実際の量産工程においては、第２の強誘電体膜７を形成するためのスパッタチャンバと、結晶化アニール用のRTAチャンバとが別々の半導体製造装置に設けられている場合がある。その場合は、チャンバ間でシリコン基板１を搬送しなければならず、搬送途中で第１の強誘電体膜５が大気に曝され、その表面に大気中の不純物が吸着してしまう。

その不純物は、製造途中にシリコン基板１に印加される熱によって第１の強誘電体膜５からある程度は離脱するとも考えられる。そのような熱としては、例えば、第２の強誘電体膜７を形成するときの熱がある。

しかしながら、第２の強誘電体膜７は、既述のように５０℃程度の低温で形成されるため、第２の強誘電体膜７の形成時に上記の不純物が十分に離脱するとは期待できない。

そこで、本例では、図２（ａ）に示すように、第２の強誘電体膜７の形成後にアニールを行う。これにより、第１の強誘電体膜５の表面に付着している大気中の不純物１０が、第２の強誘電体膜７を通じて外部に脱離し、不純物１０が原因で第２の強誘電体膜７とその上に後で形成される膜との密着性が低下するのを防止する。

このアニールは、減圧雰囲気となっているアニールチャンバにおいて基板温度を１５０℃とし、約６０秒間行われる。

次いで、図２（ｂ）に示すように、第２の強誘電体膜７の上に上部電極用の第２の導電膜９としてスパッタ法で酸化イリジウム膜を約５０nmの厚さに形成する。

第２の導電膜９を形成する時点では、第２の強誘電体膜７は非晶質で膜中の空隙が非常に小さいため、第２の導電膜９の酸化イリジウムはその空隙に侵入し難く、酸化イリジウムによって第２の強誘電体膜７中にリークパスが形成されるのを防止できる。

その後に、図２（ｃ）に示すように、第２の導電膜９が形成された状態で第２の強誘電体膜７に対して結晶化アニールを行い、非晶質となっていた第２の強誘電体膜７中のPZTを結晶化させる。

この結晶化アニールは、酸素含有雰囲気となっているRTAチャンバにおいて、基板温度を約７１０℃として約１２０分間行われる。

また、このように酸素含有雰囲気中において結晶化アニールを行うことで、第２の導電膜９を通じて酸素が第１、第２の強誘電体膜５、７に供給され、これらの強誘電体膜の酸素欠損を補うことも可能となる。

なお、第２の導電膜９を形成する前にこの結晶化アニールを行ったのでは、第２の強誘電体膜７中のPZT結晶粒の間に隙間が大きく形成され、その隙間に第２の導電膜９の酸化イリジウムが入り込んでしまう。そのため、その酸化イリジウムによって第２の強誘電体膜７の膜中にリークパスが形成され、リーク電流の低減を図ることができない。

その後に、図３に示すように、第２の導電膜９の上に上部電極用の第３の導電膜１１としてスパッタ法により酸化イリジウム膜を約２００nm程度の厚さに形成する。その第２の導電膜１１は、第２の導電膜９と共に上部電極を構成し、上部電極の膜厚を稼ぐ役割を担う。

以上により、このサンプルの基本構造が得られた。

上記したサンプルの作製方法によれば、図２（ａ）で説明したアニールによって第１の強誘電体膜５に含まれていた大気中の不純物が離脱するので、その不純物に起因した膜剥がれは発生しないはずである。

ところが、このサンプルを調査したところ、欠陥が多数見受けられた。

図４は、欠陥検査装置を用いてこのサンプルを検査して得られたウエハマップである。

同図において黒印で示される部分が欠陥を表しており、シリコン基板１には多数の欠陥が発生している。

図５は、これらの欠陥の一つをSEM(Scanning Electron Microscope)により観察して得られた平面図である。

これに示されるように、欠陥は円形状の膨らみを有している。

図６（ａ）は、この欠陥の断面TEM(Transmission Electron Microscope)像を基にして描いた図である。また、図６（ｂ）は、図６（ａ）の拡大断面図である。

図６（ａ）、（ｂ）に示されるように、この欠陥は、第２の強誘電体膜７と第２の導電膜９との界面において発生した膜剥がれであることが明らかとなった。

本願発明者は、図２（ａ）のアニールを行ったにも関わらずこのような膜剥がれが発生した原因を探るべく、次のような調査を行った。

図７は、この調査で使用されたサンプルの断面図である。

図７に示されるように、このサンプルは、シリコン基板２０の上にスパッタ法でPZT膜２１を１２０nmの厚さに形成してなる。

図８は、このPZT膜２１に含まれる水の量をTDS(Thermal Desorption Spectroscopy)で測定して得られたグラフである。このグラフの横軸は、測定中の基板温度を示し、縦軸は水イオンの強度を示す。

この調査では、成膜直後で非晶質となっているPZT膜２１と、結晶化アニールによって結晶化した後のPZT膜２１のそれぞれについて、膜中の水分量が調査された。

この結果、図８に示されるように、結晶化アニールによって結晶化したPZT膜２１の方が、成膜直後で非晶質となっている場合よりも水分量が多いことが明らかとなった。

図９は、図８と同じサンプルについて、膜中の二酸化炭素の量をTDS法により調査して得られたグラフである。グラフの縦軸と横軸の意味は図８と同じである。

図９に示されるように、水の場合（図８）と同様に、二酸化炭素の場合でも、結晶化したPZT膜２１の方が、非晶質の場合よりも二酸化炭素の量が多い。

このように、水や二酸化炭素等の不純物は、非晶質のPZT膜２１よりも、結晶化したPZT膜２１から多く発生する。これは、PZT膜２１を結晶化したことで、PZTの結晶粒界面に非晶質の場合よりも大きな空隙が形成され、その空隙に大気中の不純物が侵入したためと考えられる。

一方、図１〜図３で説明したサンプルの作製方法では、図２（ａ）の工程で非晶質の第２の強誘電体膜７に対してアニールをして不純物を脱離させているものの、結晶化した状態の第１の強誘電体膜８に対しては別工程でアニールをしていない。

そのため、第１の強誘電体膜８に吸着した大気中の不純物が膜外に十分に脱離しておらず、これが原因で図６（ａ）、（ｂ）に示したような膜剥がれが発生したと考えられる。

図１０は、その膜剥がれのメカニズムについて示す模式図である。

なお、図１０において、図１〜図３で説明したのと同じ要素にはこれらの図面と同じ符号を付し、その説明は省略する。

図１０に示されるように、第１の強誘電体膜５に対して結晶化アニールをした後に、該第１の強誘電体膜５に大気中の水分や二酸化炭素等の不純物１０が吸着する。

その不純物１０は、例えば第２の強誘電体膜７に対する結晶化アニール（図２（ｃ））の熱によって第１の強誘電体膜５から脱離する。脱離した不純物１０は、第２の強誘電体膜７を透過して第２の導電膜９の下面に至り、第２の導電膜９と第２の強誘電体膜７とを剥離させると考えられる。

また、酸化イリジウムよりなる第２の導電膜９のストレスが他の膜よりも強いので、これによって膜剥がれが助長されるとも考えられる。

本願発明者は、このような調査結果に鑑み、以下に説明するような本発明の実施の形態を着想した。

（２）第１実施形態
図１１〜図２４は、本発明の第１実施形態に係る半導体装置の製造途中の断面図である。この半導体装置はプレーナ型のFeRAMであり、以下のようにして製造される。

最初に、図１１（ａ）に示す断面構造を得るまでの工程について説明する。

まず、n型又はp型のシリコン（半導体）基板３０に素子分離用の溝を形成する。そして、その溝の中に素子分離絶縁膜３１を形成し、この素子分離絶縁膜３１でトランジスタの活性領域を画定する。このような素子分離構造はSTI(Shallow Trench Isolation)と呼ばれるが、これに代えてLOCOS(Local Oxidation of Silicon)を採用してもよい。

次いで、シリコン基板３０の活性領域にp型不純物、例えばボロンを導入してpウェル３２を形成した後、活性領域の表面を熱酸化することにより、ゲート絶縁膜３３となる熱酸化膜を約６〜７nmの厚さに形成する。

続いて、シリコン基板３０の上側全面に、厚さ約５０nmの非晶質シリコン膜と厚さ約１５０nmのタングステンシリサイド膜を順に形成する。なお、非晶質シリコン膜に代えて多結晶シリコン膜を形成してもよい。その後に、フォトリソグラフィとエッチングによりこれらの膜をパターニングして、シリコン基板３０上にゲート電極３４を形成する。

pウェル３２の上には二つのゲート電極３４が間隔をおいて略平行に配置され、その各々はワード線の一部となる。

次いで、ゲート電極３４をマスクにするイオン注入により、ゲート電極３４の横のシリコン基板３０にn型不純物としてリンを導入し、第１及び第２のソース／ドレインエクステンション３５ａ、３５ｂを形成する。

その後に、シリコン基板３０の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極３４の横に絶縁性スペーサ３７として残す。その絶縁膜として、例えばCVD法により酸化シリコン膜を形成する。

続いて、この絶縁性スペーサ３７とゲート電極３４をマスクにしながら、シリコン基板３０に砒素等のn型不純物を再びイオン注入することにより、ゲート電極３４の側方のシリコン基板３０に第１及び第２のソース／ドレイン領域３６ａ、３６ｂを形成する。このうち、二つのゲート電極３４の間の第２のソース／ドレイン領域３６ｂは、ビット線の一部となる。

更に、シリコン基板３０の上側全面に、スパッタ法によりコバルト膜等の高融点金属膜を形成する。そして、その高融点金属膜を加熱させてシリコンと反応させることにより、第１及び第２のソース／ドレイン領域３６ａ、３６ｂにおけるシリコン基板３０上にコバルトシリサイド層等の高融点シリサイド層３８を形成し、各ソース／ドレイン領域３６ａ、３６ｂを低抵抗化する。なお、このような高融点金属シリサイド層は、ゲート電極３４の表層にも形成される。

その後に、素子分離絶縁膜３１の上等で未反応となっている高融点金属層をウエットエッチングして除去する。

ここまでの工程により、シリコン基板３０の活性領域には、ゲート絶縁膜３３、ゲート電極３４、及び第１、第２ソース／ドレイン領域３６ａ、３６ｂ等を有するMOSトランジスタTRが形成されたことになる。

次に、図１１（ｂ）に示すように、シリコン基板３０の上側全面に、プラズマCVD法で酸窒化シリコン(SiON)膜を厚さ約２００nmに形成し、それをカバー絶縁膜４１とする。

更に、TEOS(Tetra ethoxy silane)ガスを使用するプラズマCVD法により、このカバー絶縁膜４１の上に第１の層間絶縁膜４２として酸化シリコン(SiO₂)膜を厚さ約１０００nmに形成する。そして、CMP(Chemical Mechanical Polishing)法で第１の層間絶縁膜４２の上面を研磨して平坦化すると共に、第１の層間絶縁膜４２の厚さを約７８５nmとする。

続いて、図１１（ｃ）に示すように、フォトリソグラフィとエッチングによりカバー絶縁膜４１と第１の層間絶縁膜４２とをパターニングし、第１、第２ソース／ドレイン領域３６ａ、３６の上にコンタクトホール４２ａを形成する。

その後に、図１２（ａ）に示すように、第１、第２ソース／ドレイン領域３６ａ、３６と電気的に接続された第１の導電性プラグ４３をこれらのコンタクトホール４２ａ内に形成する。

その第１の導電性プラグ４３を形成するには、例えば、厚さが約３０nmのチタン膜と厚さが約２０nmの窒化チタン膜とをグルー膜としてこの順にスパッタ法でコンタクトホール４２ａ内に形成する。そして、このグルー膜の上にCVD法によりタングステン膜を３００nm程度の厚さに形成し、このタングステン膜でコンタクトホール４２ａを完全に埋め込む。その後に、第１の層間絶縁膜４２の上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を第１の導電性プラグ４３としてコンタクトホール４２ａ内に残す。

このようにして形成された第１の導電性プラグ４３は、酸化され易いタングステンを主にしてなるため、酸素含有雰囲気中で容易に酸化してコンタクト不良を引き起こすおそれがある。

そこで、次の工程では、図１２（ｂ）に示すように、第１の導電性プラグ４３の酸化を防ぐ酸化防止絶縁膜４５として、第１の導電性プラグ４３と第１の層間絶縁膜４２のそれぞれの上にCVD法により酸窒化シリコン膜を厚さ約１００nmに形成する。

そして、この酸化防止絶縁膜４５の上に、TEOSガスを使用するCVD法で酸化シリコン膜を厚さ約１３０nmに形成し、この酸化シリコン膜を絶縁性密着膜４６とする。

この後に、窒素雰囲気中で基板温度を約６５０℃とするアニールを絶縁性密着膜４６に対して３０分間行うことにより、絶縁性密着膜４６の脱ガスを行う。

次いで、図１２（ｃ）に示すように、絶縁性密着膜４６の上に下部電極密着膜４７としてスパッタ法によりアルミナ膜を厚さ約２０nmに形成する。その後、RTA(Rapid Thermal Anneal)により下部電極密着膜４７のアルミナを十分に酸化する。この下部電極密着膜４７は、後述のキャパシタ下部電極と絶縁性密着膜４６との密着性を向上させるために形成される。

続いて、図１３（ａ）に示すように、スパッタ法により第１の導電膜４８としてプラチナ膜を厚さ約１５０nmに形成する。なお、プラチナ膜に代えて、イリジウム膜、ルテニウム膜、酸化ルテニウム（RuO₂）膜、及びSrRuO₃膜のいずれかの単層膜、或いはこれらの積層膜を第１の導電膜４８として形成してもよい。

ここで、第１の導電膜４８を形成する前に下部電極密着膜４７を予め形成したので、第１の導電膜４８と絶縁性密着膜４６との密着力が高められる。

次に、図１３（ｂ）に示すように、PZTターゲットを用いるRFスパッタ法により、第１の導電膜４８の上に第１の強誘電体膜４９としてPZT(Pb(Zr_x, Ti_1-x)O₃: 0≦x≦1)膜を厚さ約９０nmに形成する。

第１の強誘電体膜４９の成膜温度は特に限定されない。但し、その成膜温度が１５０℃以上となると、後述の結晶化アニール後の第１の強誘電体膜４９中のPZTの配向が（１０１）方向等にランダムに配向し、強誘電体特性の向上に有利な（１１１）方向の配向が減少することがある。一方、成膜温度を低温で精度良く制御するのは困難である。これらに鑑み、第１の強誘電体膜４９の成膜温度は０℃〜１５０℃、例えば５０℃とするのが好ましい。

また、第１の強誘電体膜４９はPZT膜に限定されない。PZTにCa、Sr、La、Nb、Ta、Ir、及びWのいずれかを添加した材料よりなる膜を第１の強誘電体膜４９として形成してもよい。更に、(Bi_1-xR_x)Ti₃O₁₂(Rは希土類元素で0＜x＜1)、SrBi₂Ta₂O₉(SBT)、及びSrBi₄Ti₄O₁₅等のBi層状化合物の膜を第１の強誘電体膜４９として形成してもよい。

更に、第１の強誘電体膜４９の成膜方法もスパッタ法に限定されず、ゾル・ゲル法やMOCVD(Metal Organic CVD)法で第１の強誘電体膜４９を形成してもよい。

これらの成膜方法のうち、スパッタ法で形成された第１の強誘電体膜４９は、成膜直後では結晶化しておらず非晶質であり、強誘電体特性に乏しい。

そこで、次の工程では、図１４（ａ）に示すように、酸素含有雰囲気において第１の強誘電体膜４９に対して結晶化アニールを行い、第１の強誘電体膜４９中のPZTを結晶化させる。

その結晶化アニールは、酸素濃度が流量比１．２５％となるように調整された酸素とアルゴンよりなる雰囲気においてRTAにより行われ、基板温度は約６００℃、処理時間は約９０秒とされる。

なお、MOCVD法により第１の強誘電体膜４９を形成する場合は、第１の強誘電体膜４９は成膜の時点で結晶化しているので、上記の結晶化アニールは不要である。

ところで、結晶化アニールの後は、結晶化した第１の強誘電体膜４９の上に後続の膜を形成する工程に移るが、その膜を形成するための成膜チャンバが結晶化アニール用のRTAチャンバとは別の半導体製造装置に設けられている場合がある。

その場合は、結晶化アニールの後にRTAチャンバからシリコン基板３０を出し、そのシリコン基板３０を大気中で搬送して別の半導体装置に移す必要がある。

このとき、第１の強誘電体膜４９の表面が大気中の水分や二酸化炭素等の不純物に曝され、これらの不純物が第１の強誘電体膜４９の膜中に侵入することになる。

特に、図８及び図９で説明したように、結晶化後のPZT膜は非晶質の場合よりもこれらの不純物を多く吸収する。そして、図１０で説明したように、膜中にこのように吸収された不純物が原因で後の工程で膜剥がれが発生してしまう。

このような膜剥がれを防止するため、本実施形態では、図１４（ｂ）に示すように、大気中を搬送された後の第１の強誘電体膜４９に対して第１のアニールを行い、第１の強誘電体膜４９に含まれている不純物を膜外に脱離させる。

そのアニールは、例えば５×１０^-6〜１×１０^-3Pa程度の減圧雰囲気において約６０秒間行われる。このように減圧下でアニールを行うことにより、第１の強誘電体膜４９の膜中の不純物が膜外に脱離され易くなる。

なお、アニール時の基板温度が高すぎると、アニール後にシリコン基板３０が自然冷却するまで長時間待たなければならず、量産効率が悪くなる。したがって、第１の強誘電体膜４９の結晶化温度（４５０℃）よりも低い温度、例えば３５０℃以下の基板温度でこのアニールを行うのが好ましく、本実施形態では１５０℃で約６０秒間アニールを行う。

このアニールチャンバも特に限定されず、デガスチャンバのような加熱用チャンバを使用してもよいし、スパッタチャンバのヒーターステージを流用してアニールを行ってもよい。ヒーターステージを流用する場合、スパッタにより第１の強誘電体膜４９の上に膜が不必要に形成されるのを防止するため、チャンバにスパッタパワーを印加しないのが好ましい。或いは、RTAチャンバや炉を用いてこのような第１のアニールを行ってもよい。

また、アニール雰囲気は特に限定されず、非プラズマ雰囲気とプラズマ雰囲気のいずれであってもよい。

但し、アニール雰囲気に水素が含まれていると、水素によって第１の強誘電体膜４９が還元されてその強誘電体特性が劣化してしまう。したがって、非プラズマ雰囲気とプラズマ雰囲気のどちらにおいても、水素を排除した雰囲気とするのが好ましく、H₂プラズマやNH₃プラズマを用いるのは好ましくない。

水素を排除した非プラズマ雰囲気としては、例えば、Ar、N₂、及びO₂のいずれかがある。非プラズマ雰囲気は、プラズマ雰囲気と比較して第１の強誘電体膜４９に与えるダメージが少なく、FeRAMの製造工程に好適である。

一方、プラズマ雰囲気としては、例えば、O₂プラズマ又はN₂Oプラズマがある。

このうち、O₂プラズマによるアニールは、例えばレジストを灰化して除去するためのアッシングチャンバを用いて行われる。この場合、チャンバ内の圧力は例えば１３３Paとされる。

非プラズマ雰囲気とプラズマ雰囲気のいずれにおいても、雰囲気中に酸素が存在すると、酸素によって第１の強誘電体膜４９の酸素欠損を補うことができ、その強誘電体特性が向上するという利点が得られる。

このようにしてアニールした後は、第１の強誘電体膜４９に大気中の不純物が再吸着するのを防止するために、第１の強誘電体膜４９を大気に曝さずに次の工程を行う。

本実施形態では、第１の強誘電体膜４９に対して第１のアニールを行うのに使用したアニールチャンバと同一の半導体製造装置に設けられたRFスパッタチャンバにシリコン基板３０を移す。そのRFスパッタチャンバはアニールチャンバと同一の半導体装置に設けられているので、第１の強誘電体膜４９が大気に曝されて不純物を吸収してしまうことはない。

そして、図１５（ａ）に示すように、そのRFスパッタチャンバを用いて第１の強誘電体膜４９の上にPZT膜を厚さ約１０〜３０nmに形成し、このPZT膜を第２の強誘電体膜５０とする。

第２の強誘電体膜５０の膜厚が厚すぎると、第１及び第２の強誘電体膜４９、５０を合わせた残留分極電荷量（QSW）が低下するので、第１の強誘電体膜４９の膜厚の４０％以下の厚さに第２の強誘電体膜５０を形成するのが好ましい。

第２の強誘電体膜５０はPZT膜に限定されない。PZTにCa、Sr、La、Nb、Ta、Ir、及びWのいずれかを添加した材料よりなる膜を第２の強誘電体膜５０として形成してもよい。更に、(Bi_1-xR_x)Ti₃O₁₂(Rは希土類元素で0＜x＜1)、SrBi₂Ta₂O₉(SBT)、及びSrBi₄Ti₄O₁₅等のBi層状化合物の膜を第２の強誘電体膜５０として形成してもよい。

既述のように、スパッタ法で形成されたPZTは成膜直後では結晶化していない。よって、この時点では、第２の強誘電体膜５０は非晶質の状態となっている。

また、第１の強誘電体膜４９と同様に、０℃〜１５０℃程度の低い基板温度で第２の強誘電体膜５０を形成することで、後述の結晶化アニール後の第２の強誘電体膜５０のPZTの配向を（１１１）方向に揃えるのが好ましい。

０℃〜１５０℃の範囲のうち、１５０℃に近い温度で第２の強誘電体膜５０を成膜する場合には、成膜時に第１の強誘電体膜４９に熱が加わる。そのため、仮に図１４（ｂ）の第１のアニールを省いたとしても、本工程において第１の強誘電体膜４９から不純物がある程度脱離する。よって、第１のアニールによる不純物脱離の実効を図るには、そのアニール時の基板温度を第２の強誘電体膜５０の形成時の基板温度よりも高い温度、例えば１５０℃以上にするのが好ましい。

但し、減圧雰囲気下で基板温度を水の沸点である１００℃以上とすれば、第１の強誘電体膜４９から水分や有機物が十分に脱離すると考えられるので、減圧雰囲気で第１のアニールを行うときは、そのときの基板温度を１００℃以上としてもよい。

このようにして第２の強誘電体膜５０を形成した後は、その上に上部電極用の第２の導電膜を形成する工程に移る。

ところが、その第２の導電膜を成膜するためのチャンバが、上記の第２の強誘電体膜５０の形成に使用したチャンバとは別の半導体製造装置に設けられている場合がある。この場合は、第２の強誘電体膜５０を形成した後、大気中でシリコン基板３０を搬送してその半導体製造装置に移す必要がある。

そのため、搬送途中に第２の強誘電体膜５０が大気中の不純物を吸収してしまい、その不純物が原因で膜剥がれが発生するおそれがある。

そこで、本実施形態では、図１５（ｂ）に示すように、第２の導電膜を成膜するための半導体製造装置にシリコン基板３０を搬送した後、その半導体製造装置に設けられているアニールチャンバを利用して第２の強誘電体膜５０に対して第２のアニールを行う。これにより、第２の強誘電体膜５０の膜中に含まれている水分や二酸化炭素等の不純物が膜外に脱離し、不純物に起因した膜剥がれを防止できる。

この第２のアニールの条件としては、第１の強誘電体膜４９に対する第１のアニールと同様の条件を採用し得る。例えば、５×１０^-6〜１×１０^-3Pa程度の減圧雰囲気において処理時間を約６０秒としてこのアニールを行うことができる。

なお、第２のアニールのときの基板温度が第２の強誘電体膜５０の結晶化温度（４５０℃）よりも高いと、第２のアニールによって第２の強誘電体膜５０が結晶化し、その結晶粒界に空隙が形成されてしまう。しかしながら、その空隙に上部電極の材料が後で埋め込まれるとリークパスが形成され、第２の強誘電体膜５０のリーク電流が増大してしまう。

そのため、第２のアニール時の基板温度は、第２の強誘電体膜５０の結晶化温度よりも低い温度、例えば３５０℃以下とするのが好ましい。

一方、基板温度が低すぎると不純物脱離の効果が得られないので、１００℃以上の基板温度で第２のアニールを行うのが好ましい。

第２のアニールの雰囲気は特に限定されず、Ar、N₂、及びO₂のいずれかの非プラズマ雰囲気、若しくはO₂プラズマ又はN₂Oプラズマの雰囲気でこのアニールを行ってよい。

更に、アニールチャンバも特に限定されず、デガスチャンバのような加熱用チャンバを使用してもよいし、スパッタチャンバのヒーターステージを流用してアニールを行ってもよい。或いは、RTAチャンバや炉を用いてアニールを行ってもよい。

この後に、図１６（ａ）に示すように、上記の第２のアニールを行ったアニールチャンバと同一の半導体製造装置に設けられたスパッタチャンバにおいて、非晶質の第２の強誘電体膜５０の上にスパッタ法により上部電極用の第２の導電膜５１を形成する。

このように第２のアニール時と同一の半導体製造装置を用いるので、第２の導電膜５１の形成前に第２の強誘電体膜５０が大気に曝されない。よって、大気中の不純物が第２の強誘電体膜５０に吸収されず、先に不純物を脱離させるために行った第２のアニールの実益を確保することが可能となる。

但し、第２の強誘電体膜５０を大気に曝しても、膜中に取り込まれた不純物による膜剥がれが顕著に発生しない場合には、シリコン基板３０を大気中で搬送して第２のアニールとは別の半導体製造装置において第２の導電膜５１を形成してもよい。

第２の導電膜５１としては、例えば、アルゴンガスと酸素ガスとの混合雰囲気中でイリジウムターゲットをスパッタすることにより、厚さ約５０nmの酸化イリジウム膜を形成し得る。

なお、第２の導電膜５１の成膜温度は、第１及び第２の強誘電体膜４９、５０の残留分極電荷量とリーク電流の双方に影響を与える。

例えば、第２の導電膜５１の成膜温度が高くなると、リーク電流が増大するのに対し、残留分極電荷量は増大する。これとは逆に、成膜温度が低くなると、リーク電流が減少して残留分極電荷量が増大する。

第２の導電膜５１の成膜温度は、残留分極電荷量とリーク電流のどちらを優先させるかにより定められる。本実施形態では、リーク電流の低減を優先させ、室温（２０℃）程度の成膜温度で第２の導電膜５１を形成する。

既述のように、第２のアニール（図１５（ｂ））における基板温度の上限を３５０℃と低くしたので、アニール後にシリコン基板３０が第２の導電膜５１の成膜温度に好適な室温まで自然冷却するのに長時間を要せず、半導体装置の量産効率の低下を防止できる。

続いて、図１６（ｂ）に示すように、非晶質の第２の強誘電体膜５０に対して酸素含有雰囲気中で結晶化アニールを行い、第２の強誘電体膜５０中のPZTを結晶化させると共に、その下の第１の強誘電体膜４９の結晶性を更に高める。

この結晶化アニールの条件は特に限定されないが、本実施形態では基板温度を約７１０℃、処理時間を１２０秒とする。更に、アニール雰囲気として、酸素濃度が流量比で１％に調整された酸素ガスとアルゴンガスとの混合雰囲気を用いる。

この結晶化アニールの初期の時点では第２の強誘電体膜５０は結晶化しておらず非晶質なので、第２の導電膜５１の酸化イリジウムが第２の強誘電体膜５０の結晶粒界に拡散し難い。これにより、拡散した酸化イリジウムが原因で第２の強誘電体膜５０の膜中にリークパスが発生するのを抑制することができる。

また、本実施形態では、図１４（ｂ）と図１５（ｂ）の工程において、第１の強誘電体膜４９をアニールしてその膜中に含まれていた大気中の不純物を予め脱離させておいた。そのため、第２の強誘電体膜５０に対する結晶化アニールの際に、上記の不純物が原因で第２の強誘電体膜５０と第２の導電膜５１とが膜剥がれを起こすのを防止することが可能となる。

更に、この結晶化アニールにより、第２の導電膜５１を通じてアニール雰囲気中の酸素が第２の強誘電体膜５０に供給され、第２の強誘電体膜５０の酸素欠損が補われるという利点も得られる。このような利点を得るために、第２の導電膜５１の厚さは酸素が透過しやすいようになるべく薄く、例えば１０〜１００nmとするのが好ましい。

但し、このように薄い第２の導電膜５１が第２の強誘電体膜５０上に形成されただけでは、後のエッチング工程におけるダメージが第２の導電膜５１だけで吸収しきれず、第１及び第２の強誘電体膜４９、５０が劣化するおそれがある。

そこで、次の工程では、図１７（ａ）に示すように、第１及び第２の強誘電体膜４９、５０を保護するための導電性保護膜５２として、第２の導電膜５１の上にスパッタ法で酸化イリジウム膜を厚さ約２００nmに形成する。

この後に、第１及び第２の強誘電体膜４９、５０を形成するときにシリコン基板３０の裏面に付着したPZTを洗浄して除去する。

続いて、図１７（ｂ）に示すように、ハードマスク５３としてスパッタ法により窒化チタン膜を厚さ約３４nmに形成する。

この窒化チタン膜は、例えば、基板温度を２００℃とし、流量が３０sccmのアルゴンガスと流量が９０nmの窒素ガスとの混合雰囲気中でチタンターゲットをスパッタすることにより形成され得る。

また、ハードマスク５３は窒化チタン膜に限定されず、TaN、TiON、TiOx、TaOx、TaON、TiAlOx、TaAlOx、TiAlON、TaAlON、TiSiON、TaSiON、TiSiOx、AlOx、及びZrOxのいずれかよりなる膜をハードマスク５３として形成してもよい。

この後に、ハードマスク５３の上にフォトレジストを塗布し、それを露光、現像して第１のレジストパターン５７を形成する。

次に、図１８（ａ）に示すように、第１のレジストパターン５７をマスクにしてハードマスク５３を島状にパターニングする。

そして、図１８（ｂ）に示すように、島状のハードマスク５３をマスクにして第２の導電膜５１と導電性保護膜５２とをドライエッチングし、エッチングされずに残存するこれらの膜５１、５２を上部電極６３とする。

このようにハードマスク５３を用いることで、第１のレジストパターン５７のみで各膜５１、５２をエッチングする場合よりもこれらの膜を綺麗にパターニングすることができる。

この後に、第１のレジストパターン５７を除去し、更にハードマスク５３をドライエッチングにより除去する。

次いで、図１９（ａ）に示すように、ここまでの工程で第１及び第２の強誘電体膜４９、５０が受けたダメージを回復させるために、これらの強誘電体膜４９、５０に対して酸素含有雰囲気中でアニールを行う。

このようなアニールは、回復アニールと呼ばれ、本実施形態では６００〜７００℃、例えば６５０℃の基板温度で約４０分間行われる。

次に、図１９（ｂ）に示すように、シリコン基板３０の上側全面にフォトレジストを塗布し、それを露光、現像して第２のレジストパターン５８を形成する。

そして、図２０（ａ）に示すように、第２のレジストパターン５８をマスクにして第１及び第２の強誘電体膜４９、５０をドライエッチングする。これにより、これらの強誘電体膜４９、５０を有するキャパシタ誘電体膜６２が上部電極６３の下に形成される。

この後に、第２のレジストパターン５８は除去される。

なお、第２のレジストパターン５８を除去した後に、キャパシタ誘電体膜６２に対して回復アニールを行ってもよい。その回復アニールは、酸素含有雰囲気において基板温度を３００〜４００℃、処理時間を３０〜１２０分として行われる。

次いで、図２０（ｂ）に示すように、第１の導電膜４８、キャパシタ誘電体膜６２、及び上部電極６３のそれぞれの上にCVD法又はスパッタ法によりアルミナ膜を２０〜５０nm程度の厚さに形成し、そのアルミナ膜を第１の水素バリア絶縁膜６５とする。

この第１の水素バリア絶縁膜６５は、水素や水分等の還元性物質がキャパシタ誘電体膜６２に侵入にするのを阻止し、これらの物質によってキャパシタ誘電体膜６２が還元されて劣化するのを防止する役割を担う。

そして、酸素含有雰囲気において基板温度４００〜６００℃、処理時間３０〜１２０分程度の回復アニールをキャパシタ誘電体膜６２に対して行う。

その後に、この第１の水素バリア絶縁膜６５の上にフォトレジストを塗布し、それを露光、現像して第３のレジストパターン６６を形成する。

次に、図２１（ａ）に示すように、第３のレジストパターン６６をマスクにして第１の水素バリア絶縁膜６５と第１の導電膜４８とをドライエッチングし、キャパシタ誘電体膜６２の下に下部電極６１を形成する。

なお、このドライエッチングでは、下部電極６１で覆われていない部分の下部電極密着膜４７もエッチングされて除去される。

そして、第３のレジストパターン６６を除去した後、基板温度３００〜４００℃、処理時間３０〜６０分間の条件でキャパシタ誘電体膜６２に対して回復アニールを行う。

ここまでの工程により、シリコン基板３０のセル領域に、下部電極６１、キャパシタ誘電体膜６２、及び上部電極６３を有する強誘電体キャパシタQが形成されたことになる。

次いで、図２１（ｂ）に示すように、シリコン基板３０の上側全面にスパッタ法又はCVD法によりアルミナ膜を厚さ約２０nmに形成し、そのアルミナ膜を第２の水素バリア絶縁膜７０とする。

第２の水素バリア絶縁膜７０は、第１の水素バリア絶縁膜６５と同様に、水素や水分等の還元性物質からキャパシタ誘電体膜６２を保護する役割を担う。

この後に、酸素含有雰囲気中において基板温度を５００〜７００℃、処理時間を３０〜６０分間とする条件で、キャパシタ誘電体膜６２に対して回復アニールを行う。このような回復アニールにより、アニール雰囲気中の酸素によってキャパシタ誘電体膜６２の酸素欠損が補われ、キャパシタ誘電体膜６２の強誘電体特性が回復する。

次に、図２２（ａ）に示す断面構造を得るまでの工程について説明する。

まず、第２の水素バリア絶縁膜７０の上に、TEOSガスを使用するプラズマCVD法により、第２の層間絶縁膜７１として酸化シリコン膜を厚さ約１４００nmに形成する。

そして、この第２の層間絶縁膜７１の上面をCMP法により研磨して平坦化した後、N₂Oプラズマ処理若しくはN₂プラズマ処理により第２の層間絶縁膜７１を脱水すると共に、その上面を窒化して水分の再吸着を防止する。

この脱水処理の条件は特に限定されないが、例えば、基板温度は約３５０℃、処理時間は約２分間とされる。

次いで、第２の層間絶縁膜７１の上に、スパッタ法又はCVD法により第３の水素バリア絶縁膜７２としてアルミナ膜を厚さ約２０〜５０nmに形成する。

更に、この第３の水素バリア絶縁膜７２の上に、TEOSガスを使用するプラズマCVD法により酸化シリコン膜を厚さ約２０〜５０nmに形成し、この酸化シリコン膜をキャップ絶縁膜７３とする。

次に、図２２（ｂ）に示すように、フォトリソグラフィとエッチングにより各絶縁膜４５、４６、６５、７０〜７３をドライエッチングする。これにより、第１の導電性プラグ４３の上には第１のホール７１ａが形成され、キャパシタQの上部電極６３と下部電極６１の上にはそれぞれ第２及び第３のホール７１ｂ、７１ｃが形成される。

この後に、酸素含有雰囲気中で基板温度を４００〜６００℃、処理時間を３０〜１２０分とする回復アニールを行う。この回復アニールによりキャパシタ誘電体膜６２の酸素欠損が補われ、キャパシタ誘電体膜６２の強誘電体特性が回復する。

なお、酸素含有雰囲気に代えてオゾン雰囲気でこの回復アニールを行うようにしてもよい。

次いで、図２３（ａ）に示すように、各ホール７１ａ〜７１ｃの内面とキャップ絶縁膜７３の上面に、スパッタ法によりグルー膜７５として窒化チタン膜を５０〜１５０nm程度の厚さに形成する。

ここで、第１の導電性プラグ４３上の第１のホール７１ａは、他のホール７１ｂ、７１ｃよりもアスペクト比が高い。したがって、SIP (Self Ionized Plasma)技術を用いたスパッタ法のように、アスペクト比が高いホールに良好なカバレッジで成膜可能なスパッタ法でこのグルー膜７５を形成するのが好ましい。

なお、グルー膜７５を形成する前に、不活性雰囲気中又は減圧雰囲気中において第２の層間絶縁膜７１をアニールして脱ガスさせてもよい。更に、この脱ガスの後に各ホール７１ａ〜７１ｃの内面をRFエッチングすることにより、第１の導電性プラグ４３の上面の自然酸化膜を除去してもよい。

また、グルー膜７５は窒化チタン膜に限定されない。窒化チタン膜に代えて、TaN、CrN、HfN、ZrN、TiAlN、TaAlN、TiSiN、TaSiN、CrAlN、HfAlN、ZrAlN、TiON、TaON、CrON、HfON、ZrON、TiAlON、TaAlON、CrAlON、HfAlON、ZrAlON、TiSiON、TaSiON、Ir、Ru、IrOx、RuOxのいずれかよりなる膜をグルー膜７５として形成してもよい。更に、Ti膜とTiN膜との積層膜、Ti膜とTaN膜との積層膜、Ta膜とTiN膜との積層膜、Ta膜とTaN膜との積層膜をグルー膜７５として形成してもよい。

次に、図２３（ｂ）に示す断面構造を得るまでの工程について説明する。

まず、グルー膜７５の上にCVD法でタングステン膜７６を厚さ約３００nmに形成し、そのタングステン膜で各ホール７１ａ〜７１ｃを完全に埋め込む。なお、タングステン膜７６に代えてポリシリコン膜を形成してもよい。

そして、キャップ絶縁膜７３の上の余分なタングステン膜７６とグルー膜７５とをCMPにより研磨して除去し、これらの膜を各ホール７１ａ〜７１ｃ内のみに第２の導電性プラグ７７として残す。

この後に、アルゴンプラズマを用いたエッチングにより第２の導電性プラグ７７の上面の自然酸化膜を除去する。

次いで、図２４に示すように、第２の導電性プラグ７７とキャップ絶縁膜７３の上に金属積層膜を形成し、この金属積層膜をパターニングして一層目金属配線７８を形成する。

その金属積層膜として、例えば、スパッタ法により厚さ約５０nmの窒化チタン膜、厚さ約５５０nmの銅含有アルミニウム膜、厚さ約５nmのチタン膜、及び厚さ約５０nmの窒化チタン膜をこの順に形成する。

更に、この一層目金属配線７８の上に、図示のように第３〜第６の層間絶縁膜８３〜８６と二層目〜五層目金属配線７９〜８２を交互に積層して多層配線構造を形成する。

そして、最上層の五層目金属配線８２の上に、酸化シリコンよりなる第１のパッシベーション膜８７と窒化シリコンよりなる第２のパッシベーション膜８８をこの順に形成する。

その後、第２のパッシベーション膜８８の上にポリイミド塗膜を形成し、それを熱硬化させて保護絶縁膜８９とする。

以上により、本実施形態に係る半導体装置の基本構造が完成した。

図２５は、上記した半導体装置の製造工程の主要ステップを示すフローチャートである。

これに示されるように、本実施形態では、ステップＳ１で非晶質の第１の強誘電体膜４９を形成し（図１３（ｂ））、ステップＳ２において結晶化アニールにより第１の強誘電体膜４９を結晶化する（図１４（ａ））。なお、MOCVD法により成膜時点で既に結晶化している第１の強誘電体膜４９を形成する場合は、ステップＳ２は不要である。

そして、ステップＳ３において、結晶化した第１の強誘電体膜４９に対して第１のアニールを行うことで（図１４（ｂ））、第１の強誘電体膜４９が吸収した大気中の水分や二酸化炭素等の不純物を脱離させる。

その後、ステップＳ４に移り、第１の強誘電体膜４９の上に非晶質の第２の強誘電体膜５０を形成する（図１５（ａ））。

ステップＳ３とステップＳ４は、同一の半導体製造装置を用いることにより連続的に処理され、各ステップ間で第１の強誘電体膜４９が大気に曝されることはない。

次いで、ステップＳ５に移り、非晶質の第２の強誘電体膜５０に対してアニールを行うことで（図１５（ｂ））、第１及び第２の強誘電体膜４９、５０に残留する大気中の不純物を脱離させる。

そして、ステップＳ６に移り、第２の強誘電体膜５０の上に第２の導電膜５１を形成する（図１６（ａ））。

ステップＳ５とステップＳ６は、同一の半導体製造装置を用いることにより連続的に処理され、各ステップ間で第２の強誘電体膜５０は大気に曝されない。

その後にステップＳ７において第２の強誘電体膜５０に対して結晶化アニールを行う（図１６（ｂ））。

このように、本実施形態では、ステップＳ３（図１４（ｂ））において、結晶化した第１の強誘電体膜４９に吸着した大気中の不純物を第１のアニールにより脱離させる。これにより、ステップＳ７の結晶化アニール（図１６（ｂ））において、その不純物が原因で第２の強誘電体膜５０と第２の強誘電体膜５１との界面で膜剥がれが発生するのを防止できる。その結果、膜剥がれに起因した欠陥の数を低減でき、半導体装置の信頼性を向上させることが可能となる。

ところで、不純物を脱離させるアニールとしては、ステップＳ３の第１のアニール（図１４（ｂ））の他に、ステップＳ５の第２のアニール（図１５（ｂ））もある。

上記のように、第１のアニールは、結晶化した第１の強誘電体膜４９に対して行うものである。そして、第２のアニールは、非晶質の第２の強誘電体膜５０に対して行うものである。

本願発明者は、これらのアニールのうち、どちらのアニールが欠陥の低減に有効なのかについて以下のような調査を行った。

図２６は、２５枚のシリコン基板３０の面内における膜剥がれによる欠陥の数を調査して得られたグラフである。

同図の横軸は、１ロット内におけるウエハ（シリコン基板）の番号を示す。そして、縦軸は、膜剥がれによる欠陥数を示す。

ここで、ハッチング付きのグラフで示されるウエハに対しては、図１４（ｂ）の第１のアニールと図１５（ｂ）の第２のアニールのどちらも行わなかった。

一方、ハッチングのないグラフに対しては、第２のアニールのみを行い、第１のアニールを行わなかった。

また、２５枚のいずれのウエハに対しても、図１４（ａ）のようにして第１の強誘電体膜４９に対して結晶化アニールをした後、第１の強誘電体膜４９を３時間大気に曝し、その後に第２の強誘電体膜５０を形成した。そして、第２の強誘電体膜５０を形成した後は、シリコン基板３０を大気中に一日放置した。

その結果、図２６に示されるように、二つのアニールのいずれも行わないウエハでは、膜剥がれに伴う欠陥が多数発生し、ウエハの中には面内に３００個を超える欠陥が発生するものもある。

これに対し、非晶質の第２の強誘電体膜５０に対する第２のアニール（図１５（ｂ））を行ったウエハでは、アニールを行わない場合よりも欠陥の数が低減している。

次の表１は、この調査に基づいて、ウエハ面内の欠陥数の平均値と標準偏差（σ）とを算出して得られた表である。

これに示されるように、非晶質の第２の強誘電体膜５０に対してアニールを行うことで、アニールをしない場合よりも欠陥数の平均値が少なくなる。

但し、第２のアニールを行っても一枚あたり平均で１３．４個の欠陥が発生しており、このアニールだけでは十分に欠陥を低減することができない。

図２７は、上記の図２６で調査したウエハのうち、ウエハ番号が１１番のウエハマップである。このウエハマップにおいて、黒印が膜剥がれによる欠陥を示す。

このウエハは、非晶質の第２の強誘電体膜５０に対して第２のアニールを行ったものであるが、ウエハ中央部に欠陥が発生している。

図２８は、その欠陥の一つをSEMにより観察して得られた平面像である。同図のように、この欠陥は、膜剥がれによって発生した膜の膨らみである。

一方、図２９は、本実施形態のように、結晶化した第１の強誘電体膜４９に対する第１のアニール（図１４（ｂ））と、非晶質の第２の強誘電体膜５０に対する第２のアニール（図１５（ｂ））の両方を行った場合のウエハマップである。

この調査では、図１４（ａ）のようにして第１の強誘電体膜４９に対して結晶化アニールをした後、第１の強誘電体膜４９を三日間大気に曝し、その後に図１４（ｂ）の第１のアニールを行った。そして、この第１のアニールの後に第２の強誘電体膜５０を形成し、シリコン基板３０を一旦大気に出した後、更に第２の強誘電体膜５０に対して図１５（ｂ）の第２のアニールを行った。

図２９に示されるように、第１及び第２のアニールの両方を行うと、膜剥がれに伴う欠陥がウエハ面内に発生しなかった。

この結果から、結晶化した第１の強誘電体膜４９に対する第１のアニール（図１４（ｂ））が、膜剥がれの防止に効果的であることが裏付けられた。

これは、図８及び図９を参照して説明したように、結晶化しているPZTの方が、非晶質のPZTよりも大気中の不純物を吸収し易いため、結晶化したPZTに対してアニールを行った方が不純物の脱離が促進されるためと推測される。

よって、非晶質の第２の強誘電体膜５０に対する第２のアニール（図１５（ｂ））を省き、結晶化した第１の強誘電体膜４９に対する第１のアニール（図１４（ｂ））のみを行っても、膜剥がれに伴う欠陥をある程度は低減できると期待される。

次に、本実施形態の変形例について説明する。

・第１変形例
図３０は、本実施形態の第１変形例に係るフローチャートである。

なお、図３０において、図２５におけるのと同一のステップには図２５と同じ番号を付し、以下ではその説明を省略する。

本変形例では、既述のステップＳ３の前に、結晶化した第１の強誘電体膜４９の表面を水洗するステップＳ８を行う。これ以外は第１実施形態と同じである。

このような水洗により、第１の強誘電体膜４９の表面に付着している大気中の不純物が洗浄され、その不純物に起因した膜剥がれを一層抑制することが可能となる。

水洗の方法は特に限定されず、純水が溜められた液槽内に複数のシリコン基板３０を一括して浸漬するバッチ式の洗浄装置を用いてもよいし、スピンナー上で回転しているシリコン基板３０に純水を滴下して洗浄する枚葉式の洗浄装置を用いてもよい。

バッチ式の洗浄装置を用いる場合、純水中へのシリコン基板３０の浸漬時間は例えば３０秒とされる。

また、このようにして水洗を行った後は、例えばIPA(isopropyl alcohol)を含有する雰囲気内で第１の強誘電体膜４９を乾燥させる。このような乾燥方法はIPA乾燥とも呼ばれる。なお、IPA乾燥に代えて、大気中における自然乾燥や、大気中でシリコン基板３０を１５０℃に加熱する加熱乾燥を行うようにしてもよい。また、乾燥前に、ブラシにより第１の強誘電体膜４９上に残留する水を掻き落とすブラシスクラバ処理を行ってもよい。

・第２変形例
図３１は、本実施形態の第２変形例に係るフローチャートである。

なお、図３１において、図２５におけるのと同一のステップには図２５と同じ番号を付し、以下ではその説明を省略する。

本変形例では、ステップＳ３、Ｓ４、Ｓ６の全てを同一の半導体装置内で連続的に処理することにより、これらのステップの間でシリコン基板３０を大気に出さないようにする。

このようにすると、ステップＳ４において形成された第２の強誘電体膜５０が大気に曝されないので、大気中の不純物が第２の強誘電体膜５０に吸収されない。そのため、第２の強誘電体膜５０中の不純物を第２のアニールにより脱離させるために第１実施形態で行ったステップＳ５が不要となり、第１実施形態よりも工程の簡略化が図られる。

（３）第２実施形態
第１実施形態ではプレーナ型のFeRAMについて説明した。

これに対し、本実施形態では、下部電極の直下に導電性プラグが形成されるスタック型のFeRAMについて説明する。スタック型のFeRAMは、プレーナ型と比較してキャパシタの占有面積が少なく、高集積化に有利である。

図３２〜図４３は、本発明の第１実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第１実施形態で説明したのと同じ要素には同じ符号を付し、以下ではその説明を省略する。

この半導体装置は以下のようにして製造される。

まず、図３２（ａ）に示すように、第１実施形態の図１１（ａ）、（ｂ）の工程に従い、シリコン基板３０にMOSトランジスタTRを形成すると共に、そのMOSトランジスタTRをカバー絶縁膜４１と第１の層間絶縁膜４２で覆う。

次いで、図３２（ｂ）に示すように、フォトリソグラフィとエッチングにより各絶縁膜４１、４２にコンタクトホールを形成し、その中に第１の導電性プラグ４３を形成する。

第１実施形態で説明したように、この第１の導電性プラグ４３はタングステンを主成分にしており、酸素含有雰囲気中で容易に酸化してコンタクト不良を起こし易い。

そこで、次の工程では、図３２（ｃ）に示すように、第１の導電性プラグ４３の酸化を防止する酸化防止絶縁膜９２としてCVD法により酸窒化シリコン膜を厚さ約１３０nmに形成する。

なお、酸窒化シリコン膜に代えて、窒化シリコン膜やアルミナ膜を酸化防止絶縁膜９２として形成してもよい。

更に、この酸化防止絶縁膜９２の上に、TEOSガスを使用するプラズマCVD法により酸化シリコン膜を厚さ約３００nmに形成し、この酸化シリコン膜を第２の層間絶縁膜９３とする。

そして、フォトリソグラフィとエッチングにより、第１のソース／ドレイン領域３６ａの上方の各絶縁膜９２、９３に第１のホール９３ａを形成し、第１の導電性プラグ４３と電気的に接続された第２の導電性プラグ９１をその第１のコンタクトホール９３ａ内に形成する。

第２の導電性プラグ９１の形成方法は特に限定されない。

本実施形態では、第２の層間絶縁膜９３の上面と第１のホール９３ａの内面に窒化チタン膜とタングステン膜とをこの順に形成し、これらをCMP法により研磨して第１のホール９３ａ内にのみ第２の導電性プラグ９１として残す。

そのCMPでは、研磨対象である窒化チタン膜とタングステン膜の研磨速度が下地の第２の層間絶縁膜９３の研磨速度よりも速くなるようなスラリ、例えばCabot Microelectronics Corporation製のSSW2000を使用する。そして、第２の層間絶縁膜９３の上に研磨残を残さないために、このCMPの研磨量は窒化チタン膜とタングステン膜との合計膜厚よりも厚く設定され、このCMPはオーバー研磨となる。

その結果、第２の導電性プラグ９１の上面の高さが第２の層間絶縁膜９３のそれよりも低くなり、第２の導電性プラグ９１の周囲の第２の層間絶縁膜９３にリセスが形成されることがある。そのリセスの深さは２０〜５０nmであり、典型的には約５０nm程度である。

次に、図３３（ａ）に示すように、第２の層間絶縁膜９３の表面に対してNH₃プラズマ処理を行い、第２の層間絶縁膜９３の表面の酸素原子にNH基を結合させる。

このNH₃プラズマ処理は、例えば、シリコン基板３０に対して約９mm離間した位置に対向電極を有する平行平板型プラズマ処理チャンバを用い、２６６Paの圧力下で基板温度を４００℃とし、チャンバにNH₃ガスを３５０sccmの流量で供給して行われる。この場合、シリコン基板３０側に１３．５６MHzの高周波電力を１００Wのパワーで、そして対向電極に３５０kHzの高周波電力を５５Wのパワーで６０秒間供給する。

次いで、図３３（ｂ）に示すように、第２の層間絶縁膜９３と第２の導電性プラグ９１のそれぞれの上に下地導電膜９４としてスパッタ法によりチタン膜を厚さ１００〜３００nm、例えば１００nmに形成する。

このチタン膜の成膜条件は特に限定されない。本実施形態では、チタンターゲットとシリコン基板３０との間隔を６０mmに設定したスパッタチャンバにおいて、０．１５Paのアルゴン雰囲気下で基板温度を２０℃とする。そして、２．６kWのDC電力をスパッタ雰囲気に３５秒間印加し、上記のチタン膜を形成する。

また、下地導電膜９４はチタン膜に限定されず、タングステン膜、シリコン膜、及び銅膜のいずれかを下地導電膜９４として形成してもよい。

ここで、図３３（ａ）の工程で予めNH₃プラズマ処理により第２の層間絶縁膜９３の表面の酸素原子にNH基を結合させておいたので、下地導電膜９４のチタンが酸素原子に捕獲され難くなる。そのため、チタンが第２の層間絶縁膜９３の表面を自在に移動でき、（００２）方向に自己組織化されたチタンからなる下地導電膜９４が得られる。

この後に、窒素雰囲気中で下地導電膜９４に対してアニールをし、下地導電膜９４のチタンを窒化する。このように窒化により得られた窒化チタンは、後述のPZTを（１１１）方向に揃えるのに好適は（１１１）配向となる。

なお、このアニールの条件は特に限定されないが、本実施形態ではRTAにより基板温度を約６５０℃、処理時間を約６０秒としてこのアニールを行う。

ところで、第２の層間絶縁膜９３の上面には、図３２（ｃ）の工程におけるCMPをオーバー研磨で行ったことにより、第２の導電性プラグ９１の周囲に既述のようなリセスが形成されている場合がある。よって、下地導電膜９４の上面には、このリセスを反映した凹凸が形成されることがある。

しかしながら、このような凹凸があると、下地導電膜９４の上方に後で形成される強誘電体膜の結晶性が劣化するおそれがある。

そこで、次の工程では、図３３（ｃ）に示すように、CMP法により下地導電膜９４の上面を研磨して平坦化する。このCMPで使用されるスラリは特に限定されないが、本実施形態ではCabot Microelectronics Corporation製のSSW2000を使用する。

このCMPを行った後の下地導電膜９４の厚さは、研磨誤差に起因して、シリコン基板３０の面内や、複数のシリコン基板３０間でばらつく。そのばらつきを考慮して、本実施形態では、研磨時間を制御することによりCMP後の下地導電膜９４の厚さの目標値を５０〜１００nm、より好ましくは５０nmとする。

このように下地導電膜９４に対してCMPを行った後では、下地導電膜９４の上面付近の結晶が研磨によって歪んだ状態となっている。しかし、このように結晶に歪が発生している下地導電膜９４の上方にキャパシタの下部電極を形成すると、その歪みを下部電極が拾ってしまって下部電極の結晶性が劣化し、ひいてはその上の強誘電体膜の強誘電体特性が劣化することになる。

このような不都合を回避するため、次の工程では、図３４（ａ）に示すように、下地導電膜９４に対してNH₃プラズマ処理を行うことにより、下地導電膜９４の結晶の歪みがその上の膜に伝わらないようにする。

なお、このNH₃プラズマ処理の条件は、図３２（ａ）のNH₃プラズマ処理におけるのと同様なので、ここでは省略する。

次に、図３４（ｂ）に示すように、上記のNH₃プラズマ処理によって結晶の歪みが解消された下地導電膜９４の上に、結晶性導電膜９５としてスパッタ法によりチタン膜を厚さ約２０nmに形成する。更に、窒素雰囲気中で基板温度を６５０℃、処理時間を６０秒とするRTAを結晶性導電膜９５に対して行い、結晶性導電膜９５を窒化する。

これにより、（１１１）方向に配向した窒化チタンよりなる結晶性導電膜９５が得られる。

結晶性導電膜９５は、自身の配向の作用によってその上に後で形成される膜の配向を高める機能の他に、密着膜としての機能も有する。

結晶性導電膜９５は窒化チタン膜に限定されない。例えば、２０nm程度の薄いイリジウム膜やプラチナ膜等の貴金属膜を結晶性導電膜９５として形成してもよい。

次いで、図３４（ｃ）に示すように、結晶性導電膜９５の上に導電性酸素バリア膜９６として窒化チタンアルミニウム（TiAlN）膜を厚さ約１００nmに形成する。

この窒化チタンアルミニウム膜は、チタンとアルミニウムの合金よりなるターゲットをアルゴンガスと窒素ガスとの混合雰囲気中でスパッタする反応性スパッタ法により形成され得る。その場合、アルゴンガス流量は約４０sccmに設定され、窒素ガス流量は約１０sccmとされる。また、圧力は約２５３．３Pa、基板温度は４００℃、スパッタパワーは１．０kWとされる。

次に、図３５（ａ）に示すように、導電性酸素バリア膜９６の上にスパッタ法でイリジウム膜を形成し、そのイリジウム膜を第１の導電膜９７とする。

このイリジウム膜は、例えば、０．１１Paの圧力下、５００℃の基板温度で、０．５kWのスパッタパワーで約１００nmの厚さに形成される。

なお、第１の導電膜９７はイリジウム膜に限定されず、イリジウム膜以外の貴金属膜、例えばプラチナ膜であってもよい。更に、PtO、IrOx、SrRuO₃等の導電性酸化金属よりなる膜を第１の導電膜９７として形成してもよい。

次いで、図３５（ｂ）に示すように、第１の導電膜９７の上に、第１の強誘電体膜９８としてMOCVD法によりPZT膜を厚さ約１００nmに形成する。

そのMOCVD法は次のようにして行われる。

まず、Pb(DPM)₂（化学式Pb(C₁₁H₁₉O₂)₂)）、Zr(dmhd)₄（化学式Zr(C₉H₁₅O₂)₄）、及びTi(O−iOr)₂(DPM)₂（化学式Ti(C₃H₇O)₂(C₁₁H₁₉O₂)₂）のそれぞれをTHF(Tetra Hydro Furan: C₄H₈O)溶媒中にいずれも０．３mol／lの濃度で溶解し、Pb、Zr、及びTiの各液体原料を作成する。次いで、これらの液体原料をMOCVD装置の気化器にそれぞれ０．３２６ml／分、０．２００ml／分、および０．２００ml／分の流量で供給して気化させることにより、Pb、Zr、及びTiの原料ガスを得る。なお、上記の気化器には、各液体原料と共に、流量が０．４７４ml／分のTHF溶媒も供給される。

更に、上記の原料ガスをチャンバに供給しながら、チャンバ内の圧力を６６５Paにし、基板温度を６２０℃に維持する。そして、このような状態を６２０秒間維持することにより、上記したPZT膜が１００nmの厚さに形成される。

MOCVD法により形成された第１の強誘電体膜９８は、成膜の時点で結晶化しているので、結晶化アニールは不要である。

なお、第１の強誘電体膜９８の成膜方法はMOCVD法に限定されず、スパッタ法、ゾル・ゲル法、有機金属分解（MOD: Metal Organic Deposition）法、CSD（Chemical Solution Deposition）法、及びエピタキシャル成長法で第１の強誘電体膜９８を形成してもよい。これらのうち、例えばスパッタ法では、成膜の時点では第１の強誘電体膜９８は結晶化していないので、その成膜の後に第１実施形態のように結晶化アニールを行うことになる。

また、第１の強誘電体膜９８はPZTに限定されない。PZTにCa、Sr、La、Nb、Ta、Ir、及びWのいずれかを添加した材料よりなる膜を第１の強誘電体膜９８として形成してもよい。更に、(Bi_1-xR_x)Ti₃O₁₂(Rは希土類元素で0＜x＜1)、SrBi₂Ta₂O₉(SBT)、及びSrBi₄Ti₄O₁₅等のBi層状化合物の膜を第１の強誘電体膜９８として形成してもよい。

ところで、この後は、第１の強誘電体膜９８の上に後続の膜を形成する工程に移るが、その膜を形成するための成膜チャンバが第１の強誘電体膜９８用のMOCVDチャンバとは別の半導体製造装置に設けられている場合がある。

その場合は、第１の強誘電体膜９８を形成した後にMOCVDチャンバからシリコン基板３０を出し、そのシリコン基板３０を大気中で搬送して別の半導体装置に移す必要がある。

このとき、第１の強誘電体膜４９の表面が大気中の水分や二酸化炭素等の不純物に曝され、これらの不純物が第１の強誘電体膜４９の膜中に侵入することになる。その不純物は、後の工程で膜剥がれが発生する原因となる。

このような膜剥がれを防止するため、本実施形態では、図３５（ｃ）に示すように、大気中を搬送された後の第１の強誘電体膜９８に対してアニールを行い、第１の強誘電体膜９８に含まれている不純物を膜外に脱離させる。

そのアニールは、例えば５×１０^-6〜１×１０^-3Pa程度の減圧雰囲気において約６０秒間行われる。このように減圧下でアニールを行うことにより、第１の強誘電体膜４９の膜中の不純物が膜外に脱離され易くなる。また、アニール時の基板温度は、１００〜３５０℃、例えば１５０℃とされる。

このアニールに使用されるチャンバは特に限定されず、デガスチャンバのような加熱用チャンバを使用してもよいし、スパッタチャンバのヒーターステージを流用してアニールを行ってもよい。或いは、RTAチャンバや炉を用いてアニールを行ってもよい。

また、アニール雰囲気は特に限定されず、非プラズマ雰囲気とプラズマ雰囲気のいずれであってもよい。

このうち、非プラズマ雰囲気としては、例えば、Ar、N₂、及びO₂のいずれかがある。一方、プラズマ雰囲気としては、例えば、O₂プラズマ又はN₂Oプラズマがある。

このようにしてアニールした後は、第１の強誘電体膜９８に大気中の不純物が再吸着するのを防止するために、第１の強誘電体膜９８を大気に曝さずに次の工程を行う。

本実施形態では、第１の強誘電体膜９８をアニールするのに使用したアニールチャンバと同一の半導体製造装置に設けられたRFスパッタチャンバにシリコン基板３０を移す。そのRFスパッタチャンバはアニールチャンバと同一の半導体装置に設けられているので、第１の強誘電体膜９８が大気に曝されることはない。

そして、図３６（ａ）に示すように、そのRFスパッタチャンバを用いて第１の強誘電体膜９８の上にPZT膜を約１〜３０nm、例えば２０nmに形成し、このPZT膜を第２の強誘電体膜９９とする。このようにスパッタ法で形成されたPZTは成膜直後では結晶化していないので、この時点では第２の強誘電体膜９９は非晶質となっている。

また、第１実施形態で説明したように、後で結晶化した後の第２の強誘電体膜の配向が（１１１）方向に揃うようにするため、第２の強誘電体膜９９の成膜温度は０℃〜１５０℃程度であるのが好ましい。

次いで、図３６（ｂ）に示すように、第２の強誘電体膜９９の上に第２の導電膜１００としてスパッタ法で酸化イリジウム膜を厚さ１０〜７５nm、例えば５０nmに形成する。

そのスパッタ法では、アルゴンガスと酸素ガスとの混合ガスでイリジウムターゲットをスパッタすることにより、イリジウムターゲットから飛散したイリジウムをスパッタ雰囲気中で酸化し、上記の酸化イリジウム膜を形成する。

このとき、全スパッタガスに占める酸素ガスの割合は、流量比で１０〜６０％であるのが好ましい。本実施形態では、アルゴンガスと酸素ガスの流量をいずれも１００sccmとする。

基板温度については、２０〜４００℃の範囲内で第２の導電膜１００を形成し得る。その範囲内において高温側と低温側のどちらを選択するかは、第１実施形態で説明したように、第１及び第２の強誘電体膜９８、９９の残留分極電荷量とリーク電流のどちらを優先させるかによる。

第１実施形態ではリーク電流の低減を優先させるべく室温程度の低温で成膜したが、本実施形態では残留分極電荷量を優先させるべく３００℃の基板温度で第２の導電膜１００を形成する。この場合、スパッタパワーは１〜２kW程度とする。このような条件を採用することで、成膜の時点で結晶化した酸化イリジウム膜が形成される。

３００℃程度の高温で第２の導電膜１００を成膜すると、その成膜の最中に、第１及び第２の強誘電体膜９９、１００に含まれる大気中の不純物が成膜雰囲気に脱離する。そのため、本実施形態では、第１実施形態で説明したような第２の強誘電体膜５０に対する第２のアニール（図１５（ｂ））を行わなくとも、不純物の低減を図ることができる。

但し、不純物の低減の万全を期すために、第１実施形態と同じようにして第２の強誘電体膜１００に対してアニールを行ってもよい。

なお、第２の導電膜１００は酸化イリジウム膜に限定されない。プラチナ、ルテニウム、ロジウム、レニウム、オスミウム、及びパラジウムのいずれかよりなるスパッタターゲットを用い、これらの金属が酸化する条件でスパッタをすることで、第２の導電膜１００を形成してもよい。

続いて、図３７（ａ）に示すように、第２の導電膜１００が形成されている状態で第２の強誘電体膜９９に対して結晶化アニールを行い、第２の強誘電体膜９９のPZTを結晶化させる。

この結晶化アニールは酸素含有雰囲気中で行われるため、アニール雰囲気から第２の強誘電体膜９９に酸素が供給され、第２の強誘電体膜９９の酸素欠損が補償される。更に、この結晶化アニールによって、第２の導電膜１００の形成時に第２の強誘電体膜９９が受けたプラズマダメージを回復できるという利点も得られる。

本実施形態では、酸素ガスとアルゴンガスとの混合ガス雰囲気中でRTAによりこのアニールを行う。この場合、全アニール雰囲気中で酸素ガスが占める割合を流量比で１〜５０％とする。例えば、酸素ガスの流量を２０sccm、アルゴンガスの流量を２０００sccmとする。また、処理時間は６０秒とし、基板温度は６５０〜７５０℃、例えば７２５℃とする。

この後に、図３７（ｂ）に示すように、第２の導電膜１００の上にスパッタ法により酸化イリジウム膜を厚さ約１００〜３００nmに形成し、その酸化イリジウム膜を第１の導電性保護膜１０１とする。

この第１の導電性保護膜１０１の成膜条件は特に限定されない。

本実施形態では、スパッタガスとしてアルゴンガスと酸素ガスを使用すると共に、成膜圧力を０．８Paとする。そして、１．０kWのスパッタパワーで成膜時間を７９秒とすることで、厚さが約２００nmの酸化イリジウムよりなる第１の導電性保護膜１０１を形成する。

その第１の導電性保護膜１０１の膜中で酸素が不足すると、還元作用のあるイリジウムが第１の導電性保護膜１０１で占める割合が増えてしまう。こうなると、水分等が第１の導電性保護膜１０１で還元されて水素となり、その水素によって第１及び第２の強誘電体膜９８、９９が劣化するおそれがある。

そのため、第１の導電性保護膜１０１の酸化イリジウムとして、その組成が酸化イリジウムの化学量論的組成（IrO₂）になるべく近いものを用いることで、膜中でイリジウムが占める割合を低減し、水素による強誘電体膜９８、９９の劣化を防止するのが好ましい。その酸化イリジウムの組成は、スパッタガス中の酸素ガスの流量比を調節することである程度制御できる。

なお、第１の導電性保護膜１０１の材料は酸化イリジウムに限定されない。酸化イリジウムに代えて、イリジウム、ルテニウム、ロジウム、レニウム、オスミウム、及びパラジウムのいずれかの膜、又はこれらの酸化物よりなる膜、若しくはSrRuO₃膜のいずれかの単層膜又はこれらの積層膜を第１の導電性保護膜１０１として形成してもよい。

次に、図３８（ａ）に示すように、第１の導電性保護膜１０１の上に第２の導電性水素バリア膜１０２としてイリジウム膜をスパッタ法で厚さ約１００nmに形成する。

そのスパッタ法では、スパッタガスとしてアルゴンガスを使用すると共に、成膜圧力を１Pa、スパッタパワーを１．０kWとする。

なお、イリジウム膜に代えて、プラチナ膜或いはSrRuO₃膜を第２の導電性水素バリア膜１０２として形成してもよい。

この後に、第１及び第２の強誘電体膜９８、９９を形成するときにシリコン基板３０の裏面に付着したPZTを洗浄して除去する。

次に、図３８（ｂ）に示す断面構造を得るまでの工程について説明する。

まず、第２の導電性水素バリア膜１０２の上にスパッタ法で窒化チタン膜を形成し、その窒化チタン膜を第１のハードマスク１０３とする。

第１のハードマスク１０３は窒化チタン膜に限定されない。窒化チタンアルミニウム膜、窒化タンタルアルミニウム（TaAlN）膜、窒化タンタル（TaN）膜のいずれかの単層膜或いはこれらの積層膜を第１のハードマスク１０３として形成してもよい。

そして、TEOSガスを使用するプラズマCVD法により、第１のハードマスク１０３の上に第２のハードマスク１０４として酸化シリコン膜を形成する。

その後に、フォトリソグラフィとエッチングにより第１及び第２のハードマスク１０３、１０４をパターニングし、これらのマスクを図示のような島状とする。

次いで、図３９（ａ）に示すように、HBr、O₂、Ar、及びC₄F₈の混合ガスをエッチングガスとするプラズマエッチングにより、第１及び第２のハードマスク１０３、１０４で覆われていない部分の各膜９７〜１０２をドライエッチングする。

これにより、第１の導電膜９７と第２の導電膜１００がそれぞれ下部電極９７ａ及び上部電極１００ａとなり、第１及び第２の強誘電体膜９８、９９がキャパシタ誘電体膜９８ａとなる。

ここまでの工程により、シリコン基板３０のセル領域に、下部電極９７ａ、キャパシタ誘電体膜９８ａ、及び上部電極１００ａを備えた強誘電体キャパシタQが形成されたことになる。

次いで、図３９（ｂ）に示すように、ドライエッチング又はウエットエッチングにより第２のハードマスク１０４を除去する。

そして、図４０（ａ）に示すように、キャパシタQで覆われていない部分の下地導電膜９４、結晶性導電膜９５、及び導電性酸素バリア膜９６をドライエッチングして除去する。

このエッチングは、例えば、ダウンフロー型プラズマエッチングチャンバを用い、流量比で５％のCF₄ガスと９５％のO₂ガスとの混合ガスをエッチングガスとして行われる。また、チャンバの上部電極には周波数が２．４５GHzでパワーが１４００Wの高周波電力が供給され、基板温度は２００℃とされる。

なお、第１のハードマスク１０３は、このエッチングでは除去されず、キャパシタQの上に残存する。

続いて、図４０（ｂ）に示すように、シリコン基板３０の上側全面に第１の水素バリア絶縁膜１１０としてスパッタ法でアルミナ膜を厚さ約２０nmに形成する。なお、スパッタ法に代えて、MOCVD法により厚さ約２〜５nmのアルミナ膜を形成するようにしてもよい。

その後に、ここまでの工程でキャパシタ誘電体膜９８ａが受けたダメージを回復させる目的で、酸素含有雰囲気中でキャパシタ誘電体膜９８ａに対して回復アニールを施す。この回復アニールの条件は特に限定されないが、本実施形態では、炉内において基板温度５５０〜７００℃、例えば６００℃として行われる。

また、この回復アニールによって、上部電極１００ａの上に残存する窒化チタンよりなる第１のハードマスク１０３も酸化する。このように酸化された第１のハードマスク１０３では、その上層の酸素含有量が下層におけるよりも多くなる。

続いて、図４１（ａ）に示すように、第１の水素バリア絶縁膜１１０の上に第２の水素バリア絶縁膜１１１としてMOCVD法によりアルミナ膜を厚さ約３８nmに形成する。

第１及び第２の水素バリア絶縁膜１１０、１１１は、水素や水分等の還元性物質の透過を阻止する機能に優れたアルミナよりなり、還元性物質によってキャパシタ誘電体膜が還元されてその強誘電体特性が劣化するのを防止する役割を担う。

そのような機能を有する膜としては、アルミナ膜の他に、酸化チタン膜、酸化タンタル膜、酸化ジルコニウム膜、窒化アルミニウム膜、窒化タンタル膜、及び酸窒化アルミニウム膜があり、これらのいずれかを第１及び第２の水素バリア絶縁膜１１０、１１１として形成してもよい。

次に、図４１（ｂ）に示す断面構造を得るまでの工程について説明する。

まず、第２の水素バリア絶縁膜１１１の上にプラズマCVD法により酸化シリコン膜を厚さ約１５００nmに形成し、その酸化シリコン膜を第３の層間絶縁膜１１２とする。そのプラズマCVD法では、例えば、TEOSガスと酸素ガスとヘリウムガスとの混合ガスが成膜ガスとして使用される。

その後に、この第３の層間絶縁膜１１２の上面をCMP法により研磨して平坦化する。

次いで、N₂Oプラズマ又はN₂プラズマの雰囲気において第３の層間絶縁膜１１２をアニールすることにより、第３の層間絶縁膜１１２を脱水すると共に、その上面を窒化して水分の再吸着を防止する。

次に、第３の層間絶縁膜１１２の上に、スパッタ法又はMOCVD法により第３の水素バリア絶縁膜１１３としてアルミナ膜を厚さ約２０〜１００nmに形成する。

更に、TEOSガスを使用するプラズマCVD法により、この第３の水素バリア絶縁膜１１３の上に酸化シリコン膜を厚さ約８００〜１０００nmに形成し、この酸化シリコン膜をキャップ絶縁膜１１４とする。

なお、酸化シリコン膜に代えて、酸窒化シリコン膜又は窒化シリコン膜をキャップ絶縁膜１１４として形成してもよい。

次いで、図４２（ａ）に示すように、フォトリソグラフィとエッチングにより各絶縁膜１１０〜１１４をパターニングし、上部電極１００ａの上方のこれらの絶縁膜に第２のホール１１２ａを形成する。

そして、ここまでの工程でキャパシタ誘電体膜９８ａが受けたダメージを回復させるために、酸素含有雰囲気中で基板温度を約４５０℃として回復アニールを行う。

次に、図４２（ｂ）に示すように、フォトリソグラフィとエッチングにより、第２のソース／ドレイン領域３６ｂの上方の各絶縁膜９２、９３、１１０〜１１４に第３のホール１１２ｂを形成する。

その後に、アニールにより第３の層間絶縁膜１１３等を脱水する。そのアニールは、第３のホール１１２ｂから露出している第１の導電性プラグ４３の酸化を防ぐために、不活性ガス雰囲気中又は減圧雰囲気中で行うのが好ましい。

次に、図４３に示す断面構造を得るまでの工程について説明する。

まず、RFエッチングにより各ホール１１２ａ、１１２ｂの内面をエッチングして清浄化する。

そして、各ホール１１２ａ、１１２ｂの内面とキャップ絶縁膜１１４の上面に、グルー膜としてスパッタ法により窒化チタン膜を厚さ約１２５nmに形成する。

なお、第２のソース／ドレイン領域３６ｂの上方の第３のホール１１２ｂのアスペクト比は第２のホール１１２ａよりも高い。よって、第１実施形態で説明したSIP(Self Ionized Plasma)技術を用いたスパッタ法を用いることで、各ホール１１２ａ、１１２ｂ内にカバレッジの良好なグルー膜を形成するのが好ましい。

なお、グルー膜は窒化チタン膜に限定されない。窒化チタン膜に代えて、TaN、CrN、HfN、ZrN、TiAlN、TaAlN、TiSiN、TaSiN、CrAlN、HfAlN、ZrAlN、TiON、TaON、CrON、HfON、ZrON、TiAlON、TaAlON、CrAlON、HfAlON、ZrAlON、TiSiON、TaSiON、Ir、Ru、IrOx、RuOxのいずれかよりなる膜をグルー膜として形成してもよい。更に、Ti膜とTiN膜との積層膜、Ti膜とTaN膜との積層膜、Ta膜とTiN膜との積層膜、Ta膜とTaN膜との積層膜をグルー膜として形成してもよい。

そして、このグルー膜の上にCVD法でタングステン膜を厚さ約３００nmに形成し、そのタングステン膜で各ホール１１２ａ、１１２ｂを完全に埋め込む。なお、タングステン膜に代えて銅膜を形成してもよい。

そして、キャップ絶縁膜１１４の上面の余分なタングステン膜とグルー膜とをCMP法により研磨して除去し、これらの膜を各ホール１１２ａ、１１２ｂ内に第３及び第４の導電性プラグ１１６、１１７として残す。

これらの導電性プラグのうち、第３の導電性プラグ１１６は、キャパシタQの上部電極１００ａと電気的に接続される。一方、第４の導電性プラグ１１７は、第２のソース／ドレイン領域３６ｂの上の第１の導電性プラグ４３と電気的に接続される。

各導電性プラグ１１６、１１７の構造は特に限定されない。例えば、上記のタングステン膜を更にエッチバックしてその上面を各ホール１１２ａ、１１２ｂの途中の深さにまで下げ、更にその上に銅膜を形成することで、ホール１１２ａ、１１２ｂの上部を銅膜で充填するようにしてもよい。その場合、タングステンに代えてポリシリコン膜を形成してもよい。

次いで、導電性プラグ１１６、１１７の上面の自然酸化膜を除去するために、該上面をアルゴンプラズマのスパッタエッチングによりエッチングする。

そして、導電性プラグ１１６、１１７とキャップ絶縁膜１１４のそれぞれの上にスパッタ法で金属積層膜を形成し、それをパターニングして一層目金属配線１１５を形成する。

その金属積層膜として、例えば、厚さ約５０nmの窒化チタン膜、厚さ約５５０nmの銅含有アルミニウム膜、厚さ約５nmのチタン膜、及び厚さ約５０nmの窒化チタン膜をこの順に形成する。

この後は、二層目〜五層目金属配線と層間絶縁膜とを交互に積層して多層配線構造を得るが、その詳細については省略する。

以上説明した本実施形態では、図３５（ｃ）を参照して説明したように、結晶化した第１の強誘電体膜９８に対してアニールを行う。結晶化した強誘電体膜は非晶質の膜よりも大気中の二酸化炭素や水分等の不純物を吸収し易い。その不純物は上記のアニールによって第１の強誘電体膜９８から脱離される。これにより、不純物が原因で第２の強誘電体膜９９と第２の導電膜１００との界面で膜剥がれが発生するのが防止され、強誘電体キャパシタQを備えた半導体装置の信頼性が向上する。

以下に、本発明の諸態様を付記にまとめる。

（付記１） 半導体基板の上方に絶縁膜を形成する工程と、
前記絶縁膜の上に第１の導電膜を形成する工程と、
前記第１の導電膜の上に、結晶化した第１の強誘電体膜を形成する工程と、
前記第１の強誘電体膜に対して第１のアニールを行う工程と、
前記第１のアニールの後、前記半導体基板を大気に曝さないように前記第１の強誘電体膜の上に非晶質の第２の強誘電体膜を形成する工程と、
前記第２の強誘電体膜の上に第２の導電膜を形成する工程と、
前記第２の導電膜を形成した後、前記第２の強誘電体膜をアニールして結晶化する工程と、
前記第１の導電膜、前記第１の強誘電体膜、前記第２の強誘電体膜、及び前記第２の導電膜をパターニングして強誘電体キャパシタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。

（付記２） 前記第１のアニールにおける基板温度を、前記第２の強誘電体膜を形成するときの基板温度よりも高くすることを特徴とする付記１に記載の半導体装置の製造方法。

（付記３） 前記第１のアニールにおける基板温度を、前記第１の強誘電体膜の結晶化温度よりも低くすることを特徴とする付記１又は付記２に記載の半導体装置の製造方法。

（付記４） 前記第１のアニールにおける基板温度を１５０℃〜３５０℃とすることを特徴とする付記１〜３のいずれかに記載の半導体装置の製造方法。

（付記５） 前記第１のアニールを、水素が排除された雰囲気内で行うことを特徴とする付記１〜４のいずれかに記載の半導体装置の製造方法。

（付記６） 前記第１のアニールを、酸素が含まれる雰囲気内で行うことを特徴とする付記１〜５のいずれかに記載の半導体装置の製造方法。

（付記７） 前記第１のアニールを、O₂プラズマ又はN₂Oプラズマの雰囲気内で行うことを特徴とする付記１〜６のいずれかに記載の半導体装置の製造方法。

（付記８） 前記第１のアニールを、Ar、N₂、及びO₂の非プラズマ雰囲気内で行うことを特徴とする付記１〜６のいずれかに記載の半導体装置の製造方法。

（付記９） 前記第１のアニールの前に、前記第１の強誘電体膜の表面を水洗する工程を更に有することを特徴とする付記１〜８のいずれかに記載の半導体装置の製造方法。

（付記１０） 前記第２の強誘電体膜を形成する工程の後であって、前記第２の導電膜を形成する工程の前に、前記第２の強誘電体膜に対して第２のアニールをする工程を更に有することを特徴とする付記１〜付記９のいずれかに記載の半導体装置の製造方法。

（付記１１） 前記第２のアニールにおける基板温度を、前記第２の強誘電体膜の結晶化温度よりも低くすることを特徴とする付記１０に記載の半導体装置の製造方法。

（付記１２） 前記第２のアニールの後、前記第２の強誘電体膜を大気に曝すことなしに、前記第２の導電膜を形成する工程に移ることを特徴とする付記１０又は付記１１に記載の半導体装置の製造方法。

（付記１３） 前記第１のアニールを行う工程、前記第２の強誘電体膜を形成する工程、及び前記第２の導電膜を形成する工程の各々を同一の半導体製造装置で行うことにより、これらの工程間で前記半導体基板を大気に曝さないようにすることを特徴とする付記１〜９のいずれかに記載の半導体装置の製造方法。

（付記１４） 前記結晶化した第１の強誘電体膜を形成する工程は、非晶質の前記第１の強誘電体膜を形成する工程と、前記第１の強誘電体膜をアニールして結晶化させる工程とを有することを特徴とする付記１〜１３のいずれかに記載の半導体装置の製造方法。

（付記１５） 前記結晶化した第１の強誘電体膜を形成する工程は、MOCVD法により成膜の時点で結晶化した強誘電体膜を形成することにより行われることを特徴とする付記１〜１３のいずれかに記載の半導体装置の製造方法。

（付記１６） 前記第１の強誘電体膜と前記第２の強誘電体膜の少なくとも一方を、０℃〜１５０℃の基板温度でスパッタ法により形成することを特徴とする付記１〜１３のいずれかに記載の半導体装置の製造方法。

（付記１７） 前記第１のアニールを行う工程の前に、前記第１の強誘電体膜が大気に曝されることを特徴とする付記１に記載の半導体装置の製造方法。

図１（ａ）〜（ｃ）は、調査に使用したサンプルの作製方法を工程順に示す断面図（その１）である。 図２（ａ）〜（ｃ）は、調査に使用したサンプルの作製方法を工程順に示す断面図（その２）である。 図３は、調査に使用したサンプルの作製方法を工程順に示す断面図（その３）である。 図４は、欠陥検査装置を用いてサンプルを検査して得られたウエハマップである。 図５は、図４の欠陥の一つをSEMにより観察して得られた平面図である。 図６（ａ）は、図５の欠陥の断面TEM像を基にして描いた図であり、図６（ｂ）は、図６（ａ）の拡大断面図である。 図７は、TDSによる調査に使用されたサンプルの断面図である。 図８は、PZT膜に含まれる水の量をTDSで測定して得られたグラフである。 図９は、図８と同じサンプルについて、PZT膜の膜中の二酸化炭素の量をTDS法により調査して得られたグラフである。 図１０は、膜剥がれのメカニズムについて示す模式図である。 図１１（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１）である。 図１２（ａ）〜（ｃ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その２）である。 図１３（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その３）である。 図１４（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その４）である。 図１５（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その５）である。 図１６（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その６）である。 図１７（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その７）である。 図１８（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その８）である。 図１９（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その９）である。 図２０（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１０）である。 図２１（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１１）である。 図２２（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１２）である。 図２３（ａ）、（ｂ）は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１３）である。 図２４は、本発明の第１実施形態に係る半導体装置の製造途中の断面図（その１４）である。 図２５は、本発明の第１実施形態に係る半導体装置の製造工程の主要ステップを示すフローチャートである。 図２６は、２５枚のシリコン基板の面内における膜剥がれによる欠陥の数を調査して得られたグラフである。 図２７は、図２６で調査したウエハのなかの一枚のウエハマップである。 図２８は、図２６の欠陥の一つをSEMにより観察して得られた平面像である。 図２９は、第１のアニールと第２のアニールの両方を行った場合のウエハマップである。 図３０は、本発明の第１実施形態の第１変形例に係るフローチャートである。 図３１は、本発明の第１実施形態の第２変形例に係るフローチャートである。 図３２（ａ）〜（ｃ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１）である。 図３３（ａ）〜（ｃ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その２）である。 図３４（ａ）〜（ｃ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その３）である。 図３５（ａ）〜（ｃ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その４）である。 図３６（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その５）である。 図３７（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その６）である。 図３８（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その７）である。 図３９（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その８）である。 図４０（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その９）である。 図４１（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１０）である。 図４２（ａ）、（ｂ）は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１１）である。 図４３は、本発明の第２実施形態に係る半導体装置の製造途中の断面図（その１２）である。

符号の説明

１、２０、３０…シリコン基板、３…第１の導電膜、５…第１の強誘電体膜、７…第２の強誘電体膜、１０…不純物、１１…第３の導電膜、２１…PZT膜、３１…素子分離絶縁膜、３２…pウェル、３３…ゲート絶縁膜、３４…ゲート電極、３５ａ、３５ｂ…第１、第２のソース／ドレインエクステンション、３６ａ、３６ｂ…第１、第２のソース／ドレイン領域、３７…絶縁性スペーサ、３８…高融点シリサイド層、４１…カバー絶縁膜、４２…第１の層間絶縁膜、４２ａ…コンタクトホール、４３…第１の導電性プラグ、４５…酸化防止絶縁膜、４６…絶縁性密着膜、４７…下部電極密着膜、４８…第１の導電膜、４９…第１の強誘電体膜、５０…第２の強誘電体膜、５１…第２の導電膜、５２…導電性保護膜、５３…ハードマスク、５７…第１のレジストパターン、６１…下部電極、６２…キャパシタ誘電体膜、６３…上部電極、６５…第１の水素バリア絶縁膜、７０…第２の水素バリア絶縁膜、７１…第２の層間絶縁膜、７１ａ〜７１ｃ…第１〜第３のホール、７２…第３の水素バリア絶縁膜、７３…キャップ絶縁膜、７５…グルー膜、７６…タングステン膜、７７…第２の導電性プラグ、７８〜６２…一層目〜五層目金属配線、８３〜８６…第３〜第６の層間絶縁膜、８７、８８…第１、第２のパッシベーション膜、９１…第２の導電性プラグ、９２…酸化防止絶縁膜、９３…第２の層間絶縁膜、９３ａ…第１のホール、９４…下地導電膜、９５…結晶性導電膜、９６…導電性酸素バリア膜、９７…第１の導電膜、９８…第１の強誘電体膜、９９…第２の強誘電体膜、１００…第２の導電膜、１０１…第１の導電性保護膜、１０２…第２の導電性水素バリア膜、１０３…第１のハードマスク、１０４…第２のハードマスク、１１０…第１の水素バリア絶縁膜、１１１…第２の水素バリア絶縁膜、１１２…第３の層間絶縁膜、１１２ａ、１１２ｂ…第２、第３のホール、１１３…第３の水素バリア絶縁膜、１１４…キャップ絶縁膜、１１５…一層目金属配線、１１６、１１７…第３、第４の導電性プラグ。

Claims (5)

1. 半導体基板の上方に絶縁膜を形成する工程と、
   前記絶縁膜の上に第１の導電膜を形成する工程と、
   前記第１の導電膜の上に、結晶化した第１の強誘電体膜を形成する工程と、
   前記第１の強誘電体膜に対して、前記半導体基板の温度を１００〜３５０℃として、第１のアニールを行う工程と、
   前記第１のアニールの後、前記半導体基板を大気に曝さないように前記第１の強誘電体膜の上に非晶質の第２の強誘電体膜を形成する工程と、
   前記第２の強誘電体膜の上に第２の導電膜を形成する工程と、
   前記第２の導電膜を形成した後、前記第２の強誘電体膜をアニールして結晶化する工程と、
   前記第１の導電膜、前記第１の強誘電体膜、前記第２の強誘電体膜、及び前記第２の導電膜をパターニングして強誘電体キャパシタを形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
2. 前記第１の強誘電体膜を形成する工程は、スパッタ法により前記第１の強誘電体膜を形成する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第１のアニールの前に、前記第１の強誘電体膜の表面を水洗する工程を更に有することを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
4. 前記第２の強誘電体膜を形成する工程の後であって、前記第２の導電膜を形成する工程の前に、前記第２の強誘電体膜に対して第２のアニールをする工程を更に有することを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
5. 前記第１のアニールを行う工程、前記第２の強誘電体膜を形成する工程、及び前記第２の導電膜を形成する工程の各々を同一の半導体製造装置で行うことにより、これらの工程間で前記半導体基板を大気に曝さないようにすることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。

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