JPH05343617A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH05343617A JPH05343617A JP4152555A JP15255592A JPH05343617A JP H05343617 A JPH05343617 A JP H05343617A JP 4152555 A JP4152555 A JP 4152555A JP 15255592 A JP15255592 A JP 15255592A JP H05343617 A JPH05343617 A JP H05343617A
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- capacitor
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Abstract
(57)【要約】
【目的】 高集積化されたＤＲＡＭにおいて、容量のば
らつきの小さいキャパシタを備えた半導体記憶装置を提
供することを目的とする。 【構成】 メモリーセルのキャパシタ材料として結晶質
誘電体を用いたダイナミック・ランダム・アクセス・メ
モリー（ＤＲＡＭ）において、前記結晶質誘電体材料の
結晶粒の平均粒径が０．１μｍ以下であることを特徴と
する。 【効果】 高集積化されたＤＲＡＭのキャパシタの容量
をばらつきの小さい状態で作製することが可能になり、
誤動作の少ないＤＲＡＭを提供することができる。
らつきの小さいキャパシタを備えた半導体記憶装置を提
供することを目的とする。 【構成】 メモリーセルのキャパシタ材料として結晶質
誘電体を用いたダイナミック・ランダム・アクセス・メ
モリー（ＤＲＡＭ）において、前記結晶質誘電体材料の
結晶粒の平均粒径が０．１μｍ以下であることを特徴と
する。 【効果】 高集積化されたＤＲＡＭのキャパシタの容量
をばらつきの小さい状態で作製することが可能になり、
誤動作の少ないＤＲＡＭを提供することができる。
Description
【０００１】
【産業上の利用分野】本発明は、結晶質誘電体をメモリ
ーセルのキャパシタ材料として用いた半導体記憶装置に
関する。
ーセルのキャパシタ材料として用いた半導体記憶装置に
関する。
【０００２】
【従来の技術】ＬＳＩメモリー特にダイナミック・ラン
ダム・アクセス・メモリー（ＤＲＡＭ）は、過去３年で
約４倍の高集積化が進んでおり、今後も同じような速度
で高集積化が進むと予想されている。このような高集積
化が進行するに伴って、メモリーセルにおけるキャパシ
タの占める面積の割合は誘電体としてシリコンの酸化物
などを用いている限りしだいに大きくなっている。この
ため、例えば４ＭビットＤＲＡＭにおいては、メモリー
セル内のキャパシタにおいて半導体基板上に電極、誘電
体層および電極を積層したスタック型や、同基板に溝を
掘り溝内に薄い誘電体層を介して電極を埋めこんだトレ
ンチ型など３次元構造が採用されている。ところが、今
後さらに高集積化が進むと、その構造はますます複雑に
なり必要なキャパシタの実効面積を確保できなくなるこ
とが懸念されている。このような観点から、従来からＤ
ＲＡＭのキャパシタ材料として使用されているシリコン
の酸化物（ＳｉＯ2 ：比誘電率約４）や窒化物（Ｓｉ3
Ｎ4 ：比誘電率約７）に替えて誘電率の大きな誘電体を
用いて構造を簡略化することが検討されている。
ダム・アクセス・メモリー（ＤＲＡＭ）は、過去３年で
約４倍の高集積化が進んでおり、今後も同じような速度
で高集積化が進むと予想されている。このような高集積
化が進行するに伴って、メモリーセルにおけるキャパシ
タの占める面積の割合は誘電体としてシリコンの酸化物
などを用いている限りしだいに大きくなっている。この
ため、例えば４ＭビットＤＲＡＭにおいては、メモリー
セル内のキャパシタにおいて半導体基板上に電極、誘電
体層および電極を積層したスタック型や、同基板に溝を
掘り溝内に薄い誘電体層を介して電極を埋めこんだトレ
ンチ型など３次元構造が採用されている。ところが、今
後さらに高集積化が進むと、その構造はますます複雑に
なり必要なキャパシタの実効面積を確保できなくなるこ
とが懸念されている。このような観点から、従来からＤ
ＲＡＭのキャパシタ材料として使用されているシリコン
の酸化物（ＳｉＯ2 ：比誘電率約４）や窒化物（Ｓｉ3
Ｎ4 ：比誘電率約７）に替えて誘電率の大きな誘電体を
用いて構造を簡略化することが検討されている。
【０００３】すなわち、ＤＲＡＭのメモリーセル中のキ
ャパシタの実効面積の絶対値は、高集積化が進んでも放
射線によるソフトエラーを防止するために一定の容量が
必要となることから、あまり小さくなっていない。しか
しながら、前述のごとく、今後さらに高集積化が進むに
したがってメモリーセルにおいて必要なキャパシタの実
効面積を確保できなくなってくると予想されるので、キ
ャパシタ材料に誘電率の大きな材料の使用を検討しなけ
ればならない。例えば１ＧＤＲＡＭにおいてはキャパシ
タ部分として使用できる平面面積の値は０．１μｍ2 程
度になるものと予想され、トレンチ型の３次元構造のキ
ャパシタを作ることは困難であると考えられている。前
記平面面積に単純化したキャパシタを作製するためには
誘電率の大きな材料が必要なことは明らかである。前記
のキャパシタの実効面積の大きさは、キャパシタの構造
を単純なプレナー型とすると１辺が約０．３３μｍの大
きさの正方形となり非常に小さな面積である。このよう
な状況は、単純な形のスタック型の場合もほぼ同じであ
る。
ャパシタの実効面積の絶対値は、高集積化が進んでも放
射線によるソフトエラーを防止するために一定の容量が
必要となることから、あまり小さくなっていない。しか
しながら、前述のごとく、今後さらに高集積化が進むに
したがってメモリーセルにおいて必要なキャパシタの実
効面積を確保できなくなってくると予想されるので、キ
ャパシタ材料に誘電率の大きな材料の使用を検討しなけ
ればならない。例えば１ＧＤＲＡＭにおいてはキャパシ
タ部分として使用できる平面面積の値は０．１μｍ2 程
度になるものと予想され、トレンチ型の３次元構造のキ
ャパシタを作ることは困難であると考えられている。前
記平面面積に単純化したキャパシタを作製するためには
誘電率の大きな材料が必要なことは明らかである。前記
のキャパシタの実効面積の大きさは、キャパシタの構造
を単純なプレナー型とすると１辺が約０．３３μｍの大
きさの正方形となり非常に小さな面積である。このよう
な状況は、単純な形のスタック型の場合もほぼ同じであ
る。
【０００４】上記の考え方に基づいて、近年ＤＲＡＭ用
キャパシタ材料としてＴａ2 Ｏ5 （比誘電率約２５）が
有力な材料として検討が続けられており、さらに誘電率
が大きな材料として、例えば、強誘電体であるジルコン
酸チタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ）、チタン酸バ
リウムや、高誘電率を有する常誘電体であるチタン酸ス
トロンチウム（ＳｒＴｉＯ3 ）、などの結晶質誘電体が
検討されている。このうち特に前記結晶質誘電体をキャ
パシタ材料として使用すると、結晶質誘電体の有する大
きな誘電率に基づき、キャパシタの構造を単純化しても
非常に大きな容量を得ることができる。したがってこの
ような結晶質誘電体は、高集積化されたＤＲＡＭ用キャ
パシタ材料としての期待が大きい。しかしながら、前記
結晶質誘電体をキャパシタ材料として使用したＤＲＡＭ
においては、キャパシタの実効面積をより小さくした場
合に各メモリーセルごとのキャパシタの容量のばらつき
が大きく、いまだ実用化には至っていない。
キャパシタ材料としてＴａ2 Ｏ5 （比誘電率約２５）が
有力な材料として検討が続けられており、さらに誘電率
が大きな材料として、例えば、強誘電体であるジルコン
酸チタン酸鉛（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 ）、チタン酸バ
リウムや、高誘電率を有する常誘電体であるチタン酸ス
トロンチウム（ＳｒＴｉＯ3 ）、などの結晶質誘電体が
検討されている。このうち特に前記結晶質誘電体をキャ
パシタ材料として使用すると、結晶質誘電体の有する大
きな誘電率に基づき、キャパシタの構造を単純化しても
非常に大きな容量を得ることができる。したがってこの
ような結晶質誘電体は、高集積化されたＤＲＡＭ用キャ
パシタ材料としての期待が大きい。しかしながら、前記
結晶質誘電体をキャパシタ材料として使用したＤＲＡＭ
においては、キャパシタの実効面積をより小さくした場
合に各メモリーセルごとのキャパシタの容量のばらつき
が大きく、いまだ実用化には至っていない。
【０００５】
【発明が解決しようとする課題】このように、従来よ
り、結晶質誘電体をＤＲＡＭのメモリーセルのキャパシ
タ材料として用いることが試みられているが、得られた
半導体記憶装置では、キャパシタの実効面積が小さくな
ると、各メモリーセルごとにキャパシタの容量がばらつ
いてしまうという欠点があり、何とかこのばらつきを解
消させたいという要望が高まりつつあった。
り、結晶質誘電体をＤＲＡＭのメモリーセルのキャパシ
タ材料として用いることが試みられているが、得られた
半導体記憶装置では、キャパシタの実効面積が小さくな
ると、各メモリーセルごとにキャパシタの容量がばらつ
いてしまうという欠点があり、何とかこのばらつきを解
消させたいという要望が高まりつつあった。
【０００６】この発明はこのような従来の課題を解決す
るためになされたもので、その目的とするところは、高
集積化されたＤＲＡＭなどにおいて容量のばらつきのな
いキャパシタを備えた半導体記憶装置を提供することに
ある。
るためになされたもので、その目的とするところは、高
集積化されたＤＲＡＭなどにおいて容量のばらつきのな
いキャパシタを備えた半導体記憶装置を提供することに
ある。
【０００７】
【課題を解決するための手段及び作用】上記目的を達成
するためになされた本願第１の発明は、メモリーセルの
キャパシタ材料として結晶質誘電体を用いた半導体記憶
装置において、前記結晶質誘電体の結晶粒の平均粒径が
０．１μｍ以下であることを特徴とする半導体記憶装置
であり、本願第２の発明は、前記結晶質誘電体の結晶粒
の方位がＸ線回折のロッキングカーブで２．５°以下の
半値幅を有することを特徴とする半導体記憶装置であ
る。
するためになされた本願第１の発明は、メモリーセルの
キャパシタ材料として結晶質誘電体を用いた半導体記憶
装置において、前記結晶質誘電体の結晶粒の平均粒径が
０．１μｍ以下であることを特徴とする半導体記憶装置
であり、本願第２の発明は、前記結晶質誘電体の結晶粒
の方位がＸ線回折のロッキングカーブで２．５°以下の
半値幅を有することを特徴とする半導体記憶装置であ
る。
【０００８】図１に、本発明の半導体記憶装置を最も単
純なプレナー型のキャパシタを有するＤＲＡＭに適用し
た場合の断面図を示す。このような構造においては、結
晶質誘電体は、ＭＯＳトランジスタのドレイン領域１３
から引き出されたポリシリコンなど導電性材料からなる
ドレイン電極１７の上に堆積される。
純なプレナー型のキャパシタを有するＤＲＡＭに適用し
た場合の断面図を示す。このような構造においては、結
晶質誘電体は、ＭＯＳトランジスタのドレイン領域１３
から引き出されたポリシリコンなど導電性材料からなる
ドレイン電極１７の上に堆積される。
【０００９】本発明者らは、結晶質誘電体をキャパシタ
材料として用いたこれまでの半導体記憶装置において、
キャパシタの実効面積を小さくしたときにメモリーセル
ごとのキャパシタの容量がばらつく原因について研究を
進めた結果、次のような知見を得た。
材料として用いたこれまでの半導体記憶装置において、
キャパシタの実効面積を小さくしたときにメモリーセル
ごとのキャパシタの容量がばらつく原因について研究を
進めた結果、次のような知見を得た。
【００１０】すなわち、従来よりＤＲＡＭ用のキャパシ
タ材料として用いられてきたシリコン酸化物やシリコン
窒化物は、図３（ａ）に示すように、非晶質状態で使用
されて来たのに対し、Ｐｂ系強誘電体やチタン酸ストロ
ンチウムなどの結晶質誘電体では同図（ｂ）に示すよう
に結晶質状態で使用され、大きな誘電率を得るために結
晶におけるイオン分極が利用されている。なお図３中、
１，３はそれぞれキャパシタの上部電極、下部電極であ
り、２，４は非晶質誘電体または結晶質誘電体からなる
誘電体膜である。そして、通常、Ｐｂ系強誘電体やチタ
ン酸ストロンチウムなどの結晶質誘電体の膜をスパッタ
法やＣＶＤ法により堆積すると、その膜の結晶粒の平均
粒径は０．２〜０．５μｍ程度となる。なおこの結晶粒
の平均粒径は堆積した誘電体膜を透過型電子顕微鏡によ
り観察し、結晶粒径の値を線分法により算出したもので
あり、線分法とは、任意の直線を切る２つの結晶粒界間
の長さから粒径を求める方法である。ここで、平均粒径
の大きさが０．２〜０．５μｍ程度の結晶質誘電体の膜
を用いて、１ＧＤＲＡＭ程度の集積度で単純なプレナー
型もしくはスタック型のキャパシタを作製した場合、１
つのメモリーセルの中のキャパシタがほぼ１個もしくは
２個の結晶粒からなる結晶質誘電体の膜からなることと
なる。
タ材料として用いられてきたシリコン酸化物やシリコン
窒化物は、図３（ａ）に示すように、非晶質状態で使用
されて来たのに対し、Ｐｂ系強誘電体やチタン酸ストロ
ンチウムなどの結晶質誘電体では同図（ｂ）に示すよう
に結晶質状態で使用され、大きな誘電率を得るために結
晶におけるイオン分極が利用されている。なお図３中、
１，３はそれぞれキャパシタの上部電極、下部電極であ
り、２，４は非晶質誘電体または結晶質誘電体からなる
誘電体膜である。そして、通常、Ｐｂ系強誘電体やチタ
ン酸ストロンチウムなどの結晶質誘電体の膜をスパッタ
法やＣＶＤ法により堆積すると、その膜の結晶粒の平均
粒径は０．２〜０．５μｍ程度となる。なおこの結晶粒
の平均粒径は堆積した誘電体膜を透過型電子顕微鏡によ
り観察し、結晶粒径の値を線分法により算出したもので
あり、線分法とは、任意の直線を切る２つの結晶粒界間
の長さから粒径を求める方法である。ここで、平均粒径
の大きさが０．２〜０．５μｍ程度の結晶質誘電体の膜
を用いて、１ＧＤＲＡＭ程度の集積度で単純なプレナー
型もしくはスタック型のキャパシタを作製した場合、１
つのメモリーセルの中のキャパシタがほぼ１個もしくは
２個の結晶粒からなる結晶質誘電体の膜からなることと
なる。
【００１１】さらに、前記結晶質誘電体の膜は通常、導
電性の多結晶体膜、例えばポリシリコンの上に堆積され
るために、この結晶質誘電体の膜も多結晶体膜となる。
しかも通常は、図４（ａ）に示すように、個々のメモリ
ーセルの中のキャパシタの結晶質誘電体はそれぞれ異な
った結晶方位（図４には代表的に＜１１１＞方位で示し
てある）を持つ１個もしくは２個の結晶粒から構成され
ることになる。したがって、各メモリーセルのキャパシ
タの結晶質誘電体の結晶方位が異なるために、イオン分
極の程度が異なり、結果として各キャパシタの容量がば
らつき、ＤＲＡＭを正常に動作させる上で障害となって
いた。
電性の多結晶体膜、例えばポリシリコンの上に堆積され
るために、この結晶質誘電体の膜も多結晶体膜となる。
しかも通常は、図４（ａ）に示すように、個々のメモリ
ーセルの中のキャパシタの結晶質誘電体はそれぞれ異な
った結晶方位（図４には代表的に＜１１１＞方位で示し
てある）を持つ１個もしくは２個の結晶粒から構成され
ることになる。したがって、各メモリーセルのキャパシ
タの結晶質誘電体の結晶方位が異なるために、イオン分
極の程度が異なり、結果として各キャパシタの容量がば
らつき、ＤＲＡＭを正常に動作させる上で障害となって
いた。
【００１２】これに対し本願第１の発明は、上述したよ
うな知見に基づき、図５に示すように結晶質誘電体の結
晶粒径を０．１μｍ以下、すなわちキャパシタの実効面
積の平方根の１／５以下程度の大きさでとして、キャパ
シタの電荷蓄積部を構成する結晶質誘電体の膜が１０数
個以上の結晶粒からなるようにしたものである。このよ
うな構成とすることにより本願第１の発明では、これら
の結晶粒がそれぞれ異なった結晶方位を持っていても１
つのキャパシタが１０個以上の結晶粒からなっているの
で各キャパシタの容量は平均化されてほぼ一定となり、
蓄積される電荷量のばらつきを抑えることが可能とな
る。
うな知見に基づき、図５に示すように結晶質誘電体の結
晶粒径を０．１μｍ以下、すなわちキャパシタの実効面
積の平方根の１／５以下程度の大きさでとして、キャパ
シタの電荷蓄積部を構成する結晶質誘電体の膜が１０数
個以上の結晶粒からなるようにしたものである。このよ
うな構成とすることにより本願第１の発明では、これら
の結晶粒がそれぞれ異なった結晶方位を持っていても１
つのキャパシタが１０個以上の結晶粒からなっているの
で各キャパシタの容量は平均化されてほぼ一定となり、
蓄積される電荷量のばらつきを抑えることが可能とな
る。
【００１３】本発明において、ポリシリコンなどの導電
性材料の上に非常に小さい結晶粒径を有する誘電体膜を
堆積する方法としては、下部電極となる導電性材料の多
結晶体膜上に核発生箇所を多く作製すれば良い。この方
法として本発明者らは、結晶質誘電体の膜を非晶質状態
にて１００Ａ以下の厚さに堆積した後、これを急速加熱
して結晶化し、その後結晶質誘電体の膜を結晶状態で堆
積する方法で、また、基板温度が液体窒素温度以下で、
結晶質誘電体を臨界核が作製されるまで堆積し、しかる
後急速に基板の温度を３００℃以上に上昇させて結晶質
誘電体を堆積させる方法で、さらには、基板の上に結晶
質誘電体の膜を形成する前に、下部電極となる多結晶体
膜をプラズマ中にさらし基板に負の電圧を印加し表面に
わずかな凹凸を作製する方法のそれぞれで所望の結晶粒
径を有する結晶質誘電体の膜が得られることを見出し
た。
性材料の上に非常に小さい結晶粒径を有する誘電体膜を
堆積する方法としては、下部電極となる導電性材料の多
結晶体膜上に核発生箇所を多く作製すれば良い。この方
法として本発明者らは、結晶質誘電体の膜を非晶質状態
にて１００Ａ以下の厚さに堆積した後、これを急速加熱
して結晶化し、その後結晶質誘電体の膜を結晶状態で堆
積する方法で、また、基板温度が液体窒素温度以下で、
結晶質誘電体を臨界核が作製されるまで堆積し、しかる
後急速に基板の温度を３００℃以上に上昇させて結晶質
誘電体を堆積させる方法で、さらには、基板の上に結晶
質誘電体の膜を形成する前に、下部電極となる多結晶体
膜をプラズマ中にさらし基板に負の電圧を印加し表面に
わずかな凹凸を作製する方法のそれぞれで所望の結晶粒
径を有する結晶質誘電体の膜が得られることを見出し
た。
【００１４】また本願第２の発明は、上述したような知
見に基づき結晶質誘電体の結晶粒の方位がＸ線回折のロ
ッキングカーブで、２．５°以下の半値幅を有するよう
に制御したものである。なおここで、結晶粒の方位がＸ
線回折のロッキングカーブで２．５°以下の半値幅を有
するということは、結晶粒の特定の結晶方位がすべての
キャパシタにおいて基板の垂直方向に対して±５°以内
に入っていることに相当する。このような構成とするこ
とにより、本願第２の発明では、図４（ｂ）に示すよう
に、１つのキャパシタに含まれる前記結晶質誘電体の結
晶粒が１個ないしは２個であっても、該結晶粒の特定の
結晶方位がすべてのキャパシタにおいて基板シリコンの
垂直方向に対して±５°以内に入っているので、結晶粒
の結晶方位による誘電率の変化が小さく、各キャパシタ
の容量はほぼ一定となり、蓄積される電荷量のばらつき
を抑えることが可能となる。
見に基づき結晶質誘電体の結晶粒の方位がＸ線回折のロ
ッキングカーブで、２．５°以下の半値幅を有するよう
に制御したものである。なおここで、結晶粒の方位がＸ
線回折のロッキングカーブで２．５°以下の半値幅を有
するということは、結晶粒の特定の結晶方位がすべての
キャパシタにおいて基板の垂直方向に対して±５°以内
に入っていることに相当する。このような構成とするこ
とにより、本願第２の発明では、図４（ｂ）に示すよう
に、１つのキャパシタに含まれる前記結晶質誘電体の結
晶粒が１個ないしは２個であっても、該結晶粒の特定の
結晶方位がすべてのキャパシタにおいて基板シリコンの
垂直方向に対して±５°以内に入っているので、結晶粒
の結晶方位による誘電率の変化が小さく、各キャパシタ
の容量はほぼ一定となり、蓄積される電荷量のばらつき
を抑えることが可能となる。
【００１５】本発明において、ポリシリコンなどの導電
性材料の上に結晶方位の揃った誘電体膜を堆積する方法
としては、下部電極となる導電性材料の多結晶体膜上に
白金をまず堆積し、白金を特定の結晶方位に配向させた
上でさらに、白金上に結晶質誘電体を堆積させることに
よりある程度結晶方位の揃った結晶質誘電体を得ること
が可能である。さらに、堆積した結晶質誘電体をランプ
アニールにより他の部分にダメージを与えることなく熱
処理することによりその結晶配向性を改善することがで
きる。このような方法を用いて本発明者らは、基板の垂
直方向に対して特定の結晶方位が±５°以内に入ってい
る結晶質誘電体の膜が得られることを見出した。なお上
記の結晶方位の傾きは、Ｘ線回折におけるロッキングカ
ーブで半値幅が２．５°以下であることによって定義さ
れた値である。
性材料の上に結晶方位の揃った誘電体膜を堆積する方法
としては、下部電極となる導電性材料の多結晶体膜上に
白金をまず堆積し、白金を特定の結晶方位に配向させた
上でさらに、白金上に結晶質誘電体を堆積させることに
よりある程度結晶方位の揃った結晶質誘電体を得ること
が可能である。さらに、堆積した結晶質誘電体をランプ
アニールにより他の部分にダメージを与えることなく熱
処理することによりその結晶配向性を改善することがで
きる。このような方法を用いて本発明者らは、基板の垂
直方向に対して特定の結晶方位が±５°以内に入ってい
る結晶質誘電体の膜が得られることを見出した。なお上
記の結晶方位の傾きは、Ｘ線回折におけるロッキングカ
ーブで半値幅が２．５°以下であることによって定義さ
れた値である。
【００１６】また本発明において、前記結晶質誘電体と
しては、具体的には、ジルコン酸チタン酸鉛（ＰＺ
Ｔ）、ジルコン酸チタン酸ランタン鉛（ＰＬＺＴ）、チ
タン酸ストロンチウム、チタン酸バリウム、チタン酸カ
ルシウムなど、およびこれらの混合物があげられる。
しては、具体的には、ジルコン酸チタン酸鉛（ＰＺ
Ｔ）、ジルコン酸チタン酸ランタン鉛（ＰＬＺＴ）、チ
タン酸ストロンチウム、チタン酸バリウム、チタン酸カ
ルシウムなど、およびこれらの混合物があげられる。
【００１７】上述したような本発明の半導体記憶装置に
よれば、キャパシタの実効面積をより小さくした場合も
その容量のばらつきが小さく、キャパシタの実効面積が
０．５μｍ2 以下、さらには０．２μｍ2 以下程度に高
集積化されたＤＲＡＭにも好適に適用することができ
る。
よれば、キャパシタの実効面積をより小さくした場合も
その容量のばらつきが小さく、キャパシタの実効面積が
０．５μｍ2 以下、さらには０．２μｍ2 以下程度に高
集積化されたＤＲＡＭにも好適に適用することができ
る。
【００１８】
【実施例】以下、本発明を実施例により詳細に説明す
る。まず、本発明の第１実施例を図１を用いて説明す
る。
る。まず、本発明の第１実施例を図１を用いて説明す
る。
【００１９】図中の１０は、例えばｐ型のシリコン基板
であり、該基板１０の表面には素子領域を電気的に分離
するためにフィールド酸化膜１１が形成されている。前
記フィールド酸化膜１１で囲まれた基板１０の表面に
は、ｎ＋型のソース、ドレイン領域１２，１３が互いに
電気的に分離して形成されている。これらソース、ドレ
イン領域１２，１３のチャンネル領域上には、ゲート酸
化膜１４を介して例えばポリシリコンからなるゲート電
極１５が形成され、このようなソース、ドレイン領域１
２，１３、ゲート酸化膜１４およびゲート電極１５によ
りＭＯＳトランジスタが構成される。前記フィールド酸
化膜１１およびゲート電極を含む基板１０全面には、例
えばＳｉＯ2 からなる第１の層間絶縁膜１６が被覆され
ている。前記ソース、ドレイン領域１２，１３の一部に
対応する前記第１の層間絶縁膜１６には、コンタクトホ
ールが開口されている。前記第１の層間絶縁膜１６上に
は、前記ドレイン領域と前記コンタクトホールを通して
接続されるポリシリコンからなるドレイン電極１７が設
けられている。前記ドレイン電極１７はキャパシタの下
部電極をなすものである。
であり、該基板１０の表面には素子領域を電気的に分離
するためにフィールド酸化膜１１が形成されている。前
記フィールド酸化膜１１で囲まれた基板１０の表面に
は、ｎ＋型のソース、ドレイン領域１２，１３が互いに
電気的に分離して形成されている。これらソース、ドレ
イン領域１２，１３のチャンネル領域上には、ゲート酸
化膜１４を介して例えばポリシリコンからなるゲート電
極１５が形成され、このようなソース、ドレイン領域１
２，１３、ゲート酸化膜１４およびゲート電極１５によ
りＭＯＳトランジスタが構成される。前記フィールド酸
化膜１１およびゲート電極を含む基板１０全面には、例
えばＳｉＯ2 からなる第１の層間絶縁膜１６が被覆され
ている。前記ソース、ドレイン領域１２，１３の一部に
対応する前記第１の層間絶縁膜１６には、コンタクトホ
ールが開口されている。前記第１の層間絶縁膜１６上に
は、前記ドレイン領域と前記コンタクトホールを通して
接続されるポリシリコンからなるドレイン電極１７が設
けられている。前記ドレイン電極１７はキャパシタの下
部電極をなすものである。
【００２０】次いで、前記下部電極上に結晶質誘電体か
らなる誘電体膜１８を堆積し、キャパシタを作製する過
程についてさらに詳しく説明する。本実施例では、結晶
質誘電体としてＳｒＴｉＯ3 を用い、堆積法はスパッタ
法を用いた。すなわち前記下部電極を含む全面にＳｒＴ
ｉＯ3 焼結体をターゲットとし、投入電力：４００Ｗ、
圧力：１．０Ｐａ、ガス流量比：Ａｒ／Ｏ2 ＝４／１、
基板温度：室温、成膜速度：５Ａ／min の堆積条件にて
ＳｒＴｉＯ3 の堆積を行った。厚さ約５０Ａ堆積したと
ころで一旦堆積を中止した後、堆積したＳｒＴｉＯ3 膜
をランプアニールにより概略５００℃に急速加熱した。
加熱に要した時間は約１分である。本処理は、非晶質状
態で堆積したＳｒＴｉＯ3 膜を結晶化させる処理で、結
晶化の際に急速加熱により結晶核をできるかぎり多く作
製する目的で行うものである。このようなランプアニー
ル処理の後基板１０を５００℃としてさらにＳｒＴｉＯ
3をスパッタ法により堆積した。堆積条件は基板温度を
除き前記の条件と同一である。ＳｒＴｉＯ3 を概略７０
０Ａ堆積した後該ＳｒＴｉＯ3 膜の結晶粒径を調べたと
ころ、その平均値は約０．０６Ａであった。さらに前記
ＳｒＴｉＯ3 膜をパターニングし、しかる後第２の層間
絶縁膜２０および上部電極１９を形成し、約４０００個
のメモリーセルを有するテスト・エレメント・グループ
（ＴＥＧ）を作り、その動作を確認したところ良好な動
作が確認できた。
らなる誘電体膜１８を堆積し、キャパシタを作製する過
程についてさらに詳しく説明する。本実施例では、結晶
質誘電体としてＳｒＴｉＯ3 を用い、堆積法はスパッタ
法を用いた。すなわち前記下部電極を含む全面にＳｒＴ
ｉＯ3 焼結体をターゲットとし、投入電力：４００Ｗ、
圧力：１．０Ｐａ、ガス流量比：Ａｒ／Ｏ2 ＝４／１、
基板温度：室温、成膜速度：５Ａ／min の堆積条件にて
ＳｒＴｉＯ3 の堆積を行った。厚さ約５０Ａ堆積したと
ころで一旦堆積を中止した後、堆積したＳｒＴｉＯ3 膜
をランプアニールにより概略５００℃に急速加熱した。
加熱に要した時間は約１分である。本処理は、非晶質状
態で堆積したＳｒＴｉＯ3 膜を結晶化させる処理で、結
晶化の際に急速加熱により結晶核をできるかぎり多く作
製する目的で行うものである。このようなランプアニー
ル処理の後基板１０を５００℃としてさらにＳｒＴｉＯ
3をスパッタ法により堆積した。堆積条件は基板温度を
除き前記の条件と同一である。ＳｒＴｉＯ3 を概略７０
０Ａ堆積した後該ＳｒＴｉＯ3 膜の結晶粒径を調べたと
ころ、その平均値は約０．０６Ａであった。さらに前記
ＳｒＴｉＯ3 膜をパターニングし、しかる後第２の層間
絶縁膜２０および上部電極１９を形成し、約４０００個
のメモリーセルを有するテスト・エレメント・グループ
（ＴＥＧ）を作り、その動作を確認したところ良好な動
作が確認できた。
【００２１】次に、本発明の第２実施例を前記第１実施
例と同様に図１を用いて説明する。
例と同様に図１を用いて説明する。
【００２２】図中の１０は、例えばｐ型のシリコン基板
であり、該基板１０の表面には素子領域を電気的に分離
するためにフィールド酸化膜１１が形成されている。前
記フィールド酸化膜１１で囲まれた基板１０の表面に
は、ｎ＋型のソース、ドレイン領域１２，１３が互いに
電気的に分離して形成されている。これらソース、ドレ
イン領域１２，１３のチャンネル領域上には、ゲート酸
化膜１４を介して例えばポリシリコンからなるゲート電
極１５が形成され、このようなソース、ドレイン領域１
２，１３、ゲート酸化膜１４およびゲート電極１５によ
りＭＯＳトランジスタが構成される。前記フィールド酸
化膜１１およびゲート電極を含む基板１０全面には、例
えばＳｉＯ2 からなる第１の層間絶縁膜１６が被覆され
ている。前記ソース、ドレイン領域１２，１３の一部に
対応する前記第１の層間絶縁膜には、コンタクトホール
が開口されている。前記第１の層間絶縁膜１６上には、
前記ドレイン領域と前記コンタクトホールを通して接続
されるポリシリコンからなるドレイン電極１７が設けら
れている。前記ドレイン電極１７はキャパシタの下部電
極をなすものである。
であり、該基板１０の表面には素子領域を電気的に分離
するためにフィールド酸化膜１１が形成されている。前
記フィールド酸化膜１１で囲まれた基板１０の表面に
は、ｎ＋型のソース、ドレイン領域１２，１３が互いに
電気的に分離して形成されている。これらソース、ドレ
イン領域１２，１３のチャンネル領域上には、ゲート酸
化膜１４を介して例えばポリシリコンからなるゲート電
極１５が形成され、このようなソース、ドレイン領域１
２，１３、ゲート酸化膜１４およびゲート電極１５によ
りＭＯＳトランジスタが構成される。前記フィールド酸
化膜１１およびゲート電極を含む基板１０全面には、例
えばＳｉＯ2 からなる第１の層間絶縁膜１６が被覆され
ている。前記ソース、ドレイン領域１２，１３の一部に
対応する前記第１の層間絶縁膜には、コンタクトホール
が開口されている。前記第１の層間絶縁膜１６上には、
前記ドレイン領域と前記コンタクトホールを通して接続
されるポリシリコンからなるドレイン電極１７が設けら
れている。前記ドレイン電極１７はキャパシタの下部電
極をなすものである。
【００２３】次いで、前記下部電極上に結晶質誘電体か
らなる誘電体膜１８を形成し、キャパシタを作製する過
程についてさらに詳しく説明する。本実施例では、結晶
質誘電体としてＳｒＴｉＯ3 を用い、堆積法はスパッタ
法を用いた。すなわち前記下部電極を含む全面にＳｒＴ
ｉＯ3 焼結体をターゲットとし、投入電力：４００Ｗ、
圧力１．０Ｐａ、ガス流量比：Ａｒ／Ｏ2 ＝４／１、基
板温度：液体窒素温度、成膜速度：３Ａ／min の堆積条
件にてＳｒＴｉＯ3 の堆積を行った。堆積を開始してか
ら１０分後にランプアニールにより基板１０を急速に加
熱し、約１分で基板温度を５００℃とし、ＳｒＴｉＯ3
の堆積を続けた。ＳｒＴｉＯ3 の膜の厚さが概略７００
Ａになったところで堆積を中止し、この後該ＳｒＴｉＯ
3 膜の結晶粒径を調べたところその平均値は、約０．０
７Ａであった。さらに前記ＳｒＴｉＯ3 膜をパターニン
グし、しかる後第２の層間絶縁膜２０および上部電極１
９を形成し、約４０００個のメモリーセルを有するテス
ト・エレメント・グループ（ＴＥＧ）を作り、その動作
を確認したところ良好な動作が確認できた。
らなる誘電体膜１８を形成し、キャパシタを作製する過
程についてさらに詳しく説明する。本実施例では、結晶
質誘電体としてＳｒＴｉＯ3 を用い、堆積法はスパッタ
法を用いた。すなわち前記下部電極を含む全面にＳｒＴ
ｉＯ3 焼結体をターゲットとし、投入電力：４００Ｗ、
圧力１．０Ｐａ、ガス流量比：Ａｒ／Ｏ2 ＝４／１、基
板温度：液体窒素温度、成膜速度：３Ａ／min の堆積条
件にてＳｒＴｉＯ3 の堆積を行った。堆積を開始してか
ら１０分後にランプアニールにより基板１０を急速に加
熱し、約１分で基板温度を５００℃とし、ＳｒＴｉＯ3
の堆積を続けた。ＳｒＴｉＯ3 の膜の厚さが概略７００
Ａになったところで堆積を中止し、この後該ＳｒＴｉＯ
3 膜の結晶粒径を調べたところその平均値は、約０．０
７Ａであった。さらに前記ＳｒＴｉＯ3 膜をパターニン
グし、しかる後第２の層間絶縁膜２０および上部電極１
９を形成し、約４０００個のメモリーセルを有するテス
ト・エレメント・グループ（ＴＥＧ）を作り、その動作
を確認したところ良好な動作が確認できた。
【００２４】次に、本発明の第３実施例を、前記第１、
第２実施例と同様に図１を用いて説明する。
第２実施例と同様に図１を用いて説明する。
【００２５】図中の１０は、例えばｐ型のシリコン基板
であり、該基板１０の表面には素子領域を電気的に分離
するためにフィールド酸化膜１１が形成されている。前
記フィールド酸化膜１１で囲まれた基板１０の表面に
は、ｎ＋型のソース、ドレイン領域１２，１３が互いに
電気的に分離して形成されている。これらソース、ドレ
イン領域１２，１３のチャンネル領域上には、ゲート酸
化膜１４を介して例えばポリシリコンからなるゲート電
極１５が形成され、このようなソース、ドレイン領域１
２，１３、ゲート酸化膜１４およびゲート電極１５によ
りＭＯＳトランジスタが構成される。前記フィールド酸
化膜１１およびゲート電極を含む基板１０全面には、例
えばＳｉＯ2 からなる第１の層間絶縁膜１６が被覆され
ている。前記ソース、ドレイン領域１２，１３の一部に
対応する前記第１の層間絶縁膜には、コンタクトホール
が開口されている。前記第１の層間絶縁膜１６上には、
前記ドレイン領域と前記コンタクトホールを通して接続
されるポリシリコンからなるドレイン電極１７が設けら
れている。前記ドレイン電極１７はキャパシタの下部電
極をなすものである。
であり、該基板１０の表面には素子領域を電気的に分離
するためにフィールド酸化膜１１が形成されている。前
記フィールド酸化膜１１で囲まれた基板１０の表面に
は、ｎ＋型のソース、ドレイン領域１２，１３が互いに
電気的に分離して形成されている。これらソース、ドレ
イン領域１２，１３のチャンネル領域上には、ゲート酸
化膜１４を介して例えばポリシリコンからなるゲート電
極１５が形成され、このようなソース、ドレイン領域１
２，１３、ゲート酸化膜１４およびゲート電極１５によ
りＭＯＳトランジスタが構成される。前記フィールド酸
化膜１１およびゲート電極を含む基板１０全面には、例
えばＳｉＯ2 からなる第１の層間絶縁膜１６が被覆され
ている。前記ソース、ドレイン領域１２，１３の一部に
対応する前記第１の層間絶縁膜には、コンタクトホール
が開口されている。前記第１の層間絶縁膜１６上には、
前記ドレイン領域と前記コンタクトホールを通して接続
されるポリシリコンからなるドレイン電極１７が設けら
れている。前記ドレイン電極１７はキャパシタの下部電
極をなすものである。
【００２６】次いで、前記下部電極上に結晶質誘電体か
らなる誘電体膜１８を形成し、キャパシタを作製する過
程についてさらに詳しく説明する。本実施例では、結晶
質誘電体としてＳｒＴｉＯ3 を用い、膜の堆積はスパッ
タ法を用いた。すなわち前記下部電極を含む全面にＳｒ
ＴｉＯ3 の焼結体をターゲットとし、投入電力：４００
Ｗ、圧力１．０Ｐａ、ガス流量比：Ａｒ／Ｏ2 ＝４／
１、基板温度４００℃の条件にてＳｒＴｉＯ3 をＲＦマ
グネトロンスパッタ法により約８００Ａ堆積した。この
とき、ＳｒＴｉＯ3 の堆積に先立ちポリシリコンからな
るドレイン電極１７にＡｒガス中、投入電力３００Ｗ、
圧力１．２Ｐａの条件にていわゆる逆スパッタを行い、
前記ポリシリコンの表面にわずかな凹凸を与えた。得ら
れたＳｒＴｉＯ3 膜の結晶粒の大きさを測定したとこ
ろ、その平均の値は概略０．０５μｍであった。このＳ
ｒＴｉＯ3 膜によれば、フォトリソグラフ法により下部
電極上に０．３×０．３μｍの大きさにパターニングし
それぞれをキャパシタの電荷蓄積部としたとき、各キャ
パシタにおいて結晶質誘電体の膜が、平均約１６個の結
晶粒からなることとなり、各キャパシタ毎の容量のばら
つきはなくなり良好な動作を行うことが可能となる。
らなる誘電体膜１８を形成し、キャパシタを作製する過
程についてさらに詳しく説明する。本実施例では、結晶
質誘電体としてＳｒＴｉＯ3 を用い、膜の堆積はスパッ
タ法を用いた。すなわち前記下部電極を含む全面にＳｒ
ＴｉＯ3 の焼結体をターゲットとし、投入電力：４００
Ｗ、圧力１．０Ｐａ、ガス流量比：Ａｒ／Ｏ2 ＝４／
１、基板温度４００℃の条件にてＳｒＴｉＯ3 をＲＦマ
グネトロンスパッタ法により約８００Ａ堆積した。この
とき、ＳｒＴｉＯ3 の堆積に先立ちポリシリコンからな
るドレイン電極１７にＡｒガス中、投入電力３００Ｗ、
圧力１．２Ｐａの条件にていわゆる逆スパッタを行い、
前記ポリシリコンの表面にわずかな凹凸を与えた。得ら
れたＳｒＴｉＯ3 膜の結晶粒の大きさを測定したとこ
ろ、その平均の値は概略０．０５μｍであった。このＳ
ｒＴｉＯ3 膜によれば、フォトリソグラフ法により下部
電極上に０．３×０．３μｍの大きさにパターニングし
それぞれをキャパシタの電荷蓄積部としたとき、各キャ
パシタにおいて結晶質誘電体の膜が、平均約１６個の結
晶粒からなることとなり、各キャパシタ毎の容量のばら
つきはなくなり良好な動作を行うことが可能となる。
【００２７】すなわち、前記ＳｒＴｉＯ3 膜のパターニ
ングの後このＳｒＴｉＯ3 膜の上方を除く領域に第２の
層間絶縁膜２０を形成し、続いて上部電極１９としてポ
リシリコンをＣＶＤ法により堆積した。さらにこれらの
工程の後、ワード線、ビット線を形成し、約４０００個
のメモリーセルを有するテスト・エレメント・グループ
（ＴＥＧ）を作り、その動作を確認したところ良好な動
作が確認できた。
ングの後このＳｒＴｉＯ3 膜の上方を除く領域に第２の
層間絶縁膜２０を形成し、続いて上部電極１９としてポ
リシリコンをＣＶＤ法により堆積した。さらにこれらの
工程の後、ワード線、ビット線を形成し、約４０００個
のメモリーセルを有するテスト・エレメント・グループ
（ＴＥＧ）を作り、その動作を確認したところ良好な動
作が確認できた。
【００２８】次に、本発明の第４実施例を図２を用いて
説明する。
説明する。
【００２９】図中の１０は、例えばｐ型のシリコン基板
であり、該基板１０の表面には素子領域を電気的に分離
するためにフィールド酸化膜１１が形成されている。前
記フィールド酸化膜１１で囲まれた基板１０の表面に
は、ｎ＋型のソース、ドレイン領域１２，１３が互いに
電気的に分離して形成されている。これらソース・ドレ
イン領域１２，１３のチャンネル領域上には、ゲート酸
化膜１４を介して例えばポリシリコンからなるゲート電
極１５が形成され、このようなソース、ドレイン領域１
２，１３、ゲート酸化膜１４およびゲート電極１５によ
りＭＯＳトランジスタが構成される。前記フィールド酸
化膜１１およびゲート電極を含む基板１０全面には、例
えばＳｉＯ2 からなる第１の層間絶縁膜１６が被覆され
ている。前記ソース、ドレイン領域１２，１３の一部に
対応する前記層間絶縁膜には、コンタクトホールが開口
されている。前記第１の層間絶縁膜１６上には、前記ド
レイン領域と前記コンタクトホールを通して接続される
ポリシリコン１７−１および白金１７−２からなるドレ
イン電極１７が設けられている。前記ドレイン電極１７
はメモリーキャパシタの下部電極をなすものである。
であり、該基板１０の表面には素子領域を電気的に分離
するためにフィールド酸化膜１１が形成されている。前
記フィールド酸化膜１１で囲まれた基板１０の表面に
は、ｎ＋型のソース、ドレイン領域１２，１３が互いに
電気的に分離して形成されている。これらソース・ドレ
イン領域１２，１３のチャンネル領域上には、ゲート酸
化膜１４を介して例えばポリシリコンからなるゲート電
極１５が形成され、このようなソース、ドレイン領域１
２，１３、ゲート酸化膜１４およびゲート電極１５によ
りＭＯＳトランジスタが構成される。前記フィールド酸
化膜１１およびゲート電極を含む基板１０全面には、例
えばＳｉＯ2 からなる第１の層間絶縁膜１６が被覆され
ている。前記ソース、ドレイン領域１２，１３の一部に
対応する前記層間絶縁膜には、コンタクトホールが開口
されている。前記第１の層間絶縁膜１６上には、前記ド
レイン領域と前記コンタクトホールを通して接続される
ポリシリコン１７−１および白金１７−２からなるドレ
イン電極１７が設けられている。前記ドレイン電極１７
はメモリーキャパシタの下部電極をなすものである。
【００３０】次いで、前記下部電極上に結晶質誘電体か
らなる誘電体膜１８を形成し、キャパシタを作製する過
程についてさらに詳しく説明する。本実施例では結晶質
誘電体としてＳｒＴｉＯ3 を用い、ＳｒＴｉＯ3 の堆積
法はスパッタ法を用いた。また前記下部電極のうち白金
１７−２の堆積にはやはりスパッタ法を用い、スパッタ
条件は、投入電力：４００Ｗ、圧力：１．２Ｐａ、ガ
ス：Ａｒ、基板温度：室温、成膜速度：１００Ａ／min
とした。誘電体膜１８の形成に当たっては、まず下部電
極を含む全面にＳｒＴｉＯ3 焼結体をターゲットとし、
投入電力：４００Ｗ、圧力１．０Ｐａ、ガス流量：Ａｒ
／Ｏ2 ＝４／１、基板温度：室温、成膜速度：５Ａ／mi
n の堆積条件にてＳｒＴｉＯ3 を堆積した。次に、堆積
したＳｒＴｉＯ3 膜をランプアニールにより概略６００
℃に加熱した。本処理は、堆積したＳｒＴｉＯ3 膜の結
晶粒を粗大化させる目的で行うものである。このような
アニールを行った後該ＳｒＴｉＯ3 膜の結晶粒径を調べ
たところその平均値は、約０．７μｍであった。さら
に、Ｘ線回折によりＳｒＴｉＯ3 膜の配向性を調べた結
果、（１１１）配向が強く、（１１１）回折線のロッキ
ングカーブから結晶粒の方位の半値幅を測定したところ
２°であった。この結果ＳｒＴｉＯ3 膜の結晶粒の＜１
１１＞方位は、シリコン基板の垂直方向に対して±５°
以内に入っていることが確認された。さらに前記ＳｒＴ
ｉＯ3 膜をパターニングし、しかる後第２の層間絶縁膜
２０および上部電極１９を形成し、約４０００個のメモ
リーセルを有するテスト・エレメント・グループ（ＴＥ
Ｇ）を作り、その動作を確認したところ良好な動作が確
認できた。
らなる誘電体膜１８を形成し、キャパシタを作製する過
程についてさらに詳しく説明する。本実施例では結晶質
誘電体としてＳｒＴｉＯ3 を用い、ＳｒＴｉＯ3 の堆積
法はスパッタ法を用いた。また前記下部電極のうち白金
１７−２の堆積にはやはりスパッタ法を用い、スパッタ
条件は、投入電力：４００Ｗ、圧力：１．２Ｐａ、ガ
ス：Ａｒ、基板温度：室温、成膜速度：１００Ａ／min
とした。誘電体膜１８の形成に当たっては、まず下部電
極を含む全面にＳｒＴｉＯ3 焼結体をターゲットとし、
投入電力：４００Ｗ、圧力１．０Ｐａ、ガス流量：Ａｒ
／Ｏ2 ＝４／１、基板温度：室温、成膜速度：５Ａ／mi
n の堆積条件にてＳｒＴｉＯ3 を堆積した。次に、堆積
したＳｒＴｉＯ3 膜をランプアニールにより概略６００
℃に加熱した。本処理は、堆積したＳｒＴｉＯ3 膜の結
晶粒を粗大化させる目的で行うものである。このような
アニールを行った後該ＳｒＴｉＯ3 膜の結晶粒径を調べ
たところその平均値は、約０．７μｍであった。さら
に、Ｘ線回折によりＳｒＴｉＯ3 膜の配向性を調べた結
果、（１１１）配向が強く、（１１１）回折線のロッキ
ングカーブから結晶粒の方位の半値幅を測定したところ
２°であった。この結果ＳｒＴｉＯ3 膜の結晶粒の＜１
１１＞方位は、シリコン基板の垂直方向に対して±５°
以内に入っていることが確認された。さらに前記ＳｒＴ
ｉＯ3 膜をパターニングし、しかる後第２の層間絶縁膜
２０および上部電極１９を形成し、約４０００個のメモ
リーセルを有するテスト・エレメント・グループ（ＴＥ
Ｇ）を作り、その動作を確認したところ良好な動作が確
認できた。
【００３１】次に、本発明の第５実施例を前記第４実施
例と同様に図２を用いて説明する。
例と同様に図２を用いて説明する。
【００３２】図中の１０は、例えばｐ型のシリコン基板
であり、該基板１０の表面には素子領域を電気的に分離
するためにフィールド酸化膜１１が形成されている。前
記フィールド酸化膜１１で囲まれた基板１０の表面に
は、ｎ＋型のソース、ドレイン領域１２，１３が互いに
電気的に分離して形成されている。これらソース・ドレ
イン領域１２，１３のチャンネル領域上には、ゲート酸
化膜１４を介して例えばポリシリコンからなるゲート電
極１５が形成され、このようなソース、ドレイン領域１
２，１３、ゲート酸化膜１４およびゲート電極１５によ
りＭＯＳトランジスタが構成される。前記フィールド酸
化膜１１およびゲート電極を含む基板１０全面には、例
えばＳｉＯ2 からなる第１の層間絶縁膜１６が被覆され
ている。前記ソース、ドレイン領域１２，１３の一部に
対応する前記第１の層間絶縁膜には、コンタクトホール
が開口されている。前記第１の層間絶縁膜１６上には、
前記ドレイン領域と前記コンタクトホールを通して接続
されるポリシリコン１７−１および白金１７−２からな
るドレイン電極１７が設けられている。前記ドレイン電
極１７はメモリーキャパシタの下部電極をなすものであ
る。
であり、該基板１０の表面には素子領域を電気的に分離
するためにフィールド酸化膜１１が形成されている。前
記フィールド酸化膜１１で囲まれた基板１０の表面に
は、ｎ＋型のソース、ドレイン領域１２，１３が互いに
電気的に分離して形成されている。これらソース・ドレ
イン領域１２，１３のチャンネル領域上には、ゲート酸
化膜１４を介して例えばポリシリコンからなるゲート電
極１５が形成され、このようなソース、ドレイン領域１
２，１３、ゲート酸化膜１４およびゲート電極１５によ
りＭＯＳトランジスタが構成される。前記フィールド酸
化膜１１およびゲート電極を含む基板１０全面には、例
えばＳｉＯ2 からなる第１の層間絶縁膜１６が被覆され
ている。前記ソース、ドレイン領域１２，１３の一部に
対応する前記第１の層間絶縁膜には、コンタクトホール
が開口されている。前記第１の層間絶縁膜１６上には、
前記ドレイン領域と前記コンタクトホールを通して接続
されるポリシリコン１７−１および白金１７−２からな
るドレイン電極１７が設けられている。前記ドレイン電
極１７はメモリーキャパシタの下部電極をなすものであ
る。
【００３３】次いで、前記下部電極上に結晶質誘電体か
らなる誘電体膜１８を形成し、キャパシタを作製する過
程についてさらに詳しく説明する。本実施例では結晶質
誘電体としてＳｒＴｉＯ3 を用い、堆積法はＣＶＤ法を
用いた。また、前記下部電極のうち白金１７−２の堆積
はスパッタ法により、スパッタの条件は投入電力：４０
０Ｗ、圧力１．２Ｐａ、ガス：Ａｒ、基板温度：室温、
成膜速度：１００Ａ／min とした。誘電体膜１８の形成
に当たっては、まず下部電極を含む全面にＳｒＴｉＯ3
をＣＶＤ法により、原料ソース：Ｓｒ（ＤＰＭ）2 、Ｔ
ｉ（ｉ−ＯＣ3Ｈ7 ）4 、基板温度：６００℃、圧力：
４Ｔｏｒｒの堆積条件にて堆積した。次に、堆積したＳ
ｒＴｉＯ3 膜をランプアニールにより概略６５０℃に加
熱した。本処理は、堆積したＳｒＴｉＯ3 膜の結晶粒を
粗大化させる目的で行うものである。このようなアニー
ルを行った後該ＳｒＴｉＯ3 膜の結晶粒径を調べたとこ
ろその平均値は、約０．８μｍであった。さらに、Ｘ線
回折によりＳｒＴｉＯ3 膜の配向性を調べた結果（１１
１）配向が強く、（１１１）回折線のロッキングカーブ
から結晶粒の方位の半値幅を測定したところ２°であっ
た。この結果ＳｒＴｉＯ3 膜の結晶粒の＜１１１＞方位
は、シリコン基板の垂直方向に対して±５°以内に入っ
ていることが確認された。さらに前記ＳｒＴｉＯ3 膜を
パターニングし、しかる後第２の層間絶縁膜２０および
上部電極１９を形成し、約４０００個のメモリーセルを
有するテスト・エレメント・グループ（ＴＥＧ）を作
り、その動作を確認したところ良好な動作が確認でき
た。
らなる誘電体膜１８を形成し、キャパシタを作製する過
程についてさらに詳しく説明する。本実施例では結晶質
誘電体としてＳｒＴｉＯ3 を用い、堆積法はＣＶＤ法を
用いた。また、前記下部電極のうち白金１７−２の堆積
はスパッタ法により、スパッタの条件は投入電力：４０
０Ｗ、圧力１．２Ｐａ、ガス：Ａｒ、基板温度：室温、
成膜速度：１００Ａ／min とした。誘電体膜１８の形成
に当たっては、まず下部電極を含む全面にＳｒＴｉＯ3
をＣＶＤ法により、原料ソース：Ｓｒ（ＤＰＭ）2 、Ｔ
ｉ（ｉ−ＯＣ3Ｈ7 ）4 、基板温度：６００℃、圧力：
４Ｔｏｒｒの堆積条件にて堆積した。次に、堆積したＳ
ｒＴｉＯ3 膜をランプアニールにより概略６５０℃に加
熱した。本処理は、堆積したＳｒＴｉＯ3 膜の結晶粒を
粗大化させる目的で行うものである。このようなアニー
ルを行った後該ＳｒＴｉＯ3 膜の結晶粒径を調べたとこ
ろその平均値は、約０．８μｍであった。さらに、Ｘ線
回折によりＳｒＴｉＯ3 膜の配向性を調べた結果（１１
１）配向が強く、（１１１）回折線のロッキングカーブ
から結晶粒の方位の半値幅を測定したところ２°であっ
た。この結果ＳｒＴｉＯ3 膜の結晶粒の＜１１１＞方位
は、シリコン基板の垂直方向に対して±５°以内に入っ
ていることが確認された。さらに前記ＳｒＴｉＯ3 膜を
パターニングし、しかる後第２の層間絶縁膜２０および
上部電極１９を形成し、約４０００個のメモリーセルを
有するテスト・エレメント・グループ（ＴＥＧ）を作
り、その動作を確認したところ良好な動作が確認でき
た。
【００３４】
【発明の効果】以上に詳述したごとく、本発明によれば
高集積化されたＤＲＡＭ等のキャパシタの容量をばらつ
きの小さい状態で作製することが可能になり、誤動作の
少ない半導体記憶装置を提供することができるという効
果が得られる。
高集積化されたＤＲＡＭ等のキャパシタの容量をばらつ
きの小さい状態で作製することが可能になり、誤動作の
少ない半導体記憶装置を提供することができるという効
果が得られる。
【図１】本発明の第１〜第３実施例に関わるプレナー型
構造のキャパシタを有するＤＲＡＭの断面図である。
構造のキャパシタを有するＤＲＡＭの断面図である。
【図２】本発明の第４、第５実施例に関わるプレナー型
構造のキャパシタを有するＤＲＡＭの断面図である。
構造のキャパシタを有するＤＲＡＭの断面図である。
【図３】（ａ），（ｂ）はそれぞれ、非晶質誘電体から
なる誘電体膜を有するキャパシタおよび結晶質誘電体か
らなる誘電体膜を有するキャパシタの構造を示す説明図
である。
なる誘電体膜を有するキャパシタおよび結晶質誘電体か
らなる誘電体膜を有するキャパシタの構造を示す説明図
である。
【図４】（ａ），（ｂ）はそれぞれ、結晶粒の結晶方位
の揃っていない結晶質誘電体を使用したキャパシタおよ
び結晶粒の結晶方位の揃った結晶質誘電体を使用したキ
ャパシタを備えたＤＲＡＭの構造を示す説明図である。
の揃っていない結晶質誘電体を使用したキャパシタおよ
び結晶粒の結晶方位の揃った結晶質誘電体を使用したキ
ャパシタを備えたＤＲＡＭの構造を示す説明図である。
【図５】結晶粒の平均粒径が０．１μｍ以下である結晶
質誘電体を使用したキャパシタを備えたＤＲＡＭの構造
を示す説明図である。
質誘電体を使用したキャパシタを備えたＤＲＡＭの構造
を示す説明図である。
１ 上部電極 ２ 誘電体膜 ３ 下部電極 ４ 誘電体膜 １０ シリコン基板 １１ フィールド酸化膜 １２ ソース領域 １３ ドレイン領域 １４ ゲート酸化膜 １５ ゲート電極 １６ 第１の層間絶縁膜 １７ ドレイン電極 １８ 誘電体膜 １９ 上部電極 ２０ 第２の層間絶縁膜
Claims (2)
- 【請求項１】 メモリーセルのキャパシタ材料として結
晶質誘電体を用いた半導体記憶装置において、前記結晶
質誘電体の結晶粒の平均粒径が０．１μｍ以下であるこ
とを特徴とする半導体記憶装置。 - 【請求項２】 メモリーセルのキャパシタ材料として結
晶質誘電体を用いた半導体記憶装置において、前記結晶
質誘電体の結晶粒の方位がＸ線回折のロッキングカーブ
で２．５°以下の半値幅を有することを特徴とする半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4152555A JPH05343617A (ja) | 1992-06-12 | 1992-06-12 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4152555A JPH05343617A (ja) | 1992-06-12 | 1992-06-12 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05343617A true JPH05343617A (ja) | 1993-12-24 |
Family
ID=15543033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4152555A Pending JPH05343617A (ja) | 1992-06-12 | 1992-06-12 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05343617A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6093575A (en) * | 1996-09-04 | 2000-07-25 | Nippon Steel Corporation | Semiconductor device and production method of a semiconductor device having a capacitor |
| JP2004153019A (ja) * | 2002-10-30 | 2004-05-27 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2006245612A (ja) * | 2006-05-26 | 2006-09-14 | Elpida Memory Inc | 容量素子の製造方法 |
| US8772847B2 (en) | 2011-12-28 | 2014-07-08 | Fujitsu Semiconductor Limited | Semiconductor device and method for producing the same |
-
1992
- 1992-06-12 JP JP4152555A patent/JPH05343617A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6093575A (en) * | 1996-09-04 | 2000-07-25 | Nippon Steel Corporation | Semiconductor device and production method of a semiconductor device having a capacitor |
| JP2004153019A (ja) * | 2002-10-30 | 2004-05-27 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2006245612A (ja) * | 2006-05-26 | 2006-09-14 | Elpida Memory Inc | 容量素子の製造方法 |
| US8772847B2 (en) | 2011-12-28 | 2014-07-08 | Fujitsu Semiconductor Limited | Semiconductor device and method for producing the same |
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