JPH0982909A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 電荷蓄積用キャパシタの誘電体膜として高誘
電率物質のＢＳＴを用いたＦＲＡＭにおいて、蓄積電荷
量の増大，強誘電性の誘起，電荷蓄積素子間のばらつき
の低減，誘電体膜と下地膜の相互拡散の低減などを実現
する。 【解決手段】 シリコン基板１上に１つのスイッチ用ト
ランジスタと１つの電荷蓄積用キャパシタからなるメモ
リセルを２次元配置してなり、かつキャパシタの誘電体
膜としてチタン酸バリウムストロンチウム（ＢＳＴ）を
用いたＦＲＡＭにおいて、基板１上に形成された絶縁膜
上に、種結晶から横方向に溶融再結晶させて単結晶化し
たＳｉ結晶３４上に下部電極としての白金膜１３及びＢ
ＳＴ膜１６がエピタキシャル成長されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高誘電率物質をキ
ャパシタの誘電体膜として用いた半導体記憶装置及びそ
の製造方法に関する。

【０００２】

【従来の技術】近年、集積回路技術の発達によって半導
体記憶装置が益々小形化しており、半導体記憶装置に必
須の回路素子であるキャパシタの小形化も一段と重要に
なっている。従来より半導体記憶装置では、トランジス
タ等の能動素子と同一の基板に溝を掘って蓄積容量膜を
形成するトレンチキャパシタや、基板上に蓄積容量膜を
積み上げるスタックトキャパシタ等の立体構造により、
実質的な面積増大を招くことなく必要なキャパシタ容量
を確保している。

【０００３】しかしながら、能動素子の小形化が急速に
進む中で薄膜キャパシタの小型化は遅れており、より一
層の高集積化を阻む大きな要因となってきている。これ
は、従来用いられている誘電体薄膜材料がＳｉＯ₂ ，Ｓ
ｉ₃ Ｎ₄ などのような誘電率が高々１０以下の材料に限
られているためであり、薄膜キャパシタを小形化するた
めには誘電率の大きな誘電体薄膜を開発することが必要
である。

【０００４】ペロブスカイト型酸化物であるＳｒＴｉＯ
₃ ，ＢａＴｉＯ₃ ，ＰｂＴｉＯ₃ ，ＰｂＺｒＯ₃ などは
単一組成並びに相互の固溶体組成で、１００以上１００
０にも及ぶ誘電率を有することが知られており、セラミ
ック・コンデンサに広く用いられている。これらの材料
の薄膜化は上述の薄膜キャパシタの小形化に極めて有効
であり、かなり以前から研究が行われて比較的良好な特
性が得られている。

【０００５】ところが、上記のような従来作成されてい
るＳｒＴｉＯ₃ などの高誘電率薄膜には、蓄積電荷容量
を大きくするために薄膜化していくと、誘電率が徐々に
低下するという問題点がある。例えば、バルク材料では
優に比誘電率が１０００を越えるＢａＳｒＴｉＯ₃ 誘電
体では、膜厚が３０ｎｍになると比誘電率は２５０程度
に低下するため、電荷蓄積能力を表すＳｉＯ₂ 換算膜厚
は０．４ｎｍ程度にとどまる。従って、１Ｇビットクラ
スのＤＲＡＭを作成する場合には、ＢａＳｒＴｉＯ₃ 誘
電体膜を使用したキャパシタを平面的に構成するのでは
蓄積電荷量が足りず、アスペクト比２以上の立体形状に
する必要があり、作成がさらに困難になるという問題点
がある。

【０００６】一方、強誘電体を使用した半導体記憶装
置、即ち強誘電体の分極方向の差による反転電流の違い
を利用したＦＲＡＭにおいても全く同様の問題点があ
る。現在ＦＲＡＭに使用されている強誘電体膜であるＰ
ｂ（ＺｒＴｉ）Ｏ₃ においても、薄くなると強誘電体と
しての性質がなくなるという問題点があり、最低でも２
００ｎｍの誘電体の膜厚が必要である。このような厚い
誘電体膜を使用する場合には、高集積化が非常に困難で
ある。

【０００７】

【発明が解決しようとする課題】このように従来、誘電
率の大きな誘電体膜は薄膜化すると誘電特性が劣化する
という本質的な大きな問題点を抱えており、半導体記憶
装置の電荷蓄積用キャパシタとして利用するときの大き
な問題点となっている。

【０００８】本発明は、上記事情を考慮して成されたも
ので、その目的とするところは、特にペロブスカイト系
誘電体薄膜を使用した電荷蓄積用キャパシタにおける誘
電特性を改善することができ、これをもって高集積化を
可能とした半導体記憶装置及びその製造方法を提供する
ことにある。

【０００９】

【課題を解決するための手段】

（概要）上記課題を解決するために本発明は、次のよう
な構成を採用している。即ち、本発明（請求項１）は、
半導体基板上に１つのスイッチ用トランジスタと１つの
電荷蓄積用キャパシタからなるメモリセルを２次元配置
してなり、かつキャパシタの誘電体膜として高誘電率物
質を用いた半導体記憶装置において、前記基板から非晶
質膜又は多結晶膜を介して成長された下地結晶上に、前
記誘電体膜がエピタキシャル成長又は配向成長されてい
ることを特徴とする。

【００１０】また、本発明（請求項２）は、半導体基板
上に１つのスイッチ用トランジスタと１つの電荷蓄積用
キャパシタからなるメモリセルを２次元配置してなり、
かつキャパシタの誘電体膜として高誘電率物質を用いた
半導体記憶装置の製造方法において、前記基板上に前記
メモリセルを形成する工程と、前記メモリセル部を覆う
絶縁膜を形成する工程と、前記絶縁膜に開口を設け、該
開口内に前記基板に接して非晶質又は多結晶のプラグを
形成する工程と、前記絶縁膜上に前記プラグに接して下
地結晶層を形成する工程と、前記下地結晶層上に前記誘
電体膜をエピタキシャル成長又は配向成長する工程とを
含むことを特徴とする。

【００１１】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 誘電体膜は下地結晶上に直接又は下部電極膜等を介
して成長されること。 (2) 高誘電率物質が、ペロブスカイト若しくは層状ペロ
ブスカイト構造の物質からなる高誘電率誘電体又は強誘
電体であること。 (3) ペロブスカイト系高誘電物質の格子定数（ａ_d ）
と、高誘電物質に接する下部電極の格子定数（ａ_s ）と
が、１．００２≦ａ_d ／ａ_s ≦１．０３なる関係を満た
すこと。 (4) 下地結晶が、種結晶から横方向への結晶成長法（ラ
テラルオーバグロース）により作成した単結晶であるこ
と。 (5) 非晶質の下地基板に周期的な凹凸を形成し、グラフ
ォエピタキシー法により単結晶の下地結晶を作成するこ
と。 (6) 個々のキャパシタが、それぞれ独立した一個の前記
下地結晶の表面に形成されていること。 (7) キャパシタが表面に形成されている個々の結晶が単
結晶であること。 (8) キャパシタが表面に形成されている結晶が、非晶質
下地上に特定の結晶軸方向に配向していること。 （作用）従来方法では、半導体記憶装置の電荷蓄積素子
にペロブスカイト系の高誘電率薄膜や強誘電体を使用し
ても、薄膜化すると誘電特性が低下するために高集積化
することが困難であった。これに対し本発明によれば、
下地結晶の晶癖面上にエピタキシャル成長した誘電体膜
の使用により、下地膜との拘束作用を利用した蓄積電荷
量の増大や強誘電性の誘起をはかることができ、さらに
キャパシタ間のばらつきの低減などを実現することがで
き、高集積化した半導体記憶装置を作成することが可能
となる。

【００１２】

【発明の実施の形態】発明の実施形態を説明する前に、
本発明の基本原理について説明する。前述した課題を解
決するため本発明者らは、メモリセルの誘電体膜として
エピタキシャル成長膜を利用することにまず着目した。
発明者らの実験によれば、（１００）面を持つＭｇＯ基
板上に白金電極層を介してエピタキシャル成長したＢａ
_x Ｓｒ_(1-x) ＴｉＯ₃ 誘電体膜においては、本来のバル
ク材料ではバリウムのモル分率を示すｘが０．７以上で
しか発現しないはずの強誘電性がｘ＞０．４で発現する
現象、言い換えれば常誘電体が強誘電体に転移するキュ
リー温度が２００℃以上高くなる現象が見られると共
に、蓄積電荷量も２０％〜２００％ほど増大するという
現象が見られた。

【００１３】これらの誘電特性が著しく向上する原因を
詳細に検討したところ、以下の原因が明らかになった。
即ち、ＭｇＯ（１００）基板上にＰｔ（１００）面がエ
ピタキシャル成長し、さらにＢａＳｒＴｉＯ₃ （１０
０）面がエピタキシャル成長していた。Ｐｔ（１００）
面間隔よりＢａＳｒＴｉＯ₃ （１００）面間隔が僅かに
大きいことから、ＢａＳｒＴｉＯ₃ がＰｔ上にエピタキ
シャル成長した際に、面内方向に圧縮され、面と垂直方
向には伸ばされる方向の残留弾性歪みが存在しており、
この残留歪みが強誘電性を誘起していることが明らかに
なった。

【００１４】このように、エピタキシャル成長したペロ
ブスカイト膜をメモリセルのキャパシタに使用すること
により、下地膜との拘束により誘起された強誘電性や誘
電率の増大効果が利用できる。また、ペロブスカイト結
晶の分極方向は（１００）であるために、（１００）方
向に配向させることによって多結晶膜に比べてセル間の
ばらつきの少ない、高集積化に適したメモリセルを有す
る半導体記憶装置を原理的には作成することができる。

【００１５】また同様に、ＭｇＯ（１１０）基板上にＰ
ｔ（１１０）、さらにＢａＳｒＴｉＯ₃ （１１０）をエ
ピタキシャル成長させたキャパシタ膜についても誘電特
性の測定を行ったところ、ＭｇＯ（１００）基板上のキ
ャパシタには及ばないものの、顕著な強誘電体特性が得
られることが分かった。

【００１６】一方、ＢａＳｒＴｉＯ₃ の（１１１）面は
表面エネルギが大きいためにエピタキシャル成長しにく
いが、スパッタ等の成膜条件を最適値に制御することに
より、ＭｇＯ（１１１）面上にＰｔ（１１１）、さらに
ＢａＳｒＴｉＯ₃ の（１１１）をエピタキシャル成長さ
せた構造を作成することができ、同様に顕著な強誘電特
性を得ることができる。

【００１７】ところが、実際にスイッチ用トランジスタ
を形成した半導体基板とペロブスカイト系誘電体からな
るキャパシタを組み合わせる場合には、高誘電率薄膜を
構成する、Ｓｒ，Ｂａ，Ｐｂなどの元素がトランジスタ
中に拡散するとスイッチング動作に悪影響を与えるた
め、基板から絶縁層を介して分離した場所にキャパシタ
を作成する必要がある。現在絶縁層として使用されてい
るものは、シリコンの酸化物や窒化物、さらにそれらの
酸化物や窒化物に燐やボロンなどを混入したもので、全
てガラス（アモルファス）膜であり、従って絶縁層の上
にエピタキシャル成長させた高誘電率薄膜からなるキャ
パシタを形成することは不可能である。また、ＭｇＯ基
板をシリコンデバイス中に取り込むことも著しく困難で
ある。

【００１８】そこで本発明にかかる方法は、非晶質物質
上などに成長した下地結晶の適当な晶癖面を利用し、晶
癖面上に下地電極と高誘電体膜のエピタキシャル又は配
向した積層構造を局部的に形成することにある。非晶質
物質などの上に成長した下地結晶は全体として方位の揃
った単結晶や配向した結晶であることが望ましいが、個
々のキャパシタの下地結晶が１個の結晶粒で構成されて
いる場合などで、その結晶粒の適当な晶癖面が利用でき
れば個々の結晶の方位が全体として必ずしも一定である
必要はない。

【００１９】非晶質物質などの上に単結晶を成長させる
方法として、ラテラルオーバグロースと呼ばれる種結晶
から横方向へ溶融再結晶させる方法、或いは非晶質膜を
種結晶から横方向へ固相成長させる方法などを使用する
ことができる。このときの加熱方法として、レーザビー
ムや電子ビームを成長方向に向かってスキャンする方法
や、成長距離が小さい場合は均一な熱処理方法も可能で
ある。

【００２０】また、非晶質物質などの上に単結晶を成長
させる他の方法として、下地基板に人工的に作成した凹
凸を利用する方法（グラフォエピタキシー法）などを利
用することができる。例えば、立方晶系の（１００）単
結晶を作成するには、下地面に断面が矩形の溝形状のレ
リーフを作成し、その上に目的の物質を堆積し、溶融再
結晶ないしは固相再結晶を生じさせることで達成でき
る。また、他の面に対しても、面の角度に応じたレリー
フを作成することで単結晶を作成することができる。

【００２１】非晶質物質などの上に配向した下地結晶を
成長させる方法として、結晶の晶癖面を利用して成長さ
せる方法、例えば面心立方結晶の（１１１）面、体心立
方結晶の（１１０）面、六方稠密結晶の（０００１）面
などを下地面に配向させて成長させることができる。

【００２２】また、選択成長ＣＶＤ技術を使用すれば、
各キャパシタ部位に対応して単核成長させた結晶を作成
することができる。即ち、個々のキャパシタを作成する
場所に対応した核発生しやすい微小な領域と、核発生し
にくいその他の領域を作成することにより、核発生密度
が各発生させる微小な領域より十分小さければ、単核成
長により個々のキャパシタ下地結晶として単結晶を製作
することができる。

【００２３】選択性を持たせるための下地領域として、
絶縁性材料と導電性材料のような材料の違いを利用して
も良いし、核発生領域に選択的にイオンインプランテー
ションを行う方法も取ることができる。絶縁性下地ない
しは半導性下地の中にイオンプランテーションにより核
発生領域を形成した場合は、同時にトランジスタと接続
するための配線プラグとして使用することもできる。選
択ＣＶＤ成長を生じることが知られている物質として、
Ｓｉ，ＧａＡｓ，ＧａＮ，ＳｉＣなどの半導体結晶、
Ｗ，Ｃｕ，Ａｌなどの金属結晶、ＴｉＳｉ₂ などのシリ
サイドなどが知られていて、利用することができる。

【００２４】また、各キャパシタ部位に対応して単核成
長させた結晶を作成する他の方法として、個々のキャパ
シタを作成する場所に対応した結晶性の微小な領域とそ
の他の非晶質の領域を作成し、その上に非晶質膜を堆積
し、その後熱処理により結晶性の微小な領域との界面か
ら固相成長を生じさせ、さらに必要によりリソグラフィ
ーにより加工を行って、各キャパシタ部位に対応した単
結晶下地を製作することができる。

【００２５】さらに、各キャパシタ部位に対応して単核
成長させた結晶を作成する他の方法として、非晶質膜を
全面に堆積し、個々のキャパシタを作成する場所に対応
した微小な領域にイオン注入を行って結晶成長核を生成
しやすくし、その後の熱処理によりイオン注入領域から
単核結晶成長を生じさせ、さらに必要によりリソグラフ
ィーにより加工を行って、各キャパシタ部位に対応した
単結晶下地を製作することができる。

【００２６】下地結晶の晶癖面としては、ＣＶＤ法やス
パッタ法により成膜したときに自然に形成される晶癖面
のほか、結晶膜を選択エッチングなどにより加工して作
成した晶癖面、さらに結晶の特定の方位面を化学的機械
的研磨により形成した晶癖面等を利用することができ
る。

【００２７】高誘電体膜として、ＢａＳｒＴｉＯ₃ など
のペロブスカイト構造の膜を使用する場合には、上述し
たように下地結晶に対して（１００）面ないしは（１１
０）面にエピタキシャル成長しやすいために、下地結晶
の晶癖面としては、立方晶や正方晶の（１００），（１
１０）面など長方形の格子面形状を持つものが好ましい
が、ＢａＳｒＴｉＯ₃ などでは（１１１）方向の分極も
十分大きく、成膜条件によってはエピタキシャル成長す
るため、六方晶結晶の（０００１）面や立方晶の（１１
１）面など、正三角形の格子面形状を持つ晶癖面でも良
い。さらに、個々のキャパシタの下地結晶の晶癖面とし
て、複数の晶癖面を利用することもできる。

【００２８】下地結晶は導電性のものであっても良く、
この場合は下部電極を兼ねることができる。また、下地
結晶が絶縁性の場合は、その上に下部電極を介して高誘
電体膜を形成する必要があり、下部電極は半導体基板上
に作成されたトランジスタの一つの電極と配線されてい
る必要がある。

【００２９】また、下地結晶と下部電極膜や高誘電率薄
膜の間の相互拡散を避けるために、下地結晶と高誘電率
薄膜の間にバリア性の大きい金属膜や絶縁膜を挟むこと
も可能である。バリア性金属膜としては、チタンやタン
グステンなどの高融点金属、高融点金属のケイ化物，窒
化物，炭化物などが挙げられる。また、バリア性絶縁膜
としては、酸化物，窒化物，フッ化物などが挙げられ
る。

【００３０】また上述したように、下地結晶の晶癖面上
に、例えばＰｔ電極とＢａＳｒＴｉＯ₃ 誘電体の組み合
わせのように、誘電体の格子定数より僅かに小さい格子
定数を持つ下部電極と誘電体膜をエピタキシャル成長さ
せて、誘起される強誘電性をＦＲＡＭに使用することに
より、成膜時に組成制御性が困難でまた素子中で拡散し
やすいＰｂやＢｉなどを使用することがないため、高集
積化に非常にメリットがある。

【００３１】ここで、ペロブスカイト系高誘電体膜の格
子定数（ａ_d ）と、高誘電体膜に接する下部電極の格子
定数（ａ_s ）との関係ａ_d ／ａ_s は、１．００２より小
さいと誘電体膜のキュリー温度が誘電性材料本来のキュ
リー温度よりも上昇しないか、又は上昇しても極僅かと
なってしまう。一方、ａ_d ／ａ_s の値が１．０３より大
きいと誘電体膜を導電性基板の上にエピタキシャル成長
させた時に、途中でミスフィット転移が入るため、膜厚
７０ｎｍ未満の薄い誘電体膜についてキュリー温度を上
昇させることができたとしても、その上昇は僅かなもの
となる。従って前述したように、１．００２≦ａ_d ／ａ
_s ≦１．０３なる関係を満たすのが望ましいのである。

【００３２】以下、本発明を図示の実施形態によって説
明する。 （実施形態１）図１及び図２は、本発明の第１の実施形
態に係わる半導体記憶装置の製造工程を示す断面図であ
る。この実施形態は、強く（１１１）配向した下部電極
膜を使用して強誘電体メモリ（ＦＲＡＭ）を製作した例
である。

【００３３】図１（ａ）は、第１導電型（例えばｐ型）
シリコン基板１を使用して、素子間分離酸化膜２，第２
導電型（例えばｎ型）不純物拡散層６，ゲート酸化膜
３，ゲート電極（ワード線）４，第１の層間絶縁膜５か
らなるメモリセルのトランジスタ部、及びビット線８，
第２の層間絶縁膜７を形成した後、平坦化用の絶縁膜９
及び研磨停止層１０を形成した状態である。絶縁膜９を
平坦化するためには、エッチバック法を用いても良い
し、またＣＭＰ法などを用いても良い。研磨停止層１０
としては、酸化アルミニウムなどの絶縁膜を用いること
ができる。

【００３４】なお、図では説明を簡単にするために１つ
のメモリセル部分のみを示しているが、実際には上記の
メモリセルが基板上に行方向及び列方向に２次元配置さ
れている。

【００３５】次いで、図１（ｂ）に示すように、公知の
フォトリソグラフィー及びプラズマエッチングにより、
絶縁膜９に第２導電型不純物拡散層６へのコンタクトホ
ールを形成した後、選択成長技術によりポリシリコン層
２２を形成した。成膜技術は、ジシラン及びジボランを
原料ガスとしたＬＰＣＶＤ法により、成長温度７００℃
でポリシリコンをシリコン基板１に対して選択的に成長
させた。その後、図１（ｃ）に示すように、ＣＭＰない
しは機械的研磨により研磨停止層１０上に形成されてい
るポリシリコン層２２を除去し、ポリシリコンコンタク
トプラグ１１を形成した。

【００３６】次いで、図２（ｄ）に示すように、バリア
メタルであるチタン／窒化チタン層１８をスパッタ法に
より形成し、さらに下部電極となる白金膜１３を７００
℃に基板加熱を行いながらスパッタ法により成長させ
た。Ｘ線回折法によりこの白金膜１３の配向性を評価し
たところ（１１１）ピークのみが観測されて、面心立方
格子の晶癖面である（１１１）に強く配向した膜である
ことが分かった。また、透過電子顕微鏡観察により白金
膜１３の粒径を評価したところ、３００ｎｍ程度である
ことが分かった。

【００３７】次いで、ペロブスカイト系誘電体膜である
チタン酸バリウムストロンチウム膜（ＢＳＴ、バリウム
分率７０％）１６を７００℃でスパッタ法により形成し
た。Ｘ線回折法によりこのＢＳＴ膜１６の配向性を評価
したところ、（１１１）ピークのみが観測され、また
（１１１）面間隔がバルク単結晶の面間隔より４％伸び
ていることが分かった。さらに、透過電子顕微鏡により
膜の断面観察を行ったところ、個々の白金下部電極結晶
粒の上のＢＳＴ膜１６の方位関係は整合しており、個々
の結晶粒同士エピタキシャル成長していることが分かっ
た。

【００３８】次いで、図２（ｅ）に示すように、上部金
属１５を形成し、公知のフォトリソグラフィー及びプラ
ズマエッチングにより、キャパシタセル形状に加工し
た。それ以降の配線工程は省略する。

【００３９】このようにして形成したキャパシタ膜の誘
電特性を評価したところ、明確な強誘電性に基づく分極
方向による蓄積電荷量の違いが観測され、さらに誘電率
の温度依存性から、キュリー温度は２００℃以上である
ことが推測された。つまり、絶縁膜としての研磨停止層
１０上に、（１１１）方向に配向した白金膜１３を形成
することができ、その上に形成する電荷蓄積用キャパシ
タの誘電体膜として用いるＢＳＴ膜１６の誘電特性を改
善することができ、従ってメモリセルの高集積化をはか
ることが可能となる。 （実施形態２）図３は、本発明の第２の実施形態に係わ
る半導体記憶装置の製造工程を示す断面図である。この
実施形態は、強く（１００）配向した絶縁性下地結晶を
使用して強誘電体メモリ（ＦＲＡＭ）を製作した例であ
る。

【００４０】まず、ポリシリコンコンタクトプラグ１１
を形成するまでの工程は、第１の実施形態と同様、即ち
前記図１（ａ）〜（ｃ）と同様であるので、その説明は
省略する。

【００４１】次いで、図３（ａ）に示すように、マグネ
シウム・アセチルアセトネートを原料としたＣＶＤ法に
より基板温度６００℃で５００ｎｍの厚さのＭｇＯ結晶
膜１２を堆積させた。その後、ＭｇＯ結晶表面が平滑に
なるように研磨を行い、さらに表面を熱燐酸で軽くエッ
チングを行い（１００）面を表出させた。その後、バリ
アメタルである窒化チタン層１８を反応性スパッタ法に
より基板温度６００℃で形成し、次に下部電極となる白
金膜１３を７００℃に基板加熱を行いながらスパッタ法
により形成し、さらにペロブスカイト系誘電体膜である
ＢＳＴ膜（バリウム分率７０％）１６を７００℃でスパ
ッタ法により形成した。

【００４２】Ｘ線回折法によりそれぞれの膜の配向性を
評価したところ、ＭｇＯとＴｉＮの重なったピーク、Ｐ
ｔ，ＢＳＴに対して（１００）ピークのみが観測され
て、（１００）に強く配向した膜であることが分かっ
た。また、ＢＳＴ（１００）面間隔がバルク単結晶の面
間隔より３％伸びていることが分かった。また、透過電
子顕微鏡により膜の断面観察を行ったところ、個々に積
層されたＭｇＯ下地結晶，ＴｉＮ結晶，Ｐｔ結晶，ＢＳ
Ｔ結晶の方位関係は整合しており、個々の結晶粒同士エ
ピタキシャル成長していることが分かった。

【００４３】次いで、図３（ｂ）に示すように、上部金
属１５を形成し、公知のフォトリソグラフィー及びプラ
ズマエッチングにより、キャパシタセル形状に加工し
た。その後、これらの上に絶縁膜２１を形成した。次い
で、図３（ｃ）に示すように、フォトリソグラフィー及
びプラズマエッチングにより絶縁膜２１に、ポリシリコ
ンのコンタクトプラグ１１とキャパシタセルの上部電極
１５とのコンタクトホールを開孔し、これらを接続する
アルミ配線２０を形成した。

【００４４】このようにして形成したキャパシタ膜の誘
電特性を評価したところ、明確な強誘電性に基づく分極
方向による蓄積電荷量の違いが観測され、さらに誘電率
の温度依存性から、キュリー温度は２００℃以上である
ことが推測された。 （実施形態３）図４は、本発明の第３の実施形態に係わ
る半導体記憶装置の製造工程を示す断面図である。この
実施形態は、グラフォエピタキシー技術を使用して非晶
質下地上に（１００）単結晶層を形成し、その表面に電
荷蓄積容量セルを作成した例である。

【００４５】まず、ポリシリコンコンタクトプラグ１１
を形成するまでの工程は、第１の実施形態と同様、即ち
前記図１（ａ）〜（ｃ）と同様であるので、その説明は
省略する。

【００４６】次いで、図４（ａ）に示すように、プラズ
マＣＶＤ法により非晶質の酸化シリコン層１９を堆積
し、公知のリソグラフィー及びプラズマエッチング法に
より、０．２μｍ周期で２０ｎｍ深さの溝を形成した。
その後、プラズマＣＶＤ法により１００ｎｍ厚さの非晶
質のシリコン層２３を形成し、さらにプラズマＣＶＤ法
により１００ｎｍ厚さの酸化シリコン層２９を形成し
た。次に、出力１０Ｗのアルゴンレーザーで１０ｍｍ／
ｓの速度で走査し、再結晶化を行った。Ｘ線回折法によ
り膜の結晶方位を評価したところ、面方向及び溝方向に
（１００）が揃った単結晶のＳｉ結晶が成長しているこ
とが分かった。

【００４７】次いで、図４（ｂ）に示すように、フッ酸
溶液により酸化シリコン層２９を溶解除去し、次に単結
晶シリコン層２３′上にバリアメタルである窒化チタン
層１８を反応性スパッタ法により基板温度６００℃で形
成し、次に下部電極となる白金膜１３をスパッタ法によ
り基板温度６００℃で形成した。さらに、ペロブスカイ
ト系誘電体膜であるＢＳＴ膜（バリウム分率８０％）１
６を、スパッタ法により基板温度６００℃で形成した。

【００４８】Ｘ線回折法によりそれぞれの膜の配向性を
評価したところ、ＭｇＯとＴｉＮの重なったピーク、Ｐ
ｔ，ＢＳＴに対して基板面方向に（１００）ピークのみ
が観測され、また面内回転に対しても４回対称の（１０
１）面が観測されたことから、全て（１００）方位のエ
ピタキシャル膜であることが分かった。また、ＢＳＴ膜
１６の（１００）面間隔がバルク単結晶の面間隔より４
％伸びていることが分かった。

【００４９】次いで、図４（ｃ）に示すように、上部金
属１５を形成し、公知のフォトリソグラフィー及びプラ
ズマエッチングにより、キャパシタセル形状に加工し
た。さらに、ポリシリコンコンタクトプラグ１１と単結
晶シリコン層２３′とを接続するために、ポリシリコン
膜２４を形成した。それ以降の配線工程は省略する。

【００５０】このようにして形成したキャパシタ膜の誘
電特性を評価したところ、明確な強誘電性に基づく分極
方向による蓄積電荷量の違いが観測され、さらに誘電率
の温度依存性から、キュリー温度は３００℃以上である
ことが推測された。

【００５１】なお、本実施形態では単結晶下地結晶の作
成にグラフォエピタキシー法を使用しているが、種結晶
からの面内方向への溶融再結晶法などの手段を用いて単
結晶化を行っても同様の効果が得られる。 （実施形態４）図５及び図６は、本発明の第４の実施形
態に係わる半導体記憶装置の製造工程を示す断面図であ
る。この実施形態は、単核ないしは数個の核からの成長
した下地結晶を使用して強誘電体メモリ（ＦＲＡＭ）を
製作した例である。

【００５２】まず、研磨停止層１０を形成するまでの構
成は第１の実施形態と同様、即ち前記図１（ａ）と同様
であるので、その説明は省略する。次いで、図５（ａ）
に示すように、公知のフォトリソグラフィー及びプラズ
マエッチングにより、絶縁膜９に第２導電型不純物拡散
層６へのコンタクトホールを形成した後、非晶質シリコ
ン層２５を堆積した。成膜技術は、ジシラン及びジボラ
ンを原料ガスとしたＬＰＣＶＤ法により、成長温度４５
０℃で非晶質シリコンを成長させた。

【００５３】次いで、図５（ｂ）に示すように、ＣＭＰ
ないしは機械的研磨により研磨停止層上に形成されてい
る非晶質シリコンを除去し、６５０℃の熱処理により結
晶化してポリシリコン・コンタクトプラグ１１を形成し
た。このとき、プラグ１１の直径に比較してＳｉの結晶
粒が十分大きければ、表面に露出している部分は単一結
晶とすることができる。

【００５４】次いで、図５（ｃ）に示すように、層間絶
縁膜１９を形成した後、リソグラフィー及びプラズマエ
ッチング技術により、プラグ１１が露出するように絶縁
膜１９を開孔した。さらに、非晶質シリコン層をＣＶＤ
法により成長させ、６００℃の熱処理により結晶化して
いるコンタクトプラグ１１からの接触部から固相成長さ
せて、プラグ近傍では単結晶化しているシリコン膜２６
を作成した。

【００５５】次いで、図６（ｄ）に示すように、ＣＭＰ
により表面を平坦化し、異方性エッチング液である水酸
化テトラメチルアンモニウム溶液を使用してエッチング
を行い、Ｓｉ結晶の晶癖面である（１１１）面を作成し
た。さらに、バリアメタルである窒化チタン層１８を反
応性スパッタ法により基板温度６００℃で形成し、次に
下部電極となる白金膜１３をスパッタ法により基板温度
６００℃で形成し、ＣＭＰないしは機械的研磨により平
坦化して下部電極をキャパシタ作成部分のみに残した。

【００５６】次いで、図６（ｅ）に示すように、ペロブ
スカイト系誘電体膜であるＢＳＴ膜（バリウム分率９０
％）１６をスパッタ法により基板温度６００℃で形成
し、さらに上部電極１５を作成した。透過電子顕微鏡に
より膜の断面観察を行ったところ、個々に積層されたＳ
ｉ下地結晶、ＴｉＮ結晶、Ｐｔ結晶、ＢＳＴ結晶の方位
関係は整合しており、個々の下地結晶粒の晶癖面上で局
部的にエピタキシャル成長していることが分かった。

【００５７】このようにして形成したキャパシタ膜の誘
電特性を評価したところ、明確な強誘電性に基づく分極
方向による蓄積電荷量の違いが観測され、さらに誘電率
の温度依存性から、キュリー温度は２００℃以上である
ことが推測された。 （実施形態５）図７は、本発明の第４の実施形態に係わ
る半導体記憶装置の製造工程を示す断面図である。本実
施形態は、種結晶からの横方向成長を利用した単結晶下
地結晶を使用して強誘電体メモリ（ＦＲＡＭ）を製作し
た例である。

【００５８】図７（ａ）は第１の実施形態で示した図１
（ａ）と基本的に同様であるが、２次元アレイ状に形成
されたメモリセル部を左側に示すと共に、メモリセルア
レイの途中に所々挿入された種結晶作成部３１を右側に
示す。

【００５９】次いで、図７（ｂ）に示すように、メモリ
セル部には公知の方法により多結晶タングステンからな
るコンタクトプラグ３２を作成した。一方、種結晶作成
部には非晶質シリコンプラグを形成後、６５０℃の熱処
理によりシリコン基板界面より結晶化して単結晶の種結
晶部３３を形成した。

【００６０】次いで、図７（ｃ）に示すように、非晶質
シリコン層３４及び酸化シリコン層３５を形成し、出力
１０Ｗのアルゴンレーザで毎秒１０ｍｍの速度で種結晶
側から加熱スキャンを行い、横方向に溶融再結晶化させ
ることにより単結晶下地膜３４を作成した。

【００６１】次いで、図８（ｄ）に示すように、バリア
メタルである窒化チタン層１８を反応性スパッタ法によ
り基板温度６００℃で形成し、次に下部電極となる白金
膜１３をスパッタ法により基板温度６００℃で形成し、
次にペロブスカイト系誘電体膜であるＢＳＴ（バリウム
分率７０％）１６をスパッタ法により基板温度６００℃
で形成し、さらに白金上部電極１５を作成した。

【００６２】次いで、図８（ｅ）に示すように、フォト
リソグラフィ及びイオンエッチング法により、キャパシ
タ形状に加工を行った。透過電子顕微鏡により膜の断面
観察を行ったところ、積層されたＳｉ下地結晶，ＴｉＮ
結晶，Ｐｔ結晶，ＢＳＴ結晶は全て（１００）方位にエ
ピタキシャル成長していることが分った。

【００６３】このように形成したキャパシタ膜の誘電特
性を評価したところ、明確な強誘電性に基づく分極方向
による蓄積電荷量の違いが観測され、さらに誘電率の温
度依存性から、キュリー温度は２００℃以上であること
が推測された。

【００６４】なお、本発明は上述した各実施形態に限定
されるものではない。実施例では、キャパシタ誘電体膜
としてＢＳＴを用いたが、これに限らず、ペロブスカイ
ト若しくは層状ペロブスカイト構造の物質からなる高誘
電率誘電体又は強誘電体であればよい。また本発明は、
必ずしも半導体記憶装置に限らず、薄膜キャパシタを有
する各種の半導体デバイスに適用可能である。さらに、
薄膜キャパシタに限らず、誘電体膜を用いた素子、例え
ば弾性表面波素子やフィルタ等の圧電素子、赤外線セン
サ等の焦電センサに適用することも可能である。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施することができる。

【００６５】

【発明の効果】以上詳述したように本発明によれば、下
地結晶の晶癖面を利用したエピタキシャル誘電体膜の使
用により、蓄積電荷量の増大，強誘電性の誘起，電荷蓄
積素子間のばらつきの低減，誘電体膜と下地膜の相互拡
散の低減などを実現することができ、高集積化した半導
体記憶装置を実現が可能になり、その工業的価値は大で
ある。

【図面の簡単な説明】

【図１】第１の実施形態に係わるメモリセルの製造工程
の前半を示す断面図。

【図２】第１の実施形態に係わるメモリセルの製造工程
の後半を示す断面図。

【図３】第２の実施形態に係わるメモリセルの製造工程
を示す断面図。

【図４】第３の実施形態に係わるメモリセルの製造工程
を示す断面図。

【図５】第４の実施形態に係わるメモリセルの製造工程
の前半を示す断面図。

【図６】第４の実施形態に係わるメモリセルの製造工程
の後半を示す断面図。

【図７】第４の実施形態に係わるメモリセルの製造工程
の前半を示す断面図。

【図８】第４の実施形態に係わるメモリセルの製造工程
の後半を示す断面図。

【符号の説明】

１…シリコン基板 ４…ゲート電極（ワード線） ５，７…層間絶縁膜 ６…不純物拡散層 ８…ビット線 ９…平坦化用絶縁膜 １０…研磨停止層 １１…ポリシリコンコンタクトプラグ １２…ＭｇＯ結晶膜 １３…白金膜（下部電極） １５…上部電極 １６…ＢＳＴ膜 １８…チタン／窒化チタン層 １９…非晶質の酸化シリコン層 ２０…アルミ配線 ２２…ポリシリコン層 ２３…非晶質のシリコン層 ２３′…単結晶シリコン層

Claims (2)

【特許請求の範囲】
1. 【請求項１】半導体基板上に１つのスイッチ用トランジ
   スタと１つの電荷蓄積用キャパシタからなるメモリセル
   を２次元配置してなり、かつキャパシタの誘電体膜とし
   て高誘電率物質を用いた半導体記憶装置において、 前記基板から非晶質膜又は多結晶膜を介して成長された
   下地結晶上に、前記誘電体膜がエピタキシャル成長又は
   配向成長されてなることを特徴とする半導体記憶装置。
2. 【請求項２】半導体基板上に１つのスイッチ用トランジ
   スタと１つの電荷蓄積用キャパシタからなるメモリセル
   を２次元配置してなり、かつキャパシタの誘電体膜とし
   て高誘電率物質を用いた半導体記憶装置の製造方法にお
   いて、 前記基板上に前記メモリセルを形成する工程と、前記メ
   モリセル部を覆う絶縁膜を形成する工程と、前記絶縁膜
   に開口を設け、該開口内に前記基板に接して非晶質又は
   多結晶のプラグを形成する工程と、前記絶縁膜上に前記
   プラグに接して下地結晶層を形成する工程と、前記下地
   結晶層上に前記誘電体膜をエピタキシャル成長又は配向
   成長する工程とを含むことを特徴とする半導体記憶装置
   の製造方法。