JP3245021B2

JP3245021B2 - 半導体記憶装置の製造方法

Info

Publication number: JP3245021B2
Application number: JP23577295A
Authority: JP
Inventors: 宏行金谷; 修日高; 博望月; 隆川久保
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1995-09-13
Filing date: 1995-09-13
Publication date: 2002-01-07
Anticipated expiration: 2015-09-13
Also published as: JPH0982913A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、誘電体膜を薄膜キ
ャパシタとして用いた半導体記憶装置の製造方法に関す
る。

【０００２】

【従来の技術】近年、集積回路技術の発達によって半導
体記憶装置がますます小型化されてきており、半導体記
憶装置に必須の回路素子である薄膜キャパシタも、一層
の小型化が要望されている。従来の半導体記憶装置にお
ける薄膜キャパシタは、トランジスタ等の能動素子と同
一の基板に溝を掘って蓄積容量膜を形成するトレンチ形
キャパシタや、基板上に蓄積容量膜を積み上げるスタッ
ク形キャパシタ等の立体構造からなり、これらは蓄積容
量の面積を実効的に大きくすることで高集積化を図って
きた。

【０００３】しかしながら、能動素子全般の小型化が急
速化する中で、薄膜キャパシタの小型化は比較的遅れて
おり、このことは特に半導体記憶装置のより一層の高集
積化を阻む大きな要因となっている。これは従来用いら
れている誘電体材料が、シリコン酸化物（ＳｉＯ₂）や
シリコン窒化物（Ｓｉ₃Ｎ₄）等のように、誘電率がた
かだか１０以下の材料に限られているからであり、薄膜
キャパシタの小型化のためには誘電率の大きな誘電体膜
の開発が要求される。

【０００４】ペロブスカイト型結晶構造の酸化物である
チタン酸ストロンチューム膜（ＳｒＴｉＯ₃膜、以下Ｓ
ＴＯ膜），チタン酸バリウム膜（ＢａＴｉＯ₃膜、以下
ＢＴＯ膜），チタン酸鉛膜（ＰｂＴｉＯ₃膜、以下ＰＴ
Ｏ膜）あるいはＰｂ_1-xＺｒ_xＴｉＯ₃膜（以下ＰＺＴ
膜）等は、単一組成ならびに相互の固溶体組成で、１０
０〜１０００にも及ぶ高誘電率を有することが知られて
おり、既にセラミックコンデンサには用いられている。
そこで、これらの材料の薄膜化は上述の薄膜キャパシタ
の小型化に有効と考えられ、以前から研究が行われてい
る。

【０００５】

【発明が解決しようとする課題】ところで、結晶構造が
ペロブスカイトまたは層状ペロブスカイト構造を持つ、
いわゆるペロブスカイト型酸化物と言われる誘電体材料
は、蓄積電荷量をより多くするために薄膜化を進めてい
くと、誘電率が徐々に低下するという問題がある。例え
ば、バルクでは比誘電率１０００以上を示すＢａＳｒ
_1-XＴｉ_XＯ₃膜（以下ＢＳＴＯ膜）も、厚さ約３０ｎ
ｍの薄膜になると比誘電率はおよそ２５０程度まで低下
し、電荷蓄積能力を表すシリコン酸化膜に換算した厚み
では約０．４ｎｍ程度にとどまる。

【０００６】この誘電率の低下の問題のため、これらの
強誘電体材料のうち、例えばＰＺＴを用いて製造した強
誘電体メモリにおいては、およそ１００ｎｍより薄い膜
厚であると薄膜キャパシタとしての使用が困難となる。
このように、誘電率の大きな誘電体膜も、薄膜化による
特性の劣化が、小型化をねらう半導体記憶装置のキャパ
シタとして採用する際の障害となった。

【０００７】以上のように、従来の半導体記憶装置で
は、高誘電率の誘電体材料を薄膜キャパシタに採用して
も期待した蓄積容量の増大は得られず、小型化の要望に
沿うことができないという問題があった。

【０００８】本発明は上記従来の問題を解決し、ペロブ
スカイトまたは層状ペロブスカイト構造の物質を含有す
る高誘電率の誘電体膜からなる薄膜キャパシタを、その
高誘電特性を損なうことなく蓄積容量の増大を図り、よ
って高集積化を可能とした半導体記憶装置の製造方法を
提供することを目的とする。

【０００９】

【課題を解決するための手段】上記の問題を解決するた
めに、本発明は第一の発明として、表面にトランジスタ
回路が形成された半導体基板上に絶縁層を形成する第一
の工程と、この第一の工程の後に前記トランジスタ回路
上の前記絶縁層の一部を除去し開口部を形成する第二の
工程と、この第二の工程の後に前記開口部の前記半導体
基板上にエピタキシャル成長により半導体層を堆積する
第三の工程と、この第三の工程で形成されたエピタキシ
ャル半導体層に非晶質半導体膜を形成する第四の工程
と、この第四の工程で形成された非晶質半導体膜の固相
成長により前記半導体基板に対して同配向の固相成長膜
を形成する第五の工程と、この第五の工程で形成された
固相成長膜上に下部電極を形成する第六の工程と、この
第六の工程で形成された下部電極上にペロブスカイトま
たは層状ペロブスカイト構造の物質を含有する誘電体膜
を形成する第七の工程と、この第七の工程の後に前記誘
電体膜の上に上部電極を形成する第八の工程とを備えた
ことを特徴とする半導体記憶装置の製造方法を提供す
る。

【００１０】即ち、この発明による製造方法によれば、
誘電体膜の下の固相成長膜は、非晶質半導体膜の固相成
長により形成されるので、広く横方向にもエピタキシャ
ル半導体層及び下地の半導体基板に対して均一な同配向
の表面を持つようになる。その結果、誘電体膜は高誘電
率を保持しかつ対称性が良好で大きな分極量を有するよ
うになり、電荷の蓄積・放出の繰返し特性が良好でメモ
リに好適な半導体記憶装置を提供できる。

【００１１】また第二の発明として、表面にトランジス
タ回路が形成された半導体基板上に絶縁層を形成する第
一の工程と、この第一の工程の後に前記トランジスタ回
路上の前記絶縁層の一部を除去し開口部を形成する第二
の工程と、この第二の工程の後に前記開口部の前記半導
体基板上及びこれにつらなる前記絶縁層上に非晶質半導
体層を堆積する第三の工程と、この第三の工程で形成さ
れた非晶質半導体層の固相成長により半導体基板に対し
て同配向の単結晶領域を形成する第四の工程と、この第
四の工程で形成された単結晶領域上に下部電極を形成す
る第五の工程と、この第五の工程で形成された下部電極
上にペロブスカイトまたは層状ペロブスカイト構造の物
質を含有する誘電体膜を形成する第六の工程と、この第
六の工程の後に前記誘電体膜の上に上部電極を形成する
第七の工程とを備えたことを特徴とする半導体記憶装置
の製造方法を提供する。

【００１２】一般に、半導体下部電極を半導体基板上に
エピタキシャル成長により形成すると、下部電極部とし
て広い面積を確保するのが難しい。しかし、この第二の
発明によれば、非晶質半導体膜を開口部のみに限らずこ
れにつらなる絶縁層上にも堆積し、その非晶質半導体膜
の固相成長によって単結晶領域を形成するので、下部電
極部はより広い面積にわたって半導体基板と同配向の領
域を確保することが可能となる。

【００１３】このように、下部電極部の広い面積にわた
る半導体基板と同配向の領域確保は、電荷蓄積容量の増
大を可能とし、半導体記憶装置の小型化高集積化が実現
できる。

【００１４】さらに第三の発明として、表面にトランジ
スタ回路が形成された半導体基板上に絶縁層を形成する
第一の工程と、この第一の工程の後に前記トランジスタ
回路上の前記絶縁層の一部を除去して形成される開口部
をパターニング方向Ｂが前記半導体基板の［１１０］方
向に対して０＜Ｂ≦２０度の方向に形成する第二の工程
とこの第二の工程の後に前記開口部の前記シリコン基板
上にエピタキシャル成長により半導体層を堆積する第三
の工程と、第三の工程で形成されたエピタキシャル半導
体層上に下部電極を形成する第四の工程と、この第四の
工程で形成された下部電極上にペロブスカイトまたは層
状ペロブスカイト構造の物質を含有する誘電体膜を形成
する第五の工程と、この第五の工程の後に前記誘電体膜
の上に上部電極を形成する第六の工程とを備えたことを
特徴とする半導体記憶装置の製造方法を提供する。

【００１５】即ち、この発明は、絶縁層に形成されたパ
ターニング方向Ｂを［１１０］方向に対して０＜Ｂ≦２
０度の範囲となるようにしたので、半導体基板面とその
上に形成されるエピタキシャル半導体層面とのなす角を
高くすることができる。この結果、開口部に形成される
選択エピタキシャル成長面の狭量化が回避され、ペロブ
スカイトまたは層状ペロブスカイト構造の物質を含有す
る誘電体膜の高誘電体特性を損なうことなく、かつ広面
積の良好なコントラクトプラグ部を有する半導体記憶装
置を実現できる。

【００１６】

【発明の実施の形態】以下、この発明による半導体記憶
装置の製造方法の一実施の形態について、図１乃至図１
７を参照し、詳細に説明する。

【００１７】この発明は、ペロブスカイト系誘電体を使
用したキャパシタの誘電体薄膜の特性を飛躍的に改善し
つつ、半導体記憶装置の小型化を半導体基板、例えばシ
リコン（Ｓｉ）基板上から半導体単結晶電極をエピタキ
シャル成長で形成することにより実現し、更に選択エピ
タキシャル成長を進めてゆくことによる成長面の面積の
狭量化を解決するものである。

【００１８】また、選択エピタキシャル半導体層による
コントラクトプラグ部の形成には、ファセットの問題が
生じるが、この発明は、このファセットの問題を解決す
る最適絶縁膜構造を有する半導体記憶装置の製造方法を
得ることを目的とする。

【００１９】即ち、図１はこの発明による半導体記憶装
置、特にＦｅＲＡＭの製造方法の第一の実施の形態を示
す断面図である。

【００２０】まず、図示のように、第一導電型半導体で
あるＳｉ基板１の上に、素子間分離用にＳｉＯ₂の酸化
膜２を形成する。次に、素子形成領域を薄く酸化し、ゲ
ート酸化膜３を形成する。ゲート酸化膜３の上部にＬＰ
ＣＶＤ法によりワード線となるポリシリコン層４を形成
し、このポリシリコン層４に燐拡散を行うことで十分な
導電性を持たせる。その後フォトレジストによるパター
ンニングの後に異方性エッチングによりポリシリコン層
４及びゲート酸化膜３をエッチングし、ゲート部を形成
する。なお、５及び６は層間絶縁膜である。

【００２１】次に、Ｓｉ基板１に、自己整合的にＰ型不
純物、例えばボロンをイオン注入し第二導電型不純物拡
散層であるソース部７及びドレイン部８の形成によりＰ
型ＭＯＳ構造を作成後、ＢＰＳＧ（Ｂｏｒｏｎ−ｄｏｐ
ｅｄＰｈｏｓｐｈｏ−ＳｉｌｉｃａｔｅＧｌａｓ
ｓ）等からなる絶縁層９を形成し、化学機械的研磨（Ｃ
ＭＰ）により、絶縁層９を平坦化する。

【００２２】次に、ソース部７上の絶縁層９に、反応性
イオンエッチング（ＲＩＥ）とフッ酸系溶液処理によ
り、コンタクト部となる開口部１０を設ける。コンタク
ト部をトランジスタのソース部７（あるいはドレイン部
８）上に形成することで、メモリセルとしての回路構成
を簡略化できる。

【００２３】次に、開口部１０に半導体層即ちシリコン
エピタキシャル層１１を低圧化学気相堆積（ＬＰＣＶ
Ｄ）法を用いて選択エピタキシャル成長により形成す
る。ＬＰＣＶＤ法の材料ガスとしては、ジクロルシラ
ン、ジシラン、塩素ガスを組み合わせ用いる。成長温度
はおよそ６００〜９００℃の間とした。また、Ｐ型用の
ドーパントガスとしてジボランを用いた。この実施の形
態では選択成長法により絶縁層９上へのＳｉの堆積を回
避した。また、Ｓｉエピタキシャル層１１の高さが絶縁
層９の高さよりも約５ｎｍ程度低くなるように成長を調
整し、その後にフッ酸系溶液処理を用いて、前記絶縁層
９をエッチングし、矢印９Ａで示す位置で、Ｓｉエピタ
キシャル層１１の高さと絶縁層９の高さとを略一致させ
た。

【００２４】次に、コンタクト部の上下層相互間の拡散
を防止するためのバリア金属であるＴｉＮエピタキシャ
ル膜１２、下部電極となる白金（Ｐｔ）エピタキシャル
膜１３及び誘電体としてペロブスカイト系の歪み誘起Ｂ
ＳＴＯエピタキシャル膜１４を、前記Ｓｉエピタキシャ
ル層１１上に順次形成し、ＲＩＥでエッチング加工を行
った。次にＰｔを上部電極１５として蒸着させ、絶縁膜
１６を形成した後、ＲＩＥエッチング加工を行い、更に
アルミニューム（Ａｌ）による引出し電極１７を形成
し、ＦｅＲＡＭ構造の半導体装置を製造した。なお、こ
こでペロブスカイト系の誘電体とはペロブスカイトの物
質または層状ペロブスカイトの物質からなるものを言
う。

【００２５】この半導体記憶装置の製造方法により、Ｓ
ｉ基板１上にＳｉ単結晶電極（１１）をエピタキシャル
成長により形成したので、歪み誘起ＢＳＴＯエピタキシ
ャル膜１４からなる誘電体膜がその高い誘電特性を損な
うことなく形成され、高いキャパシタ容量が確保される
ので半導体装置の小型化が可能となった。また、良好な
分極対電界特性が得られる。

【００２６】しかしながらそれでも、半導体装置の高集
積化が一層追及されるに従い、ソース部７の広さも益々
減少する。ソース部７の広さの減少は、その上に形成さ
れるキャパシタ面積の減少につながるので、この第一の
実施の形態により製造された半導体記憶装置を更に改善
し、より一層キャパシタ容量が拡大されることが望まれ
る。

【００２７】そこで、この発明による半導体記憶装置の
製造方法の第二の実施の形態では、半導体記憶装置での
キャパシタ容量を上記第一の実施の形態のものよりも更
に高めるもので、具体的にはＦｅＲＡＭの製造方法を例
に、図２を参照し説明する。なお、図１に示した第一の
実施の形態と製造方法の同一過程については、図中同一
番号を付して詳細な説明は省略する。

【００２８】即ち、図２に示した第二の実施の形態で
は、図１に示した第一の実施の形態と同様に、Ｓｉ基板
１に、Ｐ型ＭＯＳ構造を作成後、絶縁層９を形成し、Ｃ
ＭＰにより絶縁層９を平坦化する。引き続き、ソース部
７上にＲＩＥとフッ酸系溶液処理により、開口部１０を
設け、Ｓｉエピタキシャル層１１をＬＰＣＶＤ法を用い
て選択成長を行う。ＬＰＣＶＤ法の材料ガスは前記と同
様で、成長温度も同様におよそ６００〜９００℃の間で
行った。この実施の形態でも、選択成長法により絶縁層
９上にシリコンが堆積されないようにし、前記第一の実
施の形態と同様な方法でＳｉエピタキシャル層１１の高
さと絶縁層９の高さを合わせた。

【００２９】次に、この実施の形態では、ＣＶＤ装置を
用いて非晶質（アモルファス）シリコンをＳｉエピタキ
シャル層１１（開口部１０）及びこれに連なる絶縁層９
の上に堆積し、非晶質半導体層即ち非晶質シリコン層１
１ａを形成する。このとき、非晶質シリコン層１１ａは
開口部１０の面積よりも大きい面積となるよう形成され
る。その後、約６００℃の熱処理を行い非晶質シリコン
層１１ａの固相成長を行い固相成長膜１１ｂを生成させ
た。従って、固相成長膜１１ｂは、Ｓｉエピタキシャル
層１１がシード（種）となり、横方向にもそのＳｉエピ
タキシャル層１１及び下地のＳｉ基板１と同配向が得ら
れる。生成した固相成長膜１１ｂ上には、上記第一の実
施の形態と同様に、バリア金属であるＴｉＮエピタキシ
ャル膜１２，下部電極となるＰｔエピタキシャル膜１３
及びペロブスカイト系の誘電体である歪み誘起ＢＳＴＯ
エピタキシャル膜１４を順次形成し、ＲＩＥでエッチン
グ加工を行い、上部電極１５を蒸着後、ＲＩＥエッチン
グ加工を経て、引出し電極１７を形成してＦｅＲＡＭを
製造した。

【００３０】以上のように、この第二の実施の形態で
は、ソース部６領域の面積よりも広い固相成長膜（エピ
タキシャルコンタクトプラグ）１１ｂを形成でき、この
面積の広い固相成長膜１１ｂ上に、高誘電体である歪み
誘起ＢＳＴＯ膜１４が形成されるので、キャパシタ容量
の大きな半導体記憶装置を実現することができる。

【００３１】また、この第二の実施の形態では、固相成
長膜１１ｂは、横方向にもそのＳｉエピタキシャル層１
１及び下地のＳｉ基板１対して均一な同配向の表面とな
って良好な分極対電界特性が得られるから、メモリ特性
の機能向上が図れる。

【００３２】なお、この図２で説明した第二の実施の形
態による製造方法で、Ｓｉエピタキシャル層１１はソー
ス部６上の開口部１０にＬＰＣＶＤ法を用いて選択成長
を行ったが、比較例１として図３及び図４に示すよう
に、もしも開口部１０を非晶質シリコン（１１ａ）で埋
め、その状態で固相成長を行なわせたとすると、得られ
た固相成長膜１１ｂは均一なエピタキシャル配向膜にな
らず、図４（ｂ）に一部斜線で示したように、下地のＳ
ｉ基板１とは異なった配向の部分１１ｂａを有するよう
になる。つまり、図４（ａ）に斜線１１ｂＡで示した位
置で、ＣＭＰにより平坦化を行った固相成長膜１１ｂの
表面は、下地のＳｉ基板１対して均一な同配向の表面と
はならず異なった配向を示す。

【００３３】そこで、図２に示したＦｅＲＡＭ構造と、
図３及び図４に示したＦｅＲＡＭ構造との、歪み誘起Ｂ
ＳＴＯエピタキシャル膜１４の分極対電界（Ｐ−Ｅ）の
ヒステリシス特性曲線はそれぞれ図５にイ、ロに示す。
図５から明らかなように、下地コンタクトの結晶状態に
依存し、図２に示した第二の実施の形態の歪み誘起ＢＳ
ＴＯ膜１４の分極対電界のヒステリシス特性曲線（（実
線）イ）は、図３及び図４に示したＦｅＲＡＭの同じく
歪み誘起ＢＳＴＯエピタキシャル膜１４の分極対電界の
ヒステリシス特性曲線（（点線）ロ）よりも対称性が良
く、また大きな分極量が得られる。また、図３及び図４
に示したＦｅＲＡＭの製造方法では、ＣＭＰによる平坦
化の製造工程が大きくなるのでコストがかかる。

【００３４】また、図３及び図４に示した構造のＦｅＲ
ＡＭとも相違し、比較例２として図６（ａ）に示すよう
に、もしもＳｉエピタキシャル膜１１と絶縁層９の高さ
を同じにすることなく凹凸の段差１１Ａを有した状態
に、開口部１０に非晶質シリコン層１１ａを堆積したと
すると、図示のようにＣＶＤ装置により形成された非晶
質シリコン層１１ａにも同様な段差１１Ｂが生じる。こ
の状態で固相成長を行うと、Ｓｉ基板１に対してエピタ
キシャル配向させたエピタキシャルＳｉ固相成長膜１１
ｂの表面にもＵ字状の段差１１Ｂが生じる。このような
段差１１Ｂを有する固相成長膜１１ｂの表面上方に、同
様にして歪み誘起ＢＳＴＯエピタキシャル膜１４を形成
しても、やはり、図６（ｂ）に比較して示すように、分
極対電界ヒステリシス曲線（ハ）は図２で説明した第二
の実施の形態における分極対電界ヒステリシス曲線
（イ）に比較し、対称性も劣り、分極量も小さいものと
なる。従って、この場合でも、対称性を良くし、より大
きな分極量を得るには、ＣＭＰによる固相成長膜１１ｂ
の平坦化工程を必要とする。

【００３５】なお、図６（ａ）に示したＦｅＲＡＭ構造
で、ＣＭＰによる固相成長膜１１ｂの平坦化を行わない
場合には、比較例３として図７（ａ）に示すように、非
晶質シリコン層１１ａの膜厚が大きくなるように堆積さ
せ、結果的に図６（ａ）に示した凹凸の段差１１Ｂの程
度を小さくすることにより、この状態で非晶質シリコン
層１１ａの固相成長膜１１ｂを形成すると、その上方の
歪み誘起ＢＳＴＯエピタキシャル膜１４の分極対電界ヒ
ステリシス曲線（ニ）は、図７（ｂ）に示したように、
若干の特性の改善が見られる。

【００３６】図８は、この発明による半導体記憶装置の
製造方法の第三の実施の形態を説明する図である。この
第三の実施の形態は、第一乃至第二の実施の形態におけ
る半導体記憶装置に対し、エピタキシャルコンタクトプ
ラグ部の抵抗値を下げ、半導体記憶装置の消費電力をよ
り少なくすることをねらいとするものである。

【００３７】即ち、この第三の実施の形態では、図１及
び図２で説明した上記第一乃至第二の実施の形態におけ
るＳｉエピタキシャル層１１をシリコンゲルマニウムエ
ピタキシャル混晶膜に、あるいは非晶質Ｓｉ層１１ａ及
びシリコンエピタキシャルの固相成長膜１１ｂを、夫々
非晶質シリコンゲルマニウム混晶膜及びその非晶質シリ
コンゲルマニウム混晶膜を固相成長させたシリコンゲル
マニウムエピタキシャル混晶の固相成長膜にそれぞれ対
応して置き換えることによって、エピタキシャルコンタ
クト部の直列抵抗をより小さくし、低い消費電力化を実
現するものである。

【００３８】図８（ａ）はショットキー界面の直列抵抗
値（いずれも約３Ｖ印加時逆方向）を示したもので、バ
リア金属となるＴｉＮとＰ型Ｓｉとのショットキー界面
の直列抵抗値（ホ）と、同じくＴｉＮとＰ型シリコンゲ
ルマニウム（ゲルマニウム混晶比２０％）とのショット
キー界面の直列抵抗値（ヘ）を示している。図８（ａ）
の記載から明らかなように、シリコンゲルマニウム
（ヘ）の方が直列抵抗値がより小さく、ＦｅＲＡＭの低
消費電力化に役立つことを表している。また図８（ｂ）
には、実際のショットキー界面の直列抵抗の測定回路を
示しており、Ｐ型Ｓｉ（１００）とＴｉＮとの間に、Ｐ
型ＳｉまたはＰ型Ｓｉ_0.8Ｇｅ_0.2を介在させ、上下両
Ａｌ電極１７ａ，１７ｂを介して電流Ｉ−電圧Ｖ測定器
１８を接続して構成される。

【００３９】エピタキシャルシリコン膜を誘電体の電極
部として採用したＦｅＲＡＭデバイス構造で、コンタク
トプラグ部に、シリコン膜の代わりにシリコンゲルマニ
ウム膜を用いた際の利点について説明する。

【００４０】第一の利点は、上述のように抵抗値の低下
である。Ｓｉのバルクの移動度が正孔約３８０ｃｍ²／
Ｖ・ｓｅｃ、電子約１４００ｃｍ²／Ｖ・ｓｅｃに対し
て、Ｇｅのそれはそれぞれ、およそ３０４０、３６４０
ｃｍ²／Ｖ・ｓｅｃであり、シリコンにゲルマニウムを
混入したＳｉＧｅ膜はＳｉ膜よりも移動度が大きくな
る。このことからも、Ｓｉ膜よりもＳｉＧｅ膜の方が、
抵抗値が低くコンタクト材料としては最適である。

【００４１】第二の利点は、Ｓｉ膜の代わりにＳｉＧｅ
膜を採用することによって、コンタクトプラグ部と、そ
の上部に形成されたバリア金属層（１２）ないし下部電
極間のショットキー障壁の高さを低下させることができ
る。コンタクトプラグ部としてシリコン膜１９を採用し
た場合、またシリコンゲルマニウム膜２０を採用した場
合の各ショットキー障壁を図９（ａ）及び図９（ｂ）に
示す。即ち、図９（ａ）及び図９（ｂ）で比較して説明
するように、シリコンゲルマニウムのバンドギャップ２
０ａはおよそ０．６７〜１．１２ｅＶなのに対し、Ｓｉ
のバンドギャップ１９ａは約１．１２ｅＶであり、シリ
コンゲルマニウム膜のバンドギャップ２０ａはＳｉ膜の
バンドギャップ１９ａよりも小さくなる。その結果、シ
リコンゲルマニウムコンタクトプラグとバリア金属層間
のショットキー障壁２０ｂは、Ｓｉコンタクトプラグと
バリア金属層間のショットキー障壁１９ｂよりも低下し
（２０ｂ＜１９ａ）、シリコンゲルマニウムコンタクト
プラグを用いた方が直列抵抗値が減少することを示して
いる。

【００４２】以上のように、この第三の実施の形態によ
れば、シリコンゲルマニウムエピタキシャル混晶膜、あ
るいは非晶質ＳｉＧｅ混晶膜及びその非晶質ＳｉＧｅ混
晶膜を固層成長させたＳｉＧｅエピタキシャル混晶固層
成長膜を採用することによって、エピタキシャルコンタ
クト部の直列抵抗をより小さくし、低い消費電力の半導
体装置を実現することができる。

【００４３】次に、第二の実施の形態の説明で、比較例
として図３及び図４を参照し、開口部１０を非晶質シリ
コン（１１ａ）で単に埋めた場合、非晶質シリコン層は
開口部１０上で凹状となり、その状態で固相成長を行わ
せた場合は、均一なエピタキシャル配向膜とはならない
ので、その上に形成される歪み誘起ＢＳＴＯエピタキシ
ャル膜１４は良好な分極対電界のヒステリシス特性曲線
を示さないことを述べた。そこで、次の第四の実施の形
態では、開口部１０への非晶質半導体の蓄積を開口部１
０上で凹部を形成しないように、より選択的に堆積形成
することによって、良好な分極対電界のヒステリシス特
性曲線を示す誘電体膜を形成した形態を説明する。

【００４４】以下、この発明の第四の実施の形態につい
て、図１０を参照して説明する。この第四の実施の形態
では、コンタクトプラグ部は非晶質からの固相成長によ
って半導体（Ｓｉ）の良好な単結晶領域が絶縁層上にも
確保されるので、広い面積にわたってＳｉの（００１）
結晶配向を結成でき、半導体記憶装置でのキャパシタ容
量を拡大することが可能となる。

【００４５】即ち、図１０（ａ）に示す半導体記憶装置
において、Ｐ型Ｓｉ（００１）基板１の上に、素子分離
領域の酸化膜２を形成する。次に、素子形成領域を薄く
酸化し、ゲート酸化膜３を形成する。ゲート酸化膜３の
上部にＬＰＣＶＤ法によりポリシリコン層４を堆積によ
り形成し、このポリシリコン層４に燐拡散を行うことで
十分な導電性を持たせる。その後フォトレジストによる
パターニングの後に異方性エッチングにより、ポリシリ
コン層４及びゲート酸化膜３をエッチングしゲート部を
形成する。

【００４６】次に、Ｓｉ基板１に、自己整合的にＰ型不
純物、例えばボロンをイオン注入しＰ型ソース部７及び
ドレイン部８を形成した後、燐ガラス等の絶縁性物質を
堆積し絶縁層９を形成する。この絶縁層９は、後で形成
するキャパシタとＳｉ基板１上に形成したトランジスタ
を分離する層間絶縁膜の役割を果たすもので、キャパシ
タを構成する物質がトランジスタの動作に悪影響を及ぼ
すことを阻止する役割を持つ。従って、燐ガラスのほか
窒化シリコンなどを用いることも不純物の拡散を阻止す
る上で有効である。

【００４７】次に、ソース部７上の絶縁層９に、コンタ
クトプラグ部を設ける。コンタクトプラグ部は図１０
（ａ）に示すように、トランジスタのソース部７（ある
いはドレイン部８）上に形成することで、メモリセルの
回路構成を簡略化することができるが、まずコンタクト
プラグ部用の開口部１０は前述の第一乃至第三の実施の
形態と同様な方法、即ちＲＩＥとフッ酸系溶液処理によ
り絶縁層９に形成される。

【００４８】次に、開口部１０に非晶質半導体即ち非晶
質Ｓｉ（１１ａ）を堆積する。この非晶質Ｓｉ層１１ａ
の膜厚は開口部１０が完全に埋まり、なおかつその上部
及びこれに連なる近傍の絶縁層９上にもある程度の厚み
を持つように選択的に堆積させる。その後、ＣＭＰによ
り非晶質Ｓｉ層１１ａの表面を平坦化させる。

【００４９】次に、非晶質Ｓｉ層１１ａに熱処理（アニ
ール）を行い結晶化させる。これには低温熱処理、例え
ば約６００℃で１時間の熱処理をかける。この非晶質Ｓ
ｉ１１層１１ａは開口部１０の底部で、Ｓｉ（００１）
基板１に接しているので、熱処理を行うことによってＳ
ｉ基板１に接している部分から（００１）配向の固相成
長が起こり、図１０（ｂ）に示すように、Ｓｉ単結晶領
域１１ｃが形成される。この固相成長は、一旦、非晶質
Ｓｉ層１１ａの上部に達すると、そのまま横方向に成長
が進み、厚さ十数ミクロンで広い面積の単結晶領域１１
ｃを得るものである。

【００５０】なお、Ｓｉ基板１が（００１）配向あるい
はそれに直交する方向の表面を持つ場合は、コンタクト
が［１００］方向あるいは［１００］に直交する方向の
境界線で開口されていると、非常に速く横方向に固相成
長を起こすことができる。

【００５１】その後、図１０（ｃ）に示すように、前述
の第一乃至第三の実施の形態で説明した工程と同様に、
Ｓｉ単結晶領域１１ｃが形成された非晶質Ｓｉ層１１ａ
上に、バリア金属であるＴｉＮエピタキシャル膜１２、
下部電極となるＰｔエピタキシャル膜１３、及び誘電体
である歪み誘起ＢＳＴＯエピタキシャル膜１４を連続的
に堆積させる。ここでＴｉＮエピタキシャル膜１２、Ｐ
ｔエピタキシャル膜１３、歪み誘起ＢＳＴＯエピタキシ
ャル膜１４のいずれも下地の格子の影響を受けるが、非
晶質Ｓｉ層１１ａは結晶化された際にＳｉ（００１）基
板１と同配向を示しているから、その影響を受ける歪み
誘起ＢＳＴＯエピタキシャル膜１４は歪みを内在し、そ
の結果として強誘電性を示す。

【００５２】その後、フォトレジストによるパターニン
グの後、異方性エッチングにより加工が行なわれ、Ｐｔ
を蒸着し、パターニングの後に異方性エッチングで加工
し、キャパシタの上部電極１５を形成する。次に、絶縁
膜１６を堆積し、コンタクトを開口後アルミニウム合金
を蒸着しフォトレジストによるパターニングの後に異方
性エッチングをかけ、引出し電極１７が形成される。

【００５３】このように、この第四の実施の形態では、
非晶質からの固相成長によってＳｉの単結晶領域が確保
されるので、広い面積にわたってＳｉの（００１）結晶
配向を確保でき、キャパシタ容量を拡大することができ
る。

【００５４】なお、この実施の形態での素子分離はＬＯ
ＣＯＳ法によるが、例えばＳｉ基板１に溝を形成し、そ
の溝を絶縁物で埋め戻すなどの手法でも良い。また、Ｓ
ｉ基板１にＰ型を用いているが、Ｎ型でも同様である。

【００５５】次に、この発明による第五の実施の形態
を、図１１（ａ）のＦＲＡＭ構造の断面図を参照して説
明する。

【００５６】この第五の実施の形態でも、既に説明した
第一の実施の形態等と同様に、Ｓｉ基板１上にＰ型ＭＯ
Ｓ構造を作成後、ＣＶＤによる酸化膜９１の上に、ＢＰ
ＳＧによる絶縁層９を形成し、ＣＭＰを用いて、絶縁層
９を約１ｕｍの厚さに平坦化する。次に、ソース部７の
上に、まずフォトパターニングによるパターン形成を行
い、ＲＩＥとフッ酸系溶液処理を用いてエッチングによ
り絶縁層９に開口部１０を設ける。なお、ここでのマス
クパターンの方向は［１１０］方向を採用した。

【００５７】また、ここで、下地のＳｉ基板１のダメー
ジ層を除去するために、約２０ｎｍの酸化を行い、フッ
酸系水溶液により酸化膜を除去し、硫酸及び過酸化水素
水により後処理を行った。この際、前記絶縁膜９の断面
構造はダメージ層を除去するため、図１１（ｂ）に拡大
して示すようにソース部７に部分的に掘り下げられた形
状になる。

【００５８】次に、水素ガス（Ｈ₂）中、約１０Ｔｏｒ
ｒ、およそ９００℃で熱処理を行うと、前記絶縁層９の
エッチングが生じ、絶縁層９の断面構造は図１１（ａ）
に示すように、Ｓｉ基板１の表面と開口部１０の絶縁層
９と面との成す角（Ａ）が９０度未満になる。この絶縁
層９の断面構造を有するパターン上に前述の第一及び第
二の実施の形態と同様に、Ｓｉエピタキシャル膜１１に
ＬＰＣＶＤ法を用いておよそ６００〜９００℃の温度で
選択成長を施し、その材料ガスとしては、ジクロルシラ
ン、ジシラン、塩素ガスを組み合わせて行った。また、
Ｐ型用のドーパントガスとしてジボランを用い、選択成
長法により絶縁層９上にシリコンを堆積しないようにし
た。この際の選択Ｓｉエピタキシャルは、前記絶縁層９
の開口部１０を埋めるように成長させた。このように、
開口部１０を埋めるように成長する現象は、前記絶縁層
９パターン断面とＳｉ基板１表面との成す角（Ａ）が９
０度未満の場合には常に生じる。

【００５９】次に、Ｓｉエピタキシャル層１１を絶縁層
９の高さに合うような構造にするため、図２に示した第
二の実施の形態と同様に前記絶縁層９の高さよりも約５
ｎｍ程度低くなるようにＳｉエピタキシャル膜厚の成長
を行わせ、その後にフッ酸系処理を用いて、絶縁層９を
エッチングし、両者の高さを合わせた。

【００６０】次に、ＣＶＤ装置を用いて非晶質Ｓｉ層１
１ａを開口部１０及びこれに連なる絶縁層９上に形成
し、その後約６００℃の熱処理を行い固相成長を行っ
た。この固相成長による固相成長膜１１ｂは、Ｓｉエピ
タキシャル層１１がシード（種）となっているので、横
方向にも広い面積を形成するようにエピタキシャル膜と
同配向の膜が得られる。その後は前述と同様に、バリア
金属のＴｉＮエピタキシャル膜１２，下部電極のＰｔエ
ピタキシャル膜１３，誘電体の歪み誘起ＢＳＴＯエピタ
キシャル膜１４を前記固相成長膜１１ｂ上に形成し、Ｒ
ＩＥでエッチング加工後、上部電極１５となるＰｔを蒸
着し、再びＲＩＥエッチング加工を行い、取出し電極１
７であるＡｌ電極を形成し、目的とするキャパシタ容量
の大きい半導体記憶装置を得た。

【００６１】このように、この第五の実施の形態による
半導体記憶装置の製造方法でも、固相成長膜１１ｂのエ
ピタキシャルコンタクトプラグはソース部７の面積より
も広く形成されるので、前記歪み誘起ＢＳＴＯエピタキ
シャル膜１４のキャパシタ容量を増加させることができ
高集積化の要望に対応し得るものである。

【００６２】なお、この第五の実施の形態では、上述の
ように開口部１０の形成の際に、ＲＩＥを用いた絶縁層
のエッチング後、下地のＳｉ基板１のダメージ処理を行
ったが、このように、ＲＩＥを用いてエッチングを行う
と、エッチングの異方性は良くなるものの、下地のＳｉ
基板１へのダメージを除去する必要が生じ、酸化による
ダメージ層の除去を数ｎｍの単位で必要とする。

【００６３】酸化による下地のＳｉ基板１のダメージ層
の除去を回避するため、フッ酸系水溶液による絶縁層の
除去も考えられる。即ち、ＮＨ₄Ｆ溶液を代表とするフ
ッ酸系溶液処理により、前記絶縁層９をエッチングし開
口する場合について説明すると、フォトパターニングに
よるパターン形成後、ＮＨ₄Ｆ溶液を用いて厚さ約１ｕ
ｍの絶縁層９のエッチングを行った。その後、硫酸，過
酸化水素水により処理を行う。この際のＣＶＤ酸化膜９
１の断面構造は図１２（ａ）に示すようＳｉ基板１面に
対して角度θが９０度以上になるが、このような断面形
状の絶縁層９の開口部１０に、前記条件と同様の選択Ｓ
ｉエピタキシャルを行った場合、図１２（ａ）（ｂ）に
示すように、Ｓｉ基板１面に対して角度Ｃが狭い（３１
１）面のファセットが形成してしまい、絶縁膜９１の開
口部１０をうまく埋めることができない。

【００６４】上述の第五の実施の形態で示したＦｅＲＡ
Ｍ構造の、例えば膜厚約１ｕｍのＳｉエピタキシャルコ
ンタクトプラグ部において、この（３１１）ファセット
面は、Ｓｉ基板１との成す角Ｃが約２４度と低角度のた
め、非晶質Ｓｉ膜１１ａの固相エピタキシャル成長のた
めに必要なＳｉ（１００）面を形成できなくなる。なぜ
ならば、図１２（ｂ）に示すように、Ｓｉエピタキシャ
ル膜１１がピラミッドを形成してしまい、点線１１Ｃで
示すＣＭＰによる約１ｕｍの膜厚を堆積したときＳｉ
（１００）エピタキシャル最表面を得ることができなく
なるためである。

【００６５】このように、絶縁層９のパターン形状およ
びその断面形状を変化させた際のＳｉ選択エピタキシャ
ル膜成長面の面積が狭くなるファセット形状について以
下図１３乃至図１７を参照して説明する。

【００６６】図１３（ａ）に示すように、Ｓｉ基板１上
のＳｉＯ₂絶縁層９の開口部１０の断面形状の角度θが
θ＞９０度となるパターン（ここでのパターン方向は
［１１０］方向）を用いて、真空化学蒸着法により選択
Ｓｉエピタキシャルを行うと、前述のようにＳｉ基板１
との成す角（Ｃ）が約２４度の（３１１）ファセット面
が生じる。

【００６７】これに対し、図１３（ｂ）に示すような絶
縁層９の開口部１０の断面形状の角度θがθ＜９０度と
なるパターンを用いて、前記Ｓｉ選択エピタキシャルを
行うと、（３１１）ファセットが生じず、前記絶縁層９
断面に沿ってＳｉエピタキシャル成長が生じることを発
明者は見いだした。また、図１４（ａ）はＳｉ基板の配
向（Ｓｉ（００１））とオリフラとの関係を、また図１
４（ｂ）はオリフラ（１１０）に対する配向の座標軸関
係を示したものであるが、図１４に示した関係から、Ｓ
ｉ（選択）エピタキシャル層１１に対する絶縁層９パタ
ーンの方向依存性を図１５により説明する。

【００６８】図１５に示すような絶縁酸化膜形状のパタ
ーンにおいて、パターンの方向を０〜９０度（Ｅ１，Ｅ
２，Ｅ３，…Ｅ９）まで約１０度及び約１５度による間
隔（０度は［１１０］方向を示す）で振ったときの、Ｓ
ｉ選択エピタキシャルの断面形状の観察結果を図１６
（ａ）（ｂ）（ｃ）に示す。

【００６９】図１６（ａ）は［１１０］方向から０度を
除き±２０度以内の場合（Ｅ２，Ｅ３，Ｅ７，Ｅ８）
で、そのときのＳｉ選択エピタキシャルの断面形状は角
度Ｃはおよそ５５度以上となることを示し、図１６
（ｂ）は［１１０］方向から±３０〜±６０度の場合
（Ｅ４，Ｅ５，Ｅ６）で、そのときのＳｉ選択エピタキ
シャルの断面形状は角度Ｃはおよそ４５度となり、図１
６（ｃ）は［１１０］方向から約０度または約９０度の
場合（Ｅ１，Ｅ９）で、そのときのＳｉ選択エピタキシ
ャルの断面形状は角度Ｃはおよそ２４度となった。

【００７０】このように、絶縁層９のパターンの方向に
よって、Ｓｉ基板１の表面とＳｉ（選択）エピタキシャ
ル層１１面の成す角（Ｃ）が変化するが、結果的に図１
６に示すように、［１１０］方向から０度を除く矢印Ｅ
で示した±２０度以内の範囲では、Ｓｉ基板１とＳｉ
（選択）エピタキシャル層１１面の成す角が図１６
（ａ）に示すように、５５度以上となって、断面形状が
Ｓｉ選択エピタキシャル層１１面とＳｉ基板１面との成
すファセット角の傾きを大きくさせられることがわかっ
た。

【００７１】このように、この発明の他の目的は、前記
エピタキシャルシリコン膜コンタクトプラグ部を形成す
るにあたり生じるファセットの問題を解決する最適絶縁
膜構造を有する半導体記憶装置を提供することにある。

【００７２】そこで、この発明の実施の形態では、エピ
タキシャル成長の成長面の狭量化を回避するために、前
記酸化膜９１のパターンを［１１０］方向から約１０度
ずれた方向に設定した。

【００７３】以下、エピタキシャル成長の成長面の狭量
化を回避したこの発明による半導体記憶装置の製造方法
の第六の実施の形態を説明する。図１７はこの第六の実
施の形態を説明する図で、酸化膜９１のパターンを［１
１０］方向から約１０度ずらした方向の絶縁膜パターン
を用いて作成したエピタキシャルプラグとそのＦｅＲＡ
Ｍ構造を示す図である。この製造方法のプロセスは下記
（１）から（１０）の順番で行うことを特徴とする。即
ち、（１）Ｓｉ基板１上に、Ｐ型ＭＯＳ作成する。このとき
のソース部７の幅は約２ｕｍとする。（２）Ｐ型ＭＯＳ上にＣＶＤにより膜厚約３００ｎｍの
酸化膜９１を形成する。（３）酸化膜９１にパターン形成を行う。［１１０］方
向から約１０度ずらした方向に平行なものと垂直な方向
とのいずれかによりパターン化を行う。（４）フッ酸系溶液によりパターンを開口する。（５）開口部にＳｉ選択エピタキシャル層１１を約１０
００ｎｍ形成する。（６）Ｓｉエピタキシャル層１１にＢＰＳＧ（絶縁層
９）を堆積した後、ゲッタリングを行う。（７）ＣＭＰにより、図１７（ａ）に点線Ｄで示すよう
に、絶縁層９を平坦化する。（８）非晶質Ｓｉを開口部に堆積し、約６００℃熱処理
により固相成長させた後、ＲＩＥにより加工する。（９）図１７（ｂ）に示すように、固相成長膜１１ｂ上
に、ＴｉＮエピタキシャル膜１２、Ｐｔエピタキシャル
膜１３、ＢＳＴＯ膜を順次形成した後、Ｐｔを蒸着し、
ＲＩＥ加工する。（１０）上部引出し電極１７のＡｌ電極を形成する。

【００７４】この第六の実施の形態のように、絶縁膜９
１にパターン形成を行うのに［１１０］方向から約１０
度ずらした方向に平行なものと垂直な方向とのいずれか
によりパターン化を行った結果、図１７（ａ）に示すよ
うに、高角度（約５５度）のなす角を有するＳｉ（選
択）エピタキシャル層１１を得ることができた。この高
角度（約５５度）の場合は、図１２に示したものよりも
絶縁層９の膜厚が厚く形成されるから、図１７（ａ）で
示した点線Ｄで示すＣＭＰ処理ラインで処理されても、
Ｓｉ選択エピタキシャルの最表面にはＳｉ（１００）面
が存在するようになる。

【００７５】即ち、図１７（ａ）に示したように、ソー
ス部７の絶縁膜９１の開口部の幅が約２ｕｍ、絶縁層９
の高さ約１ｕｍの場合、最表面のＳｉ（１００）面はお
よそ０．７ｕｍ程度存在する。これに対し、前記図１２
（ａ）に示した（３１１）ファセットの場合は、約０．
５ｕｍのＳｉ選択エピタキシャルを行った時点で、Ｓｉ
（１００）最表面は既に存在しなくなってしまう。

【００７６】なお、［１１０］方向から約２０度ずらし
た方向のパターンを用いた場合にも、上記図１７に示す
実施の形態と同様に実現できた。

【００７７】以上説明したように、この発明の第六の実
施の形態では、上記形状からなる絶縁膜をＳｉエピタキ
シャルコンタクトプラグ電極構造形成に採用することに
より、選択Ｓｉエピタキシャルの際に生じるファセット
を抑制でき、ＦｅＲＡＭのキャパシタ容量の増加、低消
費電力化が可能となる。

【００７８】

【発明の効果】以上説明したように、この発明による製
造方法によれば、誘電体層の下の固相成長膜は、非晶質
半導体膜の固相成長により、シリコン基板に対して均一
でかつ同配向の表面を広く形成できるので、高誘電率を
保持した状態で分極量の大きな半導体記憶装置を提供す
ることができる。

【００７９】また、この発明による製造方法によれば、
薄膜キャパシタの下部電極部を、非晶質半導体からの固
相成長によって単結晶領域を形成したので、より広い面
積にわたり半導体基板と同配向とすることができ、薄膜
キャパシタにおける電荷蓄積容量の増大を可能とし、半
導体記憶装置の小型化を実現できる。

【００８０】更にまた、この発明による製造方法によれ
ば、シリコン基板上の絶縁層のパターニング方向Ｂを
［１１０］方向から０＜Ｂ≦２０度の範囲としたので、
シリコン基板上の開口部に形成される選択エピタキシャ
ル成長面の狭量化が回避され、広い面積のコンタクトプ
ラグ部を形成でき、同様に半導体記憶装置の一層の小型
化を可能とするものである。

【図面の簡単な説明】

【図１】この発明による半導体記憶装置の製造方法の第
一の実施の形態を説明する半導体記憶装置の断面図であ
る。

【図２】この発明による半導体記憶装置の製造方法の第
二の実施の形態を説明する半導体記憶装置の断面図であ
る。

【図３】図２で示した第二の実施の形態と対比して説明
した比較例１を示す半導体記憶装置の断面図である。

【図４】図３に続き、図２で示した第二の実施の形態と
対比して説明した比較例１を示す半導体記憶装置の断面
図である。

【図５】図３及び図４で示した半導体記憶装置と図２に
示した半導体記憶装置の歪み誘起ＢＳＴＯエピタキシャ
ル膜の分極対電界のヒステリシス特性曲線図である。

【図６】図６（ａ）は図２で示した第二の実施の形態と
対比して説明した比較例２を示す半導体記憶装置の断面
図、図６（ｂ）は、図６（ａ）と図２に示した半導体記
憶装置の歪み誘起ＢＳＴＯエピタキシャル膜の分極対電
界のヒステリシス特性曲線図である。

【図７】図７（ａ）は図２に示した第二の実施の形態と
対比して説明した比較例３を示す半導体記憶装置の断面
図、図７（ｂ）は、図７（ａ）と図６（ａ）に示した半
導体記憶装置の歪み誘起ＢＳＴＯエピタキシャル膜の分
極対電界のヒステリシス特性曲線図である。

【図８】図８（ａ）は、図１及び図２に示した半導体記
憶装置において、シリコンをシリコンゲルマニウム混晶
に置換した場合のバリア金属とのショットキー界面の直
列抵抗値を示す図、図８（ｂ）はショットキー界面の直
列抵抗測定回路図である。

【図９】図８に示すショットキー界面でのショットキー
障壁を説明する説明図である。

【図１０】この発明による半導体記憶装置の製造方法の
第四の実施の形態を説明する断面図である。

【図１１】この発明による半導体記憶装置の製造方法の
第五の実施の形態を説明する断面図である。

【図１２】図１１に示す半導体記憶装置の製造方法にお
いて、フッ酸系溶液等により［１１０］方向に開口した
従来の絶縁膜パターンで作成したエピタキシャルプラグ
の断面図である。

【図１３】図１３（ａ）は従来の半導体記憶装置におけ
る［１１０］方向の絶縁膜パターンを用いて選択エピタ
キシャル成長を行った場合の（３１１）ファセットが形
成されるエピタキシャルプラグの断面図で、図１３
（ｂ）はこの発明における半導体記憶装置における絶縁
膜断面構造での選択エピタキシャル成長を行った場合に
もファセットができないプラグの断面図である。

【図１４】Ｓｉ基板の方向とオリフラとの関係を示す説
明図である。

【図１５】図１４の説明図に基づく、絶縁膜パターン方
向を示す図である。

【図１６】この発明方法による半導体記憶装置の選択エ
ピタキシャル成長の断面形状の酸化膜パターン方向依存
性を示す説明図である。

【図１７】この発明による半導体記憶装置の製造方法の
第六の実施の形態を示す半導体装置の断面図である。

【符号の説明】

１シリコン基板２酸化膜３ゲート酸化膜４ポリシリコン層５，６層間絶縁膜７ソース部８ドレイン部９絶縁層９１ＣＶＤ酸化膜１０開口部１１シリコンエピタキシャル層１１ａ非晶質シリコン層１１ｂ固相成長膜１２ＴｉＮエピタキシャル膜１３下部電極（Ｐｔエピタキシャル膜）１４歪み誘起ＢＳＴＯエピタキシャル膜１５上部電極１６絶縁膜１７引き出し電極１７ａ上Ａｌ電極１７ｂ下Ａｌ電極１８電流Ｉ−電圧Ｖ測定器１９シリコン膜１９ａシリコンのバンドギャップ１９ｂシリコンのショットキー障壁２０シリコンゲルマニウム膜２０ａシリコンゲルマニウムのバンドギャップ２０ｂシリコンゲルマニウムのショットキー障壁

───────────────────────────────────────────────────── フロントページの続き (72)発明者川久保隆神奈川県川崎市幸区小向東芝町１株式会社東芝研究開発センター内 (56)参考文献特開平６−302782（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8242 H01L 27/105 H01L 27/108 H01L 29/40

Claims

(57)【特許請求の範囲】

【請求項１】表面にトランジスタ回路が形成された半
導体基板上に絶縁層を形成する第一の工程と、この第一
の工程の後に前記トランジスタ回路上の前記絶縁層の一
部を除去し開口部を形成する第二の工程と、この第二の
工程の後に前記開口部の前記半導体基板上にエピタキシ
ャル成長により半導体層を堆積する第三の工程と、この
第三の工程で形成されたエピタキシャル半導体層に非晶
質半導体膜を形成する第四の工程と、この第四の工程で
形成された非晶質半導体膜の固相成長により前記半導体
基板に対して同配向の固相成長膜を形成する第五の工程
と、この第五の工程で形成された固相成長膜上に下部電
極を形成する第六の工程と、この第六の工程で形成され
た下部電極上にペロブスカイトまたは層状ペロブスカイ
ト構造の物質を含有する誘電体膜を形成する第七の工程
と、この第七の工程の後に前記誘電体膜の上に上部電極
を形成する第八の工程とを備えたことを特徴とする半導
体記憶装置の製造方法。
【請求項２】表面にトランジスタ回路が形成された半
導体基板上に絶縁層を形成する第一の工程と、この第一
の工程の後に前記トランジスタ回路上の前記絶縁層の一
部を除去し開口部を形成する第二の工程と、この第二の
工程の後に前記開口部の前記半導体基板上及びこれにつ
らなる前記絶縁層上に非晶質半導体層を堆積する第三の
工程と、この第三の工程で形成された非晶質半導体層の
固相成長により前記半導体基板に対して同配向の単結晶
領域を形成する第四の工程と、この第四の工程で形成さ
れた単結晶領域上に下部電極を形成する第五の工程と、
この第五の工程で形成された下部電極上にペロブスカイ
トまたは層状ペロブスカイト構造の物質を含有する誘電
体膜を形成する第六の工程と、この第六の工程の後に前
記誘電体膜の上に上部電極を形成する第七の工程とを備
えたことを特徴とする半導体記憶装置の製造方法。
【請求項３】表面にトランジスタ回路が形成された半
導体基板上に絶縁層を形成する第一の工程と、この第一
の工程の後に前記トランジスタ回路上の前記絶縁層の一
部を除去して形成される開口部をパターニング方向Ｂが
前記半導体基板の［１１０］方向に対して０＜Ｂ≦２０
度の方向に形成する第二の工程と、この第二の工程の後
に前記開口部の前記シリコン基板上にエピタキシャル成
長により半導体層を堆積する第三の工程と、第三の工程
で形成されたエピタキシャル半導体層上に下部電極を形
成する第四の工程と、この第四の工程で形成された下部
電極上にペロブスカイトまたは層状ペロブスカイト構造
の物質を含有する誘電体膜を形成する第五の工程と、こ
の第五の工程の後に前記誘電体膜の上に上部電極を形成
する第六の工程とを備えたことを特徴とする半導体記憶
装置の製造方法。