JPH08195328A - 高誘電体膜キャパシタ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 ペロフスカイト結晶構造を有する薄膜を誘電
体膜として用い、その薄膜化による誘電率の低下を抑え
ることができ、キャパシタ容量の増大を図り得る高誘電
体膜キャパシタを提供すること。 【構成】 キャパシタ電極と常誘電体ペロフスカイト結
晶の薄膜からなるキャパシタ誘電体膜により構成される
高誘電体膜キャパシタにおいて、（００１）配向したＭ
ｇＯ基板５０１上に、第１のキャパシタ電極としてのＰ
ｔ膜５０２を（００１）配向エピタキシャル成長させ、
その上にキャパシタ誘電体膜としてのＫＴａＯ₃ 膜５０
３を成膜し、その上に第２のキャパシタ電極としてのＰ
ｔ膜５０４を形成して構成されたものであり、さらにこ
のキャパシタ部にトランジスタ部を貼り合わせてＤＲＡ
Ｍセルを構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ペロフスカイト結晶構
造を有する誘電体膜を用いた高誘電体膜キャパシタ及び
その製造方法に関する。

【０００２】

【従来の技術】キャパシタとトランジスタとを組み合わ
せて情報の記憶動作を行う半導体装置の一つとして、Ｄ
ＲＡＭ（Dynamic Random Access read write Memory)が
知られている。このＤＲＡＭのメモリセルを構成するキ
ャパシタの誘電体膜として、シリコン酸化膜や、シリコ
ン酸化膜とシリコン窒化膜との積層による絶縁膜が用い
られてきた。近年では、素子の急速な高集積化に伴って
上記ＤＲＡＭにおけるキャパシタの高容量化が望まれて
おり、絶縁膜の薄膜化やキャパシタ構造の立体化によっ
て対応してきている。

【０００３】しかしながら、さらに集積度を高める場合
においては、従来の延長で対応を図っていくのでは難し
い。シリコン酸化膜等は、誘電率が低いため容量を上げ
るには薄膜化が不可欠であるが、薄膜化を進めるとリー
ク電流が増大して電荷保持能力が劣化しメモリ保持特性
が低下することになるため、薄膜化によるキャパシタの
高容量化に限界があるからである。

【０００４】そこで最近、キャパシタ誘電体膜として、
シリコン酸化膜やシリコン窒化膜に比べて誘電率の遥か
に高い材料が要望されている。その中で有力視されてい
るのが、ペロフスカイト型金属酸化物である。これらの
例として、ＳｒＴｉＯ₃ 、ＳｒＴｉＯ₃ にＢａを添加し
た（Ｂａ，Ｓｒ）ＴｉＯ₃ 、ＰｂＴｉＯ₃ 、Ｐｂ（Ｔ
ｉ，Ｚｒ）Ｏ₃ 等があるが、これらの誘電率は数百〜数
千になり、シリコン酸化膜に比べて約１００〜１０００
倍にもなる。

【０００５】ところが、この種の高誘電体膜において薄
膜化を進めて容量を稼ごうとすると、誘電率がバルクの
本来有している値に比べて著しく低下していくことが判
ってきた。この現象は、将来のＤＲＡＭに向けてキャパ
シタのより高容量化を図っていく上で大きな問題とな
る。このため、これらの材料においては、薄膜化を進め
ても期待通りのキャパシタの高容量化にはつながらない
ことになる。

【０００６】また、薄膜化を進めた場合には別の問題も
生じる。これらの高誘電率材料は、誘電率が高い反面、
禁制帯幅が小さいために絶縁性能が劣っており、リーク
電流が増大することである。従って現状では、上述した
高誘電率材料を用いても、将来の微細なＤＲＡＭキャパ
シタに対しては、十分な容量の確保が難しい。

【０００７】

【発明が解決しようとする課題】このように従来、誘電
率の高いペロフスカイト型金属酸化物を誘電体膜として
用いたキャパシタが提案されているが、この誘電体膜の
薄膜化を進めても期待通りのキャパシタの高容量化には
つながらないという問題があった。

【０００８】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、ペロフスカイト結晶構
造を有する薄膜を誘電体膜として用い、その薄膜化によ
る誘電率の低下を抑えることができ、キャパシタ容量の
増大を図り得る高誘電体膜キャパシタ及びその製造方法
を提供することにある。

【０００９】

【課題を解決するための手段】本発明の骨子は、キャパ
シタ誘電体膜として用いられるペロフスカイト型金属酸
化物の誘電率を、電極基板の影響で本来の状態から結晶
格子を歪ませることにより、又は誘電体膜中のキャリ
ア、トラップ、欠陥によって発生する内部電界を減少さ
せることにより向上させることにある。

【００１０】即ち、本発明（請求項１）は、キャパシタ
電極と常誘電体ペロフスカイト結晶の薄膜からなるキャ
パシタ誘電体膜により構成される高誘電体膜キャパシタ
において、前記誘電体膜を構成する結晶構造に関し、該
誘電体膜と前記キャパシタ電極との界面がなす面に平行
な方向の結晶面の間隔が長くなるように結晶格子が歪ん
でいることを特徴とする。

【００１１】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 誘電体膜とキャパシタ電極の格子定数は比較的近
く、かつ誘電体膜の格子定数の方がキャパシタ電極の格
子定数よりも大きいこと。より具体的には、誘電体膜の
格子定数はキャパシタ電極の格子定数よりも０．０１〜
２％大きいこと。 (2) キャパシタ電極の熱膨張係数は誘電体膜の熱膨張係
数より大きく、該誘電体膜は６００℃よりも高温で形成
し、成膜後の冷却速度を１００℃／ｍｉｎ以上とするこ
と。 (3) 誘電体膜と接合するキャパシタ電極の表面を凹型に
すること。 (4) 誘電体膜の厚さは１００ｎｍ以下であり、該誘電体
膜中には１×１０¹⁵ｃｍ^-3以上１×１０¹⁷ｃｍ^-3以下の
キャリア電子が存在し、一方の電極はｎ型導電体とする
ペロフスカイト結晶体からなり、他方の電極の仕事関数
は４．５ｅＶ以上であること。 (5) 誘電体膜の厚さは１００ｎｍ以下であり、該誘電体
膜中には１×１０¹⁵ｃｍ^-3以上１×１０¹⁷ｃｍ^-3以下の
キャリア正孔が存在し、一方の電極はｐ型導電体とする
ペロフスカイト結晶体からなり、他方の電極の仕事関数
は４．５ｅＶ以下であること。 (6) 誘電体膜は（００１）配向しており、その格子が
［００１］方向に引き伸ばされ、［００１］方向に垂直
な方向に縮められていること。

【００１２】また、本発明（請求項３）は、キャパシタ
電極と強誘電体ペロフスカイト結晶の薄膜からなるキャ
パシタ誘電体膜により構成される高誘電体膜キャパシタ
において、前記誘電体膜を構成する結晶構造に関し、該
誘電体膜と前記キャパシタ電極との界面がなす面に平行
な方向の結晶面の間隔が短くなるように結晶格子が歪ん
でいることを特徴とする。

【００１３】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 誘電体膜とキャパシタ電極の格子定数は比較的近
く、かつ誘電体膜の格子定数の方がキャパシタ電極の格
子定数よりも小さいこと。より具体的には、誘電体膜の
格子定数はキャパシタ電極の格子定数よりも０．０１〜
２％小さいこと。 (2) キャパシタ電極の熱膨張係数は誘電体膜の熱膨張係
数より小さく、該誘電体膜は６００℃よりも高温で形成
し、成膜後の冷却速度を１００℃／ｍｉｎ以上とするこ
と。 (3) キャパシタ電極膜の誘電体膜との接合面を凸型にす
ること。 (4) 誘電体膜の厚さは１００ｎｍ以下であり、該誘電体
膜中には１×１０¹⁵ｃｍ^-3以上１×１０¹⁷ｃｍ^-3以下の
キャリア電子が存在し、一方の電極はｎ型導電体とする
ペロフスカイト結晶体からなり、他方の電極の仕事関数
は４．５ｅＶ以上であること。 (5) 誘電体膜の厚さは１００ｎｍ以下であり、該誘電体
膜中には１×１０¹⁵ｃｍ^-3以上１×１０¹⁷ｃｍ^-3以下の
キャリア正孔が存在し、一方の電極はｐ型導電体とする
ペロフスカイト結晶体からなり、他方の電極の仕事関数
は４．５ｅＶ以下であること。 (6) 誘電体膜は（００１）配向しており、その格子が
［００１］方向に縮められ、［００１］方向に垂直な方
向に引き伸ばされていること。

【００１４】また、本発明（請求項５）は、キャパシタ
電極と常誘電体ペロフスカイト結晶の薄膜からなるキャ
パシタ誘電体膜により構成される高誘電体膜キャパシタ
の製造方法において、前記キャパシタ電極の少なくとも
一方にキャパシタ誘電体膜のペロフスカイト結晶が有す
る格子定数よりも０．０１〜２％小さい格子定数を有す
る立方晶からなる導電体材料を用い、該電極を単結晶基
板上に直接或いは間接的に［００１］方向にエピタキシ
ャル成長させた後、該電極上にキャパシタ誘電体膜をエ
ピタキシャル成長させることを特徴とする。

【００１５】ここで、電極材料と誘電体材料の組み合わ
せとして、（Ｐｔ，ＫＴａＯ₃ ）、（Ｐｔ，（Ｂａ，Ｓ
ｒ）ＴｉＯ₃ ）、（Ｐｄ，ＳｒＴｉＯ₃ ）を用いるのが
望ましい。

【００１６】また、本発明（請求項６）は、キャパシタ
電極と強誘電体ペロフスカイト結晶の薄膜からかるキャ
パシタ誘電体膜により構成される高誘電体膜キャパシタ
の製造方法において、前記キャパシタ電極の少なくとも
一方にキャパシタ誘電体膜のペロフスカイト結晶が有す
る格子定数よりも０．０１〜２％大きい格子定数を有す
る立方晶からなる誘電体材料を用い、該電極を単結晶基
板上に直接或いは間接的に［００１］方向にエピタキシ
ャル成長させた後、該電極上にキャパシタ誘電体膜をエ
ピタキシャル成長させることを特徴とする。ここで、電
極材料と誘電体材料の組み合わせとして、（Ｐｔ，Ｐｂ
ＴｉＯ₃ ）を用いるのが望ましい。

【００１７】

【作用】本発明によれば、ペロフスカイト型高誘電体膜
をキャパシタに適用する際、ペロフスカイト結晶が常誘
電体のときは膜中の格子を膜に平行な結晶面の間隔が伸
びるように、強誘電体のときは同間隔が縮むように歪ま
せることにより高誘電率化を可能としている。以下に、
理論的考察及び実験データをもとに本発明の作用につい
て詳細に述べる。

【００１８】まず、理論的考察を、Ｗ．Ｋｉｎａｓｅの
論文（Ｊ．ｐｈｙｓ．Ｓｏｃ．Ｊｐｎ．１７（１９６
２）７０．）を参考にして、誘電体膜が電極との界面か
ら（００１）配向している場合を例にとって行う。ペロ
フスカイト結晶は、図７に示す単位格子ＡＢＯ_３ から
構成される。Ａ，Ｂは金属イオンであり、Ｏは酸素イオ
ンである。（００１）配向している場合、電極と誘電体
膜の界面がなす面に平行な方向の結晶面は（００１）面
であり、（００１）面の間隔（ｄ）がバルク結晶におけ
る値より長くなると誘電率が向上することを以下に示
す。

【００１９】この結晶の誘電率の大きさは、単位電界印
加時における、Ｂイオンの安定点からの変位の大きさに
ほぼ比例することが知られている。何故なら、このＢイ
オンの変位は、電界が小さいときは電界の大きさに比例
し、そして電界により誘起される分極の大きさは、Ｂイ
オンの変位にほぼ比例して決定される実験事実があるか
らである。従って、Ｂイオンが電界の作用により安定点
から［００１］方向に動き易いように格子を変形させれ
ば、［００１］方向の誘電率、即ち薄膜キャパシタの誘
電率を上げることが可能になる。

【００２０】ＡＢＯ₃ 結晶の誘電率を定量的に議論する
には、Ｂイオンに働くポテンシャルを具体的に求める必
要がある。このポテンシャルは、近距離力である回りの
６つの最近接酸素イオンから受けるオーバーラップ斥力
とファンデルワールス引力、そして長距離力である電子
分極の効果も含めたクーロン力、即ち双極子相互作用で
決定される。いま、格子中心からのＢイオンの［００
１］方向の変位をｚとすれば、Ｂイオンに働くポテンシ
ャルは、ｚの４次の項まで微小量展開すると、対称性に
より Ｕ＝ａｚ² ＋ｂｚ⁴ のような偶関数で表わせる。ａ，ｂは近距離力とクーロ
ン力で決まる係数である。よって、電界Ｅがかかったと
きのポテンシャルは、Ｂイオンの有効電荷をｎ_Bｅとす
ると、 Ｕ_ex＝ａｚ² ＋ｂｚ⁴ −ｎ_B ｅＥｚ となる。

【００２１】ａ＞０、即ちＢイオンの安定点が格子中で
ある常誘電体の場合を考えると、電界Ｅがかかったとき
のＢイオンの格子中心からの変位ｚは、Ｕ_exをｚで微分
して０とおくことにより、 ｚ＝（ｎ_B ｅ／２ａ）Ｅ と求まる。但し、Ｅの２次以上の項は無視している。

【００２２】次に、ａ＜０、即ちＢイオンの安定点が格
子中心からずれている強誘電体の場合を考える。このと
き、Ｂイオンは電界Ｅがかかる以前に（−ａ／２ｂ）
^1/2 だけ格子中心から変位していることがポテンシャル
Ｕから分かる。電界Ｅがかかったときの、この安定点か
らの変位ζは、Ｕ_exを安定点の回りで展開し、上と同様
の計算をすることにより、 ζ＝（ｎ_B ｅ／−４ａ）Ｅ と求まる。

【００２３】ＡＢＯ₃ 結晶の誘電率は、先の記述の通
り、単位電界印加時におけるＢイオンの安定点からの変
位の大きさに比例するので、これらの結果から、誘電率
はポテンシャルの２次の係数ａの絶対値に反比例するこ
とが分かる。つまり、係数ａが０に近いほど誘電率は大
きくなる。この係数ａは、［１００］，［０１０］，
［００１］方向の伸縮歪をそれぞれΔ_x ，Δ_y ，Δ_z と
すると、対称性により、 ａ＝ａ_o −ｃ₁ Δ_z＋ｃ₂ （Δ_x ＋Δ_y ） ＝ａ_o ｛１−ｋ₁ Δ_z ＋ｋ₂ （Δ_x ＋Δ_y ）｝ と補正されることが分かる。ａ_o は、格子歪がないとき
の係数ａを表わす。ここで重要になるのが係数ｃ₁ とｃ
₂ の符号であるが、これらは正の値を持つことが計算に
より確かめられる。

【００２４】従って、ａ_o ＞０のとき、即ち常誘電体の
ときは、係数ｋ₁ とｋ₂ の値は正なので、格子が［００
１］方向に伸び［００１］方向に垂直な方向に縮めば、
係数ａの値は小さくなり、誘電率は大きくなることが分
かる。一方、ａ_o ＜０のとき、即ち強誘電体のときは、
係数ｋ₁ とｋ₂ の値は負なので、格子が［００１］方向
に縮み［００１］方向に垂直な方向に伸びれば、係数ａ
の絶対値は小さくなり、誘電率は大きくなることが結論
できる。

【００２５】係数ｃ₁ とｃ₂ の符号に関しては、以下の
定性的な考察で理解できる。ペロフスカイト立方格子を
［００１］方向に伸ばせば、格子中の［００１］方向の
２つの酵素イオンとＢイオンとの距離が長くなるため、
オーバーラップ斥力が弱まり、Ｂイオンは［００１］方
向に変位し易くなる。よって、係数ｃ₁ の符号は正であ
る。また、［００１］方向に垂直な方向に格子を縮めれ
ば、［１００］及び［０１０］方向の４つの酸素イオン
とＢイオンとの距離が短くなるため、Ｂイオンを格子中
心から［００１］方向に排除する力等が強くなり、Ｂイ
オンは［００１］方向に動き易くなる。よって、係数ｃ
₂ の符号は正であるのが確認できる。

【００２６】Ｂイオンと酸素イオンの間に働くオーバー
ラップ斥力は、ファンデルワールス力、クーロン力に比
べると短距離力の度合いが強く、格子歪によるイオン間
距離の変化に最も敏感に反応するので、この力のみに注
目しても誘電率の格子変形による変化の傾向をつかむこ
とができる。誘電率の格子変形による変化は、このよう
に、Ｂイオンとその回りの６つの酸素イオンとの位置関
係から議論できるので、上述の格子変形が誘電率を増大
させる効果は、ペロフスカイト結晶格子全般にわたって
有効なものと考えられる。

【００２７】一般に、係数ｋ₁ の絶対値は係数ｋ₂ の絶
対値より１０倍程大きいことが計算により得られる。こ
れは、［００１］方向の歪が、［１００］，［０１０］
方向の歪より、ポテンシャルの２次の係数ａの変化に大
きく寄与することを表わしている。従って、近似的に、
［１００］方向の歪Δｚが０〜ｋ₁ ^-1の範囲にあるとき
は、係数ａの絶対値が減少し誘電率が大きくなると言う
ことができる。

【００２８】係数ｋ₁ の絶対値は、ペロフスカイト結晶
の種類によって異なるが、格子定数、構成イオン間のオ
ーバーラップエネルギー係数、ファンデルワールスエネ
ルギー係数、そして各イオンの電子分極率をパラメータ
としてＢイオンに働くポテンシャルを計算することによ
り ｜ｋ₁ ｜＝５０〜１００ の範囲にあることが分かった。従って、ｋ₁ ＝５０のと
きは、格子を［００１］方向に０〜２％伸ばす間は誘電
率が増加し、格子を［００１］方向に１％伸ばすことに
より、Ｂイオンに働くポテンシャルの２次の係数Ａは半
分になるので、誘電率は２倍になる。

【００２９】以上の考察により、ペロフスカイト結晶薄
膜の誘電率を大きくするには、膜が（００１）配向して
いるときは、常誘電体の場合、格子を［００１］方向に
引き伸ばし、［００１］方向に垂直な方向に縮めればよ
く、強誘電体の場合、格子を［００１］方向に垂直な方
向に伸ばし、［００１］方向に縮めればよいことが分か
った。膜が（０１１）或いは（１１１）配向している場
合も、Ｂイオンが最近接の酸素イオンから受けるポテン
シャルを計算することにより、常誘電体の場合は膜に平
行な方向の結晶面の間隔を伸ばすような格子変形を、強
誘電体の場合は同間隔を縮めるような格子変形を起こさ
せれば誘電率が増加することを導くことができる。但
し、格子変形による誘電率の増加の効果が最も大きいの
は、（００１）配向している場合である。

【００３０】ペロフスカイト結晶の格子変形と誘電率に
関しては、Ｗ．Ｊ．ＢｕｒｋとＲ．Ｊ．Ｐｒｅｓｓｌｅ
ｙの実験データ（Solid State Commun.9(1971)191.）と
Ｈ．ＵｗｅとＴ．Ｓａｋｕｄｏの実験データ（Phys.Re
v.B13(1976)271.）がある。これらは、ＳｒＴｉＯ₃ 結
晶に一軸性応力をかけて格子変形を起こし誘電率を測定
したものであり、実験結果は上の理論的考察を支持して
いる。

【００３１】電極基板の影響により誘電体膜に歪を起こ
させる本発明では、膜に平行な方向からの二軸性応力が
誘電体膜にかかることになる。従って、膜に垂直な方向
の歪は一軸性応力の場合より２倍以上大きくなり、誘電
率向上の効果はそれだけ大きくなる。

【００３２】これらの理論的な背景をもとに誘電率を大
きくするのに有利な格子変形を実現する方法として本発
明では以下の方法を提案している。一つは、電極基板と
薄膜結晶の格子定数が僅かに異なるような系を実現し、
膜の格子に歪を起こさせる方法である。膜厚が数十ｎｍ
以下であれば、疑似構造が現れ、薄膜内に歪が生じる有
効な手段である。具体的には、ペロフスカイト結晶が常
誘電体のときは、電極基板として、立方格子構造を持つ
材料で格子定数がＡＢＯ₃ 膜のペロフスカイト格子より
若干小さいものを選び、ペロフスカイト格子を電極基板
格子の影響で歪ませることである。そうすれば、電極基
板の上に堆積するＡＢＯ₃ 膜の格子は、膜に平行な方向
には縮み、膜に垂直な方向にはポアソン比に対応する分
だけ伸びて、目的の格子変形が達成される。膜が（００
１）配向している場合では、ペロフスカイト格子が［１
００］，［０１０］方向に縮み、［００１］方向に伸び
ることになる。

【００３３】ペロフスカイト結晶が強誘電体の場合は、
同様の理屈で、電極基板として、立方格子構造を持つ材
料で格子定数がＡＢＯ₃ 膜のペロフスカイト格子より若
干大きいものを選べばよい。

【００３４】電極基板の格子定数の大きさに関しては、
界面での結晶整合性がある程度保たれ、膜の格子の大き
さが基板の格子の大きさに引きずられることを満足しな
ければならない。そして、誘電率が大きくなる範囲で格
子歪を起こさせることが必要になる。この格子歪の大き
さは、先の考察で分かるように、（００１）配向の場合
は、［００１］方向に２％以内であった。従って、膜と
基板の格子定数のずれは、およそ２％以内であればよい
ことが分かる。そういう意味において、基板の格子定数
とバルクＡＢＯ₃ 結晶の格子定数のずれは、２％以内の
範囲で収まっていることが望ましい。

【００３５】なお、下地基板の立方格子の面上に膜のペ
ロフスカイト結晶格子の対応する方位の面を成長させる
には、膜を付ける前に、下地電極基板の表面の清浄化が
必要であり、結晶格子の一様な歪をもたらすためには、
できるだけ原子レベルの平坦性を実現させることが望ま
しい。下地電極をエピタキシャル成長するように堆積さ
せ、高温処理、エッチング処理、或いは逆スパッタ処理
等により表面を清浄化及び平坦化してからその上にペロ
フスカイト結晶誘電体膜をさらにエピタキシャル成長さ
せれば、理想的な単結晶又は高配向膜が得られ、格子歪
の効果を有効に引き出すことが可能になる。

【００３６】二つめは、電極基板と薄膜の熱膨張率の差
を利用して、膜の格子に歪を起こさせる方法である。具
体的には、ペロフスカイト結晶が常誘電体のときは、電
極基板として、熱膨張率がＡＢＯ₃ 膜より大きいものを
選べばよい。高温で成膜した薄膜は、室温まで温度を下
げることにより電極基板と共に熱収縮するが、薄膜は収
縮の度合いの大きい基板に引きずられて、膜に平行な方
向に縮むことになるからである。

【００３７】より具体的には、ＡＢＯ₃ 膜としてＳｒＴ
ｉＯ₃ （線膨張率８．６×１０^-6℃^-1）、電極基板とし
てＰｄ（線膨張率１１．８×１０^-6℃^-1）という組み合
わせがある。このとき、成膜時の基板温度を６００℃と
すれば、室温では約２×１０^-3という大きさの圧縮歪が
膜の格子に対して膜に平行な方向に起こることになる。
但し、成膜後の冷却速度が小さいと、この熱応力が緩和
されてしまい、有効に作用しなくなる可能性がある。従
って、冷却速度はある程度大きいことが要求され、１０
０℃／ｍｉｎ以上であることが望ましい。また、ペロフ
スカイト結晶が強誘電体のときは、電極基板として、熱
膨張率がＡＢＯ₃ 膜より小さいものを選べばよい。

【００３８】三つめは、キャパシタの形状を工夫して誘
電体膜結晶に格子歪を起こさせる方法である。誘電体膜
が常誘電体ペロフスカイト結晶の場合、例えば下部電極
の表面を凹型にすれば、その上に付く誘電体膜の格子
は、膜に平行な方向には縮み、垂直な方向にはその分伸
びて所望の格子変形が得られる。また、キャパシタの部
分を回りの層間絶縁膜により側面から圧力をかける工夫
を凝らしてもよい。

【００３９】以上、キャパシタ誘電体膜の誘電率を向上
させる格子歪を利用した手法について述べてきた。現実
の高誘電体膜では、膜厚減少に伴う誘電率の低下現象が
知られている。これは、電極基板の影響により誘電体膜
格子が誘電率を減少させるように、即ちペロフスカイト
結晶が常誘電体のときは、膜に平行な方向の結晶面の間
隔が縮んでおり、ペロフスカイト結晶が強誘電体のとき
は、同間隔が伸びているように歪んでいるからと考えら
れる。

【００４０】これを裏付ける実験として、本発案者によ
る、Ｓｉ基板上にスパッタで付けたＳｒＴｉＯ₃ 膜のＦ
Ｔ−ＩＲ測定がある。酸素八面体変形モードの吸収ピー
ク波数の膜厚依存性と応力依存性を測定したものであ
る。膜厚減少に伴い吸収ピークは高波数側にシフトし、
これは膜に引っ張り応力が働いたときの吸収ピークのシ
フトに対応している。つまり、基板に近づくほど、Ｓｒ
ＴｉＯ₃ 膜の格子は膜に平行な方向に引き伸ばされ、そ
の結果、膜に平行な方向の結晶面の間隔は縮んでいるこ
とになる。この基板の影響による、誘電率を低下させる
格子歪領域の占める割合が、膜厚を減少させることによ
り増えるため、膜厚減少に伴う誘電率低下現象が起こる
と考えられる。

【００４１】今まで、誘電率の変化を格子歪の観点から
述べてきたが、実際の高誘電体膜キャパシタにおいて
は、誘電率の低下の原因がこれ以外にも存在することを
見出した。

【００４２】一般に前述のようにペロフスカイト結晶に
おいては、結晶格子の中心に存在するイオン、いわゆる
Ｂサイトイオンの大きな変位がその高誘電率発生の理由
であるが、外部電界が比較的小さい場合にはこのイオン
の変位は電界に比例する。しかしながら、電界が大きく
なるとイオン変位は電界にもはや比例しなくなる。即
ち、非線形的な飽和現象が生じる。これはとりもなおさ
ず、電界強度が大きくなるにつれて誘電率が低下する現
象となって現れる。

【００４３】実際のキャパシタにおいては外部からの電
圧印加のない場合においても誘電体膜内部に電界が生じ
る要因が存在する。この内部電界の存在が誘電率を低下
させることを以下のような実際的現象から我々は見出し
た。即ち、誘電体膜内部にトラップ等により電荷の偏り
がある場合に誘電率が低下する。また、上下電極の仕事
関数の差が大きいと当然内部電界が生じ、この場合にも
誘電率の低下が引き起こされる。更にまた、これら金属
酸化物は内部に酸素欠損が生じやすく、これがドナーと
なって作用するため、キャリア電子が生じる。また不純
物の存在も、その価数に応じてドナー或いはアクセプタ
として作用する。

【００４４】このような場合は、誘電体のバンドに曲が
りが生じる、即ち内部電界が発生することになる。バン
ドの曲がり、即ち、空乏層の長さＷは半導体としての適
用を前提とすれば、 Ｗ＝（２εψ／ｑＮ）^1/2 と表されるが（ε：誘電率，ψ：内部ポテンシャル，
ｑ：電気素量，Ｎ：キャリア濃度）、例えばＳｒＴｉＯ
₃ の場合、誘電率は約３００で、キャリア濃度が１×１
０¹⁵ｃｍ^-3〜１×１０¹⁷ｃｍ^-3のとき、この長さは４１
０ｎｍ〜４１００ｎｍとなる。よって、膜厚が１００ｎ
ｍ以下の場合には、これ以下のキャリア濃度では空乏層
の長さは十分長くなり実質的に理想的絶縁膜として扱え
るが、キャリア濃度がこの範囲より多くなると導体とし
て作用するためキャパシタとしての取扱いはきわめて難
しくなってしまう。

【００４５】これらいずれの要因によって発生する内部
電界によっても誘電率の低下が生じるため、できるだけ
フリーキャリアをはじめ膜中の電荷をなくすことが有効
であることは明らかであるが、実際には容易ではない。
逆に、膜内にキャリアが存在してもバンドの曲がりが生
じないように電極を含めて工夫してやることが実際上有
効になる。一方、上述のトラップ電荷や固定電荷は界面
や膜中の欠陥によって引き起こされる。特に、界面の欠
陥は電荷の偏在を引き起こす点で極めて好ましからざる
影響を与える。界面での欠陥をなくすために有効な手段
は電極自体に同様のペロフスカイトを用いることであ
る。

【００４６】これらの検討をもとに、キャリア濃度を調
整し、キャパシタ電極として膜内部の電界が小さくなる
ような仕事関数を有する材料を選択する方法が誘電率低
下を防止するのに有効なことが理解できる。

【００４７】また、膜厚を減少させていくと、誘電体膜
の電極近傍の部分が、電極という異物質と接しているた
め、電界印加により誘起される分極が膜内部と異なると
いう端面の効果が無視できなくなり、この効果が膜厚減
少に伴う誘電率低下減少と結びついていることを見出し
た。端面の効果は、誘電体膜と電極の構成イオンが異な
るため、誘電体膜の電極近傍の構成イオンが膜内部の構
成イオンと異なるポテンシャルを受けることに由来す
る。従って、この端面の効果は、電極材料の種類によっ
て異なることになる。

【００４８】電極が付かず端面がむき出しになる場合も
含めて、この境界問題を定量的に抑えることが膜厚１０
０ｎｍ以下の誘電体膜を開発する上で重要になってく
る。膜厚減少に伴う誘電率の低下を小さくするには、電
極材料として誘電体材料と組成の近いもの、即ち、ドナ
ー或いはアクセプタをドープしたペロフスカイト酸化物
を選択し、端面の影響を小さくするのも一つの方法であ
る。

【００４９】Ｔ．Ｈｏｒｉｋａｗａらが提唱しているよ
うに（Jpn.J.Appl.Phys.32 part1 No.9B(1993)4126.
）、膜厚減少に伴うグレインサイズの減少が誘電率の
低下の要因にもなっているとのモデルがあるが、上述の
３つの要因がより大きく作用している。

【００５０】図８には、誘電体薄膜の誘電率と膜厚の関
係を、格子歪、膜内部電界効果、端面の効果、グレイン
サイズの４つの要因に分けて、その依存性を示した。こ
の図から分かるように、これらの要因のうち最も大きく
効くのは格子歪及び内部電界の効果であり、これらが膜
厚減少に伴う誘電率低下の支配要因であることが分か
る。このように膜厚減少に伴う誘電率の低下の原因を分
析することにより、誘電体薄膜の誘電率を向上させる手
法を開発することができた。

【００５１】

【実施例】以下、図面を参照して、本発明の半導体集積
回路用キャパシタの実施例を、その製造プロセスに沿っ
て説明する。なお、これら実施例は、本発明の理解を容
易にする目的で記載されるものであり、本発明を特に限
定するものではない。 （実施例１）図１は、本発明の第１の実施例に係わる高
誘電体膜キャパシタを用いた半導体素子の製造工程を示
す断面図である。本実施例は、下部電極（ストレージノ
ード）としてＰｔを、キャパシタ絶縁膜としてＫＴａＯ
₃ を、上部電極（プレート）としてＰｔを用いたスタッ
クトキャパシタを有するＤＲＡＭに関する。

【００５２】まず、図１（ａ）に示すように、比抵抗が
１０Ω・ｃｍで（００１）面からなる表面を有するｐ型
シリコン基板１０１上に熱酸化膜を形成し、これをパタ
ーニングすることにより素子分離用埋込み酸化膜１０２
を形成し、さらに薄い熱酸化膜からなるゲート酸化膜１
０３を形成する。続いて、基板上に第１のｎ⁺ 型ポリシ
リコン膜を形成し、これを通常のフォトエッチング法に
従ってパターニングすることにより、ゲート酸化膜１０
３上にｎ⁺ 型ポリシリコン膜のゲート電極１０４を形成
する。その後、基板１０１に対してイオン注入を行い、
ゲート酸化膜１０３直下の領域を介して相互に離間され
た領域に、ソース・ドレインとなるｎ^-型領域１０５₁
及び１０５₂ を自己整合的に形成する。

【００５３】次いで、基板全面に厚い第１のＣＶＤ酸化
膜１０６を形成し、これを通常のフォトエッチング法に
従ってパターニングすることにより、ｎ^- 型領域１０５
₁ に連通する開口部を形成する。続いて、第１のＣＶＤ
酸化膜１０６上、及びその開口部の内部にタングステン
シリサイドを堆積し、通常のフォトエッチング法に従っ
てパターニングすることによりビット線１０７を形成す
る。その後、第２のＣＶＤ酸化膜１０８を堆積する。

【００５４】次いで、図１（ｂ）に示すように、ｎ^- 型
領域１０５₂ に連通する開口部を形成し、第２のｎ⁺ 型
ポリシリコン膜を全面に堆積した後、エッチバック法で
開口部内にのみ残すことにより、ｎ^- 型領域１０５₂ に
接続する第２のｎ⁺ 型ポリシリコン膜１０９を形成す
る。続いて、全面にスパッタ法、或いは真空蒸着法によ
りＰｔ膜を堆積した後、通常のリソグラフィー工程を経
てエッチング加工することにより第１のキャパシタ電極
となるＰｔ膜１１０を形成する。

【００５５】次いで、図１（ｃ）に示すように、Ｐｔ膜
１１０の表面を清浄化し、Ｐｔの清浄原子面を露出させ
る。このための方法として、例えば真空或いは不活性ガ
ス中の高温処理、高温でのハロゲンガスによるエッチン
グ処理、又は逆スパッタ処理等を用いることができる。
続いて、例えば反応性スパッタ法、ＣＶＤ法、又は理想
的には分子線エピタキシー法により、Ｐｔ膜１１０の上
にキャパシタ誘電体膜となるＫＴａＯ₃ 膜１１１を形成
する。続いて、ＫＴａＯ₃ 膜１１１上にＰｔ膜を堆積し
た後、これを通常のフォトエッチング法に従ってパター
ニングすることにより、第２のキャパシタ電極となるＰ
ｔ膜１１２を形成する。

【００５６】このようにして、本発明の第１の実施例に
なるキャパシタ（メモリセル）が完成される。なお、通
常のＬＳＩの製造プロセスでは、引き続き、パッシベー
ション膜の形成、配線の形成等の工程が行われる。

【００５７】本実施例の高誘電体膜キャパシタにおいて
は、Ｐｔ膜１１０が下部電極に、ＫＴａＯ₃ 膜１１１が
キャパシタ絶縁膜に、Ｐｔ膜１１２が上部電極にそれぞ
れ相当する。

【００５８】なお、本実施例のキャパシタ電極とキャパ
シタ絶縁膜の組み合わせとしては、（Ｐｔ，ＫＴａＯ
₃ ）の他に、常誘電体では（Ｐｔ，（Ｂａ，Ｓｒ）Ｔｉ
Ｏ₃ ）、（Ｐｄ，ＳｒＴｉＯ₃ ）、（Ｐｄ，ＫＴａＯ
₃ ）、（Ｐｄ，（Ｂａ，Ｓｒ）ＴｉＯ₃ ）、（Ｉｒ，Ｓ
ｒＴｉＯ₃ ）、（Ｉｒ，ＫＴａＯ₃ ）、（Ｉｒ，（Ｂ
ａ，Ｓｒ）ＴｉＯ₃ ）、（Ｒｈ，ＳｒＴｉＯ₃ ）、（Ｒ
ｈ，ＫＴａＯ₃ ）、（Ｒｈ，（Ｂａ，Ｓｒ）ＴｉＯ
₃ ）、（Ｃｕ，ＳｒＴｉＯ₃ ）、（Ｃｕ，ＫＴａＯ
₃ ）、（Ｃｕ，（Ｂａ，Ｓｒ）ＴｉＯ₃ ）を用いること
もできる。さらに、強誘電体では（Ｐｔ，ＰｂＴｉＯ
₃ ）、（Ｐｔ，Ｐｂ（Ｔｉ，Ｚｒ）Ｏ₃ ）、（Ａｕ，Ｐ
ｂＴｉＯ₃ ）、（Ａｕ，Ｐｂ，（Ｔｉ，Ｚｒ）Ｏ₃ ）、
（Ａｕ，ＢａＴｉＯ₃ ）、（Ａｇ，ＰｂＴｉＯ₃ ）、
（Ａｇ，Ｐｂ（Ｔｉ，Ｚｒ）Ｏ₃ ）、（Ａｇ，ＢａＴｉ
Ｏ₃ ）を用いることができる。

【００５９】但し、これらの組み合わせの中で、誘電率
の向上性能の特に優れたものは、下部電極材料の格子定
数のキャパシタ絶縁体膜材料の格子定数に対するずれが
２％以内に収まっている（Ｐｔ，ＫＴａＯ₃ ）、（Ｐ
ｔ，（Ｂａ，Ｓｒ）ＴｉＯ₃ ）、（Ｐｄ，ＳｒＴｉＯ
₃ ）、（Ｐｔ，ＰｂＴｉＯ₃ ）、（Ｐｔ，Ｐｂ（Ｔｉ，
Ｚｒ）Ｏ₃ ）、（Ａｕ，Ｐｂ，（Ｔｉ，Ｚｒ）Ｏ₃ ）、
（Ａｇ，Ｐｂ（Ｔｉ，Ｚｒ）Ｏ₃ ）である。

【００６０】また、下部電極として、下部電極材料の２
つ以上による膜厚比を調整した積層膜、或いは混合比を
調整した合金膜を用いると、個々の下部電極材料が持つ
格子定数の中間の値の格子定数が得られ、キャパシタ絶
縁体膜材料との格子定数差を連続的に変えることができ
る。よって、最適な大きさの格子歪を実現することがで
きるので非常に効果的である。或いは、下部電極とし
て、キャパシタ絶縁体膜材料のペロフスカイト結晶にド
ナー或いはアクセプタをドープして導電性をもたせた導
体膜を用いても、ドープ量を調整することにより同様の
効果を生み出すことができる。 （実施例２）図２は、本発明の第２の実施例に係わる高
誘電体膜キャパシタを用いた半導体素子の製造工程を示
す断面図である。本実施例は、下部電極（ストレージノ
ード）としてＰｄを、キャパシタ絶縁膜としてＳｒＴｉ
Ｏ₃ を、上部電極（プレート）としてＰｄを用いたスタ
ックトキャパシタセルを有するＤＲＡＭに関する。Ｐｄ
は、常誘電体ＳｒＴｉＯ₃ より熱膨張率が大きいので、
誘電体膜の結晶格子は誘電率が大きくなる所望の格子歪
を起こす。

【００６１】まず、図２（ａ）に示すように、比抵抗が
１０Ω・ｃｍで（００１）面からなる表面を有するｐ型
シリコン基板２０１上に熱酸化膜を形成し、これをパタ
ーニングすることにより素子分離用埋込み酸化膜２０２
を形成し、さらに薄い熱酸化膜からなるゲート酸化膜２
０３を形成する。続いて、基板上に第１のｎ⁺ 型ポリシ
リコン膜を形成し、これを通常のフォトエッチング法に
従ってパターニングすることにより、ゲート酸化膜２０
３上にｎ⁺ 型ポリシリコン膜のゲート電極２０４を形成
する。その後、基板２０１に対してイオン注入を行い、
ゲート酸化膜２０３直下の領域を介して相互に離間され
た領域に、ソース・ドレインとなるｎ^-型領域２０５₁
及び２０５₂ を自己整合的に形成する。

【００６２】次いで、基板全面に厚い第１のＣＶＤ酸化
膜２０６を形成し、これを通常のフォトエッチング法に
従ってパターニングすることにより、ｎ^- 型領域２０５
₁ に連通する開口部を形成する。続いて、第１のＣＶＤ
酸化膜２０６上、及びこの開口部の内部にタングステン
シリサイドを堆積し、通常のフォトエッチング法に従っ
てパターニングすることによりビット線２０７を形成す
る。その後、第２のＣＶＤ酸化膜２０８を堆積する。

【００６３】次いで、図２（ｂ）に示すように、ｎ^- 型
領域２０５₂ に連通する開口部を形成し、第２のｎ⁺ 型
ポリシリコン膜を全面に堆積した後、エッチバック法で
開口部内にのみ残すことにより、ｎ^- 型領域２０５₂ に
接続する第２のｎ⁺ 型ポリシリコン膜２０９を形成す
る。続いて、全面にスパッタ法、或いは蒸着法により、
Ｐｄ膜を形成した後、通常のリソグラフィー工程を経て
エッチング加工することにより第１のキャパシタ電極と
なるＰｄ膜２１０を形成する。

【００６４】次いで、図２（ｃ）に示すように、Ｐｄ膜
２１０の表面を６００℃よりも高温に保ちつつ、例えば
反応性スパッタ法、ＣＶＤ法、又は他の適切な成膜方法
により、Ｐｄ膜２１０の上にキャパシタ誘電体膜となる
ＳｒＴｉＯ₃ 膜２１１を形成し、１００℃／ｍｉｎ以上
の速度で室温まで冷却する。この段階で、ＳｒＴｉＯ₃
膜２１１には、Ｐｄ膜とＳｒＴｉＯ₃ 膜の熱膨張率の差
により、大きさ約２×１０^-3の圧縮歪が膜に平行な方向
に発生し、誘電率の増大につながる。続いて、ＳｒＴｉ
Ｏ₃ 膜２１１上にＰｄ膜を形成した後、これを通常のフ
ォトエッチング法に従ってパターニングすることによ
り、第２のキャパシタ電極となるＰｄ膜２１２を形成す
る。

【００６５】このようにして、本発明の第２の実施例に
なるキャパシタ（メモリセル）が完成される。なお、通
常のＬＳＩの製造プロセスでは、引き続き、パッシベー
ション膜の形成、配線の形成等の工程が行われる。

【００６６】本実施例の高誘電体膜キャパシタにおいて
は、Ｐｄ膜２１０が下部電極に、ＳｒＴｉＯ₃ 膜２１１
がキャパシタ絶縁膜に、Ｐｄ膜２１２が上部電極にそれ
ぞれ相当する。 （実施例３）図３は、本発明の第３の実施例に係わる高
誘電体膜キャパシタを用いた半導体素子の製造工程を示
す断面図である。本実施例は、下部電極（ストレージノ
ード）としてＰｔを、キャパシタ絶縁膜としてＳｒＴｉ
Ｏ₃ を、上部電極（プレート）としてＰｔを用いたスタ
ックトキャパシタセルを有するＤＲＡＭに関する。

【００６７】まず、図３（ａ）に示すように、比抵抗が
１０Ω・ｃｍで（００１）面からなる表面を有するｐ型
シリコン基板３０１上に熱酸化膜を形成し、これをパタ
ーニングすることにより素子分離用埋込み酸化膜３０２
を形成し、さらに薄い熱酸化膜からなるゲート酸化膜３
０３を形成する。続いて、基板上に第１のｎ⁺ 型ポリシ
リコン膜を形成し、これを通常のフォトエッチング法に
従ってパターニングすることにより、ゲート酸化膜３０
３上にｎ⁺ 型ポリシリコン膜のゲート電極３０４を形成
する。その後、基板３０１に対してイオン注入を行い、
ゲート酸化膜３０３直下の領域を介して相互に離間され
た領域に、ソース・ドレインとなるｎ^-型領域３０５₁
及び３０５₂ を自己整合的に形成する。

【００６８】次いで、基板全面に厚い第１のＣＶＤ酸化
膜３０６を形成し、これを通常のフォトエッチング法に
従ってパターニングすることにより、ｎ^- 型領域３０５
₁ に連通する開口部を形成する。続いて、第１のＣＶＤ
酸化膜３０６上、及びこの開口部の内部にタングステン
シリサイドを堆積し、通常のフォトエッチング法に従っ
てパターニングすることによりビット線３０７を形成す
る。その後、シリコン窒化膜３０８を堆積する次いで、
図３（ｂ）に示すように、ｎ^- 型領域３０５₂ に連通す
る開口部を形成し、第２のｎ⁺ 型ポリシリコン膜を全面
に堆積した後、エッチバック法で開口部内にのみ残すこ
とにより、ｎ^- 型領域３０５₂ に接続する第２のｎ⁺ 型
ポリシリコン膜３０９を形成する。続いて、全面に第２
のＣＶＤ酸化膜３１５を堆積し、通常のフォトエッチン
グ法に従ってパターニングすることにより、第２のｎ⁺
型ポリシリコン膜３０９の上面を含むように開口部を設
ける。その後、全面にＰｔ膜３１０をスパッタ法、或い
は真空蒸着法により形成し、ケミカルメカニカルポリッ
シングによってこの開口部にのみ第１のキャパシタ電極
となるＰｔ膜３１０を表面が凹型になるように残す。

【００６９】次いで、図３（ｃ）に示すように、Ｐｔ膜
３１０の上に、例えば反応性スパッタ法、ＣＶＤ法、又
は他の適切な成膜方法により、キャパシタ誘電体膜とな
るＳｒＴｉＯ₃ 膜３１１を形成する。続いて、ＳｒＴｉ
Ｏ₃ 膜３１１上にＰｔ膜を形成した後、これを通常のフ
ォトエッチング法に従ってパターニングすることによ
り、第２のキャパシタ電極となるＰｔ膜３１２を形成す
る。

【００７０】このようにして、本発明の第３の実施例に
なるキャパシタ（メモリセル）が完成される。なお、通
常のＬＳＩの製造プロセスでは、引き続き、パッシベー
ション膜の形成、配線の形成等の工程が行われる。

【００７１】本実施例の高誘電体膜キャパシタにおいて
は、Ｐｔ膜３１０が下部電極に、ＳｒＴｉＯ₃ 膜３１１
がキャパシタ絶縁膜に、Ｐｔ膜３１２が上部電極にそれ
ぞれ相当する。 （実施例４）図４は、本発明の第４の実施例に係わる高
誘電体膜キャパシタを用いた半導体素子の製造工程を示
す断面図である。本実施例は、誘電体膜のキャリア、ト
ラップ、欠陥による内部電界及び電極の仕事関数に起因
する内部電界を小さくすることによって誘電率を増加さ
せるもので、下部電極（ストレージノード）としてＮｂ
をドープしたＳｒＴｉＯ₃ を、キャパシタ絶縁膜として
ＳｒＴｉＯ₃ を、上部電極（プレート）としてＷ（仕事
関数４．５ｅＶ）を用いたスタックトキャパシタセルを
有するＤＲＡＭに関する。ここで、ＮｂをドープしたＳ
ｒＴｉＯ₃ は、ｎ型半導体として作用する。

【００７２】まず、図４（ａ）に示すように、比抵抗が
１０Ω・ｃｍで（００１）面からなる表面を有するｐ型
シリコン基板４０１上に熱酸化膜を形成し、これをパタ
ーニングすることにより素子分離用埋込み酸化膜４０２
を形成し、さらに薄い熱酸化膜からなるゲート酸化膜４
０３を形成する。続いて、基板上に第１のｎ⁺ 型ポリシ
リコン膜を形成し、これを通常のフォトエッチング法に
従ってパターニングすることにより、ゲート酸化膜４０
３上にｎ⁺ 型ポリシリコン膜のゲート電極４０４を形成
する。その後、基板４０１に対してイオン注入を行い、
ゲート酸化膜４０３直下の領域を介して相互に離間され
た領域に、ソース・ドレインとなるｎ^-型領域４０５₁
及び４０５₂ を自己整合的に形成する。

【００７３】次いで、基板全面に厚い第１のＣＶＤ酸化
膜４０６を形成し、これを通常のフォトエッチング法に
従ってパターニングすることにより、ｎ^- 型領域４０５
₁ に連通する開口部を形成する。続いて、第１のＣＶＤ
酸化膜４０６上、及びこの開口部の内部にタングステン
シリサイドを堆積し、通常のフォトエッチング法に従っ
てパターニングすることによりビット線４０７を形成す
る。その後、第２のＣＶＤ酸化膜４０８を堆積する。

【００７４】次いで、図４（ｂ）に示すように、ｎ^- 型
領域４０５₂ に連通する開口部を形成し、第２のｎ⁺ 型
ポリシリコン膜を全面に堆積した後、エッチバック法で
開口部内にのみ残すことにより、ｎ^- 型領域４０５₂ に
接続する第２のｎ⁺ 型ポリシリコン膜４０９を形成す
る。続いて、全面に反応性スパッタ法、ＣＶＤ法によ
り、ＳｒＴｉＯ₃ 膜を堆積し、Ｎｂをイオン注入するこ
とにより第１のキャパシタ電極となるＮｂ添加ＳｒＴｉ
Ｏ₃ 膜４１０を形成する。

【００７５】次いで、図４（ｃ）に示すように、Ｎｂ添
加ＳｒＴｉＯ₃ 膜４１０の上を逆スパッタ法により清浄
化及び平坦化した後、例えば反応性スパッタ法、ＣＶＤ
によって、Ｎｂ添加ＳｒＴｉＯ₃ 膜４１０の上にキャパ
シタ誘電体膜となるＳｒＴｉＯ₃ 膜４１１を膜厚が１０
０ｎｍ以下になるように形成する。続いて、ＳｒＴｉＯ
₃ 膜４１１上にＷ膜を形成した後、これを通常のフォト
エッチング法に従ってパターニングすることにより、第
２のキャパシタ電極となるＷ膜４１２を形成する。

【００７６】このようにして、本発明の第４の実施例に
なるキャパシタ（メモリセル）が完成される。なお、通
常のＬＳＩの製造プロセスでは、引き続き、パッシベー
ション膜の形成、配線の形成等の工程が行われる。

【００７７】本実施例の高誘電体膜キャパシタでは、Ｎ
ｂ添加ＳｒＴｉＯ₃ 膜４１０が下部電極に、ＳｒＴｉＯ
₃ 膜４１１がキャパシタ絶縁膜に、Ｗ膜４１２が上部電
極にそれぞれ相当する。 （実施例５）図５は、本発明の第５の実施例に係わる高
誘電体膜キャパシタを用いた半導体素子の製造工程を示
す断面図である。本実施例は、下部電極（ストレージノ
ード）としてＰｔを、キャパシタ絶縁膜としてＫＴａＯ
₃ を、上部電極（プレート）としてＰｔを用いたスタッ
クトキャパシタセルを有するＤＲＡＭに関する。

【００７８】まず、図５（ａ）に示すように、（００
１）配向したＭｇＯ基板５０１上に、Ｐｔ膜５０２をス
パッタにより（００１）配向エピタキシャル成長させ
る。続いて、Ｐｔ膜５０２の表面を清浄化し、Ｐｔの清
浄（００１）面を露出させる。このための方法として、
例えば真空或いは不活性ガス中の高温処理、高温でのハ
ロゲンガスによるエッチング処理、又は逆スパッタ処理
等を用いることができる。次いで、Ｐｔ膜５０２上に、
例えば反応性スパッタ法、ＣＶＤ法、又は他の適切な成
膜方法により、ＫＴａＯ₃ 膜５０３を形成する。さら
に、ＫＴａＯ₃ 膜５０３上にＰｔ膜５０４をスパッタ法
により形成する。

【００７９】次いで、図５（ｂ）に示すように、層間絶
縁膜５０５を堆積し、コンタクトホールを開孔し、Ｔｉ
Ｎ膜５０６及びｎ⁺ 多結晶Ｓｉ膜５０７を堆積した後、
ケミカルメカニカルポリッシングによって層間絶縁膜５
０５上のｎ⁺ 多結晶Ｓｉ膜５０７及びＴｉＮ膜５０６を
除去する。

【００８０】次いで、図５（ｃ）に示すように、ＳＯＩ
基板（ｐ型シリコン基板５０８、素子分離用酸化膜５０
９、ゲート酸化膜５１０、ゲート電極５１１及びｎ^- 型
領域５１２から構成される。）を貼り合わせてトランジ
スタを形成する。

【００８１】本実施例では、キャパシタ絶縁膜のペロフ
スカイト結晶ＫＴａＯ₃ が（００１）配向するので、電
極との格子定数の差による格子歪は、誘電率の増大に非
常に有効に寄与する。なお、基板５０１として、ＭｇＯ
の他に、例えば、Ａｌ₂ Ｏ₃も用いることができる。ま
た、Ｓｉ基板にＹＢＣＯ、或いはＣａＦ₂ を堆積させた
ものも用いることができる。これは、基板に直接ではな
く、この基板にエピタキシャル成長する材料を介して間
接的に電極をエピタキシャル成長させる例に当たる。

【００８２】なお、本実施例の電極とキャパシタ絶縁膜
の組み合わせとして、（Ｐｔ，ＫＴａＯ₃ ）の他に、第
１の実施例で説明した各種の材料を用いることができ
る。また、下部電極としても、第１の実施例で説明した
積層膜、合金膜、或いはペロフスカイト結晶にドナーや
アクセプタをドープして導電性を持たせた導体膜を用い
ることができる。 （実施例６）図６は、本発明の第６の実施例に係わる高
誘電体膜キャパシタを用いた半導体素子の製造工程を示
す断面図である。本実施例は、下部電極（ストレージノ
ード）としてＰｔを、キャパシタ絶縁膜としてＫＴａＯ
₃ を、上部電極（プレート）としてＰｔを用いたスタッ
クトキャパシタセルを有するＤＲＡＭに関する。

【００８３】まず、図６（ａ）に示すように、比抵抗が
１０Ω・ｃｍで（００１）面からなる表面を有するｐ型
シリコン基板６０１上に熱酸化膜を形成し、これをパタ
ーニングすることにより素子分離用埋込み酸化膜６０２
を形成し、さらに薄い熱酸化膜からなるゲート酸化膜６
０３を形成する。続いて、基板上に第１のｎ⁺ 型ポリシ
リコン膜を形成し、これを通常のフォトエッチング法に
従ってパターニングすることにより、ゲート酸化膜６０
３上にｎ⁺ 型ポリシリコン膜のゲート電極６０４を形成
する。その後、基板６０１に対してイオン注入を行い、
ゲート酸化膜６０３直下の領域を介して相互に離間され
た領域に、ソース・ドレインとなるｎ^-型領域６０５₁
及び６０５₂ を自己整合的に形成する。

【００８４】次いで、基板全面に厚い第１のＭｇＯ膜６
０６を（００１）配向するように形成し、これを通常の
フォトエッチング法に従ってパターニングすることによ
り、ｎ^- 型領域６０５₁ に連通する開口部を形成する。
続いて、第１のＭｇＯ膜６０６上、及びその開口部の内
部にタングステンシリサイドを堆積し、通常のフォトエ
ッチング法に従ってパターニングすることによりビット
線６０７を形成する。その後、第２のＭｇＯ膜６０８を
（００１）配向するように堆積する。

【００８５】次いで、図６（ｂ）に示すように、ｎ^- 型
領域６０５₂ に連通する細長い開口部を形成し、第２の
ｎ⁺ 型ポリシリコン膜を全面に堆積した後、エッチバッ
ク法で開口部内にのみ残すことにより、ｎ^- 型領域６０
５₂ に接続する第２のｎ⁺ 型ポリシリコン膜６０９を形
成する。このとき、ポリシリコン膜６０９のＭｇＯ膜６
０８に占める最上面の面積の割合は、次に堆積するＰｔ
を（００１）配向させる目的上、なるべく小さくするこ
とが望ましい。この後、全面にスパッタ法、或いは蒸着
法により、第１のキャパシタ電極となるＰｔ膜６１０を
形成する。

【００８６】次いで、図６（ｃ）に示すように、Ｐｔ膜
６１０の表面を清浄化し、Ｐｔの清浄（００１）面を露
出させる。このための方法として、例えば真空或いは不
活性ガス中の高温処理、高温でのハロゲンガスによるエ
ッチング処理、又は逆スパッタ処理等を用いることがで
きる。この後、例えば反応性スパッタ法、ＣＶＤ法、又
は他の適切な成膜方法ににより、Ｐｔ膜６１０の上にキ
ャパシタ誘電体膜となるＫＴａＯ₃ 膜６１１を形成す
る。次いで、ＫＴａＯ₃ 膜６１１上にＰｔ膜を形成した
後、これを通常のフォトエッチング法に従ってパターニ
ングすることにより、第２のキャパシタ電極となるＰｔ
膜６１２を形成する。

【００８７】このようにして、本発明の第６の実施例に
なるキャパシタ（メモリセル）が完成される。なお、通
常のＬＳＩの製造プロセスでは、引き続き、パッシベー
ション膜の形成、配線の形成等の工程が行われる。

【００８８】本実施例の高誘電体膜キャパシタにおいて
は、Ｐｔ膜６１０が下部電極に、ＫＴａＯ₃ 膜６１１が
キャパシタ絶縁膜に、Ｐｔ膜６１２が上部電極にそれぞ
れ相当する。

【００８９】下部電極のＰｔは、大部分が（００１）Ｍ
ｇＯ上に形成されるので、（００１）配向の単結晶とな
る。従って、キャパシタ絶縁膜であるＫＴａＯ₃ は（０
０１）配向するので、電極の影響による格子変形は、誘
電率の増加に非常に有効に効くことになる。また、Ｍｇ
Ｏ以外に、例えばＡｌ₂ Ｏ₃ 、ＹＢＣＯ、或いはＣａＦ
₂ も用いることができる。

【００９０】なお、本実施例の電極とキャパシタ絶縁膜
の組み合わせとして、（Ｐｔ，ＫＴａＯ₃ ）の他に、第
１の実施例で説明した各種の材料を用いることができ
る。また、下部電極としても、第１の実施例で説明した
積層膜、合金膜、或いはペロフスカイト結晶にドナーや
アクセプタをドープして導電性を持たせた導体膜を用い
ることができる。

【００９１】

【発明の効果】以上詳述したように本発明によれば、キ
ャパシタ誘電体膜として用いられるペロフスカイト型金
属酸化物の格子を下地電極基板の影響で本来の格子の状
態から歪ませ誘電率を向上させることにより、或いは誘
電体膜中のキャリア、トラップ、欠陥によって発生する
内部電界を減少させて誘電率を向上させることにより、
高容量キャパシタを提供することができる。ひいては、
ＤＲＡＭ等の信頼性が向上され、高性能の半導体集積回
路が提供される。

【図面の簡単な説明】

【図１】第１の実施例に係わるキャパシタを用いた素子
の製造工程を示す断面図。

【図２】第２の実施例に係わるキャパシタを用いた素子
の製造工程を示す断面図。

【図３】第３の実施例に係わるキャパシタを用いた素子
の製造工程を示す断面図。

【図４】第４の実施例に係わるキャパシタを用いた素子
の製造工程を示す断面図。

【図５】第５の実施例に係わるキャパシタを用いた素子
の製造工程を示す断面図。

【図６】第６の実施例に係わるキャパシタを用いた素子
の製造工程を示す断面図。

【図７】誘電体膜に用いるペロフスカイト結晶の格子状
態を示す図。

【図８】誘電体薄膜の誘電率と膜厚の関係を示す図。

【符号の説明】

101,201,301,401,508,601 …ｐ型シリコン基板、 102,202,302,402,509,602 …素子分離用酸化膜、 103,203,303,403,510,603 …ゲート酸化膜、 104,204,304,404,511,604 …ゲート電極（第１のｎ⁺ 型
ポリシリコン膜） 105,205,305,405,512,605 …ｎ^- 型領域 106,206,306,406 …第１のＣＶＤ酸化膜 107,207,307,407,607 …ビット線（タングステンシリサ
イド） 108,208,315,408 …第２のＣＶＤ酸化膜 109,209,309,409,609 …第２のｎ⁺ 型ポリシリコン膜 110,112,310,312,502,504,610,612 …Ｐｔ膜 111,503,611 …ＫＴａＯ₃ 膜 210,212 …Ｐｄ膜 211,311,411 …ＳｒＴｉＯ₃ 膜 308 …シリコン窒化膜 410 …ＮｂドープＳｒＴｉＯ₃ 膜 412 …Ｗ膜 501 …ＭｇＯ基板 505 …層間絶縁膜 506 …ＴｉＮ膜 507 …ｎ⁺ 多結晶Ｓｉ膜 606,608 …ＭｇＯ膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04 21/822

Claims (6)

【特許請求の範囲】
1. 【請求項１】キャパシタ電極と常誘電体ペロフスカイト
   結晶の薄膜からなるキャパシタ誘電体膜により構成され
   る高誘電体膜キャパシタにおいて、 前記誘電体膜を構成する結晶構造に関し、該誘電体膜と
   前記キャパシタ電極との界面がなす面に平行な方向の結
   晶面の間隔が長くなるように結晶格子が歪んでいること
   を特徴とする高誘電体膜キャパシタ。
2. 【請求項２】前記誘電体膜とキャパシタ電極との格子定
   数のずれは２％以内で、かつ誘電体膜の格子定数の方が
   キャパシタ電極の格子定数よりも大きいことを特徴とす
   る請求項１記載の高誘電体膜キャパシタ。
3. 【請求項３】キャパシタ電極と強誘電体ペロフスカイト
   結晶の薄膜からかるキャパシタ誘電体膜により構成され
   る高誘電体膜キャパシタにおいて、 前記誘電体膜を構成する結晶構造に関し、該誘電体膜と
   前記キャパシタ電極との界面がなす面に平行な方向の結
   晶面の間隔が短くなるように結晶格子が歪んでいること
   を特徴とする高誘電体膜キャパシタ。
4. 【請求項４】前記誘電体膜とキャパシタ電極との格子定
   数のずれは２％以内で、かつ誘電体膜の格子定数の方が
   キャパシタ電極の格子定数よりも小さいことを特徴とす
   る請求項３記載の高誘電体膜キャパシタ。
5. 【請求項５】キャパシタ電極と常誘電体ペロフスカイト
   結晶の薄膜からなるキャパシタ誘電体膜により構成され
   る高誘電体膜キャパシタの製造方法において、 前記キャパシタ電極の少なくとも一方にキャパシタ誘電
   体膜のペロフスカイト結晶が有する格子定数よりも０．
   ０１〜２％小さい格子定数を有する立方晶からなる導電
   体材料を用い、該電極を単結晶基板上に直接或いは間接
   的に［００１］方向にエピタキシャル成長させた後、該
   電極上にキャパシタ誘電体膜をエピタキシャル成長させ
   ることを特徴とする高誘電体膜キャパシタの製造方法。
6. 【請求項６】キャパシタ電極と強誘電体ペロフスカイト
   結晶の薄膜からかるキャパシタ誘電体膜により構成され
   る高誘電体膜キャパシタの製造方法において、 前記キャパシタ電極の少なくとも一方にキャパシタ誘電
   体膜のペロフスカイト結晶が有する格子定数よりも０．
   ０１〜２％大きい格子定数を有する立方晶からなる誘電
   体材料を用い、該電極を単結晶基板上に直接或いは間接
   的に［００１］方向にエピタキシャル成長させた後、該
   電極上にキャパシタ誘電体膜をエピタキシャル成長させ
   ることを特徴とする高誘電体膜キャパシタの製造方法。