JPH10189908A - 金属酸化物キャパシタの作製方法及び半導体メモリ装置の製造方法 - Google Patents
金属酸化物キャパシタの作製方法及び半導体メモリ装置の製造方法Info
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- JPH10189908A JPH10189908A JP8355139A JP35513996A JPH10189908A JP H10189908 A JPH10189908 A JP H10189908A JP 8355139 A JP8355139 A JP 8355139A JP 35513996 A JP35513996 A JP 35513996A JP H10189908 A JPH10189908 A JP H10189908A
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Abstract
(57)【要約】
【課題】 ポストアニール温度の如き熱処理温度を低減
させつつ、バリア金属の酸化を効果的に抑制できるＢＳ
Ｔ等の金属酸化物キャパシタの作製方法と、この金属酸
化物キャパシタを有する半導体メモリ装置の製造方法を
提供すること。 【解決手段】 Ｐｔ下部電極３８上にＢＳＴ膜４０及び
Ｐｔ上部電極３７が順次積層されたＢＳＴキャパシタを
作製するに際し、ＢＳＴ膜４０の形成後に、１気圧より
も高い（特に２〜１０気圧の）酸素圧力の雰囲気中で熱
処理（高圧酸素ポストアニール）を行う、ＢＳＴキャパ
シタＣＡＰの作製方法と、このＢＳＴキャパシタＣＡＰ
をメモリセルに作製する、半導体メモリ装置の製造方
法。
させつつ、バリア金属の酸化を効果的に抑制できるＢＳ
Ｔ等の金属酸化物キャパシタの作製方法と、この金属酸
化物キャパシタを有する半導体メモリ装置の製造方法を
提供すること。 【解決手段】 Ｐｔ下部電極３８上にＢＳＴ膜４０及び
Ｐｔ上部電極３７が順次積層されたＢＳＴキャパシタを
作製するに際し、ＢＳＴ膜４０の形成後に、１気圧より
も高い（特に２〜１０気圧の）酸素圧力の雰囲気中で熱
処理（高圧酸素ポストアニール）を行う、ＢＳＴキャパ
シタＣＡＰの作製方法と、このＢＳＴキャパシタＣＡＰ
をメモリセルに作製する、半導体メモリ装置の製造方
法。
Description
【０００１】
【発明の属する技術分野】本発明は、金属酸化物キャパ
シタ（特に、（Ｂａ，Ｓｒ）ＴｉＯ3 の如き高誘電体キ
ャパシタ又はＰｂ（Ｚｒ，Ｔｉ）Ｏ3 の如き強誘電体キ
ャパシタ）の作製方法、及びこの金属酸化物キャパシタ
を有する半導体メモリ装置の製造方法に関するものであ
る。
シタ（特に、（Ｂａ，Ｓｒ）ＴｉＯ3 の如き高誘電体キ
ャパシタ又はＰｂ（Ｚｒ，Ｔｉ）Ｏ3 の如き強誘電体キ
ャパシタ）の作製方法、及びこの金属酸化物キャパシタ
を有する半導体メモリ装置の製造方法に関するものであ
る。
【０００２】
【従来の技術】従来、半導体メモリとしてのＤＲＡＭ
（Dynamic Random Access Memory）のメモリセルのセル
容量を形成するキャパシタ誘電体膜として、ＳｉＯ2 、
Ｓｉ3 Ｎ4 及びＳｉＯ2 が順次積層された構造のＯＮＯ
膜が使用されている。しかし、ＯＮＯ膜の実効的な比誘
電率は約５程度と小さく、２５６Ｍビット以降の大容量
メモリに適用する場合、プロセス的に大きな困難を伴
う。
（Dynamic Random Access Memory）のメモリセルのセル
容量を形成するキャパシタ誘電体膜として、ＳｉＯ2 、
Ｓｉ3 Ｎ4 及びＳｉＯ2 が順次積層された構造のＯＮＯ
膜が使用されている。しかし、ＯＮＯ膜の実効的な比誘
電率は約５程度と小さく、２５６Ｍビット以降の大容量
メモリに適用する場合、プロセス的に大きな困難を伴
う。
【０００３】これに対して、Ｔａ2 Ｏ5 、（Ｂａ，Ｓ
ｒ）ＴｉＯ3 （以下、ＢＳＴと略す。）、Ｐｂ（Ｚｒ，
Ｔｉ）Ｏ3 （以下、ＰＺＴと略す。）に代表される絶縁
性金属酸化物は、比誘電率が数１０から数１００と桁違
いに大きいことから、将来のＤＲＡＭ用キャパシタ誘電
体材料として注目されている。
ｒ）ＴｉＯ3 （以下、ＢＳＴと略す。）、Ｐｂ（Ｚｒ，
Ｔｉ）Ｏ3 （以下、ＰＺＴと略す。）に代表される絶縁
性金属酸化物は、比誘電率が数１０から数１００と桁違
いに大きいことから、将来のＤＲＡＭ用キャパシタ誘電
体材料として注目されている。
【０００４】以下、金属酸化物としてＢＳＴを用いて金
属酸化物薄膜キャパシタを形成する場合を例に、従来技
術の問題点について述べる。
属酸化物薄膜キャパシタを形成する場合を例に、従来技
術の問題点について述べる。
【０００５】図１６に示す従来の高誘電体キャパシタＣ
ａｐにおいては、下部電極３８（耐酸化性の点からＰ
ｔ、Ｉｒ、Ｒｕ等の貴金属を使用）が、電極構成成分の
拡散防止用のバリアメタル層３９（耐酸化性の点からＴ
ｉＮやＴａＮ等の窒化物を使用）上に積層され、下部電
極３８上にはスパッタリング法、化学的気相成長法（Ｃ
ＶＤ：Chemical Vapor Deposition ）又はゾルゲル法に
よってＢＳＴ高誘電体薄膜４０が形成され、更にこれと
ほぼ同一パターンに上部電極３７（下部電極３８と同様
にＰｔ、Ｉｒ、Ｒｕ等の貴金属を使用）が形成されてい
る。
ａｐにおいては、下部電極３８（耐酸化性の点からＰ
ｔ、Ｉｒ、Ｒｕ等の貴金属を使用）が、電極構成成分の
拡散防止用のバリアメタル層３９（耐酸化性の点からＴ
ｉＮやＴａＮ等の窒化物を使用）上に積層され、下部電
極３８上にはスパッタリング法、化学的気相成長法（Ｃ
ＶＤ：Chemical Vapor Deposition ）又はゾルゲル法に
よってＢＳＴ高誘電体薄膜４０が形成され、更にこれと
ほぼ同一パターンに上部電極３７（下部電極３８と同様
にＰｔ、Ｉｒ、Ｒｕ等の貴金属を使用）が形成されてい
る。
【０００６】そして、バリアメタル層３９と下部電極３
８との側面には、シリコン酸化膜からなるスペーサ（絶
縁を確保するためのサイドウォール）３５が形成されて
いる。また、下部電極３８は、ＳｉＯ2 等の絶縁膜７の
コンタクトホール１４に埋め込まれたストレージノード
としてのポリシリコン又はＷ等の金属層（プラグ）８を
介してシリコン基板側に接続されている。
８との側面には、シリコン酸化膜からなるスペーサ（絶
縁を確保するためのサイドウォール）３５が形成されて
いる。また、下部電極３８は、ＳｉＯ2 等の絶縁膜７の
コンタクトホール１４に埋め込まれたストレージノード
としてのポリシリコン又はＷ等の金属層（プラグ）８を
介してシリコン基板側に接続されている。
【０００７】この高誘電体キャパシタを有するＤＲＡＭ
のメモリセルを説明すると、例えばＰ- 型シリコン基板
１の一主面には、フィールド酸化膜２で区画された素子
領域が形成され、ここに、ＭＯＳトランジスタからなる
トランスファゲートＴＲと高誘電体キャパシタＣａｐと
からなるメモリセルＭ−Ｃｅｌが設けられている。この
メモリセルは、ＣＵＢ（Cell under Bitline）タイプの
ものである。
のメモリセルを説明すると、例えばＰ- 型シリコン基板
１の一主面には、フィールド酸化膜２で区画された素子
領域が形成され、ここに、ＭＯＳトランジスタからなる
トランスファゲートＴＲと高誘電体キャパシタＣａｐと
からなるメモリセルＭ−Ｃｅｌが設けられている。この
メモリセルは、ＣＵＢ（Cell under Bitline）タイプの
ものである。
【０００８】トランスファゲートＴＲにおいては、例え
ばＮ+ 型ドレイン領域３とＮ+ 型ソース領域４が不純物
拡散でそれぞれ形成され、これら両領域間にはゲート酸
化膜５を介してワードライン６（ＷＬ）が設けられ、ド
レイン領域３にはＳｉＯ2 等の絶縁層７、４７のコンタ
クトホール１６を介してビットライン２４（ＢＬ）が接
続されている。
ばＮ+ 型ドレイン領域３とＮ+ 型ソース領域４が不純物
拡散でそれぞれ形成され、これら両領域間にはゲート酸
化膜５を介してワードライン６（ＷＬ）が設けられ、ド
レイン領域３にはＳｉＯ2 等の絶縁層７、４７のコンタ
クトホール１６を介してビットライン２４（ＢＬ）が接
続されている。
【０００９】図１６において、ＢＳＴ薄膜４０はＣＶＤ
法、スパッタ法又はゾルゲル法等により形成されるが、
その形成は酸素雰囲気中で行われる。更に、キャパシタ
を形成した後、その漏れ電流特性や誘電特性を改善する
ために、１気圧の酸素雰囲気中での熱処理（以下、ポス
トアニールと称する。）が必要とされる。
法、スパッタ法又はゾルゲル法等により形成されるが、
その形成は酸素雰囲気中で行われる。更に、キャパシタ
を形成した後、その漏れ電流特性や誘電特性を改善する
ために、１気圧の酸素雰囲気中での熱処理（以下、ポス
トアニールと称する。）が必要とされる。
【００１０】このポストアニールについて、図１７は、
スパッタ法により基板温度５５０℃でＰｔ下部電極３８
上にＢＳＴ膜４０を２５ｎｍの膜厚に形成したＢＳＴキ
ャパシタの電流−電圧特性とポストアニール温度（５０
０℃、７００℃）との関係を示している。ここで、上部
電極はＰｔ、ポストアニール時間は３０分である。
スパッタ法により基板温度５５０℃でＰｔ下部電極３８
上にＢＳＴ膜４０を２５ｎｍの膜厚に形成したＢＳＴキ
ャパシタの電流−電圧特性とポストアニール温度（５０
０℃、７００℃）との関係を示している。ここで、上部
電極はＰｔ、ポストアニール時間は３０分である。
【００１１】図１７から明らかなように、ポストアニー
ル無し（as−deposited)に比べて、ポストアニール後の
漏れ電流特性は大きく改善されている。また、ポストア
ニール温度が高いほど、漏れ電流密度が減少している。
ル無し（as−deposited)に比べて、ポストアニール後の
漏れ電流特性は大きく改善されている。また、ポストア
ニール温度が高いほど、漏れ電流密度が減少している。
【００１２】このように、キャパシタの漏れ電流特性は
ポストアニールによって著しく改善され、しかも、その
処理温度が高いほど大きな効果が得られる。
ポストアニールによって著しく改善され、しかも、その
処理温度が高いほど大きな効果が得られる。
【００１３】しかしながら、上記ポストアニールは酸素
雰囲気中で行われるため、この間に図１６のバリア金属
３９が酸化されて例えばＴｉＯ2 化するという問題があ
る。これは、酸素原子が下部電極３８のグレインバウン
ダリを通してバリア金属３９との界面にまで拡散し、バ
リア金属を酸化させるからであると考えられる。これ
は、ポストアニール温度を上げると一層助長されること
になる。また、下部電極３８のグレインサイズが小さい
と、酸素の拡散が生じ易いと考えられる。下部電極の形
成温度を高くして、グレインサイズを例えは１０００Å
以上と大きくすると酸素の拡散を抑制できる（更には漏
れ電流も減る）ことにはなるが、グレインサイズを大き
くすると却ってドライエッチングによるパターニングが
困難となるので、この点から通常は、グレインサイズが
５００Å程度となるように下部電極を形成している。こ
れでは、酸素拡散の抑制効果が弱くなってしまう。
雰囲気中で行われるため、この間に図１６のバリア金属
３９が酸化されて例えばＴｉＯ2 化するという問題があ
る。これは、酸素原子が下部電極３８のグレインバウン
ダリを通してバリア金属３９との界面にまで拡散し、バ
リア金属を酸化させるからであると考えられる。これ
は、ポストアニール温度を上げると一層助長されること
になる。また、下部電極３８のグレインサイズが小さい
と、酸素の拡散が生じ易いと考えられる。下部電極の形
成温度を高くして、グレインサイズを例えは１０００Å
以上と大きくすると酸素の拡散を抑制できる（更には漏
れ電流も減る）ことにはなるが、グレインサイズを大き
くすると却ってドライエッチングによるパターニングが
困難となるので、この点から通常は、グレインサイズが
５００Å程度となるように下部電極を形成している。こ
れでは、酸素拡散の抑制効果が弱くなってしまう。
【００１４】こうして、バリア金属としてのＴｉＮやＴ
ａＮ等の窒化物が酸化されると、絶縁性酸化物となるた
め、プラグ８と下部電極３８との間の導通不良を引き起
こす。従って、ポストアニールの温度は、ＴｉＮやＴａ
Ｎ等の窒化物の酸化温度よりも十分に低く設定する必要
がある。これは、ポストアニール温度を上げることによ
る図１７に示した漏れ電流減少効果と相反する条件とな
る。
ａＮ等の窒化物が酸化されると、絶縁性酸化物となるた
め、プラグ８と下部電極３８との間の導通不良を引き起
こす。従って、ポストアニールの温度は、ＴｉＮやＴａ
Ｎ等の窒化物の酸化温度よりも十分に低く設定する必要
がある。これは、ポストアニール温度を上げることによ
る図１７に示した漏れ電流減少効果と相反する条件とな
る。
【００１５】図１８は、Ｐｔ／ＴｉＮ／Ｓｉ基板からな
る積層構造におけるＴｉＮ（バリアメタル：膜厚１００
０Å）の酸化開始温度をＸ線回折法により調べた結果で
ある。これによれば、６００℃付近でＴｉＮの酸化開始
を示すＴｉＯ2 の回折ピークが見え始める。この結果か
ら、バリア金属としてＴｉＮを使用した場合、ポストア
ニールの温度は６００℃以下に限定されることになる。
る積層構造におけるＴｉＮ（バリアメタル：膜厚１００
０Å）の酸化開始温度をＸ線回折法により調べた結果で
ある。これによれば、６００℃付近でＴｉＮの酸化開始
を示すＴｉＯ2 の回折ピークが見え始める。この結果か
ら、バリア金属としてＴｉＮを使用した場合、ポストア
ニールの温度は６００℃以下に限定されることになる。
【００１６】
【発明が解決しようとする課題】本発明の目的は、ポス
トアニール温度の如き熱処理温度を低減させつつ、バリ
ア金属の如き下地金属の酸化を効果的に抑制できるＢＳ
Ｔ等の金属酸化物キャパシタの作製方法と、この金属酸
化物キャパシタを有する半導体メモリ装置の製造方法を
提供することにある。
トアニール温度の如き熱処理温度を低減させつつ、バリ
ア金属の如き下地金属の酸化を効果的に抑制できるＢＳ
Ｔ等の金属酸化物キャパシタの作製方法と、この金属酸
化物キャパシタを有する半導体メモリ装置の製造方法を
提供することにある。
【００１７】
【課題を解決するための手段】本発明者は、上述したポ
ストアニールの温度を高く設定する代わりに、ポストア
ニール時の酸素圧力について検討した結果、その酸素圧
力を従来の１気圧よりも高く設定すること（以下、高圧
酸素ポストアニールと称する。）によって上記した目的
を十二分に実現できることを見出し、本発明に到達した
ものである。
ストアニールの温度を高く設定する代わりに、ポストア
ニール時の酸素圧力について検討した結果、その酸素圧
力を従来の１気圧よりも高く設定すること（以下、高圧
酸素ポストアニールと称する。）によって上記した目的
を十二分に実現できることを見出し、本発明に到達した
ものである。
【００１８】即ち、本発明は、第１の電極上に金属酸化
物膜及び第２の電極が順次積層された金属酸化物キャパ
シタを作製するに際し、前記金属酸化物膜の成膜後に、
１気圧よりも高い（特に２〜１００気圧の）酸素圧力の
雰囲気中で熱処理（高圧酸素ポストアニール）を行う、
金属酸化物キャパシタの作製方法と、この金属酸化物キ
ャパシタをメモリセルに作製する、半導体メモリ装置の
製造方法に係るものである。
物膜及び第２の電極が順次積層された金属酸化物キャパ
シタを作製するに際し、前記金属酸化物膜の成膜後に、
１気圧よりも高い（特に２〜１００気圧の）酸素圧力の
雰囲気中で熱処理（高圧酸素ポストアニール）を行う、
金属酸化物キャパシタの作製方法と、この金属酸化物キ
ャパシタをメモリセルに作製する、半導体メモリ装置の
製造方法に係るものである。
【００１９】本発明の金属酸化物キャパシタの作製方法
及び半導体メモリ装置の製造方法（以下、これらを本発
明の方法と総称することがある。）による高圧酸素ポス
トアニールは、ポストアニール温度の低減化に極めて有
効であり、従来からバリア金属として用いられてるＴｉ
ＮやＴａＮのポストアニール中に発生する酸化の問題を
回避する上で極めて有効である。
及び半導体メモリ装置の製造方法（以下、これらを本発
明の方法と総称することがある。）による高圧酸素ポス
トアニールは、ポストアニール温度の低減化に極めて有
効であり、従来からバリア金属として用いられてるＴｉ
ＮやＴａＮのポストアニール中に発生する酸化の問題を
回避する上で極めて有効である。
【００２０】本発明の方法の効果について、以下に示す
ＴｉＮの酸化反応を例に考察する。ここで、酸素は上部
Ｐｔ電極及びＢＳＴ中を拡散して供給されるため、原子
状態であると考えられる。従って、ＴｉＮの酸化反応は
次式で表される。ＴｉＮ＋２Ｏ → ＴｉＯ2 ＋Ｎ
ＴｉＮの酸化反応を例に考察する。ここで、酸素は上部
Ｐｔ電極及びＢＳＴ中を拡散して供給されるため、原子
状態であると考えられる。従って、ＴｉＮの酸化反応は
次式で表される。ＴｉＮ＋２Ｏ → ＴｉＯ2 ＋Ｎ
【００２１】この場合、酸化の反応速度は酸素分圧の２
乗に比例する。一方、反応速度は温度に対して指数関数
的に依存する。このことから、ポストアニール時に温度
を高く設定するよりは、より低温で酸素圧力を高く設定
した方が（即ち、高圧酸素アニールによって）、バリア
金属の酸化速度が抑制されるから、有利である。
乗に比例する。一方、反応速度は温度に対して指数関数
的に依存する。このことから、ポストアニール時に温度
を高く設定するよりは、より低温で酸素圧力を高く設定
した方が（即ち、高圧酸素アニールによって）、バリア
金属の酸化速度が抑制されるから、有利である。
【００２２】
【発明の実施の形態】本発明の方法によれば、高圧酸素
アニールによって、ポストアニール温度を高くするとき
よりもバリア金属の酸化を抑えることができるので、ポ
ストアニール温度を低減してバリア金属の酸化が生じ難
い温度（好ましくは５５０℃以下、更に好ましくは３５
０〜５００℃）に設定しながら、バリア金属の酸化を一
層生じ難くできるのである。
アニールによって、ポストアニール温度を高くするとき
よりもバリア金属の酸化を抑えることができるので、ポ
ストアニール温度を低減してバリア金属の酸化が生じ難
い温度（好ましくは５５０℃以下、更に好ましくは３５
０〜５００℃）に設定しながら、バリア金属の酸化を一
層生じ難くできるのである。
【００２３】本発明の方法においては、２〜１００気圧
の酸素圧力下でポストアニールを行うのが好ましい。こ
の酸素圧力が２気圧未満では、加圧状態ではあっても、
前記金属酸化物膜のポストアニールが不十分となること
があり、また１００気圧を超えると、高圧であることに
よってアニールは十分とはなるが、危険性が増して作業
環境が悪化し易い。更に、好ましくは２〜１０気圧の酸
素圧力下でポストアニールを行うことが望ましい。
の酸素圧力下でポストアニールを行うのが好ましい。こ
の酸素圧力が２気圧未満では、加圧状態ではあっても、
前記金属酸化物膜のポストアニールが不十分となること
があり、また１００気圧を超えると、高圧であることに
よってアニールは十分とはなるが、危険性が増して作業
環境が悪化し易い。更に、好ましくは２〜１０気圧の酸
素圧力下でポストアニールを行うことが望ましい。
【００２４】本発明の方法において適用可能な酸素雰囲
気とは、酸素単独の雰囲気によるものであってもよい
し、酸素とＮ2 、Ａｒ等の不活性ガスとの混合物であっ
てもよい。これらの場合、酸素圧力とは、酸素単独のと
きにはその酸素雰囲気自体のガス圧力であり、混合ガス
のときには酸素分圧を指す。
気とは、酸素単独の雰囲気によるものであってもよい
し、酸素とＮ2 、Ａｒ等の不活性ガスとの混合物であっ
てもよい。これらの場合、酸素圧力とは、酸素単独のと
きにはその酸素雰囲気自体のガス圧力であり、混合ガス
のときには酸素分圧を指す。
【００２５】また、ポストアニールを行う時点として
は、バリア金属上に前記第１の電極を形成し、この第１
の電極上に酸素雰囲気中で前記金属酸化物膜を成膜し、
この金属酸化物膜上に前記第２の電極を形成し、しかる
後に前記熱処理を行うことができる。或いは、バリア金
属上に前記第１の電極を形成し、この第１の電極上に酸
素雰囲気中で前記金属酸化物膜を成膜し、しかる後に前
記熱処理を行うこともできる。
は、バリア金属上に前記第１の電極を形成し、この第１
の電極上に酸素雰囲気中で前記金属酸化物膜を成膜し、
この金属酸化物膜上に前記第２の電極を形成し、しかる
後に前記熱処理を行うことができる。或いは、バリア金
属上に前記第１の電極を形成し、この第１の電極上に酸
素雰囲気中で前記金属酸化物膜を成膜し、しかる後に前
記熱処理を行うこともできる。
【００２６】なお、前記バリア金属にＴｉＮやＴａＮ等
の金属窒化物を使用し、前記第１の電極及び前記第２の
電極にＰｔ、Ｉｒ、Ｒｕ等の貴金属を使用し、前記金属
酸化物膜に（Ｂａ，Ｓｒ）ＴｉＯ3 、Ｐｂ（Ｚｒ，Ｔ
ｉ）Ｏ3 又はＴａ2 Ｏ5 を使用することができる。これ
らの金属酸化物膜は、公知のＣＶＤ法、スパッタ法又は
ゾルゲル法で成膜することができる。
の金属窒化物を使用し、前記第１の電極及び前記第２の
電極にＰｔ、Ｉｒ、Ｒｕ等の貴金属を使用し、前記金属
酸化物膜に（Ｂａ，Ｓｒ）ＴｉＯ3 、Ｐｂ（Ｚｒ，Ｔ
ｉ）Ｏ3 又はＴａ2 Ｏ5 を使用することができる。これ
らの金属酸化物膜は、公知のＣＶＤ法、スパッタ法又は
ゾルゲル法で成膜することができる。
【００２７】
【実施例】以下、本発明を金属酸化物薄膜キャパシタ及
びこれを有する半導体メモリに適用した実施例を図面に
ついて説明する。
びこれを有する半導体メモリに適用した実施例を図面に
ついて説明する。
【００２８】本実施例によれば、まず、図２のように、
Ｐ- 型シリコン基板（ウエハ）１上に選択酸化法により
フィールド酸化膜２を形成し、熱酸化法によるゲート酸
化膜５及び化学的気相成長法によるポリシリコンワード
ライン６（ＷＬ）をそれぞれ形成し、これらをパターニ
ングした後、更にＡｓ等のＮ型不純物の熱拡散でＮ+型
ドレイン領域３及びソース領域４をそれぞれ形成する。
Ｐ- 型シリコン基板（ウエハ）１上に選択酸化法により
フィールド酸化膜２を形成し、熱酸化法によるゲート酸
化膜５及び化学的気相成長法によるポリシリコンワード
ライン６（ＷＬ）をそれぞれ形成し、これらをパターニ
ングした後、更にＡｓ等のＮ型不純物の熱拡散でＮ+型
ドレイン領域３及びソース領域４をそれぞれ形成する。
【００２９】次いで、図３のように、全面に化学的気相
成長法でＳｉＯ2 絶縁層７を堆積した後、フォトレジス
トマスク（図示せず）を用いて絶縁層７をエッチング
し、図４のように、ソース領域４上にコンタクトホール
１４を所定形状に形成する。
成長法でＳｉＯ2 絶縁層７を堆積した後、フォトレジス
トマスク（図示せず）を用いて絶縁層７をエッチング
し、図４のように、ソース領域４上にコンタクトホール
１４を所定形状に形成する。
【００３０】次いで、コンタクトホール１４においてソ
ース領域４に接触するようにポリシリコン層８を化学的
気相成長法で被着する。
ース領域４に接触するようにポリシリコン層８を化学的
気相成長法で被着する。
【００３１】次いで、図５のように、ストレージノード
としてのポリシリコン層８、更にはＳｉＯ2 層７を化学
機械的研磨加工（ＣＭＰ：Chemical Mechanical Polish
ing/Planarization ）又はプラズマエッチングによるエ
ッチバックによって、表面を平坦化する。
としてのポリシリコン層８、更にはＳｉＯ2 層７を化学
機械的研磨加工（ＣＭＰ：Chemical Mechanical Polish
ing/Planarization ）又はプラズマエッチングによるエ
ッチバックによって、表面を平坦化する。
【００３２】この平坦化処理を行わないと、つまり、段
差のあるまま上層を積層すると、上層の被覆性が劣化
し、リーク電流や膜剥がれの原因となる。
差のあるまま上層を積層すると、上層の被覆性が劣化
し、リーク電流や膜剥がれの原因となる。
【００３３】次いで、この平坦化した表面上に、図６の
ように、ＴｉＮ層からなるバリアメタル層用材料３９Ａ
をスパッタ又は蒸着後、図７のように、Ｐｔからなる下
部電極材料層３８Ａをスパッタ又は蒸着する。ここで、
バリアメタル層用材料３９Ａの厚みは、バリアメタルと
しての機能を生じるのに十分な２００〜２０００Åとす
る。
ように、ＴｉＮ層からなるバリアメタル層用材料３９Ａ
をスパッタ又は蒸着後、図７のように、Ｐｔからなる下
部電極材料層３８Ａをスパッタ又は蒸着する。ここで、
バリアメタル層用材料３９Ａの厚みは、バリアメタルと
しての機能を生じるのに十分な２００〜２０００Åとす
る。
【００３４】次いで、図８のように、フォトレジストマ
スク（図示せず）を用いて、下部電極３８及びバリアメ
タル層３９をほぼ同一のパターンにエッチング加工す
る。
スク（図示せず）を用いて、下部電極３８及びバリアメ
タル層３９をほぼ同一のパターンにエッチング加工す
る。
【００３５】次いで、図９のように、スペーサ（絶縁を
確保するためのサイドウォール）を形成するためのＳｉ
Ｏ2 ３５Ａを化学的気相成長で成膜した後、異方性プラ
ズマエッチングによるエッチバックにより、図１０のよ
うに、所定形状のＳｉＯ2 スペーサ３５をサイドウォー
ルとして形成する。
確保するためのサイドウォール）を形成するためのＳｉ
Ｏ2 ３５Ａを化学的気相成長で成膜した後、異方性プラ
ズマエッチングによるエッチバックにより、図１０のよ
うに、所定形状のＳｉＯ2 スペーサ３５をサイドウォー
ルとして形成する。
【００３６】次いで、図１１のように、ＢＳＴ（Ｂａ，
Ｓｒ）ＴｉＯ3 膜）からなる高誘電体材料４０Ａをスパ
ッタ法又はＣＶＤ法で成膜し、更に、図１２のように、
その上にＰｔ又はＩｒからなる上部電極材料層３７Ａを
スパッタ又は蒸着する。
Ｓｒ）ＴｉＯ3 膜）からなる高誘電体材料４０Ａをスパ
ッタ法又はＣＶＤ法で成膜し、更に、図１２のように、
その上にＰｔ又はＩｒからなる上部電極材料層３７Ａを
スパッタ又は蒸着する。
【００３７】次いで、図１３のように、フォトレジスト
マスク（図示せず）を用いて、エッチングによりパター
ニングして、上部電極３７及び高誘電体膜４０を所定形
状に形成し、ＢＳＴ高誘電体薄膜キャパシタＣＡＰを作
製する。
マスク（図示せず）を用いて、エッチングによりパター
ニングして、上部電極３７及び高誘電体膜４０を所定形
状に形成し、ＢＳＴ高誘電体薄膜キャパシタＣＡＰを作
製する。
【００３８】次いで、このキャパシタＣＡＰに対し、２
〜１０気圧（例えば４気圧）の高圧酸素を含む雰囲気
中、５５０℃以下（例えば５００℃）、１０〜２４０分
（例えば３０分）で高圧酸素ポストアニールを行う。
〜１０気圧（例えば４気圧）の高圧酸素を含む雰囲気
中、５５０℃以下（例えば５００℃）、１０〜２４０分
（例えば３０分）で高圧酸素ポストアニールを行う。
【００３９】次いで、図１４のように、ＳｉＯ2 等の絶
縁層４７を化学的気相成長法で被着した後、図１５のよ
うに、プラズマエッチングによりコンタクトホール１６
を所定形状に形成する。そして、このコンタクトホール
１６を介してドレイン領域３にビットライン２４（Ｂ
Ｌ）を接続し、図１６に示したと同様に、高誘電体キャ
パシタＣＡＰを組み込んだＣＵＢタイプの高誘電体メモ
リセルを作製する。
縁層４７を化学的気相成長法で被着した後、図１５のよ
うに、プラズマエッチングによりコンタクトホール１６
を所定形状に形成する。そして、このコンタクトホール
１６を介してドレイン領域３にビットライン２４（Ｂ
Ｌ）を接続し、図１６に示したと同様に、高誘電体キャ
パシタＣＡＰを組み込んだＣＵＢタイプの高誘電体メモ
リセルを作製する。
【００４０】ここで、上記の高圧酸素ポストアニールに
ついての具体的なテスト結果を説明する。
ついての具体的なテスト結果を説明する。
【００４１】図１は、膜厚２５ｎｍのＰｔ／ＢＳＴ／Ｐ
ｔ構造の上記キャパシタＣＡＰに対して、１気圧及び４
気圧の酸素雰囲気中で５００℃、３０分のポストアニー
ルを行った後の電流−電圧特性を示している。図１
（ａ）は上記Ｐｔ電極に正バイアスを印加した時の漏れ
電流特性、図１（ｂ）は負バイアスを印加した時の漏れ
電流特性をそれぞれ示すものである。
ｔ構造の上記キャパシタＣＡＰに対して、１気圧及び４
気圧の酸素雰囲気中で５００℃、３０分のポストアニー
ルを行った後の電流−電圧特性を示している。図１
（ａ）は上記Ｐｔ電極に正バイアスを印加した時の漏れ
電流特性、図１（ｂ）は負バイアスを印加した時の漏れ
電流特性をそれぞれ示すものである。
【００４２】この結果から、４気圧の酸素雰囲気下での
高圧酸素ポストアニールにより、漏れ電流が正バイアス
時に１ケタ、負バイアス時に２ケタ減少し、一層の特性
改善が得られていることが明らかである。
高圧酸素ポストアニールにより、漏れ電流が正バイアス
時に１ケタ、負バイアス時に２ケタ減少し、一層の特性
改善が得られていることが明らかである。
【００４３】なお、図１において１気圧でのポストアニ
ールによる結果が図１７に示したものと異なってはいる
が、これはＰｔ下部電極形成時の成膜条件や熱履歴が異
なり、例えば基板温度が前者の場合には５０℃低いため
（Ｐｔのグレインサイズが小）であると考えられる。こ
のことから、Ｐｔ下部電極の成膜条件を制御し、例えば
基板温度を高めに設定すれば、Ｐｔグレインのサイズ拡
大によって漏れ電流をより減らせることができる。
ールによる結果が図１７に示したものと異なってはいる
が、これはＰｔ下部電極形成時の成膜条件や熱履歴が異
なり、例えば基板温度が前者の場合には５０℃低いため
（Ｐｔのグレインサイズが小）であると考えられる。こ
のことから、Ｐｔ下部電極の成膜条件を制御し、例えば
基板温度を高めに設定すれば、Ｐｔグレインのサイズ拡
大によって漏れ電流をより減らせることができる。
【００４４】また、この高圧酸素ポストアニールは、５
５０℃以下（例えば５００℃）で行っているので、この
点でも、バリアメタル（ＴｉＮ等）の酸化を効果的に抑
制することができる。
５０℃以下（例えば５００℃）で行っているので、この
点でも、バリアメタル（ＴｉＮ等）の酸化を効果的に抑
制することができる。
【００４５】以上、本発明の実施例を説明したが、上述
の実施例は本発明の技術的思想に基づいて更に変形が可
能である。
の実施例は本発明の技術的思想に基づいて更に変形が可
能である。
【００４６】例えば、上述した実施例では、キャパシタ
の形成後（即ち、上部Ｐｔ電極の形成後）の高圧酸素ポ
ストアニールについて述べたが、ＢＳＴを形成後の上部
電極の形成前に同様の高圧酸素ポストアニールを行って
も同様の効果が得られる。
の形成後（即ち、上部Ｐｔ電極の形成後）の高圧酸素ポ
ストアニールについて述べたが、ＢＳＴを形成後の上部
電極の形成前に同様の高圧酸素ポストアニールを行って
も同様の効果が得られる。
【００４７】また、誘電体膜の材質については、上述の
ＢＳＴ以外にも、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 （いわゆるＰ
ＺＴ）、Ｔａ2 Ｏ5 等も使用可能であり、その成膜方法
もＣＶＤ法、スパッタ法、ゾルゲル法等から選択可能で
ある。また、誘電体膜の形状、サイズ等も種々変更して
よい。
ＢＳＴ以外にも、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3 （いわゆるＰ
ＺＴ）、Ｔａ2 Ｏ5 等も使用可能であり、その成膜方法
もＣＶＤ法、スパッタ法、ゾルゲル法等から選択可能で
ある。また、誘電体膜の形状、サイズ等も種々変更して
よい。
【００４８】また、電極としてはＰｔ以外にもＩｒ、Ｒ
ｕ等の貴金属が使用可能であり、バリアメタルとしてＴ
ａＮやＴａＳｉＮ、ＴｉＡｌＮの使用も可能である。ま
た、構造についても上部電極／誘電体膜／下部電極／下
地導電膜（バリアメタル等）であれば、上述したキャパ
シタ構造に限られることはない。
ｕ等の貴金属が使用可能であり、バリアメタルとしてＴ
ａＮやＴａＳｉＮ、ＴｉＡｌＮの使用も可能である。ま
た、構造についても上部電極／誘電体膜／下部電極／下
地導電膜（バリアメタル等）であれば、上述したキャパ
シタ構造に限られることはない。
【００４９】また、メモリセルの構造についても、ＣＵ
Ｂタイプ以外に、ＣＯＢ（Cell over Bitline ）タイプ
とすることもできる。
Ｂタイプ以外に、ＣＯＢ（Cell over Bitline ）タイプ
とすることもできる。
【００５０】
【発明の作用効果】本発明は上述した如く、第１の電極
上に金属酸化物膜及び第２の電極が順次積層された金属
酸化物キャパシタを作製するに際し、前記金属酸化物膜
の形成後に、１気圧よりも高い酸素圧力の雰囲気中で熱
処理を行っているので、熱処理温度を高くするときより
も前記第１の電極下の金属の酸化を抑えることができ、
熱処理温度を低減して下地金属の酸化が生じ難い温度に
設定しながら、その酸化を一層生じ難くできる。
上に金属酸化物膜及び第２の電極が順次積層された金属
酸化物キャパシタを作製するに際し、前記金属酸化物膜
の形成後に、１気圧よりも高い酸素圧力の雰囲気中で熱
処理を行っているので、熱処理温度を高くするときより
も前記第１の電極下の金属の酸化を抑えることができ、
熱処理温度を低減して下地金属の酸化が生じ難い温度に
設定しながら、その酸化を一層生じ難くできる。
【図１】本発明の実施例においてＰｔ／ＢＳＴ／Ｐｔ構
造のキャパシタに対し異なる酸素圧の雰囲気中でポスト
アニールを行った後の電流−電圧特性を比較して示す特
性図である。
造のキャパシタに対し異なる酸素圧の雰囲気中でポスト
アニールを行った後の電流−電圧特性を比較して示す特
性図である。
【図２】同キャパシタを有するメモリセルの製造工程に
おける一段階での概略断面図である。
おける一段階での概略断面図である。
【図３】同キャパシタを有するメモリセルの製造工程に
おける他の一段階での概略断面図である。
おける他の一段階での概略断面図である。
【図４】同キャパシタを有するメモリセルの製造工程に
おける他の一段階での概略断面図である。
おける他の一段階での概略断面図である。
【図５】同キャパシタを有するメモリセルの製造工程に
おける他の一段階での概略断面図である。
おける他の一段階での概略断面図である。
【図６】同キャパシタを有するメモリセルの製造工程に
おける他の一段階での概略断面図である。
おける他の一段階での概略断面図である。
【図７】同キャパシタを有するメモリセルの製造工程に
おける他の一段階での概略断面図である。
おける他の一段階での概略断面図である。
【図８】同キャパシタを有するメモリセルの製造工程に
おける他の一段階での概略断面図である。
おける他の一段階での概略断面図である。
【図９】同キャパシタを有するメモリセルの製造工程に
おける他の一段階での概略断面図である。
おける他の一段階での概略断面図である。
【図１０】同キャパシタを有するメモリセルの製造工程
における他の一段階での概略断面図である。
における他の一段階での概略断面図である。
【図１１】同キャパシタを有するメモリセルの製造工程
における他の一段階での概略断面図である。
における他の一段階での概略断面図である。
【図１２】同キャパシタを有するメモリセルの製造工程
における他の一段階での概略断面図である。
における他の一段階での概略断面図である。
【図１３】同キャパシタを有するメモリセルの製造工程
における他の一段階での概略断面図である。
における他の一段階での概略断面図である。
【図１４】同キャパシタを有するメモリセルの製造工程
における他の一段階での概略断面図である。
における他の一段階での概略断面図である。
【図１５】同キャパシタを有するメモリセルの製造工程
における他の一段階での概略断面図である。
における他の一段階での概略断面図である。
【図１６】従来のＰｔ／ＢＳＴ／Ｐｔ構造のキャパシタ
を有するメモリセルの概略断面図てある。
を有するメモリセルの概略断面図てある。
【図１７】同キャパシタに対し異なる温度でポストアニ
ールを行った後の電流−電圧特性を比較して示す特性図
である。
ールを行った後の電流−電圧特性を比較して示す特性図
である。
【図１８】Ｐｔ／ＴｉＮ／Ｓｉ構造におけるＴｉＮの酸
化の温度依存性を示すＸ線回折スペクトル図である。
化の温度依存性を示すＸ線回折スペクトル図である。
３・・・ソース領域 ４・・・ドレイン領域 ６・・・ワードライン ７、４７・・・絶縁層 ８・・・ポリシリコンプラグ ２４・・・ビットライン ３５・・・サイドウォール ３７・・・上部電極 ３８・・・下部電極 ３９・・・バリアメタル ４０・・・高誘電体膜 Ｃａｐ、ＣＡＰ・・・金属酸化物薄膜（高誘電体）キャ
パシタ Ｍ−Ｃｅｌ・・・メモリセル
パシタ Ｍ−Ｃｅｌ・・・メモリセル
フロントページの続き (72)発明者 沼田 乾 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内 (72)発明者 西村 明俊 茨城県稲敷郡美浦村木原2355番地 日本テ キサス・インスツルメンツ株式会社内
Claims (7)
- 【請求項１】 第１の電極上に金属酸化物膜及び第２の
電極が順次積層された金属酸化物キャパシタを作製する
に際し、 前記金属酸化物膜の成膜後に、１気圧よりも高い酸素圧
力の雰囲気中で熱処理を行う、金属酸化物キャパシタの
作製方法。 - 【請求項２】 ２〜１００気圧の酸素圧力の雰囲気中で
前記熱処理としてのポストアニールを行う、請求項１に
記載した方法。 - 【請求項３】 前記熱処理を５５０℃以下で行う、請求
項１又は２に記載した方法。 - 【請求項４】 バリア金属上に前記第１の電極を形成
し、この第１の電極上に酸素雰囲気中で前記金属酸化物
膜を成膜し、この金属酸化物膜上に前記第２の電極を形
成し、しかる後に前記熱処理を行う、請求項１に記載し
た方法。 - 【請求項５】 バリア金属上に前記第１の電極を形成
し、この第１の電極上に酸素雰囲気中で前記金属酸化物
膜を成膜し、しかる後に前記熱処理を行う、請求項１に
記載した方法。 - 【請求項６】 前記バリア金属に金属窒化物を使用し、
前記第１の電極及び前記第２の電極に貴金属を使用し、
前記金属酸化物膜に（Ｂａ，Ｓｒ）ＴｉＯ3、Ｐｂ（Ｚ
ｒ，Ｔｉ）Ｏ3 又はＴａ2 Ｏ5 を使用する、請求項４又
は５に記載した方法。 - 【請求項７】 請求項１〜６のいずれか１項に記載した
方法によって、メモリセルに金属酸化物キャパシタを作
製する、半導体メモリ装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8355139A JPH10189908A (ja) | 1996-12-20 | 1996-12-20 | 金属酸化物キャパシタの作製方法及び半導体メモリ装置の製造方法 |
| US08/993,873 US6150183A (en) | 1996-12-20 | 1997-12-18 | Method for manufacturing metal oxide capacitor and method for manufacturing semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8355139A JPH10189908A (ja) | 1996-12-20 | 1996-12-20 | 金属酸化物キャパシタの作製方法及び半導体メモリ装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10189908A true JPH10189908A (ja) | 1998-07-21 |
Family
ID=18442174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8355139A Pending JPH10189908A (ja) | 1996-12-20 | 1996-12-20 | 金属酸化物キャパシタの作製方法及び半導体メモリ装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6150183A (ja) |
| JP (1) | JPH10189908A (ja) |
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| US6338996B1 (en) | 1999-04-21 | 2002-01-15 | Nec Corporation | Semiconductor memory device production method |
| JP2004296681A (ja) * | 2003-03-26 | 2004-10-21 | Seiko Epson Corp | 強誘電体膜、強誘電体膜の製造方法、強誘電体キャパシタおよび強誘電体キャパシタの製造方法ならびに強誘電体メモリ |
| JP2007103963A (ja) * | 2006-12-11 | 2007-04-19 | Seiko Epson Corp | 強誘電体キャパシタの製造方法、強誘電体キャパシタおよび半導体装置 |
| JP2015026692A (ja) * | 2013-07-25 | 2015-02-05 | 株式会社ユーテック | 結晶化方法及び加圧式ランプアニール装置 |
| JP2015026693A (ja) * | 2013-07-25 | 2015-02-05 | 株式会社ユーテック | 膜の製造方法及びマルチチャンバー装置 |
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| KR100280206B1 (ko) * | 1997-12-06 | 2001-03-02 | 윤종용 | 고유전체 캐패시터 및 그의 제조 방법 |
| KR100331270B1 (ko) * | 1999-07-01 | 2002-04-06 | 박종섭 | ＴａＯＮ박막을 갖는 커패시터 제조방법 |
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| JP2001077108A (ja) * | 1999-08-31 | 2001-03-23 | Nec Corp | 半導体装置及び複合酸化物薄膜の製造方法 |
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-
1996
- 1996-12-20 JP JP8355139A patent/JPH10189908A/ja active Pending
-
1997
- 1997-12-18 US US08/993,873 patent/US6150183A/en not_active Expired - Lifetime
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