JP3225913B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は高誘電絶縁膜を備え
るる半導体装置に関し、特にキャパシタの容量絶縁膜と
して構成される高誘電絶縁膜を備える半導体装置の製造
方法に関する。
るる半導体装置に関し、特にキャパシタの容量絶縁膜と
して構成される高誘電絶縁膜を備える半導体装置の製造
方法に関する。
【０００２】
【従来の技術】近年における半導体装置の高集積化に伴
い、ＤＲＡＭ等のキャパシタを含む素子ではキャパシタ
の微細化が要求されている。このようなキャパシタの微
細化に伴い、キャパシタに要求される電荷蓄積容量を確
保するために、素子面積に対する電極面積を増大するた
めに容量電極面が基板面に対して垂直に向けられたキャ
パシタ、例えば電極を王冠状に形成したクラウンキャパ
シタ等が提案され、またその一方で容量絶縁膜の高誘電
化が図られている。このような高誘電絶縁膜として、従
来から、（Ｂａ，Ｓｒ）ＴｉＯ3 で示される、いわゆる
ＢＳＴ膜が用いられている。このＢＳＴ膜の製造方法と
してはスパッタ法を適用することが可能であり、このス
パッタ法により形成したときには、広い範囲の比誘電率
の膜を得ることが可能である。しかしながら、前記した
クラウンキャパシタのように、半導体基板の表面上に垂
直方向に向けて形成されている電極の表面には、スパッ
タ法では均一なＢＳＴ膜を形成することが困難であり、
そのために、膜厚が薄い箇所では上下電極間での短絡や
リーク電流が生じ易く、膜厚が厚い箇所ではキャパシタ
容量が低下されることになり、高耐圧でかつ高容量のキ
ャパシタを実現することが困難となる。そこで、ＢＳＴ
膜をＣＶＤ法によって形成することが考えられており、
このＣＶＤ法では、前記したクラウンキャパシタを製造
する場合でも均一な容量絶縁膜を形成でき、前記したよ
うにスパッタ法によって生じているような問題を解消す
ることが可能となる。
い、ＤＲＡＭ等のキャパシタを含む素子ではキャパシタ
の微細化が要求されている。このようなキャパシタの微
細化に伴い、キャパシタに要求される電荷蓄積容量を確
保するために、素子面積に対する電極面積を増大するた
めに容量電極面が基板面に対して垂直に向けられたキャ
パシタ、例えば電極を王冠状に形成したクラウンキャパ
シタ等が提案され、またその一方で容量絶縁膜の高誘電
化が図られている。このような高誘電絶縁膜として、従
来から、（Ｂａ，Ｓｒ）ＴｉＯ3 で示される、いわゆる
ＢＳＴ膜が用いられている。このＢＳＴ膜の製造方法と
してはスパッタ法を適用することが可能であり、このス
パッタ法により形成したときには、広い範囲の比誘電率
の膜を得ることが可能である。しかしながら、前記した
クラウンキャパシタのように、半導体基板の表面上に垂
直方向に向けて形成されている電極の表面には、スパッ
タ法では均一なＢＳＴ膜を形成することが困難であり、
そのために、膜厚が薄い箇所では上下電極間での短絡や
リーク電流が生じ易く、膜厚が厚い箇所ではキャパシタ
容量が低下されることになり、高耐圧でかつ高容量のキ
ャパシタを実現することが困難となる。そこで、ＢＳＴ
膜をＣＶＤ法によって形成することが考えられており、
このＣＶＤ法では、前記したクラウンキャパシタを製造
する場合でも均一な容量絶縁膜を形成でき、前記したよ
うにスパッタ法によって生じているような問題を解消す
ることが可能となる。
【０００３】
【発明が解決しようとする課題】ところが、実際にＢＳ
Ｔ膜をＣＶＤ法によって形成すると、今度は期待したほ
どの高誘電率を得ることが難しいという問題が生じるこ
とが判明した。図７はＢＳＴ膜をＣＶＤ法で成膜したと
き（ａｓ ｄｅｐｏ）の誘電率と、その後ＢＳＴ膜を結
晶化するために窒素ガスを用いて４００℃でアニールし
たときの比誘電率を示す図である。このように、成膜し
た時点でのＢＳＴ膜の比誘電率は１１０程度の値であ
り、このＢＳＴ膜をアニール処理してもその比誘電率を
増大することはできず、結果としてスパッタ法において
得られていたような１５０〜２００程度の高い比誘電率
のＢＳＴ膜を得ることは困難である。
Ｔ膜をＣＶＤ法によって形成すると、今度は期待したほ
どの高誘電率を得ることが難しいという問題が生じるこ
とが判明した。図７はＢＳＴ膜をＣＶＤ法で成膜したと
き（ａｓ ｄｅｐｏ）の誘電率と、その後ＢＳＴ膜を結
晶化するために窒素ガスを用いて４００℃でアニールし
たときの比誘電率を示す図である。このように、成膜し
た時点でのＢＳＴ膜の比誘電率は１１０程度の値であ
り、このＢＳＴ膜をアニール処理してもその比誘電率を
増大することはできず、結果としてスパッタ法において
得られていたような１５０〜２００程度の高い比誘電率
のＢＳＴ膜を得ることは困難である。
【０００４】本発明の目的は、比誘電率が高く、しかも
リーク電流の少ない高誘電絶縁膜及びこれを容量絶縁膜
とするキャパシタを含む半導体装置の製造方法を提供す
ることにある。
リーク電流の少ない高誘電絶縁膜及びこれを容量絶縁膜
とするキャパシタを含む半導体装置の製造方法を提供す
ることにある。
【０００５】本発明の半導体装置の製造方法は、半導体
基板上に高誘電絶縁膜を成膜した後に、結晶化のための
急速加熱処理を行い、その後還元性ガス雰囲気でアニー
ル処理を行うことで、均一な膜厚でかつ比誘電率の高い
高誘電絶縁膜の形成が実現できることを特徴とする。本
発明の製造方法により得られる高誘電絶縁膜をキャパシ
タの誘電膜の製造に適用する場合には、半導体基板上に
下部電極を形成する工程と、前記下部電極の表面に容量
絶縁膜としての高誘電絶縁膜を成膜する工程と、前記高
誘電絶縁膜上に上部電極を形成してキャパシタを形成す
る工程と、前記高誘電絶縁膜を成膜した後に、結晶化の
ための急速加熱処理を行い、その後還元性ガス雰囲気で
アニール処理を行う工程を含むことを特徴とする。
基板上に高誘電絶縁膜を成膜した後に、結晶化のための
急速加熱処理を行い、その後還元性ガス雰囲気でアニー
ル処理を行うことで、均一な膜厚でかつ比誘電率の高い
高誘電絶縁膜の形成が実現できることを特徴とする。本
発明の製造方法により得られる高誘電絶縁膜をキャパシ
タの誘電膜の製造に適用する場合には、半導体基板上に
下部電極を形成する工程と、前記下部電極の表面に容量
絶縁膜としての高誘電絶縁膜を成膜する工程と、前記高
誘電絶縁膜上に上部電極を形成してキャパシタを形成す
る工程と、前記高誘電絶縁膜を成膜した後に、結晶化の
ための急速加熱処理を行い、その後還元性ガス雰囲気で
アニール処理を行う工程を含むことを特徴とする。
【０００６】ここで、前記アニール処理は、前記上部電
極を形成した後に行うことが可能である。また、前記上
部電極及び下部電極としてＲｕ（ルテニウム）膜を成膜
することが好ましい。さらに、前記高誘電絶縁膜はＢＳ
Ｔ膜であり、ＣＶＤ法によって成膜する。また、前記還
元性ガスは、水素を３ｖｏｌ％以上含む水素と窒素の混
合ガスであることが好ましく、しかも前記アニール処理
を３００〜４００℃で行うことが好ましい。さらに、前
記アニール処理の後に、酸素アニールを行う工程を含ん
でもよい。
極を形成した後に行うことが可能である。また、前記上
部電極及び下部電極としてＲｕ（ルテニウム）膜を成膜
することが好ましい。さらに、前記高誘電絶縁膜はＢＳ
Ｔ膜であり、ＣＶＤ法によって成膜する。また、前記還
元性ガスは、水素を３ｖｏｌ％以上含む水素と窒素の混
合ガスであることが好ましく、しかも前記アニール処理
を３００〜４００℃で行うことが好ましい。さらに、前
記アニール処理の後に、酸素アニールを行う工程を含ん
でもよい。
【０００７】本発明者の検討によれば、従来のＣＶＤ法
によるＢＳＴ膜において比誘電率が低い理由として、次
のように考えられる。すなわち、スパッタ法で形成され
るＢＳＴ膜では高い誘電率が得られるのに対し、ＣＶＤ
法によるＢＳＴ膜では誘電率が低いのはＣＶＤ法そのも
のに問題があると考えられる。そこで、ＣＶＤ法とスパ
ッタ法とを比較した場合、ＣＶＤ法ではＢＳＴ膜を成膜
した際に、不純物がＢＳＴ膜中に混入され、この不純物
によってＢＳＴ膜中に低誘電率層が形成されるためであ
ると考えられる。この不純物としては、ＢＳＴ膜を成膜
する際のガスに含まれている炭素が考えられる。そこ
で、本発明では、ＢＳＴ膜に混入された炭素を還元処理
することで、ＢＳＴ膜中から除去し、これによって前記
した低誘電率層を無くし、ＢＳＴ膜の比誘電率の増大を
実現する。そのために、本発明では、炭素を還元処理す
る処理として、還元性ガス、例えば水素を含むガスを用
いてＢＳＴ膜をアニールする。
によるＢＳＴ膜において比誘電率が低い理由として、次
のように考えられる。すなわち、スパッタ法で形成され
るＢＳＴ膜では高い誘電率が得られるのに対し、ＣＶＤ
法によるＢＳＴ膜では誘電率が低いのはＣＶＤ法そのも
のに問題があると考えられる。そこで、ＣＶＤ法とスパ
ッタ法とを比較した場合、ＣＶＤ法ではＢＳＴ膜を成膜
した際に、不純物がＢＳＴ膜中に混入され、この不純物
によってＢＳＴ膜中に低誘電率層が形成されるためであ
ると考えられる。この不純物としては、ＢＳＴ膜を成膜
する際のガスに含まれている炭素が考えられる。そこ
で、本発明では、ＢＳＴ膜に混入された炭素を還元処理
することで、ＢＳＴ膜中から除去し、これによって前記
した低誘電率層を無くし、ＢＳＴ膜の比誘電率の増大を
実現する。そのために、本発明では、炭素を還元処理す
る処理として、還元性ガス、例えば水素を含むガスを用
いてＢＳＴ膜をアニールする。
【０００８】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１及び図２は本発明をＤＲＡＭに
おける電荷蓄積用のキャパシタの製造技術に適用した実
施形態を工程順に示す断面図である。先ず、図１（ａ）
において、シリコン基板１の表面にＰ型不純物を注入し
てＰ型ウェル２を形成した後、その表面に図外のシリコ
ン熱酸化膜及びシリコン窒化膜を選択的に形成し、この
シリコン窒化膜をマスクにして前記シリコン基板１の表
面を熱酸化して素子分離用のシリコン酸化膜３を形成す
る。そして、前記素子分離酸化膜３で画成されたメモリ
セルを形成する領域の前記したシリコン窒化膜及びシリ
コン熱酸化膜を除去した後、改めて熱酸化処理を行って
シリコン熱酸化膜からなるゲート酸化膜４を形成する。
参照して説明する。図１及び図２は本発明をＤＲＡＭに
おける電荷蓄積用のキャパシタの製造技術に適用した実
施形態を工程順に示す断面図である。先ず、図１（ａ）
において、シリコン基板１の表面にＰ型不純物を注入し
てＰ型ウェル２を形成した後、その表面に図外のシリコ
ン熱酸化膜及びシリコン窒化膜を選択的に形成し、この
シリコン窒化膜をマスクにして前記シリコン基板１の表
面を熱酸化して素子分離用のシリコン酸化膜３を形成す
る。そして、前記素子分離酸化膜３で画成されたメモリ
セルを形成する領域の前記したシリコン窒化膜及びシリ
コン熱酸化膜を除去した後、改めて熱酸化処理を行って
シリコン熱酸化膜からなるゲート酸化膜４を形成する。
【０００９】次いで、図１（ｂ）において、ポリシリコ
ンあるいはポリシリコンとシリサイド材料が積層された
ポリサイドを全面に形成し、これをパターニングしてワ
ード線としてのゲート電極５を形成する。さらに、前記
ゲート電極５を利用した自己整合法により前記Ｐ型ウェ
ル２にＮ型不純物をイオン注入し、Ｎ型ソース・ドレイ
ン領域６を形成してＮチャネル型ＭＯＳトランジスタを
形成する。そして、図１（ｃ）のように、ＣＶＤ法によ
りＢＰＳＧ等の第１層間絶縁膜７を形成した後、前記第
１層間絶縁膜７に前記ソース・ドレイン領域６に達する
データ線コンタクトホール８を開口し、かつ前記第１層
間絶縁膜７上に前記データ線コンタクトホール８内にポ
リシリコン或いはポリサイドを埋設する状態で成膜し、
かつ所要のパターンに形成してデータ線９を形成する。
さらに、図１（ｄ）のように、その上にＣＶＤ法により
ＢＰＳＧ等の第２層間絶縁膜１０を形成した後、前記第
２層間絶縁膜１０及び前記第１層間絶縁膜７を通して前
記ソース・ドレイン領域６に達するキャパシタコンタク
トホール１１を開口し、このキャパシタコンタクトホー
ル１１内にポリシリコン或いはポリサイドを埋設し、コ
ンタクト用のプラグ１２を形成する。
ンあるいはポリシリコンとシリサイド材料が積層された
ポリサイドを全面に形成し、これをパターニングしてワ
ード線としてのゲート電極５を形成する。さらに、前記
ゲート電極５を利用した自己整合法により前記Ｐ型ウェ
ル２にＮ型不純物をイオン注入し、Ｎ型ソース・ドレイ
ン領域６を形成してＮチャネル型ＭＯＳトランジスタを
形成する。そして、図１（ｃ）のように、ＣＶＤ法によ
りＢＰＳＧ等の第１層間絶縁膜７を形成した後、前記第
１層間絶縁膜７に前記ソース・ドレイン領域６に達する
データ線コンタクトホール８を開口し、かつ前記第１層
間絶縁膜７上に前記データ線コンタクトホール８内にポ
リシリコン或いはポリサイドを埋設する状態で成膜し、
かつ所要のパターンに形成してデータ線９を形成する。
さらに、図１（ｄ）のように、その上にＣＶＤ法により
ＢＰＳＧ等の第２層間絶縁膜１０を形成した後、前記第
２層間絶縁膜１０及び前記第１層間絶縁膜７を通して前
記ソース・ドレイン領域６に達するキャパシタコンタク
トホール１１を開口し、このキャパシタコンタクトホー
ル１１内にポリシリコン或いはポリサイドを埋設し、コ
ンタクト用のプラグ１２を形成する。
【００１０】次いで、図２（ａ）のように、前記第２層
間絶縁膜１０上に厚くシリコン酸化膜１３を堆積した
後、前記メモリセル領域の前記各ＭＯＳトランジスタの
それぞれのキャパシタコンタクトとしての前記プラグ１
２上の前記シリコン酸化膜１３を円形または矩形に選択
的に除去して凹部１４を形成する。そして、前記シリコ
ン酸化膜１３上にＲｕ（ルテニウム）膜を成膜し、かつ
これを例えばＯ2 ／Ｃｌ2 混合ガスを用いたＲＩＥエッ
チング法により前記凹部１４の底面及び内側面に残した
状態でエッチング除去することにより、底面部と周壁部
とでクラウン型に構成され、かつ底面部において前記プ
ラグ１２に一体化された下部電極１５を形成する。な
お、前記厚いシリコン酸化膜１３の膜厚は、下部電極１
５の周壁部の高さに相当する厚さに形成しておけばよい
ことは言うまでもない。
間絶縁膜１０上に厚くシリコン酸化膜１３を堆積した
後、前記メモリセル領域の前記各ＭＯＳトランジスタの
それぞれのキャパシタコンタクトとしての前記プラグ１
２上の前記シリコン酸化膜１３を円形または矩形に選択
的に除去して凹部１４を形成する。そして、前記シリコ
ン酸化膜１３上にＲｕ（ルテニウム）膜を成膜し、かつ
これを例えばＯ2 ／Ｃｌ2 混合ガスを用いたＲＩＥエッ
チング法により前記凹部１４の底面及び内側面に残した
状態でエッチング除去することにより、底面部と周壁部
とでクラウン型に構成され、かつ底面部において前記プ
ラグ１２に一体化された下部電極１５を形成する。な
お、前記厚いシリコン酸化膜１３の膜厚は、下部電極１
５の周壁部の高さに相当する厚さに形成しておけばよい
ことは言うまでもない。
【００１１】続いて、図２（ｂ）のように、前記厚いシ
リコン酸化膜１３を除去した後、詳細を後述するように
全面にＥＣＲ−ＣＶＤ法（電気サイクロトロン共鳴プラ
ズマ化学気相成長法）によってキャパシタの容量絶縁膜
としてのＢＳＴ膜１６を成膜する。さらに、この上にＲ
ｕ膜を成膜し上部電極１７を形成する。その後、水素と
窒素の混合ガス雰囲気化で高誘電化アニール処理を行
う。そして、前記上部電極１７とＢＳＴ膜１６を所要の
パターンに形成することで各ＭＯＳトランジスタに対応
したキャパシタが形成される。その後は、図示を省略す
るが、前記キャパシタ上に第３層間絶縁膜、保護膜等を
形成し、ＤＲＡＭが完成される。
リコン酸化膜１３を除去した後、詳細を後述するように
全面にＥＣＲ−ＣＶＤ法（電気サイクロトロン共鳴プラ
ズマ化学気相成長法）によってキャパシタの容量絶縁膜
としてのＢＳＴ膜１６を成膜する。さらに、この上にＲ
ｕ膜を成膜し上部電極１７を形成する。その後、水素と
窒素の混合ガス雰囲気化で高誘電化アニール処理を行
う。そして、前記上部電極１７とＢＳＴ膜１６を所要の
パターンに形成することで各ＭＯＳトランジスタに対応
したキャパシタが形成される。その後は、図示を省略す
るが、前記キャパシタ上に第３層間絶縁膜、保護膜等を
形成し、ＤＲＡＭが完成される。
【００１２】ここで、前記キャパシタの製造工程におけ
る成膜工程について説明する。図３はそのフローチャー
トであり、下部電極１５としてのＲｕ膜を形成する工程
（Ｓ１１）と、前記Ｒｕ膜１５上にＢＳＴ膜１６を形成
する工程（Ｓ１２）と、このＢＳＴ膜１６上に上部電極
としてのＲｕ膜１７を形成する工程（Ｓ１３）と、これ
らの積層された膜、すなわち前記ＢＳＴ膜に対して還元
ガス雰囲気でのアニール処理を行う高誘電化アニール処
理工程（Ｓ１４）とを含んでいる。
る成膜工程について説明する。図３はそのフローチャー
トであり、下部電極１５としてのＲｕ膜を形成する工程
（Ｓ１１）と、前記Ｒｕ膜１５上にＢＳＴ膜１６を形成
する工程（Ｓ１２）と、このＢＳＴ膜１６上に上部電極
としてのＲｕ膜１７を形成する工程（Ｓ１３）と、これ
らの積層された膜、すなわち前記ＢＳＴ膜に対して還元
ガス雰囲気でのアニール処理を行う高誘電化アニール処
理工程（Ｓ１４）とを含んでいる。
【００１３】前記ＢＳＴ膜１６の成膜工程について説明
する。この実施形態では、ＢＳＴ膜の形成原料として、
図４に組成式を示すように、Ｂａ（ＤＰＭ）2 ，Ｓｒ
（ＤＰＭ）2 ，Ｔｉ（Ｏ−ｉ−Ｃ3 Ｈ7 ）4 ，及び酸素
ガスを用い、前記したようにＥＣＲ−ＣＶＤ法により行
っている。このときのシリコン基板の温度は１２０℃、
ガス圧力は約７ｍTorr：μ波プラズマパワーは７５０Ｗ
とした。形成されたＢＳＴ膜は、化学式が（Ｂａ，Ｓ
ｒ）ＴｉＯ3 として示され、かつその組成は（Ｂａ＋Ｓ
ｒ）／Ｔｉ＝１．２０，Ｂａ／（Ｂａ＋Ｓｒ）＝０．４
５である。そして、このＢＳＴ膜の成膜後に、前記ＢＳ
Ｔ膜を結晶化する目的の結晶化アニールとしてＲＴＡ
（Rapid Thermal Annealing)処理を行っている。このＲ
ＴＡの条件としては、窒素ガス中にて、７００℃，１秒
である。
する。この実施形態では、ＢＳＴ膜の形成原料として、
図４に組成式を示すように、Ｂａ（ＤＰＭ）2 ，Ｓｒ
（ＤＰＭ）2 ，Ｔｉ（Ｏ−ｉ−Ｃ3 Ｈ7 ）4 ，及び酸素
ガスを用い、前記したようにＥＣＲ−ＣＶＤ法により行
っている。このときのシリコン基板の温度は１２０℃、
ガス圧力は約７ｍTorr：μ波プラズマパワーは７５０Ｗ
とした。形成されたＢＳＴ膜は、化学式が（Ｂａ，Ｓ
ｒ）ＴｉＯ3 として示され、かつその組成は（Ｂａ＋Ｓ
ｒ）／Ｔｉ＝１．２０，Ｂａ／（Ｂａ＋Ｓｒ）＝０．４
５である。そして、このＢＳＴ膜の成膜後に、前記ＢＳ
Ｔ膜を結晶化する目的の結晶化アニールとしてＲＴＡ
（Rapid Thermal Annealing)処理を行っている。このＲ
ＴＡの条件としては、窒素ガス中にて、７００℃，１秒
である。
【００１４】一方、前記ＢＳＴ膜の成膜により、前記各
原料に含まれている炭素がＢＳＴ膜に混入され、低誘電
率層を形成し、これによりＢＳＴ膜全体の比誘電率を低
下させている。そこで、前記ステップＳ１４での高誘電
化アニール処理を、窒素中に水素を３ vol％以上含む水
素と窒素の混合ガスを用い、３００〜４００℃で行って
いる。この高誘電化アニール処理により、前記ＢＳＴ膜
中に混入されている炭素は、前記混合ガスの水素によっ
て還元されることになり、ＢＳＴ膜中の低誘電率層が除
去される。なお、窒素ガスは安全性のために用いてお
り、他の不活性ガスを用いてもよい。また、水素ガスの
体積比もアニール温度と処理時間との関係から３〜５０
％の範囲で任意に設定することが可能である。
原料に含まれている炭素がＢＳＴ膜に混入され、低誘電
率層を形成し、これによりＢＳＴ膜全体の比誘電率を低
下させている。そこで、前記ステップＳ１４での高誘電
化アニール処理を、窒素中に水素を３ vol％以上含む水
素と窒素の混合ガスを用い、３００〜４００℃で行って
いる。この高誘電化アニール処理により、前記ＢＳＴ膜
中に混入されている炭素は、前記混合ガスの水素によっ
て還元されることになり、ＢＳＴ膜中の低誘電率層が除
去される。なお、窒素ガスは安全性のために用いてお
り、他の不活性ガスを用いてもよい。また、水素ガスの
体積比もアニール温度と処理時間との関係から３〜５０
％の範囲で任意に設定することが可能である。
【００１５】このように、ＢＳＴ膜の成膜後に、水素を
含む高誘電化アニール処理を行って形成されたキャパシ
タの特性について測定した結果を図５，図６に示す。図
５はＢＳＴ膜を形成した時点（ａｓ ｄｅｐｏ），３０
０℃，３５０℃，４００℃の各温度で高誘電化アニール
処理を行った後のそれぞれにおける比誘電率を示してい
る。これから、ＢＳＴ膜を成膜しただけのアニール処理
を行わないときの比誘電率が１２０〜１３０程度である
のに対し、３００℃，３５０℃の各アニール処理では比
誘電率が１８０〜２００に増加されていることが判る。
また、４００℃のアニール処理では比誘電率が１６０程
度であり、前記各温度の場合に比較して若干低下されて
いるものの、アニール処理を行わない場合に比較すれば
増加していることが確認された。なお、４００℃のアニ
ール処理において、比誘電率が若干低下されているの
は、高温処理のためにＢＳＴ膜を組成するＯ（酸素）が
水素によってＢＳＴ膜から抜け出されてしまい、この部
分でのＢＳＴ膜の結晶に欠陥が生じてしまうためである
と推測される。
含む高誘電化アニール処理を行って形成されたキャパシ
タの特性について測定した結果を図５，図６に示す。図
５はＢＳＴ膜を形成した時点（ａｓ ｄｅｐｏ），３０
０℃，３５０℃，４００℃の各温度で高誘電化アニール
処理を行った後のそれぞれにおける比誘電率を示してい
る。これから、ＢＳＴ膜を成膜しただけのアニール処理
を行わないときの比誘電率が１２０〜１３０程度である
のに対し、３００℃，３５０℃の各アニール処理では比
誘電率が１８０〜２００に増加されていることが判る。
また、４００℃のアニール処理では比誘電率が１６０程
度であり、前記各温度の場合に比較して若干低下されて
いるものの、アニール処理を行わない場合に比較すれば
増加していることが確認された。なお、４００℃のアニ
ール処理において、比誘電率が若干低下されているの
は、高温処理のためにＢＳＴ膜を組成するＯ（酸素）が
水素によってＢＳＴ膜から抜け出されてしまい、この部
分でのＢＳＴ膜の結晶に欠陥が生じてしまうためである
と推測される。
【００１６】また、図６は形成されたキャパシタのリー
ク電流特性の測定結果を示す図であり、図５に対応して
高誘電化アニール処理を行わない（ａｓ ｄｅｐｏ），
３００℃，３５０℃，４００℃の各温度でアニール処理
を行った各ＢＳＴ膜についての印加電圧に対するリーク
電流を示している。この測定結果から、高誘電化アニー
ル処理を行った場合においても、リーク電流特性には特
に目立った変化が生じていない。これは、前記実施形態
のように、上下の各電極にＲｕ膜を用いた場合には、Ｐ
ｔのような触媒性電極を用いた際に生じるＢＳＴ還元促
進作用が抑制されるため、水素アニールを行っても酸素
欠陥が形成されず、酸素欠陥が起因するリール電流の増
加が生じないためである。ただ、アニール温度４００℃
におけるリーク電流が他に比較して若干多くなっている
のは、前記した比誘電率の測定結果の場合で推測された
ようにＢＳＴ膜中から酸素が除去されてしまい、前記し
た酸素欠陥によるリーク電流が増えたためであると推測
される。なお、高誘電化アニール処理を行わない際の印
加電圧２〜３Ｖにおける値は、測定誤差によるものであ
ると思われる。このように、ＤＲＡＭのキャパシタとし
て構成した際に印加される電圧０．７５Ｖにおけるリー
ク電流は、実用上問題のない値であることが確認され
た。
ク電流特性の測定結果を示す図であり、図５に対応して
高誘電化アニール処理を行わない（ａｓ ｄｅｐｏ），
３００℃，３５０℃，４００℃の各温度でアニール処理
を行った各ＢＳＴ膜についての印加電圧に対するリーク
電流を示している。この測定結果から、高誘電化アニー
ル処理を行った場合においても、リーク電流特性には特
に目立った変化が生じていない。これは、前記実施形態
のように、上下の各電極にＲｕ膜を用いた場合には、Ｐ
ｔのような触媒性電極を用いた際に生じるＢＳＴ還元促
進作用が抑制されるため、水素アニールを行っても酸素
欠陥が形成されず、酸素欠陥が起因するリール電流の増
加が生じないためである。ただ、アニール温度４００℃
におけるリーク電流が他に比較して若干多くなっている
のは、前記した比誘電率の測定結果の場合で推測された
ようにＢＳＴ膜中から酸素が除去されてしまい、前記し
た酸素欠陥によるリーク電流が増えたためであると推測
される。なお、高誘電化アニール処理を行わない際の印
加電圧２〜３Ｖにおける値は、測定誤差によるものであ
ると思われる。このように、ＤＲＡＭのキャパシタとし
て構成した際に印加される電圧０．７５Ｖにおけるリー
ク電流は、実用上問題のない値であることが確認され
た。
【００１７】なお、前記した高誘電化アニール処理を４
００℃程度で行った際に生じる酸素の除去に伴う比誘電
率の低下とリーク電流の増加を防止するために、除去さ
れた酸素による酸素欠陥を補償するための酸素アニール
処理を行えばよい。このような酸素欠陥の補償技術とし
ては、例えば、Jpn.J.Appl.Phys.Vol.35(1996)pp.5178
-5180 Part 1,No.9B,September 1996 「Origin of Diel
ectric Relaxation Observed for Ba0.5Sr0.5TiO3 Thin
-Film Capacitor 」に記載の技術がある。
００℃程度で行った際に生じる酸素の除去に伴う比誘電
率の低下とリーク電流の増加を防止するために、除去さ
れた酸素による酸素欠陥を補償するための酸素アニール
処理を行えばよい。このような酸素欠陥の補償技術とし
ては、例えば、Jpn.J.Appl.Phys.Vol.35(1996)pp.5178
-5180 Part 1,No.9B,September 1996 「Origin of Diel
ectric Relaxation Observed for Ba0.5Sr0.5TiO3 Thin
-Film Capacitor 」に記載の技術がある。
【００１８】ここで、本発明の高誘電化アニール処理
は、基本的にはＢＳＴ膜に混入された元素を還元処理に
よって除去すれば実現できるため、アニールに用いるガ
スとしては、前記した水素に限られるものではなく、二
酸化炭素ガス、テトラハイドロフラン（Ｃ4 Ｈ8 Ｏ）等
の還元性ガスを用いることができる。
は、基本的にはＢＳＴ膜に混入された元素を還元処理に
よって除去すれば実現できるため、アニールに用いるガ
スとしては、前記した水素に限られるものではなく、二
酸化炭素ガス、テトラハイドロフラン（Ｃ4 Ｈ8 Ｏ）等
の還元性ガスを用いることができる。
【００１９】さらに、本発明における高誘電絶縁膜は、
前記実施形態のＢＳＴ膜に限られるものではなく、Ｂａ
ＴｉＯ3 ，ＳｒＴｉＯ3 ，ＴａＯ3 等の高誘電絶縁膜に
おいても同様であり、これらの高誘電絶縁膜をＣＶＤ法
により形成した後に、還元性ガス雰囲気でのアニール処
理を行うことで、比誘電率を増大することが可能とな
る。なお、本発明はＢＳＴ膜中に不純物が混入されたこ
とによって生じる比誘電率を高めることが特徴とされる
ため、前記したＣＶＤ法に限られるものではなく、場合
によってはスパッタ法により形成されたＢＳＴ膜につい
ても同様の還元処理を行うことで比誘電率を向上するこ
とが可能となる。
前記実施形態のＢＳＴ膜に限られるものではなく、Ｂａ
ＴｉＯ3 ，ＳｒＴｉＯ3 ，ＴａＯ3 等の高誘電絶縁膜に
おいても同様であり、これらの高誘電絶縁膜をＣＶＤ法
により形成した後に、還元性ガス雰囲気でのアニール処
理を行うことで、比誘電率を増大することが可能とな
る。なお、本発明はＢＳＴ膜中に不純物が混入されたこ
とによって生じる比誘電率を高めることが特徴とされる
ため、前記したＣＶＤ法に限られるものではなく、場合
によってはスパッタ法により形成されたＢＳＴ膜につい
ても同様の還元処理を行うことで比誘電率を向上するこ
とが可能となる。
【００２０】さらに、本発明を前記実施形態のようなキ
ャパシタの誘電膜として形成する場合に、キャパシタの
上下電極は、前記したようにリーク電流を抑制する上で
はＲｕ膜が好適であるが、リーク電流が問題にならない
場合、あるいは前記した酸素アニールによる酸素欠陥補
償を行うような場合には、高誘電化アニール処理におけ
る酸素の引き抜きの問題は解消されるため、Ｐｔを用い
てもよく、あるいはその他の金属を用いることも可能で
ある。
ャパシタの誘電膜として形成する場合に、キャパシタの
上下電極は、前記したようにリーク電流を抑制する上で
はＲｕ膜が好適であるが、リーク電流が問題にならない
場合、あるいは前記した酸素アニールによる酸素欠陥補
償を行うような場合には、高誘電化アニール処理におけ
る酸素の引き抜きの問題は解消されるため、Ｐｔを用い
てもよく、あるいはその他の金属を用いることも可能で
ある。
【００２１】また、前記実施形態では、ＢＳＴ膜の上に
上部電極を形成した後に高誘電化アニール処理を行って
いるが、ＢＳＴ膜を形成した直後に行うことも可能であ
る。この場合には、ＢＳＴ膜が露呈された状態でアニー
ル処理が行われるために、ＧＳＴ膜中の不純物（炭素）
を還元除去する効率は高められるが、前記した酸素欠陥
の発生が顕著になり易く、したがって、これらアニール
処理効率と酸素欠陥補償との兼ね合いから高誘電化アニ
ール処理工程のタイミングを適切に設定すればよい。
上部電極を形成した後に高誘電化アニール処理を行って
いるが、ＢＳＴ膜を形成した直後に行うことも可能であ
る。この場合には、ＢＳＴ膜が露呈された状態でアニー
ル処理が行われるために、ＧＳＴ膜中の不純物（炭素）
を還元除去する効率は高められるが、前記した酸素欠陥
の発生が顕著になり易く、したがって、これらアニール
処理効率と酸素欠陥補償との兼ね合いから高誘電化アニ
ール処理工程のタイミングを適切に設定すればよい。
【００２２】なお、前記実施形態では本発明の高誘電絶
縁膜ないしキャパシタをＤＲＡＭの情報記憶用のキャパ
シタに適用した例を示しているが、半導体装置として半
導体基板上に形成される種々の高誘電絶縁膜やキャパシ
タ、特にスパッタ法では均一な成膜が困難な場合の高誘
電絶縁膜やキャバシタであれば本発明を同様に適用する
ことが可能である。
縁膜ないしキャパシタをＤＲＡＭの情報記憶用のキャパ
シタに適用した例を示しているが、半導体装置として半
導体基板上に形成される種々の高誘電絶縁膜やキャパシ
タ、特にスパッタ法では均一な成膜が困難な場合の高誘
電絶縁膜やキャバシタであれば本発明を同様に適用する
ことが可能である。
【００２３】
【発明の効果】以上説明したように本発明は、ＢＳＴ膜
等の高誘電絶縁膜を成膜した後に、結晶化のための急速
加熱処理を行い、その後水素等の還元ガス雰囲気でアニ
ール処理を行うことにより、高誘電絶縁膜を成膜する際
に高誘電絶縁膜中に混入された炭素等の不純物を還元処
理し、高誘電絶縁膜中から不純物を除去している。この
ため、不純物によって高誘電絶縁膜中に存在していた低
誘電率層が除去されることになり、高誘電絶縁膜の比誘
電率を向上することが可能となる。また、前記アニール
処理に際しての温度を適切に管理することで、リーク電
流を抑制した高誘電絶縁膜を得ることができる。これに
より、微細面積の高容量かつ低リーク電流のキャパシタ
の製造が実現でき、ギガビット級のＤＲＡＭを始めとす
る高集積な半導体装置の製造が実現できる。
等の高誘電絶縁膜を成膜した後に、結晶化のための急速
加熱処理を行い、その後水素等の還元ガス雰囲気でアニ
ール処理を行うことにより、高誘電絶縁膜を成膜する際
に高誘電絶縁膜中に混入された炭素等の不純物を還元処
理し、高誘電絶縁膜中から不純物を除去している。この
ため、不純物によって高誘電絶縁膜中に存在していた低
誘電率層が除去されることになり、高誘電絶縁膜の比誘
電率を向上することが可能となる。また、前記アニール
処理に際しての温度を適切に管理することで、リーク電
流を抑制した高誘電絶縁膜を得ることができる。これに
より、微細面積の高容量かつ低リーク電流のキャパシタ
の製造が実現でき、ギガビット級のＤＲＡＭを始めとす
る高集積な半導体装置の製造が実現できる。
【図１】本発明をＤＲＡＭのキャパシタ形成工程に適用
した実施形態を工程順に示す断面図のその１である。
した実施形態を工程順に示す断面図のその１である。
【図２】図１の工程に続く工程断面図のその２である。
【図３】本発明をキャパシタの形成工程に適用した場合
のキャパシタの成膜工程を示すフロー図である。
のキャパシタの成膜工程を示すフロー図である。
【図４】本発明にかかるＢＳＴ膜の原料を示す図であ
る。
る。
【図５】本発明方法で形成されたＢＳＴ膜のアニール温
度に対する比誘電率特性を示す図である。
度に対する比誘電率特性を示す図である。
【図６】図５のＢＳＴ膜のアニール温度に対するリーク
電流特性を示す図である。
電流特性を示す図である。
【図７】ＣＶＤ法により形成されたＢＳＴ膜の比誘電率
特性を示す図である。
特性を示す図である。
１ シリコン基板 ２ Ｐ型ウェル ３ 素子分離酸化膜 ４ ゲート酸化膜 ５ ゲート電極（ワード線） ６ ソース・ドレイン領域 ７ 第１層間絶縁膜 ８ データ線コンタクト ９ データ線 １０ 第２層間絶縁膜 １１ キャパシタコンタクト １２ プラグ １３ 厚いシリコン酸化膜 １４ 凹部 １５ 下部電極（Ｒｕ膜） １６ 容量絶縁膜（ＢＳＴ膜） １７ 上部電極（Ｒｕ膜）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/316 C23C 16/00 - 16/56
Claims (8)
- 【請求項１】 半導体基板上に高誘電絶縁膜を成膜した
後に、結晶化のための急速加熱処理を行い、その後還元
性ガス雰囲気でアニール処理を行うことを特徴とする半
導体装置の製造方法。 - 【請求項２】 半導体基板上に下部電極を形成する工程
と、前記下部電極の表面に容量絶縁膜としての高誘電絶
縁膜を成膜する工程と、前記高誘電絶縁膜上に上部電極
を形成する工程を含んで前記半導体基板上にキャパシタ
を形成する半導体装置の製造方法において、前記高誘電
絶縁膜を成膜した後に、結晶化のための急速加熱処理を
行い、その後還元性ガス雰囲気でアニール処理を行うこ
とを特徴とする半導体装置の製造方法。 - 【請求項３】 前記アニール処理を前記上部電極を形成
した後に行う請求項２に記載の半導体装置の製造方法。 - 【請求項４】 前記上部電極及び下部電極としてＲｕ
（ルテニウム）膜を成膜する請求項２または３に記載の
半導体装置の製造方法。 - 【請求項５】 前記高誘電絶縁膜は（Ｂａ，Ｓｒ）Ｔｉ
Ｏ3 高誘電絶縁膜（以下、ＢＳＴ膜と称する）であり、
ＣＶＤ法によって成膜する請求項１ないし４のいずれか
に記載の半導体装置の製造方法。 - 【請求項６】 前記還元性ガスは、水素を３ｖｏｌ％以
上含む水素と窒素の混合ガスである請求項１ないし５の
いずれかに記載の半導体装置の製造方法。 - 【請求項７】 前記アニール処理を３００〜４００℃で
行う請求項６に記載の半導体装置の製造方法。 - 【請求項８】 前記アニール処理の後に、酸素アニール
を行う工程を含む請求項１ないし７のいずれかに記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01562398A JP3225913B2 (ja) | 1998-01-28 | 1998-01-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01562398A JP3225913B2 (ja) | 1998-01-28 | 1998-01-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11214385A JPH11214385A (ja) | 1999-08-06 |
| JP3225913B2 true JP3225913B2 (ja) | 2001-11-05 |
Family
ID=11893849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01562398A Expired - Fee Related JP3225913B2 (ja) | 1998-01-28 | 1998-01-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3225913B2 (ja) |
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|---|---|---|---|---|
| KR100284737B1 (ko) * | 1998-03-26 | 2001-03-15 | 윤종용 | 고유전율의유전막을갖는반도체장치의커패시터제조방법 |
| KR100624904B1 (ko) * | 1999-09-10 | 2006-09-19 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
| KR20020063206A (ko) * | 1999-12-09 | 2002-08-01 | 동경 엘렉트론 주식회사 | 티탄실리콘나이트라이드막의 성막방법,티탄실리콘나이트라이드막으로 이루어진 확산방지막,반도체장치 및 그 제조방법, 및티탄실리콘나이트라이드막의 성막장치 |
| JP4682769B2 (ja) * | 2004-09-30 | 2011-05-11 | Ｔｄｋ株式会社 | 誘電体薄膜、薄膜誘電体素子及びその製造方法 |
| JP4956939B2 (ja) * | 2005-08-31 | 2012-06-20 | Ｔｄｋ株式会社 | 誘電体膜及びその製造方法 |
-
1998
- 1998-01-28 JP JP01562398A patent/JP3225913B2/ja not_active Expired - Fee Related
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|---|---|
| JPH11214385A (ja) | 1999-08-06 |
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