JP4682769B2 - 誘電体薄膜、薄膜誘電体素子及びその製造方法 - Google Patents

Description

本発明は、誘電体薄膜及びその誘電体薄膜に電極を形成した薄膜誘電体素子並びにその製造方法に関するものである。この薄膜誘電体素子は、高誘電率と低リーク電流密度を実現できる薄膜誘電体素子である。

電子部品に対して小型化、高性能化への要望が高まっている中で、キャパシタに対しても小型化かつ大容量化の要望が大きい。小型でかつ容量の大きいキャパシタの誘電体材料としてチタン酸鉛（ＰｂＴｉＯ_３）、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸バリウム（ＢａＴｉＯ_３；以下、「ＢＴ」と略記する。）、チタン酸ストロンチウム（ＳｒＴｉＯ_３；以下、「ＳＴ」と略記する。）、チタン酸バリウムストロンチウム（ＢａＳｒＴｉＯ_３；以下、「ＢＳＴ」と略記する。）等のペロブスカイト型酸化物が挙げられる。中でも、ＢＴとＳＴの全率固溶体であるＢＳＴは、その比率によりキュリー温度を調節でき、室温で高誘電率の常誘電体とすることが可能であり、しかも長寿命である等の優れた特性を持っている。

このようなキャパシタにおいて、最適なデバイス特性を得るには誘電体材料の単結晶化が望ましいが、小型化のためには薄膜素子とする必要がある。近年、更なるキャパシタの小型化かつ大容量化を目指すために薄膜素子の極薄化技術の確立が望まれている。ＢＳＴ薄膜を極薄化したときに課題となるのは、高誘電率と低リーク電流密度の各特性の両立である。

このために、低リーク電流密度の特性を得るためにＢＳＴにエルビウム（Ｅｒ）をドーピングしたＥｒ添加ＢＳＴが提案されている（例えば、特許文献１参照。）。しかし、５００ｎｍ程度以下に薄膜化したＢＳＴにＥｒを均一に添加することは難しく、ドーピング分布のばらつきによって、安定な特性を得ることが困難であった。

さらに、ＢＳＴ薄膜を２００〜３００ｎｍ以下に極薄化すると誘電率が低下する。この理由として真に薄膜の誘電率が低下して誘電率が小さくなるという理由或いは誘電体薄膜と電極との界面において低誘電率層が形成されるという理由が考えられるが、その振る舞いについては十分には解明されていない（例えば、特許文献２参照。）。特許文献２では、誘電体薄膜と電極との界面において低誘電率層が形成されるという理由に基づいてその解決手段が提案されている。
特開平８−１９８６６９号公報 特開平７−８６５１４号公報

上記説明したように従来の製造方法では、ＢＳＴを薄膜化したときに、高誘電率と低リーク電流密度の両立が困難であった。一方、ＢＳＴを基板上に２００ｎｍ以下の薄膜として形成した場合の特性は十分には解明されていないことから、試行錯誤の中から最適な薄膜誘電体素子の製造方法を模索する必要があった。本発明の目的は、室温において常誘電体となる組成領域のＢＳＴ薄膜を膜厚が４０ｎｍを超えて２００ｎｍ以下に極薄化させながらも、２５０を超える高比誘電率の特性と実用上望まれるリーク電流密度１．０×１０^−５Ａ／ｃｍ^２以下という低リーク電流密度の特性を両立させた誘電体薄膜及びそれを素子化した薄膜誘電体素子並びにその最適な製造方法を提供することである。

本発明者らは、膜厚が４０ｎｍを超えて２００ｎｍ以下の極薄のチタン酸バリウムストロンチウムからなる誘電体薄膜について、高誘電率と低リーク電流密度の各特性を満たすものを探索したところ、ストロンチウムがバリウムよりも多い組成で得られることを見出し、発明を完成させた。すなわち、本発明に係る誘電体薄膜は、膜厚が４０ｎｍを超えて２００ｎｍ以下のチタン酸バリウムストロンチウムからなる誘電体薄膜であって、組成式を（Ｂａ_１−ｘ，Ｓｒ_ｘ）_ａＴｉＯ_３と表記したときのｘが０．５＜ｘ≦０．６でａが１．０＜ａ≦１．２を満たす組成を有し、且つ比誘電率が２５０を超えて３８０以下で印加電圧１００ｋＶ／ｃｍのときのリーク電流密度（以降、単に「リーク電流密度」という。）が２．７×１０ ^−８ Ａ／ｃｍ ^２ 以上１．０×１０^−５Ａ／ｃｍ^２以下であることを特徴とする。

ここで誘電体薄膜は次の構造を有する薄膜誘電体素子に形成しても良い。すなわち本発明に係る薄膜誘電体素子は、基板上に、下部電極層、前記誘電体薄膜、上部電極層の順に形成した積層構造を有するか、或いは基板上に形成した下部電極層と上部電極層との間に前記誘電体薄膜を複数層設け且つ該誘電体薄膜間に内部電極層を設けた積層構造を有することを特徴とする。

また、本発明に係る薄膜誘電体素子の製造方法は、基板上に形成した下部電極層上に、膜厚が４０ｎｍを超えて２００ｎｍ以下で、組成式を（Ｂａ_１−ｘ，Ｓｒ_ｘ）_ａＴｉＯ_３と表記したときのｘが０．５＜ｘ≦０．６でａが１．０＜ａ≦１．２を満たし、且つ比誘電率が２５０を超えて３８０以下でリーク電流密度が２．７×１０ ^−８ Ａ／ｃｍ ^２ 以上１．０×１０^−５Ａ／ｃｍ^２以下のチタン酸バリウムストロンチウムからなる誘電体薄膜を気相法により、基板温度が５５０℃以上８００℃以下、該誘電体薄膜の成膜速度が２ｎｍ／分以下の条件にて形成する工程と前記誘電体薄膜の上に電極層を形成する工程を含むことを特徴とする。ここで電極層とは上部電極層又は内部電極層を意味する。この組成のＢＳＴ薄膜を気相法により形成し、高誘電率と低リーク電流密度の各特性を満足させる。基板温度を５５０℃以上８００℃以下とすることでアニール工程を経なくてもＢＳＴ薄膜をペロブスカイト型構造で形成させ、高誘電率と低リーク電流密度の各特性を満たすために寄与する。また、前記誘電体薄膜の成膜速度を２ｎｍ／分以下とすることで、格子欠損の少ない良質な薄膜が形成され、高誘電率と低リーク電流密度の各特性を満たすために寄与する。

ここで薄膜誘電体素子の製造方法では、前記誘電体薄膜をスパッタリング法により形成することが好ましい。スパッタリングによって、組成制御性良くかつ面積の広い基板上に速い成長速度でＢＳＴの薄膜を成膜することができる。

さらに薄膜誘電体素子の製造方法では、前記誘電体薄膜を、酸化性ガス雰囲気中にて成膜することが好ましい。

また、薄膜誘電体素子の製造方法では、前記誘電体薄膜の成膜後、アニール工程を経ないことがより好ましい。

なお、本願明細書において、（Ｂａ_１−ｘ，Ｓｒ_ｘ）_ａＴｉＯ_３（０＜ｘ＜１、１．０≦ａ≦１．２）は、厳密な化学量論的組成に限定するものではない。

本発明によれば、ＢＳＴからなる誘電体薄膜を膜厚が４０ｎｍを超えて２００ｎｍ以下に極薄化させながらも、２５０を超える高比誘電率の特性と実用上望まれるリーク電流密度１．０×１０^−５Ａ／ｃｍ^２以下という低リーク電流密度の特性を両立させた誘電体薄膜及びそれを素子化した薄膜誘電体素子を実現することが可能となる。そして、その誘電体薄膜及びそれを素子化した薄膜誘電体素子を製造することができる。

本発明に係る誘電体薄膜は、膜厚が４０ｎｍを超えて２００ｎｍ以下のチタン酸バリウムストロンチウムからなる誘電体薄膜であって、組成式を（Ｂａ_１−ｘ，Ｓｒ_ｘ）_ａＴｉＯ_３としたときのｘが０．５＜ｘ≦０．６でａが１．０＜ａ≦１．２を満たす組成を有し、且つ比誘電率が２５０を超えて３８０以下でリーク電流密度が２．７×１０ ^−８ Ａ／ｃｍ ^２ 以上１．０×１０^−５Ａ／ｃｍ^２以下であるように形成した誘電体薄膜である。この薄膜は、高誘電率と低リーク電流密度を両立させることができるという特徴を有する。本実施形態に係る誘電体薄膜は、キャパシタの小型化かつ大容量化を目指すため、膜厚を４０ｎｍを超えて２００ｎｍ以下として極薄化を狙ったものである。好ましい膜厚は４０ｎｍを超えて１７０ｎｍ以下、より好ましい膜厚は６０〜８０ｎｍである。

４０ｎｍを超える膜厚とするのは、最低限のグレインサイズの確保と基板の平滑性や膜厚の面内均一性を考慮したものである。一方、極薄化を狙って上限膜厚を２００ｎｍ以下とした場合では、上記に説明したように、極薄化によるリーク電流が大きくなりやすい問題と低誘電体層の形成か或いは誘電率が真に低下するか不明であるがいずれにしても高誘電率が得られない問題という２つの問題が生じる。

そこで、（Ｂａ_１−ｘ，Ｓｒ_ｘ）_ａＴｉＯ_３と表記したＢＳＴのｘを０．５＜ｘ≦０．６、ａを１．０＜ａ≦１．２と制御することで高誘電率と低リーク電流密度を両立させる。ＢＳＴはバリウムとストロンチウムがペロブスカイト構造のＡサイトを占有しあう全率固溶体である。ｘが０．５以下であるときはバリウムがストロンチウムよりもリッチな組成領域の誘電体薄膜であり、室温で常誘電体であるものの室温よりも低温で強誘電体となりうる薄膜である。しかし、上記極薄の薄膜としたときに高誘電率が得られない。これに対してｘが０．５を超えて０．６以下の組成では常誘電体であるチタン酸ストロンチウムの性質に近いＢＳＴとなるものの、このとき高誘電率と低リーク電流密度を両立させることができる。一方、ｘが０．６を超える組成では、チタン酸ストロンチウムの性質により近くなり、低誘電率となる。上記の理由により本実施形態では、全率固溶体であるＢＳＴにおいて、ｘを０．５＜ｘ≦０．６と制御する。また、Ａサイトがわずかにリッチとなる組成、すなわちａを１．０＜ａ≦１．２、より好ましくは１．０＜ａ≦１．１と制御する。

本実施形態に係る誘電体薄膜は、気相法により形成した薄膜である。その微細構造は塊状微細結晶構造或いは好ましくは柱状微細結晶構造を有する。高誘電率と低リーク電流密度の各特性が得られた理由として、薄膜を気相法でその微細構造を柱状微細結晶構造或いは塊状微細結晶構造に形成した要因も大きいと考えられる。

本実施形態に係る誘電体薄膜は、比誘電率が２５０を超えて、好ましくは比誘電率が２７０以上で、３８０以下であり、リーク電流密度が２．７×１０ ^−８ Ａ／ｃｍ ^２ 以上１．０×１０^−５Ａ／ｃｍ^２以下を満たすものである。本実施形態に係る誘電体薄膜は、膜厚が４０ｎｍを超えて２００ｎｍ以下において、特に実施例で示すように少なくとも膜厚が４０ｎｍを超えて１７０ｎｍ以下の範囲において、比誘電率の値がおおむね３００±１０％を維持していて、膜厚依存性が少ない。これは薄膜のコンデンサの容量の増減を膜厚の増減だけで管理できることであり、製造上、大きなメリットとなる。また、リーク電流密度は小さいほど好ましいが、２．７×１０ ^−８ Ａ／ｃｍ ^２ 以上１．０×１０^−５Ａ／ｃｍ^２以下であれば実用上問題ない。

本実施形態では実際の利用形態として、基板上に、下部電極層、本実施形態に係る誘電体薄膜、上部電極層の順に形成した積層構造として薄膜誘電体素子を形成することが好ましい。或いは基板上に形成した下部電極層と上部電極層との間に本実施形態に係る誘電体薄膜を複数層設け且つ該誘電体薄膜間に内部電極層を設けた積層構造として薄膜誘電体素子を形成しても良い。積層チップ型コンデンサと同様の考えに基づいて、本実施形態に係る薄膜誘電体素子において内部電極層を設けて誘電体薄膜を複数層積層させることでキャパシタの容量を上げることができる。

薄膜誘電体素子の基板として、Ｓｉ基板を用いる。Ｓｉ基板は高温にした上で、酸素ガスや亜酸化窒素ガス又はスチーム等の酸化性ガス雰囲気に晒し、ドライ酸化又はウェット酸化により表面に熱酸化膜（シリコン酸化膜：ＳｉＯ_２）を形成する。熱酸化膜が形成されたＳｉ基板は、熱酸化膜上に形成する導電性電極や誘電体を支持する基板であるため、化学的に安定で応力発生の少ないものであればよい。セラミック、ガラス等であって、後述するアニール温度で変質しない基板でも良い。

Ｓｉ基板の熱酸化膜の上部に下部電極層を形成する。下部電極層の材料は、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、イリジウム（Ｉｒ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、鉄（Ｆｅ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等の金属又はこれらを含む合金でも良いし、シリコン（Ｓｉ）、ガリウム砒素（ＧａＡｓ）、ガリウム燐（ＧａＰ）、インジウム燐（ＩｎＰ）、炭化シリコン（ＳｉＣ）等の導電性半導体でも良いし、インジウム錫酸化物（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化錫（ＳｎＯ_２）、酸化インジウム（Ｉｎ_２Ｏ_３）、二酸化イリジウム（ＩｒＯ_２）、二酸化ルテニウム（ＲｕＯ_２）、三酸化レニウム（ＲｅＯ_３）、ＬＳＣＯ（Ｌａ_０．５Ｓｒ_０．５ＣｏＯ_３）等の等の金属酸化物導電体でもよい。下部電極層は低抵抗が確保できる厚さで良く、例えば、５０ｎｍ以上であれば足りる。

基板と下部電極との密着性を確保するために適宜密着層を設けてもよい。密着層としては、ＴｉＯ_Ｘ／Ｓｉ、ＴｉＯ_Ｘ／ＳｉＯ_２／Ｓｉ、ＴａＮ／Ｓｉ等を例示できる。なお、／Ｓｉは基板側を意味する。密着層の形成は、物理気相成長法（ＰＶＤ）、化学気相成長（ＣＶＤ）法を用いて蒸着する。これらの蒸着方法の選択は、蒸着物質によって適宜選択する。

基板上に形成した下部電極層上に、膜厚が４０ｎｍを超えて２００ｎｍ以下で、組成式を（Ｂａ_１−ｘ，Ｓｒ_ｘ）_ａＴｉＯ_３と表記したときのｘが０．５＜ｘ≦０．６でａが１．０＜ａ≦１．２を満たし、且つ比誘電率が２５０を超えて３８０以下でリーク電流密度が２．７×１０ ^−８ Ａ／ｃｍ ^２ 以上１．０×１０^−５Ａ／ｃｍ^２以下のチタン酸バリウムストロンチウムからなる誘電体薄膜を気相法により形成する。誘電体薄膜であるチタン酸バリウムストロンチウム薄膜はスパッタリングによって形成することが望ましい。

スパッタリングでは、下部電極層を形成した基板を５５０℃以上８００℃以下に加熱し、アルゴンガス（Ａｒ）に０を超えて５０体積％以下の酸化性ガスを加えた酸化性ガス雰囲気中で且つ減圧下で、ＢＳＴターゲットをスパッタリングすることが好ましい。これにより、下部電極層上にペロブスカイト型構造の（Ｂａ_１−ｘ，Ｓｒ_ｘ）_ａＴｉＯ_３のＢＳＴ誘電体薄膜が成長する。

酸化性ガス雰囲気でＢＳＴを成長させるためにＢＳＴの結晶構造から酸素が欠損することがない。酸化性ガスは、純粋酸素ガスを始め、亜酸化窒素ガス（Ｎ_２Ｏ）等のガスを例示できる。

ＢＳＴ薄膜をスパッタリング法により成膜する際に、使用するターゲットはＢＳＴターゲットとするが、ＢａＴｉＯ_３ターゲットとＳｒＴｉＯ_３ターゲットとに成分を分離してこれを同時にスパッタリングすることでＢＳＴ薄膜を成膜しても良い。ＢＳＴターゲットは予め設定した組成比の（Ｂａ_ｙ，Ｓｒ_ｚ）ＴｉＯ_３（０＜ｙ＜１、０＜ｚ＜１）をターゲットとする。

ＢＳＴ薄膜の膜厚は４０ｎｍを超えて２００ｎｍ以下とする。膜厚制御は、ターゲットへの入力電力及び成膜時間によって制御する。成膜速度は２ｎｍ／分以下、さらに好ましくは１ｎｍ／分以下とする。成膜速度をこのような低速とすることで、リーク電流密度を低い状態に保持することができる。

下部電極層を形成した基板は、基板と誘電体薄膜との密着性、誘電体薄膜の緻密性、均一性が保たれれば、５５０℃未満の温度に加熱して成膜しても良い。基板温度を低下させた場合には、ペロブスカイト型構造からアモルファス構造となることがある。このような場合には、成膜したＢＳＴを粒子成長させ、ペロブスカイト型構造とするためにＢＳＴ薄膜を形成した基板をアニールすることが望ましい。アニール温度は例えば８００℃以上１０００℃以下とする。ＢＳＴから酸素が欠損することを防止するために、アニールは酸化性ガス雰囲気中で行うことが望ましい。基板面内方向に結晶化が進み、誘電率の向上が期待できる。

下部電極層上に（Ｂａ_１−ｘ，Ｓｒ_ｘ）_ａＴｉＯ_３からなる誘電体薄膜を気相法で形成する方法として、スパッタリング以外にも、熱ＣＶＤ、プラズマＣＶＤ、光ＣＶＤ等の化学気相成長法や、分子線エピタキシャル成長、真空蒸着等の物理気相成長法が適用できる。

ＣＶＤ法で成膜する場合のＣＶＤ原料としては、チタン源として例えばチタンテトライソプロポキシド等の金属アルコキシド、ジピバロイルメタネートチタン等のβ−ジケトン金属有機錯体を例示することができる。バリウム源としてはジピバロイルメタネートバリウム等のβ−ジケトン金属有機錯体を例示することができる。ストロンチウム源としてはジピバロイルメタネートストロンチウム等のβ−ジケトン金属有機錯体を例示することができる。上記は例示であって、上記金属源を含む揮発性有機物であれば使用することができる。このとき成膜条件は基板温度５５０〜６００℃、酸化性ガス雰囲気且つ減圧下で成膜することを例示できる。

（Ｂａ_１−ｘ，Ｓｒ_ｘ）_ａＴｉＯ_３からなる誘電体薄膜を分子線エピタキシャル、真空蒸着により成膜する場合には、スパッタリングと同様のターゲットを用いて成膜することができる。

次にＢＳＴの誘電体薄膜の上に上部電極層を形成する。上部電極層の材料は、下部電極層の材料と同様である。上部電極層は低抵抗が確保できる厚さで良く、例えば、５０ｎｍ以上であれば足りる。

薄膜誘電体素子を積層型のコンデンサに形成する場合には、誘電体薄膜の上に内部電極層を形成し、その内部電極層の上に誘電体薄膜を形成することを繰り返す。そしてそれらの層の上に上部電極層を形成する。内部電極層の材料は、下部電極層や上部電極層の材料と同様である。内部電極層は低抵抗が確保できる厚さで良く、例えば、５０ｎｍ以上であれば足りる。

次に実施例により本発明をさらに詳細に説明するが、本発明は、これらの例によってなんら限定されるものではない。実施例においては基板上に下部電極層を設け、その上に誘電体薄膜を形成し、さらにその上に上部電極層を設けた構造の薄膜誘電体素子を例にとって説明する。

本発明の薄膜誘電体素子の製造工程を図１に示す。図１において、１２はＳｉ基板、１４は熱酸化膜、１６は下部電極層、１８は誘電体薄膜としてのＢＳＴ薄膜、２０は上部電極層である。Ｓｉ基板１２を高温にした上で、酸素ガスや亜酸化窒素ガス又はスチーム等の酸化性ガス雰囲気に晒し、ドライ酸化又はウェット酸化により表面に熱酸化膜１４（シリコン酸化膜：ＳｉＯ_２）を形成する（図１（１））。熱酸化膜１４の上部に下部電極層１６をスパッタリング法により形成する（図１（２））。下部電極層１６の電極材料には、白金（Ｐｔ）を用い、厚さ１００〜１５０ｎｍとした。下部電極層１６を形成した基板を６００℃に加熱し、アルゴンガス（Ａｒ）に１０容積％の酸素ガスを混合した混合ガスを供給した雰囲気中で、入力電力２．４Ｗ／ｃｍ^２の条件下で、ＢＳＴターゲットをスパッタリングすることにより所定の膜厚のＢＳＴ薄膜１８を成膜した（図１（３））。成膜圧力は、１〜４Ｐａ、成膜速度は０．７ｎｍ／分である。成膜したＢＳＴ薄膜１８の組成を蛍光Ｘ線分析法により分析したところ、ほぼ化学量論的組成であったことが確認された。次に、ＢＳＴ薄膜の上に上部電極層２０をスパッタリング法により形成した（図１（４））。上部電極の電極材料には、白金（Ｐｔ）を用い、厚さ１００〜１５０ｎｍに形成した。

上記の手順に従って薄膜誘電体素子を形成して、まず誘電体薄膜の組成による比誘電率の変化を検討した。ここで誘電体薄膜の組成式を（Ｂａ_１−ｘ，Ｓｒ_ｘ）_ａＴｉＯ_３としたときのｘとａを表１の実施例１及び比較例１〜３に示す組成となるように成膜を行った。膜厚は６０〜８７ｎｍとした。薄膜誘電体素子について、比誘電率、誘電損失、印加電圧１００ｋＶ／ｃｍのときのリーク電流密度の評価を行った。結果を同じく表１に示す。

比較例１〜３と実施例１とを比較すると、膜厚の相違は小さいものの、実施例１の比誘電率は特に大きい。比較例１〜３を例とするｘが０．５０以下の組成のＢＳＴ薄膜の比誘電率が２２３以下であるのに対して、実施例１を例とするｘが０．５＜ｘ≦０．６のＢＳＴ薄膜の比誘電率は少なくとも２５０を超える値を示し、ｘが０．５０を境にして比誘電率の急激な上昇変化が見られた。一方、誘電損失と電流密度はＢＳＴ薄膜の組成に大きな依存性を見出せず、実用上問題のない値であった。表１から、実施例１を例とするｘが０．５＜ｘ≦０．６の組成において高い比誘電率が得られ、且つ低リーク電流密度であった。

次にＢＳＴ薄膜組成のｘを０．５５、ａを１．０１に固定し且つ表２に示す実施例１〜５及び比較例４〜５に示す膜厚にして、各種物性の膜厚依存性を検討した。実施例１よりも膜厚が小さい例として比較例４及び実施例２、実施例１よりも膜厚が大きい例として実施例３〜５及び比較例５とした。結果を同じく表２に示す。

表２によると、膜厚が４０ｎｍを超えて２００ｎｍ以下の範囲で比誘電率は２５０を超え高い比誘電率を示した。さらに膜厚が４０ｎｍを超えて１７０ｎｍ以下の範囲で比誘電率はおおむね３００±１０％を維持していて、膜厚依存性が少ない。これは薄膜のコンデンサの容量の増減を膜厚の増減だけで管理できることであり、製造上、大きなメリットとなる。一方、膜厚が４０ｎｍを超えて２００ｎｍ以下の範囲で誘電損失及びリーク電流密度は膜厚の増加とともに微減傾向が見られたがいずれの膜厚においても実用上問題のない値であった。表２から、ｘ＝０．５５の最適組成において、膜厚が４０ｎｍを超えて２００ｎｍ以下の範囲で比誘電率は高く且つ低リーク電流密度であり、さらに、膜厚が４０ｎｍを超えて１７０ｎｍ以下の範囲で比誘電率はおおむね３００±１０％の高比誘電率を確保しており、且つ低リーク電流密度であった。

上記実施例においては、アニール処理を施さなかったが、スパッタリングで成長させた誘電体薄膜はペロブスカイト型構造を有していた。

次にＢＳＴ薄膜組成のｘを０．５５、ａを１．０１に固定し且つ表３の実施例１、実施例６〜８及び比較例６〜８に示す膜厚に成膜するとともに、基板温度による各種物性の依存性を検討した。結果を同じく表３に示す。

表３によると、実施例１及び実施例６〜８によれば、基板温度が高くなるほど比誘電率が高まることがわかる。このとき、誘電損失及びリーク電流密度はいずれも実用上問題のない値であった。一方、基板温度が５５０℃未満と低い比較例６及び比較例７では、リーク電流密度は実用上問題のない値であったが、比誘電率が２００以下と低く、両方を良好に両立することができなかった。また、基板温度が８２０℃と高い比較例８では、比誘電率が高かったものの、リーク電流密度が６．６×１０^−５Ａ／ｃｍ^２と大きく、両方を良好に両立することができなかった。

本発明の誘電体薄膜及び薄膜誘電体素子並びにその製造方法は、単層型又は積層型キャパシタ製造に適用できる。

本発明の薄膜誘電体素子の製造方法の一形態を説明する概念図である。

符号の説明

１２ Ｓｉ基板
１４ 熱酸化膜
１６ 下部電極層
１８ 誘電体薄膜としてのＢＳＴ薄膜
２０ 上部電極層

Claims (6)

1. 膜厚が４０ｎｍを超えて２００ｎｍ以下のチタン酸バリウムストロンチウムからなる誘電体薄膜であって、組成式を（Ｂａ_１−ｘ，Ｓｒ_ｘ）_ａＴｉＯ_３と表記したときのｘが０．５＜ｘ≦０．６でａが１．０＜ａ≦１．２を満たす組成を有し、且つ比誘電率が２５０を超えて３８０以下で印加電圧１００ｋＶ／ｃｍのときのリーク電流密度が２．７×１０ ^−８ Ａ／ｃｍ ^２ 以上１．０×１０^−５Ａ／ｃｍ^２以下であることを特徴とする誘電体薄膜。
2. 基板上に、下部電極層、請求項１記載の誘電体薄膜、上部電極層の順に形成した積層構造を有するか、或いは基板上に形成した下部電極層と上部電極層との間に請求項１記載の誘電体薄膜を複数層設け且つ該誘電体薄膜間に内部電極層を設けた積層構造を有することを特徴とする薄膜誘電体素子。
3. 基板上に形成した下部電極層上に、膜厚が４０ｎｍを超えて２００ｎｍ以下で、組成式を（Ｂａ_１−ｘ，Ｓｒ_ｘ）_ａＴｉＯ_３と表記したときのｘが０．５＜ｘ≦０．６でａが１．０＜ａ≦１．２を満たし、且つ比誘電率が２５０を超えて３８０以下で印加電圧１００ｋＶ／ｃｍのときのリーク電流密度が２．７×１０ ^−８ Ａ／ｃｍ ^２ 以上１．０×１０^−５Ａ／ｃｍ^２以下のチタン酸バリウムストロンチウムからなる誘電体薄膜を気相法により、基板温度が５５０℃以上８００℃以下、該誘電体薄膜の成膜速度が２ｎｍ／分以下の条件にて形成する工程と前記誘電体薄膜の上に電極層を形成する工程を含むことを特徴とする薄膜誘電体素子の製造方法。
4. 前記誘電体薄膜をスパッタリング法により形成することを特徴とする請求項３記載の薄膜誘電体素子の製造方法。
5. 前記誘電体薄膜を、酸化性ガス雰囲気中にて成膜することを特徴とする請求項３又は４に記載の薄膜誘電体素子の製造方法。
6. 前記誘電体薄膜の成膜後、アニール工程を経ないことを特徴とする請求項３、４又は５に記載の薄膜誘電体素子の製造方法。

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