JP2878986B2 - 薄膜キャパシタ及び半導体記憶装置 - Google Patents
薄膜キャパシタ及び半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、ペロブスカイト型結晶
構造などを有する誘電性材料からなる誘電体膜を具備し
た薄膜キャパシタ、及びこれを用いた半導体記憶装置に
関する。
構造などを有する誘電性材料からなる誘電体膜を具備し
た薄膜キャパシタ、及びこれを用いた半導体記憶装置に
関する。
【０００２】
【従来の技術】近年、メモリセルのキャパシタに強誘電
体薄膜を使用した半導体記憶装置（強誘電体メモリ）の
開発が行われており、一部では既に実用化されている。
強誘電体メモリは不揮発性であり、電源を落とした後も
記憶内容が失われず、しかも強誘電体薄膜の膜厚が薄い
場合には残留分極の反転が速く、ＤＲＡＭ（揮発性メモ
リ）並みに高速の書き込み，読み出しが可能である等の
特徴を有する。さらに、１つのメモリセルを１つのトラ
ンジスタと１つのキャパシタで作成することができるた
め、大容量化にも適している。
体薄膜を使用した半導体記憶装置（強誘電体メモリ）の
開発が行われており、一部では既に実用化されている。
強誘電体メモリは不揮発性であり、電源を落とした後も
記憶内容が失われず、しかも強誘電体薄膜の膜厚が薄い
場合には残留分極の反転が速く、ＤＲＡＭ（揮発性メモ
リ）並みに高速の書き込み，読み出しが可能である等の
特徴を有する。さらに、１つのメモリセルを１つのトラ
ンジスタと１つのキャパシタで作成することができるた
め、大容量化にも適している。
【０００３】また最近、強誘電体メモリをＤＲＡＭ動作
させる技術も研究されている。これは、強誘電体薄膜の
残留分極を通常の動作中は反転させず、ＤＲＡＭのメモ
リセルのキャパシタと同様に使用して、機器の電源を落
とす前にだけ強誘電体薄膜の残留分極を利用し不揮発性
メモリとして動作させるというものである。この技術
は、強誘電体メモリの最大の問題と考えられている強誘
電体薄膜の疲労、即ち分極反転を繰り返すにつれて強誘
電体薄膜が劣化するという現象を回避し得る有効な方法
である。
させる技術も研究されている。これは、強誘電体薄膜の
残留分極を通常の動作中は反転させず、ＤＲＡＭのメモ
リセルのキャパシタと同様に使用して、機器の電源を落
とす前にだけ強誘電体薄膜の残留分極を利用し不揮発性
メモリとして動作させるというものである。この技術
は、強誘電体メモリの最大の問題と考えられている強誘
電体薄膜の疲労、即ち分極反転を繰り返すにつれて強誘
電体薄膜が劣化するという現象を回避し得る有効な方法
である。
【０００４】ここで、強誘電体メモリに適した強誘電体
薄膜には、残留分極が大きいこと、残留分極の温度依存
性が小さいこと、分極反転の繰り返しに対する劣化が小
さいこと等が求められる。また、強誘電体メモリをＤＲ
ＡＭ動作させる場合には、これらに加えてリーク電流が
小さいことが必要となる。
薄膜には、残留分極が大きいこと、残留分極の温度依存
性が小さいこと、分極反転の繰り返しに対する劣化が小
さいこと等が求められる。また、強誘電体メモリをＤＲ
ＡＭ動作させる場合には、これらに加えてリーク電流が
小さいことが必要となる。
【０００５】現在、上述したような強誘電体薄膜に用い
られる誘電性材料としては、ペロブスカイト型結晶構造
を有するジルコン酸チタン酸鉛（ＰＺＴ）が一般的であ
る。ＰＺＴは、ジルコン酸鉛（ＰｂＺｒＯ3 ）のチタン
酸鉛（ＰｂＴｉＯ3 ）の固溶体であるが、ほぼ１：１の
モル比で固溶したものが残留分極が大きく、低い電界で
も分極反転することができ、特に優れていると考えられ
ている。またＰＺＴは、強誘電相と常誘電相の転移温度
（キュリー温度）が約３００℃と高温であるため、通常
の電子回路が使用される１２０℃以下程度の温度範囲で
は、記憶された内容が熱によって失われる心配は少な
い。
られる誘電性材料としては、ペロブスカイト型結晶構造
を有するジルコン酸チタン酸鉛（ＰＺＴ）が一般的であ
る。ＰＺＴは、ジルコン酸鉛（ＰｂＺｒＯ3 ）のチタン
酸鉛（ＰｂＴｉＯ3 ）の固溶体であるが、ほぼ１：１の
モル比で固溶したものが残留分極が大きく、低い電界で
も分極反転することができ、特に優れていると考えられ
ている。またＰＺＴは、強誘電相と常誘電相の転移温度
（キュリー温度）が約３００℃と高温であるため、通常
の電子回路が使用される１２０℃以下程度の温度範囲で
は、記憶された内容が熱によって失われる心配は少な
い。
【０００６】しかしながら、ＰＺＴの良質の薄膜は以前
より成膜が難しいことが知られている。その理由は第一
に、ＰＺＴの主成分であるＰｂは５００℃以上で極めて
蒸発しやすく、結果的に成膜時における組成の正確な制
御が困難となるためである。また第二の理由としては、
ＰＺＴはペロブスカイト型結晶構造のとき初めて強誘電
性を示すが、成膜条件によってはペロブスカイト型結晶
構造の代わりに、強誘電性を示さないパイロクロア型結
晶構造が非常に得られやすいことが挙げられる。即ち、
一般にペロブスカイト型結晶構造を有するＰＺＴの薄膜
を成膜するには約５００℃以上程度の温度が必要である
が、温度を上げると今度はＰｂが蒸発してＰＺＴが所望
の組成からずれてしまうという問題が生じる。
より成膜が難しいことが知られている。その理由は第一
に、ＰＺＴの主成分であるＰｂは５００℃以上で極めて
蒸発しやすく、結果的に成膜時における組成の正確な制
御が困難となるためである。また第二の理由としては、
ＰＺＴはペロブスカイト型結晶構造のとき初めて強誘電
性を示すが、成膜条件によってはペロブスカイト型結晶
構造の代わりに、強誘電性を示さないパイロクロア型結
晶構造が非常に得られやすいことが挙げられる。即ち、
一般にペロブスカイト型結晶構造を有するＰＺＴの薄膜
を成膜するには約５００℃以上程度の温度が必要である
が、温度を上げると今度はＰｂが蒸発してＰＺＴが所望
の組成からずれてしまうという問題が生じる。
【０００７】上述したように、ＰＺＴの良質の薄膜は再
現性良く成膜することが難しいにもかかわらず、現在強
誘電体メモリの強誘電体薄膜に用いられる誘電性材料と
して最も一般的であるのは、ＰＺＴ以外に適当な誘電性
材料が見出されていないためである。例えばＰＺＴ以外
の誘電性材料では、チタン酸バリウム（ＢａＴｉＯ3）
が強誘電性を示すことが広く知られている。しかもＰｂ
と比べるとＢａは蒸発しにくいので、ＢａＴｉＯ3 の薄
膜の成膜においては組成の制御が容易であり、かつＢａ
ＴｉＯ3 の薄膜ではペロブスカイト型結晶構造以外の
（例えばパイロクロア型結晶構造等の）結晶構造が形成
されることは少ない。
現性良く成膜することが難しいにもかかわらず、現在強
誘電体メモリの強誘電体薄膜に用いられる誘電性材料と
して最も一般的であるのは、ＰＺＴ以外に適当な誘電性
材料が見出されていないためである。例えばＰＺＴ以外
の誘電性材料では、チタン酸バリウム（ＢａＴｉＯ3）
が強誘電性を示すことが広く知られている。しかもＰｂ
と比べるとＢａは蒸発しにくいので、ＢａＴｉＯ3 の薄
膜の成膜においては組成の制御が容易であり、かつＢａ
ＴｉＯ3 の薄膜ではペロブスカイト型結晶構造以外の
（例えばパイロクロア型結晶構造等の）結晶構造が形成
されることは少ない。
【０００８】これらの長所にも拘らず、ＢａＴｉＯ3 が
強誘電体メモリの強誘電体薄膜に用いられる誘電性材料
としてさほど検討されていない理由としては、ＰＺＴに
比べて残留分極が小さく、しかも残留分極の温度依存性
が大きいことが挙げられる。この原因は、ＢａＴｉＯ3
本来のキュリー温度が約１２０℃と比較的低いことにあ
る。即ち、キュリー温度は強誘電相から常誘電相へ相転
移する誘電性材料に固有の温度であり、強誘電性を示す
誘電性材料でもキュリー温度より高温では強誘電性を示
さない。このため、ＢａＴｉＯ3 を誘電性材料として用
いた強誘電体メモリにおいては、何らかの理由で１２０
℃以上程度の高温に晒された場合に記憶内容が失われる
恐れがあるばかりでなく、通常電子回路が使用される８
５℃以下程度の温度範囲でもキャパシタにおける残留分
極の温度依存性が大きく、動作が不安定となってしま
う。従ってＢａＴｉＯ3 の薄膜は、従来強誘電体メモリ
のキャパシタとしての用途には適さないと考えられてい
た。
強誘電体メモリの強誘電体薄膜に用いられる誘電性材料
としてさほど検討されていない理由としては、ＰＺＴに
比べて残留分極が小さく、しかも残留分極の温度依存性
が大きいことが挙げられる。この原因は、ＢａＴｉＯ3
本来のキュリー温度が約１２０℃と比較的低いことにあ
る。即ち、キュリー温度は強誘電相から常誘電相へ相転
移する誘電性材料に固有の温度であり、強誘電性を示す
誘電性材料でもキュリー温度より高温では強誘電性を示
さない。このため、ＢａＴｉＯ3 を誘電性材料として用
いた強誘電体メモリにおいては、何らかの理由で１２０
℃以上程度の高温に晒された場合に記憶内容が失われる
恐れがあるばかりでなく、通常電子回路が使用される８
５℃以下程度の温度範囲でもキャパシタにおける残留分
極の温度依存性が大きく、動作が不安定となってしま
う。従ってＢａＴｉＯ3 の薄膜は、従来強誘電体メモリ
のキャパシタとしての用途には適さないと考えられてい
た。
【０００９】一方、最近Ｐｔ／ＭｇＯ単結晶基板の上に
エピタキシャル成長したＢａＴｉＯ3 の薄膜において、
キュリー温度が２００℃以上に上昇するという現象が観
測されたことが、『飯島賢二他、応用物理、第６２巻第
１２号（１９９３）、ｐ．１２５０〜１２５１』に報告
されている。この文献によれば、上述したような現象が
生じるのは、ＢａＴｉＯ3 の薄膜がＰｔの格子定数に合
わせるようにエピタキシャル成長して、ペロブスカイト
型結晶構造を有する格子のａ軸が縮みｃ軸が伸びるから
であると考えられている。但し、ここでキュリー温度の
上昇が観測されているのは、非常に膜厚の薄いＢａＴｉ
Ｏ3 の薄膜においてであり、例えば１０ｎｍ以上に膜厚
が厚いとミスフィット転移によりペロブスカイト型結晶
構造を有する格子がＢａＴｉＯ3 本来の格子定数に戻っ
てしまう傾向があるため、キュリー温度の大きな上昇は
期待できない。
エピタキシャル成長したＢａＴｉＯ3 の薄膜において、
キュリー温度が２００℃以上に上昇するという現象が観
測されたことが、『飯島賢二他、応用物理、第６２巻第
１２号（１９９３）、ｐ．１２５０〜１２５１』に報告
されている。この文献によれば、上述したような現象が
生じるのは、ＢａＴｉＯ3 の薄膜がＰｔの格子定数に合
わせるようにエピタキシャル成長して、ペロブスカイト
型結晶構造を有する格子のａ軸が縮みｃ軸が伸びるから
であると考えられている。但し、ここでキュリー温度の
上昇が観測されているのは、非常に膜厚の薄いＢａＴｉ
Ｏ3 の薄膜においてであり、例えば１０ｎｍ以上に膜厚
が厚いとミスフィット転移によりペロブスカイト型結晶
構造を有する格子がＢａＴｉＯ3 本来の格子定数に戻っ
てしまう傾向があるため、キュリー温度の大きな上昇は
期待できない。
【００１０】しかるに強誘電体薄膜は、膜厚が１μｍ以
下の領域では一般に薄くなればなるほど残留分極が小さ
くなる傾向があるといわれている。実際上述した文献に
おいても、膜厚１００ｎｍ以下のＢａＴｉＯ3 の薄膜で
は残留分極は２〜３μＣ／ｃｍ2 以下である。従って、
膜厚１０ｎｍ以下程度のＢａＴｉＯ3 の薄膜で仮にキュ
リー温度を大きく上昇させることができたとしても、強
誘電体薄膜としては実用的な残留分極が得られない。こ
のため、ＢａＴｉＯ3 の薄膜を強誘電体メモリのキャパ
シタに適用することはやはり難しい状況にある。
下の領域では一般に薄くなればなるほど残留分極が小さ
くなる傾向があるといわれている。実際上述した文献に
おいても、膜厚１００ｎｍ以下のＢａＴｉＯ3 の薄膜で
は残留分極は２〜３μＣ／ｃｍ2 以下である。従って、
膜厚１０ｎｍ以下程度のＢａＴｉＯ3 の薄膜で仮にキュ
リー温度を大きく上昇させることができたとしても、強
誘電体薄膜としては実用的な残留分極が得られない。こ
のため、ＢａＴｉＯ3 の薄膜を強誘電体メモリのキャパ
シタに適用することはやはり難しい状況にある。
【００１１】また最近は、通常のＤＲＡＭにおいても近
年の高集積化に対応して、従来のシリコンの酸化物（Ｓ
ｉＯ2 ）やシリコンの窒化物（Ｓｉ3 Ｎ4 ）に代わり、
比誘電率の大きなペロブスカイト型結晶構造を有する誘
電性材料を用いることが検討されている。即ちここで
は、キュリー温度が室温以下で強誘電性を示さない（常
誘電性の）チタン酸ストロンチウム（ＳｒＴｉＯ3 ）や
チタン酸カルシウム（ＣａＴｉＯ3 ）等のペロブスカイ
ト型結晶構造を有する誘電性材料を用いて、メモリセル
のキャパシタを大容量化しその面積を縮小することが試
みられている。しかしながら、これらのペロブスカイト
型結晶構造を有する誘電性材料においては、薄膜化した
ときに誘電性材料の本来の比誘電率から期待されるほど
の大きな容量が得られておらず、また容量の温度依存性
が不充分である等の問題があり、いまだＤＲＡＭでの実
用化には至っていない。
年の高集積化に対応して、従来のシリコンの酸化物（Ｓ
ｉＯ2 ）やシリコンの窒化物（Ｓｉ3 Ｎ4 ）に代わり、
比誘電率の大きなペロブスカイト型結晶構造を有する誘
電性材料を用いることが検討されている。即ちここで
は、キュリー温度が室温以下で強誘電性を示さない（常
誘電性の）チタン酸ストロンチウム（ＳｒＴｉＯ3 ）や
チタン酸カルシウム（ＣａＴｉＯ3 ）等のペロブスカイ
ト型結晶構造を有する誘電性材料を用いて、メモリセル
のキャパシタを大容量化しその面積を縮小することが試
みられている。しかしながら、これらのペロブスカイト
型結晶構造を有する誘電性材料においては、薄膜化した
ときに誘電性材料の本来の比誘電率から期待されるほど
の大きな容量が得られておらず、また容量の温度依存性
が不充分である等の問題があり、いまだＤＲＡＭでの実
用化には至っていない。
【００１２】例えば、ＳｒＴｉＯ3 ，ＢａＴｉＯ3 ，Ｐ
ｂＴｉＯ3 ，ＰｂＺｒＯ3 などはバルク材として単一組
成並びに相互の固溶体組成で１００以上１０００にも及
ぶ比誘電率を有することが知られており、セラミック・
コンデンサに広く用いられている。
ｂＴｉＯ3 ，ＰｂＺｒＯ3 などはバルク材として単一組
成並びに相互の固溶体組成で１００以上１０００にも及
ぶ比誘電率を有することが知られており、セラミック・
コンデンサに広く用いられている。
【００１３】しかしながら、これらＳｒＴｉＯ3 などの
薄膜は、容量を大きくするために単に薄膜化したので
は、比誘電率が徐々に低下するという問題点がある。例
えば、バルク材では優に比誘電率が１０００を越えるＢ
ａ1-x Ｓｒx ＴｉＯ3 では、膜厚が３０ｎｍになると比
誘電率は２５０程度に低下するため、電荷蓄積能力を表
すＳｉＯ2 換算膜厚は０．４ｎｍ程度にとどまる。従っ
て、１ＧビットクラスのＤＲＡＭを作成する場合には、
ＢａＳｒＴｉＯ3 誘電体膜を使用した薄膜キャパシタを
平面的に構成するのでは蓄積電荷量が足りず、アスペク
ト比２以上の立体形状にする必要があり、作成が更に困
難になるという問題点がある。
薄膜は、容量を大きくするために単に薄膜化したので
は、比誘電率が徐々に低下するという問題点がある。例
えば、バルク材では優に比誘電率が１０００を越えるＢ
ａ1-x Ｓｒx ＴｉＯ3 では、膜厚が３０ｎｍになると比
誘電率は２５０程度に低下するため、電荷蓄積能力を表
すＳｉＯ2 換算膜厚は０．４ｎｍ程度にとどまる。従っ
て、１ＧビットクラスのＤＲＡＭを作成する場合には、
ＢａＳｒＴｉＯ3 誘電体膜を使用した薄膜キャパシタを
平面的に構成するのでは蓄積電荷量が足りず、アスペク
ト比２以上の立体形状にする必要があり、作成が更に困
難になるという問題点がある。
【００１４】さらに、強誘電体薄膜を使用した半導体記
憶装置、即ちＦＲＡＭなどの強誘電体メモリにおいても
全く同様の問題点がある。例えば、現在ＦＲＡＭに使用
されているＰｂＺｒ1-x Ｔｉx Ｏ3 の薄膜においても、
薄膜化を進めると強誘電性が失われていく傾向があり、
最低でも２００ｎｍの膜厚が必要である。しかしなが
ら、このような厚い誘電体膜を使用する場合には、高集
積化が非常に困難である。
憶装置、即ちＦＲＡＭなどの強誘電体メモリにおいても
全く同様の問題点がある。例えば、現在ＦＲＡＭに使用
されているＰｂＺｒ1-x Ｔｉx Ｏ3 の薄膜においても、
薄膜化を進めると強誘電性が失われていく傾向があり、
最低でも２００ｎｍの膜厚が必要である。しかしなが
ら、このような厚い誘電体膜を使用する場合には、高集
積化が非常に困難である。
【００１５】しかも、結晶性の誘電性材料では、前述し
たように、特にその特性が結晶構造や組成に大きく依存
する。従って、メモリセルのキャパシタに用いる際は、
成膜時に結晶構造や組成が正確に制御されないと、メモ
リセル間でキャパシタの容量などにばらつきが生じて、
半導体記憶装置の信頼性が損なわれてしまう。しかるに
これまでのところ、このような結晶性の誘電性材料をメ
モリセルのキャパシタに用いた半導体記憶装置につい
て、メモリセル間でのキャパシタの容量のぱらつきを抑
えながら高集積化を図る有効な技術は確立されていな
い。
たように、特にその特性が結晶構造や組成に大きく依存
する。従って、メモリセルのキャパシタに用いる際は、
成膜時に結晶構造や組成が正確に制御されないと、メモ
リセル間でキャパシタの容量などにばらつきが生じて、
半導体記憶装置の信頼性が損なわれてしまう。しかるに
これまでのところ、このような結晶性の誘電性材料をメ
モリセルのキャパシタに用いた半導体記憶装置につい
て、メモリセル間でのキャパシタの容量のぱらつきを抑
えながら高集積化を図る有効な技術は確立されていな
い。
【００１６】また、ここで用いられる強誘電体薄膜は、
残留分極，抗電界や耐疲労特性等について、強誘電体メ
モリの機能を実現するために高い性能が求められてい
る。例えば、このメモリの書込み・読み出しは、強誘電
体薄膜が繰り返し電荷蓄積・電荷放出を行うことを意味
し、このとき、抗電界や残留分極の減少といった疲労が
問題となっている。この疲労の一つの原因として、誘電
体薄膜・電極の界面に蓄積した電荷による誘電体ドメイ
ンのピニングが挙げられるが、このピニングを減少させ
るために界面電荷発生の少ない電極材料を用いると、今
度はリーク電流が増加するといった問題点が起こる。
残留分極，抗電界や耐疲労特性等について、強誘電体メ
モリの機能を実現するために高い性能が求められてい
る。例えば、このメモリの書込み・読み出しは、強誘電
体薄膜が繰り返し電荷蓄積・電荷放出を行うことを意味
し、このとき、抗電界や残留分極の減少といった疲労が
問題となっている。この疲労の一つの原因として、誘電
体薄膜・電極の界面に蓄積した電荷による誘電体ドメイ
ンのピニングが挙げられるが、このピニングを減少させ
るために界面電荷発生の少ない電極材料を用いると、今
度はリーク電流が増加するといった問題点が起こる。
【００１７】一方、上記疲労を軽減するために、情報の
読み出しに際して分極反転を起こさない電界、即ち抗電
界以下の電界を印加してＤＲＡＭを動作させることで、
非破壊読み出しを行う手法も考案されているが、この場
合は情報の読み出しに有効な蓄積電荷量が減少してしま
い、キャパシタの容量を更に増加させる必要が生じてく
ることになり、更に優れた特性を有する誘電性材料を用
いなければならないことになる。
読み出しに際して分極反転を起こさない電界、即ち抗電
界以下の電界を印加してＤＲＡＭを動作させることで、
非破壊読み出しを行う手法も考案されているが、この場
合は情報の読み出しに有効な蓄積電荷量が減少してしま
い、キャパシタの容量を更に増加させる必要が生じてく
ることになり、更に優れた特性を有する誘電性材料を用
いなければならないことになる。
【００１８】さらに、強誘電体メモリにおいては、その
大集積化に対応して強誘電体薄膜の膜厚を薄くすると、
リーク電流の増加が問題となってくる。そして、膜厚の
低減と共に、上記疲労も顕著となってしまう。このよう
に強誘電体薄膜を使用した薄膜キャパシタでは、誘電体
膜の厚さに関して幾つかの相反律が存在し、小型で残留
分極が大きく、そしてリーク電流が小さいという、強誘
電体メモリに必要な特性を全て満足することは困難であ
った。
大集積化に対応して強誘電体薄膜の膜厚を薄くすると、
リーク電流の増加が問題となってくる。そして、膜厚の
低減と共に、上記疲労も顕著となってしまう。このよう
に強誘電体薄膜を使用した薄膜キャパシタでは、誘電体
膜の厚さに関して幾つかの相反律が存在し、小型で残留
分極が大きく、そしてリーク電流が小さいという、強誘
電体メモリに必要な特性を全て満足することは困難であ
った。
【００１９】
【発明が解決しようとする課題】このように従来、強誘
電体メモリやＤＲＡＭの薄膜キャパシタ等に使用される
ペロブスカイト型結晶構造を有する誘電体膜において
は、エピタキシャル成長により形成しかつ膜厚を薄くす
ることにより、キュリー温度を上昇させることができ
る。しかし、膜厚を薄くすると残留分極が小さくなり、
また薄膜化したときに誘電性材料の本来の比誘電率から
期待されるほどの大きな容量が得られておらず、さらに
容量の温度依存性が不充分である等の問題がある。この
ため、ペロブスカイト型結晶構造を有する誘電体膜を薄
膜キャパシタに適用しても十分な効果は得られていない
のが現状であった。
電体メモリやＤＲＡＭの薄膜キャパシタ等に使用される
ペロブスカイト型結晶構造を有する誘電体膜において
は、エピタキシャル成長により形成しかつ膜厚を薄くす
ることにより、キュリー温度を上昇させることができ
る。しかし、膜厚を薄くすると残留分極が小さくなり、
また薄膜化したときに誘電性材料の本来の比誘電率から
期待されるほどの大きな容量が得られておらず、さらに
容量の温度依存性が不充分である等の問題がある。この
ため、ペロブスカイト型結晶構造を有する誘電体膜を薄
膜キャパシタに適用しても十分な効果は得られていない
のが現状であった。
【００２０】即ち、ペロブスカイト型結晶構造を有する
誘電体膜は薄膜化すると誘電特性が劣化するという本質
的な大きな問題点を抱えており、半導体記憶装置のメモ
リセルのキャパシタに使用するときの大きな問題点とな
っている。また、このような結晶性の誘電性材料をメモ
リセルのキャパシタに用いる際には、メモリセル間での
キャパシタの容量のばらつきを抑えることが、半導体記
憶装置の信頼性を確保する上で非常に重要となる。さら
に、残留分極を記憶の基本原理とした強誘電体メモリで
は、抗電界や残留分極の減少といった疲労が問題となっ
ている。
誘電体膜は薄膜化すると誘電特性が劣化するという本質
的な大きな問題点を抱えており、半導体記憶装置のメモ
リセルのキャパシタに使用するときの大きな問題点とな
っている。また、このような結晶性の誘電性材料をメモ
リセルのキャパシタに用いる際には、メモリセル間での
キャパシタの容量のばらつきを抑えることが、半導体記
憶装置の信頼性を確保する上で非常に重要となる。さら
に、残留分極を記憶の基本原理とした強誘電体メモリで
は、抗電界や残留分極の減少といった疲労が問題となっ
ている。
【００２１】本発明は、上記事情に鑑みてなされたもの
で、その目的とするところは、第一に、強誘電体メモリ
やＤＲＡＭの薄膜キャパシタ等に使用されるペロブスカ
イト型結晶構造を有する誘電体膜において、そのキュリ
ー温度を誘電性材料本来のキュリー温度よりも高め、ひ
いては誘電体膜が強誘電性を示す温度範囲が広く残留分
極の値が実用的に充分に大きな薄膜キャパシタや、容量
が大きくしかも容量の温度依存性が良好な薄膜キャパシ
タを提供することにある。
で、その目的とするところは、第一に、強誘電体メモリ
やＤＲＡＭの薄膜キャパシタ等に使用されるペロブスカ
イト型結晶構造を有する誘電体膜において、そのキュリ
ー温度を誘電性材料本来のキュリー温度よりも高め、ひ
いては誘電体膜が強誘電性を示す温度範囲が広く残留分
極の値が実用的に充分に大きな薄膜キャパシタや、容量
が大きくしかも容量の温度依存性が良好な薄膜キャパシ
タを提供することにある。
【００２２】また、本発明の別の目的は、このような誘
電体膜をメモリセルのキャパシタに使用して、セル間で
のキャパシタの容量などのばらつきが小さく、しかもキ
ャパシタにおける残留分極が大きくかつ安定に動作し得
る強誘電体メモリや、キャパシタの容量が広い温度範囲
にわたって大きく高集積化の可能なＤＲＡＭ等の半導体
記憶装置を提供することにある。
電体膜をメモリセルのキャパシタに使用して、セル間で
のキャパシタの容量などのばらつきが小さく、しかもキ
ャパシタにおける残留分極が大きくかつ安定に動作し得
る強誘電体メモリや、キャパシタの容量が広い温度範囲
にわたって大きく高集積化の可能なＤＲＡＭ等の半導体
記憶装置を提供することにある。
【００２３】さらに、本発明の別の目的は、情報の読出
しに伴う薄膜キャパシタの残留分極の低下や抗電界の低
下といった疲労が少ない半導体記憶装置を提供すること
にある。
しに伴う薄膜キャパシタの残留分極の低下や抗電界の低
下といった疲労が少ない半導体記憶装置を提供すること
にある。
【００２４】
【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。
に本発明は、次のような構成を採用している。
【００２５】即ち、本発明は第１に、少なくとも表面が
正方晶系の（００１）面及び立方晶系のいずれかに属す
る結晶構造を有する導電性材料からなる導電性基板と、
この導電性基板の上にエピタキシャル成長した正方晶系
及び立方晶系のいずれかに属するペロブスカイト型結晶
構造を有する誘電性材料からなる誘電体膜と、この誘電
体膜の上に形成された上部電極とを具備した薄膜キャパ
シタにおいて、前記誘電性材料本来のキュリー温度が室
温以下で、かつこの誘電性材料からなる誘電体膜が室温
で強誘電性を示すことを特徴とする（請求項３）。
正方晶系の（００１）面及び立方晶系のいずれかに属す
る結晶構造を有する導電性材料からなる導電性基板と、
この導電性基板の上にエピタキシャル成長した正方晶系
及び立方晶系のいずれかに属するペロブスカイト型結晶
構造を有する誘電性材料からなる誘電体膜と、この誘電
体膜の上に形成された上部電極とを具備した薄膜キャパ
シタにおいて、前記誘電性材料本来のキュリー温度が室
温以下で、かつこの誘電性材料からなる誘電体膜が室温
で強誘電性を示すことを特徴とする（請求項３）。
【００２６】
【００２７】さらに、第１の電極と、この第１の電極上
にエピタキシャル成長した正方晶系及び六方晶系のいず
れかに属するペロブスカイト型結晶構造である誘電性材
料からなる誘電体膜と、この誘電体膜の上に形成された
第２の電極とを具備した薄膜キャパシタにおいて、前記
誘電体膜の膜厚が１５ｎｍ以上であり、エピタキシャル
成長後の誘電性材料のＣ軸長Ｃe とこのＣ軸長Ｃe と対
応するエピタキシャル成長前の誘電性材料本来の正方晶
系のＣ軸長或いは六方晶系ａ軸長Ｃo とが、Ｃe ／Ｃo
≧１．０２の関係式を満足することを特徴とする（請求
項１）。
にエピタキシャル成長した正方晶系及び六方晶系のいず
れかに属するペロブスカイト型結晶構造である誘電性材
料からなる誘電体膜と、この誘電体膜の上に形成された
第２の電極とを具備した薄膜キャパシタにおいて、前記
誘電体膜の膜厚が１５ｎｍ以上であり、エピタキシャル
成長後の誘電性材料のＣ軸長Ｃe とこのＣ軸長Ｃe と対
応するエピタキシャル成長前の誘電性材料本来の正方晶
系のＣ軸長或いは六方晶系ａ軸長Ｃo とが、Ｃe ／Ｃo
≧１．０２の関係式を満足することを特徴とする（請求
項１）。
【００２８】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 誘電性材料本来のキュリー温度が１５０℃以下で、
ペロブスカイト型結晶構造のａ軸長で表される誘電性材
料本来の格子定数ａ d と正方晶系及び立方晶系のいずれ
かの結晶構造のａ軸長で表される導電性材料本来の格子
定数ａ s とが、 １．００２≦ａ d ／ａ s ≦１．０１５ の関係式を満足すること 。 (2) 導電性基板が、基材とこの基材の上に形成された導
電性材料の薄膜からなること。 (3) 基材の少なくとも表面が、正方晶系の（００１）面
及び立方晶系のいずれかに属する結晶構造を有するこ
と。 (4) 導電性材料の薄膜の膜厚又は基材の上に形成された
第１の電極の厚さが８０ｎｍ以下であること。 (5) 誘電性材料が一般式（Ｂａx Ｓｒ1-x ）ＴｉＯ3
（０．３０≦ｘ≦０．９０）で表されるペロブスカイト
組成を有すること。 (6) 誘電体膜の膜厚が７０ｎｍ以上であること。 (7) 誘電性材料本来のキュリー温度が室温以下で、かつ
この誘電性材料からなる誘電体膜が室温で強誘電性を示
すこと。 (8) 請求項１又は３に記載の薄膜キャパシタと、この薄
膜キャパシタに接続して設けられたスイッチングトラン
ジスタと、を具備したメモリセルをマトリックス状に配
置して半導体記憶装置を構成すること。(9) 誘電性材料が一般式ＡＢＯ 3 （但し式中、ＡはＢ
ａ，Ｓｒ，Ｃａからなる群より選ばれた少なくとも１
種、ＢはＴｉ，Ｚｒ，Ｈｆ，Ｓｎ，（Ｍｇ 1/3 Ｎｂ
2/3 ），（Ｍｇ 1/3 Ｔａ 2/3 ），（Ｚｎ 1/3 Ｎｂ
2/3 ），（Ｚｎ 1/3 Ｔａ 2/3 ），（Ｍｇ 1/2 Ｔｅ
1/2 ），（Ｃｏ 1/2 Ｗ 1/2 ），（Ｍｇ 1/2 Ｗ 1/2 ），
（Ｍｎ 1/2 Ｗ 1/2 ），（Ｓｃ 1/2 Ｎｂ 1/2 ），（Ｍｎ 1/2
Ｎｂ 1/2 ），（Ｓｃ 1/2 Ｔａ 1/2 ），（Ｆｅ 1/2 Ｎｂ
1/2 ），（Ｉｎ 1/2 Ｎｂ 1/2 ），（Ｆｅ 1/2 Ｔａ
1/2 ），（Ｃｄ 1/3 Ｎｂ 2/3 ），（Ｃｏ 1/3 Ｎｂ
2/3 ），（Ｎｉ 1/3 Ｎｂ 2/3 ），（Ｃｏ 1/3 Ｔａ
2/3 ），（Ｎｉ 1/3 Ｔａ 2/3 ）からなる群より選ばれた
少なくとも１種） で表されるペロブスカイト組成を有す
ること。
は、次のものがあげられる。 (1) 誘電性材料本来のキュリー温度が１５０℃以下で、
ペロブスカイト型結晶構造のａ軸長で表される誘電性材
料本来の格子定数ａ d と正方晶系及び立方晶系のいずれ
かの結晶構造のａ軸長で表される導電性材料本来の格子
定数ａ s とが、 １．００２≦ａ d ／ａ s ≦１．０１５ の関係式を満足すること 。 (2) 導電性基板が、基材とこの基材の上に形成された導
電性材料の薄膜からなること。 (3) 基材の少なくとも表面が、正方晶系の（００１）面
及び立方晶系のいずれかに属する結晶構造を有するこ
と。 (4) 導電性材料の薄膜の膜厚又は基材の上に形成された
第１の電極の厚さが８０ｎｍ以下であること。 (5) 誘電性材料が一般式（Ｂａx Ｓｒ1-x ）ＴｉＯ3
（０．３０≦ｘ≦０．９０）で表されるペロブスカイト
組成を有すること。 (6) 誘電体膜の膜厚が７０ｎｍ以上であること。 (7) 誘電性材料本来のキュリー温度が室温以下で、かつ
この誘電性材料からなる誘電体膜が室温で強誘電性を示
すこと。 (8) 請求項１又は３に記載の薄膜キャパシタと、この薄
膜キャパシタに接続して設けられたスイッチングトラン
ジスタと、を具備したメモリセルをマトリックス状に配
置して半導体記憶装置を構成すること。(9) 誘電性材料が一般式ＡＢＯ 3 （但し式中、ＡはＢ
ａ，Ｓｒ，Ｃａからなる群より選ばれた少なくとも１
種、ＢはＴｉ，Ｚｒ，Ｈｆ，Ｓｎ，（Ｍｇ 1/3 Ｎｂ
2/3 ），（Ｍｇ 1/3 Ｔａ 2/3 ），（Ｚｎ 1/3 Ｎｂ
2/3 ），（Ｚｎ 1/3 Ｔａ 2/3 ），（Ｍｇ 1/2 Ｔｅ
1/2 ），（Ｃｏ 1/2 Ｗ 1/2 ），（Ｍｇ 1/2 Ｗ 1/2 ），
（Ｍｎ 1/2 Ｗ 1/2 ），（Ｓｃ 1/2 Ｎｂ 1/2 ），（Ｍｎ 1/2
Ｎｂ 1/2 ），（Ｓｃ 1/2 Ｔａ 1/2 ），（Ｆｅ 1/2 Ｎｂ
1/2 ），（Ｉｎ 1/2 Ｎｂ 1/2 ），（Ｆｅ 1/2 Ｔａ
1/2 ），（Ｃｄ 1/3 Ｎｂ 2/3 ），（Ｃｏ 1/3 Ｎｂ
2/3 ），（Ｎｉ 1/3 Ｎｂ 2/3 ），（Ｃｏ 1/3 Ｔａ
2/3 ），（Ｎｉ 1/3 Ｔａ 2/3 ）からなる群より選ばれた
少なくとも１種） で表されるペロブスカイト組成を有す
ること。
【００２９】また、本発明は第２に、第１の電極とこの
第１の電極上にエピタキシャル成長した結晶性の誘電性
材料からなる誘電体膜とこの誘電体膜の上に形成された
第２の電極とを備えた薄膜キャパシタと、この薄膜キャ
パシタに接続して設けられたスイッチングトランジスタ
とを具備したメモリセルがシリコン基板上にマトリック
ス配置されてなる半導体記憶装置において、前記シリコ
ン基板上に一部開口を有する絶縁膜を介して（１００）
配向シリコン層が成長され、この（１００）配向シリコ
ン層上に（１００）配向のエピタキシャルバリア層を介
して前記薄膜キャパシタの誘電体膜が形成されてなるこ
とを特徴とする（請求項１１）。
第１の電極上にエピタキシャル成長した結晶性の誘電性
材料からなる誘電体膜とこの誘電体膜の上に形成された
第２の電極とを備えた薄膜キャパシタと、この薄膜キャ
パシタに接続して設けられたスイッチングトランジスタ
とを具備したメモリセルがシリコン基板上にマトリック
ス配置されてなる半導体記憶装置において、前記シリコ
ン基板上に一部開口を有する絶縁膜を介して（１００）
配向シリコン層が成長され、この（１００）配向シリコ
ン層上に（１００）配向のエピタキシャルバリア層を介
して前記薄膜キャパシタの誘電体膜が形成されてなるこ
とを特徴とする（請求項１１）。
【００３０】なお、この発明の半導体記憶装置は、前記
スイッチングトランジスタを形成したシリコン基板上に
一部開口を有する絶縁膜を形成する工程と、前記絶縁膜
上に該絶縁膜の開口をシードとして（１００）配向シリ
コン層を成長する工程と、前記（１００）配向シリコン
層上に前記結晶性の誘電性材料をエピタキシャル成長す
る工程とを含む製造プロセスで製造され得る。
スイッチングトランジスタを形成したシリコン基板上に
一部開口を有する絶縁膜を形成する工程と、前記絶縁膜
上に該絶縁膜の開口をシードとして（１００）配向シリ
コン層を成長する工程と、前記（１００）配向シリコン
層上に前記結晶性の誘電性材料をエピタキシャル成長す
る工程とを含む製造プロセスで製造され得る。
【００３１】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 誘電性材料が、ペロブスカイト結晶構造ないしは層
状ペロブスカイト結晶構造を有すること。 (2) （１００）配向シリコン層が、単結晶シリコン膜で
あること。 (3) シリコン基板上に成長した単結晶シリコン層が、シ
リコン基板に対する選択成長法で作成されたもの、即ち
単結晶シリコンの選択エピタキシャル成長したもの、或
いはアモルファスシリコンの選択成長後にシリコン基板
から固相成長させて単結晶化したものであること。 (4) 誘電体膜と（１００）配向シリコン層の間に、相互
の拡散を防ぐためのバリア層ないしは下部電極層をエピ
タキシャル成長させたこと。
は、次のものがあげられる。 (1) 誘電性材料が、ペロブスカイト結晶構造ないしは層
状ペロブスカイト結晶構造を有すること。 (2) （１００）配向シリコン層が、単結晶シリコン膜で
あること。 (3) シリコン基板上に成長した単結晶シリコン層が、シ
リコン基板に対する選択成長法で作成されたもの、即ち
単結晶シリコンの選択エピタキシャル成長したもの、或
いはアモルファスシリコンの選択成長後にシリコン基板
から固相成長させて単結晶化したものであること。 (4) 誘電体膜と（１００）配向シリコン層の間に、相互
の拡散を防ぐためのバリア層ないしは下部電極層をエピ
タキシャル成長させたこと。
【００３２】さらに、本発明の第３は、請求項１０又は
１１記載の半導体記憶装置において、前記薄膜キャパシ
タの誘電体膜が室温で強誘電性を示し、この誘電体膜に
抗電界以上の電界を印加することで、誘電体膜・電極の
界面抵抗が誘電体膜の分極方向によって変化することを
利用して情報の書き込みを行い、抗電界以下の電界を印
加した際のリーク電流値変化を利用して情報の非破壊読
み出しを行うことを特徴とする（請求項１２）。
１１記載の半導体記憶装置において、前記薄膜キャパシ
タの誘電体膜が室温で強誘電性を示し、この誘電体膜に
抗電界以上の電界を印加することで、誘電体膜・電極の
界面抵抗が誘電体膜の分極方向によって変化することを
利用して情報の書き込みを行い、抗電界以下の電界を印
加した際のリーク電流値変化を利用して情報の非破壊読
み出しを行うことを特徴とする（請求項１２）。
【００３３】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) 薄膜キャパシタが互いに実質的な仕事関数の異なる
１対の電極を具備すること。 (2) 片側の電極がＲｕＯ2 或いはＲｅＯ3 又はＰｔ，Ｉ
ｒ，Ｒｈ，Ｏｓから選ばれた少なくとも一種からなり、
一方の電極がペロブスカイト型性酸化物からなること。 (3) 薄膜キャパシタの誘電体膜がＢａ1-x Ｓｒx ＴｉＯ
3 （０．１≦ｘ≦０．９）であり、一方の電極材料上に
エピタキシャル成長した薄膜であること。 (4) 誘電体膜がＢａ1-x-y Ｓｒx ＲＥy ＴｉＯ3 （０．
１≦ｘ≦０．９、ＲＥは希土類元素から選ばれた少なく
とも一種、０．０００１≦ｙ≦０．１）であり、一方の
電極材料上にエピタキシャル成長した薄膜であること。 (5) 少なくとも一方の電極材料にペロブスカイト型酸化
物ＡＢＯ3 （但し、Ａはペロブスカイト結晶構造中のＡ
サイト構成元素であり、アルカリ土類金属、希土類金
属、Ｙから選ばれた少なくとも２種、ＢはＢサイト構成
元素を表し、遷移金属から選ばれた少なくとも１種）を
用いること。
は、次のものがあげられる。 (1) 薄膜キャパシタが互いに実質的な仕事関数の異なる
１対の電極を具備すること。 (2) 片側の電極がＲｕＯ2 或いはＲｅＯ3 又はＰｔ，Ｉ
ｒ，Ｒｈ，Ｏｓから選ばれた少なくとも一種からなり、
一方の電極がペロブスカイト型性酸化物からなること。 (3) 薄膜キャパシタの誘電体膜がＢａ1-x Ｓｒx ＴｉＯ
3 （０．１≦ｘ≦０．９）であり、一方の電極材料上に
エピタキシャル成長した薄膜であること。 (4) 誘電体膜がＢａ1-x-y Ｓｒx ＲＥy ＴｉＯ3 （０．
１≦ｘ≦０．９、ＲＥは希土類元素から選ばれた少なく
とも一種、０．０００１≦ｙ≦０．１）であり、一方の
電極材料上にエピタキシャル成長した薄膜であること。 (5) 少なくとも一方の電極材料にペロブスカイト型酸化
物ＡＢＯ3 （但し、Ａはペロブスカイト結晶構造中のＡ
サイト構成元素であり、アルカリ土類金属、希土類金
属、Ｙから選ばれた少なくとも２種、ＢはＢサイト構成
元素を表し、遷移金属から選ばれた少なくとも１種）を
用いること。
【００３４】
【作用】本発明では第１に、キュリー温度を誘電性材料
本来のキュリー温度よりも高くし、かつ残留分極の値や
容量を実用的に充分に大きくするために、誘電体膜に用
いられる誘電性材料本来の格子定数ａd と誘電体膜の下
地となる導電性材料本来の格子定数ａs との比の値を
１．００２≦ａd ／ａs ≦１．０１５の範囲に設定し、
ペロブスカイト型結晶構造を有する格子のａ軸が縮みｃ
軸が伸びた誘電体膜を充分な膜厚で形成している。
本来のキュリー温度よりも高くし、かつ残留分極の値や
容量を実用的に充分に大きくするために、誘電体膜に用
いられる誘電性材料本来の格子定数ａd と誘電体膜の下
地となる導電性材料本来の格子定数ａs との比の値を
１．００２≦ａd ／ａs ≦１．０１５の範囲に設定し、
ペロブスカイト型結晶構造を有する格子のａ軸が縮みｃ
軸が伸びた誘電体膜を充分な膜厚で形成している。
【００３５】本発明でａd ／ａs の値を１．００２以上
に限定した理由は、１．００２より小さいと誘電体膜の
キュリー温度が誘電性材料本来のキュリー温度よりも上
昇しないか、また上昇してもごく僅かとなってしまうか
らである。一方、ａd ／ａsの値を１．０１５以下に限
定した理由は、１．０１５より大きいと誘電体膜を導電
性基板の上にエピタキシャル成長させたときに、途中で
ミスフィット転移が入るため、膜厚７０ｎｍ以上の厚い
誘電体膜についてやはり充分なキュリー温度の上昇が得
られないためである。また、ａd ／ａs の値が１．０１
５より大きいときは、膜厚７０ｎｍ未満の薄い誘電体膜
についてキュリー温度を上昇させることができたとして
も、その上昇は僅かなものとなる。さらに、ａd ／ａs
の値が１．００２以上１．０１１以下の範囲内の場合、
格子定数のミスフィットが小さいため、成膜温度によら
ず結晶性の良好な誘電体膜を容易にエピタキシャル成長
させることが可能となる点でより好ましい。
に限定した理由は、１．００２より小さいと誘電体膜の
キュリー温度が誘電性材料本来のキュリー温度よりも上
昇しないか、また上昇してもごく僅かとなってしまうか
らである。一方、ａd ／ａsの値を１．０１５以下に限
定した理由は、１．０１５より大きいと誘電体膜を導電
性基板の上にエピタキシャル成長させたときに、途中で
ミスフィット転移が入るため、膜厚７０ｎｍ以上の厚い
誘電体膜についてやはり充分なキュリー温度の上昇が得
られないためである。また、ａd ／ａs の値が１．０１
５より大きいときは、膜厚７０ｎｍ未満の薄い誘電体膜
についてキュリー温度を上昇させることができたとして
も、その上昇は僅かなものとなる。さらに、ａd ／ａs
の値が１．００２以上１．０１１以下の範囲内の場合、
格子定数のミスフィットが小さいため、成膜温度によら
ず結晶性の良好な誘電体膜を容易にエピタキシャル成長
させることが可能となる点でより好ましい。
【００３６】本発明において、導電性基板としては少な
くとも表面が導電性で、かつ正方晶系の（００１）面又
は立方晶系に属する結晶構造を有するものであれば特に
限定されず用いることができる。従って、立方晶系の結
晶構造である場合は特に面方位は規定されないが、表面
が立方晶系の（１００）面に属する結晶構造を有するも
のが、その上に誘電性材料をエピタキシャル成長させや
すく好ましい。具体的には、例えばＰｔ等の金属や、Ｎ
ｂ等の添加によって低抵抗化した（Ｂａx Ｓｒ1-x ）Ｔ
ｉＯ3 （０≦ｘ≦１）等ペロブスカイト型結晶構造を有
する導電性化合物の単結晶の基板をそのまま用いること
もできるし、これらの導電性材料の薄膜を絶縁性のＭｇ
Ｏ（１００）単結晶やＳｒＴｉＯ3 単結晶等の基材の上
にエピタキシャル成長等の方法で成膜した基板を用いる
ことも可能である。なおここで、Ｐｔのような導電性材
料の薄膜をＭｇＯ（１００）単結晶等の基材の上に成膜
して導電性基板とする場合は、導電性基板表面の結晶構
造を正方晶系の（００１）面または立方晶系に制御する
観点から、少なくともその表面が正方晶系の（００１）
面または立方晶系に属する結晶構造を有する基材を用い
ることが好ましい。また、この基材表面の結晶構造のａ
軸長で表される格子定数をａs0としたとき、ａd ／ａs0
の値がａd ／ａs の値と同様に１．００２≦ａd ／ａ
s0≦１．０１５の関係を満足することが、誘電体膜のキ
ュリー温度が上昇しやすくなる点でより好ましい。
くとも表面が導電性で、かつ正方晶系の（００１）面又
は立方晶系に属する結晶構造を有するものであれば特に
限定されず用いることができる。従って、立方晶系の結
晶構造である場合は特に面方位は規定されないが、表面
が立方晶系の（１００）面に属する結晶構造を有するも
のが、その上に誘電性材料をエピタキシャル成長させや
すく好ましい。具体的には、例えばＰｔ等の金属や、Ｎ
ｂ等の添加によって低抵抗化した（Ｂａx Ｓｒ1-x ）Ｔ
ｉＯ3 （０≦ｘ≦１）等ペロブスカイト型結晶構造を有
する導電性化合物の単結晶の基板をそのまま用いること
もできるし、これらの導電性材料の薄膜を絶縁性のＭｇ
Ｏ（１００）単結晶やＳｒＴｉＯ3 単結晶等の基材の上
にエピタキシャル成長等の方法で成膜した基板を用いる
ことも可能である。なおここで、Ｐｔのような導電性材
料の薄膜をＭｇＯ（１００）単結晶等の基材の上に成膜
して導電性基板とする場合は、導電性基板表面の結晶構
造を正方晶系の（００１）面または立方晶系に制御する
観点から、少なくともその表面が正方晶系の（００１）
面または立方晶系に属する結晶構造を有する基材を用い
ることが好ましい。また、この基材表面の結晶構造のａ
軸長で表される格子定数をａs0としたとき、ａd ／ａs0
の値がａd ／ａs の値と同様に１．００２≦ａd ／ａ
s0≦１．０１５の関係を満足することが、誘電体膜のキ
ュリー温度が上昇しやすくなる点でより好ましい。
【００３７】さらに、上述したように導電性材料の薄膜
を基材の上に成膜して導電性基板とする場合は、導電性
材料の薄膜の膜厚を８０ｎｍ以下とすることが好まし
い。即ち、導電性材料の薄膜の膜厚を８０ｎｍ以下とす
ることにより、その上に誘電体膜をエピタキシャル成長
させたときに７０ｎｍ以上程度に膜厚を厚くしても、誘
電体膜が下地の格子定数に合わせるようにエピタキシャ
ル成長して、ペロブスカイト型結晶構造を有する格子の
ａ軸が縮みｃ軸が伸びた状態を確実に保つことができ
る。これに対し、導電性材料の薄膜の膜厚が厚いと、ペ
ロブスカイト型結晶の成長段階で導電性材料の薄膜中に
塑性転移が入りやすくなる傾向がある。従って、導電性
材料の薄膜の膜厚が８０ｎｍを越える場合ａd とａs と
の比の値が所定の範囲内に設定されていても、誘電体膜
をエピタキシャル成長させた際に下地の導電性材料の薄
膜において誘電体膜の格子定数に合わせるような塑性転
移が入って、誘電体膜のキュリー温度を誘電性材料本来
のキュリー温度よりも高くすることができなくなるおそ
れがある。しかしながら、導電性材料の薄膜の膜厚が余
りに薄いと、下部電極としての機能が損なわれるおそれ
が生じるので、導電性材料の薄膜の膜厚は５０ｎｍ程度
であることが好ましい。
を基材の上に成膜して導電性基板とする場合は、導電性
材料の薄膜の膜厚を８０ｎｍ以下とすることが好まし
い。即ち、導電性材料の薄膜の膜厚を８０ｎｍ以下とす
ることにより、その上に誘電体膜をエピタキシャル成長
させたときに７０ｎｍ以上程度に膜厚を厚くしても、誘
電体膜が下地の格子定数に合わせるようにエピタキシャ
ル成長して、ペロブスカイト型結晶構造を有する格子の
ａ軸が縮みｃ軸が伸びた状態を確実に保つことができ
る。これに対し、導電性材料の薄膜の膜厚が厚いと、ペ
ロブスカイト型結晶の成長段階で導電性材料の薄膜中に
塑性転移が入りやすくなる傾向がある。従って、導電性
材料の薄膜の膜厚が８０ｎｍを越える場合ａd とａs と
の比の値が所定の範囲内に設定されていても、誘電体膜
をエピタキシャル成長させた際に下地の導電性材料の薄
膜において誘電体膜の格子定数に合わせるような塑性転
移が入って、誘電体膜のキュリー温度を誘電性材料本来
のキュリー温度よりも高くすることができなくなるおそ
れがある。しかしながら、導電性材料の薄膜の膜厚が余
りに薄いと、下部電極としての機能が損なわれるおそれ
が生じるので、導電性材料の薄膜の膜厚は５０ｎｍ程度
であることが好ましい。
【００３８】また、本発明で用いられ得るペロブスカイ
ト型結晶構造を有する誘電性材料としては、チタン酸バ
リウム（ＢａＴｉＯ3 ），チタン酸ストロンチウム（Ｓ
ｒＴｉＯ3 ），チタン酸カルシウム（ＣａＴｉＯ3 ），
スズ酸バリウム（ＢａＳｎＯ3 ），ジルコニウム酸バリ
ウム（ＢａＺｒＯ3 ）等の単純ペロブスカイト型酸化
物，マグネシウム酸ニオブ酸バリウム（Ｂａ（Ｍｇ1/3
Ｎｂ2/3 ）Ｏ3 ），マグネシウム酸タンタル酸バリウム
（Ｂａ（Ｍｇ1/3 Ｔａ2/3 ）Ｏ3 ）等の複合ペロブスカ
イト型酸化物や、これらの中から複数の酸化物を同時に
固溶させた系等が例示され、さらに化学量論比からの多
少のずれが許容されることはいうまでもない。
ト型結晶構造を有する誘電性材料としては、チタン酸バ
リウム（ＢａＴｉＯ3 ），チタン酸ストロンチウム（Ｓ
ｒＴｉＯ3 ），チタン酸カルシウム（ＣａＴｉＯ3 ），
スズ酸バリウム（ＢａＳｎＯ3 ），ジルコニウム酸バリ
ウム（ＢａＺｒＯ3 ）等の単純ペロブスカイト型酸化
物，マグネシウム酸ニオブ酸バリウム（Ｂａ（Ｍｇ1/3
Ｎｂ2/3 ）Ｏ3 ），マグネシウム酸タンタル酸バリウム
（Ｂａ（Ｍｇ1/3 Ｔａ2/3 ）Ｏ3 ）等の複合ペロブスカ
イト型酸化物や、これらの中から複数の酸化物を同時に
固溶させた系等が例示され、さらに化学量論比からの多
少のずれが許容されることはいうまでもない。
【００３９】このような誘電性材料からなる誘電体膜を
導電性基板の上にエピタキシャル成長させるときの成長
方位としては、誘電体膜及び導電性基板の正方晶系の
（００１）面あるいは立方晶系の（１００）面が互いに
平行となるように成長させることが好ましく、誘電体膜
の成膜方法としては、反応性蒸着、ｒｆスパッタリン
グ、レーザアブレーション、ＭＯＣＶＤ等が挙げられる
が、７０ｎｍ以上の厚い膜を形成するには特にスパッタ
リングが好ましい。また誘電体膜の膜厚は、強誘電体メ
モリに使用されたときに充分な残留分極あるいは実効誘
電率を得る観点から７０ｎｍ以上であることが好まし
く、実用上は７０ｎｍ以上１μｍ以下の範囲内であるこ
とが望まれる。但し、ＤＲＡＭ等に用いられる常誘電性
を示す誘電体膜については、７０ｎｍ未満の膜厚でもＤ
ＲＡＭのメモリセルのキャパシタ等に十分適用され得
る。
導電性基板の上にエピタキシャル成長させるときの成長
方位としては、誘電体膜及び導電性基板の正方晶系の
（００１）面あるいは立方晶系の（１００）面が互いに
平行となるように成長させることが好ましく、誘電体膜
の成膜方法としては、反応性蒸着、ｒｆスパッタリン
グ、レーザアブレーション、ＭＯＣＶＤ等が挙げられる
が、７０ｎｍ以上の厚い膜を形成するには特にスパッタ
リングが好ましい。また誘電体膜の膜厚は、強誘電体メ
モリに使用されたときに充分な残留分極あるいは実効誘
電率を得る観点から７０ｎｍ以上であることが好まし
く、実用上は７０ｎｍ以上１μｍ以下の範囲内であるこ
とが望まれる。但し、ＤＲＡＭ等に用いられる常誘電性
を示す誘電体膜については、７０ｎｍ未満の膜厚でもＤ
ＲＡＭのメモリセルのキャパシタ等に十分適用され得
る。
【００４０】なお、本発明において誘電性材料本来のキ
ュリー温度を１５０℃以下と規定した理由は、このよう
にキュリー温度がさほど高くない誘電性材料では、本発
明を適用することによるキュリー温度の上昇による効果
が極めて顕著であり、かつ導電性基板の上にエピタキシ
ャル成長させて強誘電性を示す誘電体膜を形成したとき
分極軸が膜厚方向に充分に揃って、結果的に分極反転の
繰り返しに対する劣化が小さい誘電体膜を形成し得るか
らである。即ち本発明は、上述した通りペロブスカイト
型結晶構造を有する格子のａ軸が縮みｃ軸が伸びた誘電
体膜を形成するというものであり、このように誘電体膜
と下地との格子定数の差異を利用して格子中に所定方向
の歪みを強制的に導入することで、キュリー温度が誘電
性材料本来の値よりも上昇する。ここで、キュリー温度
が１５０℃以下の誘電性材料は一般に室温での結晶の異
方性、換言すれば格子の自発的歪みが小さいので、格子
中に強制的に導入された歪みが格子の自発的歪みで相殺
されることが殆どなく、格子中への強制的な歪みの導入
が非常に有効となる。
ュリー温度を１５０℃以下と規定した理由は、このよう
にキュリー温度がさほど高くない誘電性材料では、本発
明を適用することによるキュリー温度の上昇による効果
が極めて顕著であり、かつ導電性基板の上にエピタキシ
ャル成長させて強誘電性を示す誘電体膜を形成したとき
分極軸が膜厚方向に充分に揃って、結果的に分極反転の
繰り返しに対する劣化が小さい誘電体膜を形成し得るか
らである。即ち本発明は、上述した通りペロブスカイト
型結晶構造を有する格子のａ軸が縮みｃ軸が伸びた誘電
体膜を形成するというものであり、このように誘電体膜
と下地との格子定数の差異を利用して格子中に所定方向
の歪みを強制的に導入することで、キュリー温度が誘電
性材料本来の値よりも上昇する。ここで、キュリー温度
が１５０℃以下の誘電性材料は一般に室温での結晶の異
方性、換言すれば格子の自発的歪みが小さいので、格子
中に強制的に導入された歪みが格子の自発的歪みで相殺
されることが殆どなく、格子中への強制的な歪みの導入
が非常に有効となる。
【００４１】しかるにキュリー温度が１５０℃を越える
誘電性材料は、通常大きな自発的歪みを格子中に有して
おり、かつ導電性基板の上にエピタキシャル成長させた
際には成膜時の応力や反電場を緩和するため、互いに格
子の自発的歪みの方向の異なる９０°分域等が誘電体膜
中に形成される。従って、格子中に強制的に導入された
一方向性を有する歪みが、このように多方向性を有する
格子の自発的歪みで相殺されて、キュリー温度の上昇が
僅かなものとなる恐れがある。さらに、互いに格子の自
発的歪みの方向の異なる９０°分域が誘電体膜中に形成
されると、そのうち分極軸が膜面内に向いた分域で、誘
電体膜の膜厚方向に電界が印加された際に格子の９０°
反転が生じて、分極反転の繰り返しに対する劣化の原因
となる。また、キュリー温度が１５０℃を越える誘電性
材料は通常Ｐｂ，Ｂｉを主成分として含有するため、誘
電体膜の成膜時にＰｂ，Ｂｉの蒸発に起因する組成の変
動を抑えることが難しく、ひいては良質な誘電体膜を簡
略に得ることが困難である。しかも、キュリー温度が１
５０℃を越える誘電性材料に関してはもともとキュリー
温度は充分高いので、そのまま誘電体膜に用いてもキュ
リー温度については半導体記憶装置のメモリセルのキャ
パシタ等に適用するうえでさほど支障はなく、本発明に
よるキュリー温度の上昇が特に有効とはならない。
誘電性材料は、通常大きな自発的歪みを格子中に有して
おり、かつ導電性基板の上にエピタキシャル成長させた
際には成膜時の応力や反電場を緩和するため、互いに格
子の自発的歪みの方向の異なる９０°分域等が誘電体膜
中に形成される。従って、格子中に強制的に導入された
一方向性を有する歪みが、このように多方向性を有する
格子の自発的歪みで相殺されて、キュリー温度の上昇が
僅かなものとなる恐れがある。さらに、互いに格子の自
発的歪みの方向の異なる９０°分域が誘電体膜中に形成
されると、そのうち分極軸が膜面内に向いた分域で、誘
電体膜の膜厚方向に電界が印加された際に格子の９０°
反転が生じて、分極反転の繰り返しに対する劣化の原因
となる。また、キュリー温度が１５０℃を越える誘電性
材料は通常Ｐｂ，Ｂｉを主成分として含有するため、誘
電体膜の成膜時にＰｂ，Ｂｉの蒸発に起因する組成の変
動を抑えることが難しく、ひいては良質な誘電体膜を簡
略に得ることが困難である。しかも、キュリー温度が１
５０℃を越える誘電性材料に関してはもともとキュリー
温度は充分高いので、そのまま誘電体膜に用いてもキュ
リー温度については半導体記憶装置のメモリセルのキャ
パシタ等に適用するうえでさほど支障はなく、本発明に
よるキュリー温度の上昇が特に有効とはならない。
【００４２】さらに上述したような、一般式ＡＢＯ3 で
表したときＡがＢａ，Ｓｒ，Ｃａの少なくとも１種、Ｂ
がＴｉ，Ｚｒ，Ｈｆ，Ｓｎ，（Ｍｇ1/3 Ｎｂ2/3 ），
（Ｍｇ1/3 Ｔａ2/3 ），（Ｚｎ1/3 Ｎｂ2/3 ），（Ｚｎ
1/3 Ｔａ2/3 ），（Ｍｇ1/2 Ｔｅ1/2 ），（Ｃｏ1/2 Ｗ
1/2 ），（Ｍｇ1/2 Ｗ1/2 ），（Ｍｎ1/2 Ｗ1/2 ），
（Ｓｃ1/2 Ｎｂ1/2 ），（Ｍｎ1/2 Ｎｂ1/2 ），（Ｓｃ
1/2 Ｔａ1/2 ），（Ｆｅ1/2 Ｎｂ1/2 ），（Ｉｎ1/2 Ｎ
ｂ1/2 ），（Ｆｅ1/2 Ｔａ1/2 ），（Ｃｄ1/3 Ｎ
ｂ2/3 ），（Ｃｏ1/3 Ｎｂ2/3 ），（Ｎｉ1/3 Ｎ
ｂ2/3 ），（Ｃｏ1/3 Ｔａ2/3 ），（Ｎｉ1/3 Ｔ
ａ2/3 ）の少なくとも１種からなるペロブスカイト組成
を有する誘電性材料は、各構成金属元素の酸化物がいず
れも１０００℃以上の高融点を有しており、６００℃程
度の温度で誘電体膜を成膜した場合でも蒸発が殆ど生じ
ることがなく、誘電体膜の成膜時の組成の変動が抑えら
れるので好ましい。しかも、このように一般式ＡＢＯ3
で表したときのＡがＢａ，Ｓｒ，Ｃａの少なくとも１種
からなり、Ｐｂ，Ｂｉを含有しないペロブスカイト組成
を有する誘電性材料からなる誘電体膜については、不揮
発性の半導体記憶装置である強誘電体メモリの薄膜キャ
パシタに使用した場合に、高速での動作にも充分に対応
することができる。
表したときＡがＢａ，Ｓｒ，Ｃａの少なくとも１種、Ｂ
がＴｉ，Ｚｒ，Ｈｆ，Ｓｎ，（Ｍｇ1/3 Ｎｂ2/3 ），
（Ｍｇ1/3 Ｔａ2/3 ），（Ｚｎ1/3 Ｎｂ2/3 ），（Ｚｎ
1/3 Ｔａ2/3 ），（Ｍｇ1/2 Ｔｅ1/2 ），（Ｃｏ1/2 Ｗ
1/2 ），（Ｍｇ1/2 Ｗ1/2 ），（Ｍｎ1/2 Ｗ1/2 ），
（Ｓｃ1/2 Ｎｂ1/2 ），（Ｍｎ1/2 Ｎｂ1/2 ），（Ｓｃ
1/2 Ｔａ1/2 ），（Ｆｅ1/2 Ｎｂ1/2 ），（Ｉｎ1/2 Ｎ
ｂ1/2 ），（Ｆｅ1/2 Ｔａ1/2 ），（Ｃｄ1/3 Ｎ
ｂ2/3 ），（Ｃｏ1/3 Ｎｂ2/3 ），（Ｎｉ1/3 Ｎ
ｂ2/3 ），（Ｃｏ1/3 Ｔａ2/3 ），（Ｎｉ1/3 Ｔ
ａ2/3 ）の少なくとも１種からなるペロブスカイト組成
を有する誘電性材料は、各構成金属元素の酸化物がいず
れも１０００℃以上の高融点を有しており、６００℃程
度の温度で誘電体膜を成膜した場合でも蒸発が殆ど生じ
ることがなく、誘電体膜の成膜時の組成の変動が抑えら
れるので好ましい。しかも、このように一般式ＡＢＯ3
で表したときのＡがＢａ，Ｓｒ，Ｃａの少なくとも１種
からなり、Ｐｂ，Ｂｉを含有しないペロブスカイト組成
を有する誘電性材料からなる誘電体膜については、不揮
発性の半導体記憶装置である強誘電体メモリの薄膜キャ
パシタに使用した場合に、高速での動作にも充分に対応
することができる。
【００４３】即ち一般に強誘電体メモリでは、特に高速
で頻繁な動作を行う際、メモリセルのキャパシタにおけ
る分極反転の繰り返しに伴うヒステリシス損に起因した
多量の発熱が問題となり、薄膜キャパシタに用いられる
誘電性材料の熱伝導率が良好であることが望まれる。こ
れに対し、原子量がそれぞれ４０．０８，８７．６２，
１３７．３であるＢａ，Ｓｒ，Ｃａを含有するペロブス
カイト組成を有する誘電性材料は、原子量が２０７．２
のＰｂや２０８．８９のＢｉを含有する場合に比べその
比重が小さく、一般に比重が小さいほど熱伝導率が良好
であることが知られているから、上述したような誘電性
材料からなる誘電体膜を使用して薄膜キャパシタを作成
すれば、分極反転の繰り返しに伴う発熱の影響を充分に
抑制することが可能となる。
で頻繁な動作を行う際、メモリセルのキャパシタにおけ
る分極反転の繰り返しに伴うヒステリシス損に起因した
多量の発熱が問題となり、薄膜キャパシタに用いられる
誘電性材料の熱伝導率が良好であることが望まれる。こ
れに対し、原子量がそれぞれ４０．０８，８７．６２，
１３７．３であるＢａ，Ｓｒ，Ｃａを含有するペロブス
カイト組成を有する誘電性材料は、原子量が２０７．２
のＰｂや２０８．８９のＢｉを含有する場合に比べその
比重が小さく、一般に比重が小さいほど熱伝導率が良好
であることが知られているから、上述したような誘電性
材料からなる誘電体膜を使用して薄膜キャパシタを作成
すれば、分極反転の繰り返しに伴う発熱の影響を充分に
抑制することが可能となる。
【００４４】さらに本発明は、誘電性材料本来のキュリ
ー温度が室温より多少低い温度、具体的には−１５０℃
以上２０℃以下程度の誘電性材料に特に好ましく適用さ
れる。即ちこのような誘電性材料においては、その本来
のキュリー温度が室温（２５℃）以下であるので、バル
ク材としては常誘電性を示す。しかしながら、薄膜化す
ることでキュリー温度を室温に近付き或いは室温を越え
て上昇させることができ、結果的に誘電体膜に対して室
温で大きな比誘電率或いは強誘電性を付与し得る。例え
ば、キュリー温度が１２０℃のＢａＴｉＯ3 とキュリー
温度が絶対温度０Ｋ近傍と考えられるＳｒＴｉＯ3 の固
溶系である（Ｂａx Ｓｒ1-x ）ＴｉＯ3では、０．３０
≦ｘ≦０．７０のとき本来のキュリー温度が室温より多
少低くバルク材としては常誘電性を示すが、導電性基板
を適宜選択することで薄膜化した際のキュリー温度が室
温を越えて上昇するので、室温で強誘電性を示す誘電体
膜を得ることが可能となる。
ー温度が室温より多少低い温度、具体的には−１５０℃
以上２０℃以下程度の誘電性材料に特に好ましく適用さ
れる。即ちこのような誘電性材料においては、その本来
のキュリー温度が室温（２５℃）以下であるので、バル
ク材としては常誘電性を示す。しかしながら、薄膜化す
ることでキュリー温度を室温に近付き或いは室温を越え
て上昇させることができ、結果的に誘電体膜に対して室
温で大きな比誘電率或いは強誘電性を付与し得る。例え
ば、キュリー温度が１２０℃のＢａＴｉＯ3 とキュリー
温度が絶対温度０Ｋ近傍と考えられるＳｒＴｉＯ3 の固
溶系である（Ｂａx Ｓｒ1-x ）ＴｉＯ3では、０．３０
≦ｘ≦０．７０のとき本来のキュリー温度が室温より多
少低くバルク材としては常誘電性を示すが、導電性基板
を適宜選択することで薄膜化した際のキュリー温度が室
温を越えて上昇するので、室温で強誘電性を示す誘電体
膜を得ることが可能となる。
【００４５】なお、この一般式（Ｂａx Ｓｒ1-x ）Ｔｉ
Ｏ3 で示される誘電性材料においては、上述したような
バルク材として常誘電性を示す組成に何ら限定されるも
のではなく、要はその本来の格子定数ａd と下地となる
導電性材料本来の格子定数ａs との比の値を本発明で規
定された範囲内に設定することが可能であれば、式中の
ｘの値が０．７０を越えバルク材が強誘電性を示す組成
であっても構わない。即ち、例えばＭｇＯ（１００）単
結晶からなる基材表面にＰｔの薄膜が成膜されてなる導
電性基板の場合、Ｐｔ本来の格子定数ａs は０．３９２
３１ｎｍであることが知られている。このとき、ＢａＴ
ｉＯ3 本来の格子定数ａd は０．３９９４ｎｍ、ＳｒＴ
ｉＯ3 本来の格子定数ａd は０．３９０５ｎｍで、ａd
／ａs はそれぞれ１．０１８，０．９９５となって、こ
れら誘電性材料を用いるとａd ／ａs の値が本発明で規
定された範囲から逸脱してしまう。しかしながら、一般
式（Ｂａx Ｓｒ1-x ）ＴｉＯ3 で表したとき０．３０≦
ｘ≦０．９０の組成を有する誘電性材料は、その本来の
格子定数ａd がＢａＴｉＯ3 とＳｒＴｉＯ3 との中間的
な値を有するので、正方晶系または立方晶系の結晶構造
を有する導電性材料として代表的なＰｔ本来の格子定数
ａs に対し、１．００２≦ａd ／ａs ≦１．０１５の関
係が満足され、導電性基板の上にエピタキシャル成長さ
せた際に著しくキュリー温度が上昇する。
Ｏ3 で示される誘電性材料においては、上述したような
バルク材として常誘電性を示す組成に何ら限定されるも
のではなく、要はその本来の格子定数ａd と下地となる
導電性材料本来の格子定数ａs との比の値を本発明で規
定された範囲内に設定することが可能であれば、式中の
ｘの値が０．７０を越えバルク材が強誘電性を示す組成
であっても構わない。即ち、例えばＭｇＯ（１００）単
結晶からなる基材表面にＰｔの薄膜が成膜されてなる導
電性基板の場合、Ｐｔ本来の格子定数ａs は０．３９２
３１ｎｍであることが知られている。このとき、ＢａＴ
ｉＯ3 本来の格子定数ａd は０．３９９４ｎｍ、ＳｒＴ
ｉＯ3 本来の格子定数ａd は０．３９０５ｎｍで、ａd
／ａs はそれぞれ１．０１８，０．９９５となって、こ
れら誘電性材料を用いるとａd ／ａs の値が本発明で規
定された範囲から逸脱してしまう。しかしながら、一般
式（Ｂａx Ｓｒ1-x ）ＴｉＯ3 で表したとき０．３０≦
ｘ≦０．９０の組成を有する誘電性材料は、その本来の
格子定数ａd がＢａＴｉＯ3 とＳｒＴｉＯ3 との中間的
な値を有するので、正方晶系または立方晶系の結晶構造
を有する導電性材料として代表的なＰｔ本来の格子定数
ａs に対し、１．００２≦ａd ／ａs ≦１．０１５の関
係が満足され、導電性基板の上にエピタキシャル成長さ
せた際に著しくキュリー温度が上昇する。
【００４６】上述したように本発明の第１は、強誘電体
メモリ等に用いられる強誘電体薄膜を具備する薄膜キャ
パシタにおいて、誘電性材料本来の値よりもキュリー温
度が上昇した強誘電体薄膜を形成して、残留分極及び残
留分極の温度依存性を改善することを主な骨子とするも
のであるが、ＤＲＡＭ等に用いられる常誘電性を示す誘
電体膜を具備する薄膜キャパシタに本発明を適用しても
構わない。この場合、誘電性材料本来の値よりも誘電体
膜におけるキュリー温度が上昇することで、容量が大き
くしかも容量の温度依存性の良好な薄膜キャパシタを実
現することが可能になる。
メモリ等に用いられる強誘電体薄膜を具備する薄膜キャ
パシタにおいて、誘電性材料本来の値よりもキュリー温
度が上昇した強誘電体薄膜を形成して、残留分極及び残
留分極の温度依存性を改善することを主な骨子とするも
のであるが、ＤＲＡＭ等に用いられる常誘電性を示す誘
電体膜を具備する薄膜キャパシタに本発明を適用しても
構わない。この場合、誘電性材料本来の値よりも誘電体
膜におけるキュリー温度が上昇することで、容量が大き
くしかも容量の温度依存性の良好な薄膜キャパシタを実
現することが可能になる。
【００４７】本発明では第２に、結晶性の誘電性材料に
おいては、薄膜化すると比誘電率などが低下するという
問題を解決するため、誘電性材料のエピタキシャル成長
膜に着目し、シリコン基板上で絶縁膜の開口を通じて選
択成長させた（１００）配向シリコン層上に、誘電性材
料のエピタキシャル成長膜を形成している。
おいては、薄膜化すると比誘電率などが低下するという
問題を解決するため、誘電性材料のエピタキシャル成長
膜に着目し、シリコン基板上で絶縁膜の開口を通じて選
択成長させた（１００）配向シリコン層上に、誘電性材
料のエピタキシャル成長膜を形成している。
【００４８】即ちこのように、エピタキシャル成長した
ペロブスカイト結晶構造などを有する誘電体膜をメモリ
セルに使用することにより、下地との拘束により誘起さ
れた強誘電性や比誘電率の増大効果が利用できる。ま
た、ペロブスカイト結晶の分極方向は（１００）である
ために、（１００）方向に配向させることによってメモ
リセル間でキャパシタの容量のばらつきの少ない、高集
積化に適したメモリセルを有する半導体記憶装置を原理
的に作成することができる。
ペロブスカイト結晶構造などを有する誘電体膜をメモリ
セルに使用することにより、下地との拘束により誘起さ
れた強誘電性や比誘電率の増大効果が利用できる。ま
た、ペロブスカイト結晶の分極方向は（１００）である
ために、（１００）方向に配向させることによってメモ
リセル間でキャパシタの容量のばらつきの少ない、高集
積化に適したメモリセルを有する半導体記憶装置を原理
的に作成することができる。
【００４９】一方、実際にスイッチング用トランジスタ
を形成した半導体基板とペロブスカイト系誘電性材料を
用いた薄膜キャパシタを組み合わせる場合には、誘電体
膜を構成するＳｒ，Ｂａ，Ｐｂなどの元素がトランジス
タ中に拡散するとスイッチング動作に悪影響を与えるた
め、基板から絶縁層を介して分離した場所にキャパシタ
を作成する必要がある。現在絶縁層として使用されてい
るものは、シリコンの酸化物や窒化物、さらにそれらの
酸化物や窒化物に燐やボロンなどを混入したもので、全
てアモルファス膜であり、従って絶縁層の上にエピタキ
シャル成長させた誘電体膜を形成し薄膜キャパシタを作
成することは不可能である。また、ＭｇＯ基板をシリコ
ンデバイス中に取り込むことも著しく困難である。
を形成した半導体基板とペロブスカイト系誘電性材料を
用いた薄膜キャパシタを組み合わせる場合には、誘電体
膜を構成するＳｒ，Ｂａ，Ｐｂなどの元素がトランジス
タ中に拡散するとスイッチング動作に悪影響を与えるた
め、基板から絶縁層を介して分離した場所にキャパシタ
を作成する必要がある。現在絶縁層として使用されてい
るものは、シリコンの酸化物や窒化物、さらにそれらの
酸化物や窒化物に燐やボロンなどを混入したもので、全
てアモルファス膜であり、従って絶縁層の上にエピタキ
シャル成長させた誘電体膜を形成し薄膜キャパシタを作
成することは不可能である。また、ＭｇＯ基板をシリコ
ンデバイス中に取り込むことも著しく困難である。
【００５０】本発明の第２の着眼点は、集積回路基板と
して使用されるシリコンの（１００）面は正方形の格子
配列であり、下部電極として代表的な白金や多くのペロ
ブスカイト系化合物の（１００）面も同様に正方形の格
子配列であることから、シリコン（１００）面を積極的
に利用することにより、ペロブスカイト結晶をエピタキ
シャル成長させることが可能であることである。しか
も、Ｓｉ（１００）と代表的な結晶性の誘電性材料であ
るチタン酸ストロンチウムなどのペロブスカイト結晶の
（１００）とは大略平方根２：１の割合で整合してお
り、ペロブスカイト結晶を面内に４５°回転させること
で、ほぼ格子整合を得ることも可能である。実際、文献
（J.App.Phys.Vol.74,No.2,pp.1366-75,1993）によれ
ば、Ｓｉ基板（１００）面上にＣａＦ2 の（１００）面
を介して、ＳｒＴｉＯ3 の（１００）と（１１０）のエ
ピタキシャル層が混在した膜ができることが紹介されて
いる。
して使用されるシリコンの（１００）面は正方形の格子
配列であり、下部電極として代表的な白金や多くのペロ
ブスカイト系化合物の（１００）面も同様に正方形の格
子配列であることから、シリコン（１００）面を積極的
に利用することにより、ペロブスカイト結晶をエピタキ
シャル成長させることが可能であることである。しか
も、Ｓｉ（１００）と代表的な結晶性の誘電性材料であ
るチタン酸ストロンチウムなどのペロブスカイト結晶の
（１００）とは大略平方根２：１の割合で整合してお
り、ペロブスカイト結晶を面内に４５°回転させること
で、ほぼ格子整合を得ることも可能である。実際、文献
（J.App.Phys.Vol.74,No.2,pp.1366-75,1993）によれ
ば、Ｓｉ基板（１００）面上にＣａＦ2 の（１００）面
を介して、ＳｒＴｉＯ3 の（１００）と（１１０）のエ
ピタキシャル層が混在した膜ができることが紹介されて
いる。
【００５１】そこで本発明においては、シリコン基板上
絶縁層の上に（１００）配向シリコン層を形成するため
に、シリコンの選択成長技術を導入することに到達し
た。即ち、絶縁層に覆われたシリコン基板の一部に開孔
したコンタクト孔から成長させたシリコン単結晶等を絶
縁層の上まで形成し、得られた（１００）配向シリコン
層を介して誘電体膜をエピタキシャル成長させることが
できる。
絶縁層の上に（１００）配向シリコン層を形成するため
に、シリコンの選択成長技術を導入することに到達し
た。即ち、絶縁層に覆われたシリコン基板の一部に開孔
したコンタクト孔から成長させたシリコン単結晶等を絶
縁層の上まで形成し、得られた（１００）配向シリコン
層を介して誘電体膜をエピタキシャル成長させることが
できる。
【００５２】なお本発明では、このとき亜結晶粒界等を
含まない単結晶シリコン層を選択成長させる必要がある
わけではなく、その上に誘電体膜をエピタキシャル成長
させることが可能である程度に（１００）配向している
ものであれば、亜結晶粒界等を含んでいても構わない。
具体的には、エピタキシャル成長した誘電体膜が、θ−
２θ法によるＸ線回折測定で（１００）及びその倍数に
相当するピークが（１１０），（２１１），（１１１）
等のピークに対し５倍以上、好ましくは１０倍以上の強
度を示す程度に（１００）配向していればよい。さら
に、誘電体膜のＸ線回折測定による（２００）ピークの
ロッキングカーブの半値幅が２°以下、さらには１°以
下であることが好ましい。
含まない単結晶シリコン層を選択成長させる必要がある
わけではなく、その上に誘電体膜をエピタキシャル成長
させることが可能である程度に（１００）配向している
ものであれば、亜結晶粒界等を含んでいても構わない。
具体的には、エピタキシャル成長した誘電体膜が、θ−
２θ法によるＸ線回折測定で（１００）及びその倍数に
相当するピークが（１１０），（２１１），（１１１）
等のピークに対し５倍以上、好ましくは１０倍以上の強
度を示す程度に（１００）配向していればよい。さら
に、誘電体膜のＸ線回折測定による（２００）ピークの
ロッキングカーブの半値幅が２°以下、さらには１°以
下であることが好ましい。
【００５３】シリコン基板の一部に開孔したコンタクト
孔から単結晶シリコン層を形成するためには、シリコン
基板上に直接単結晶シリコン層を酸化シリコン層に対し
て選択的に成長させる方法や、シリコン基板上にアモル
ファスシリコン層を酸化シリコン層に対してまず選択的
に成長させ、その後アニールによりシリコン基板界面よ
り固相成長を生じさせて単結晶化させる方法などがあげ
られる。単結晶シリコン層の上にメモリセルを形成する
際には、化学的機械的研磨法（ＣＭＰ）などを用いて単
結晶シリコン層の上面を平坦化することができる。
孔から単結晶シリコン層を形成するためには、シリコン
基板上に直接単結晶シリコン層を酸化シリコン層に対し
て選択的に成長させる方法や、シリコン基板上にアモル
ファスシリコン層を酸化シリコン層に対してまず選択的
に成長させ、その後アニールによりシリコン基板界面よ
り固相成長を生じさせて単結晶化させる方法などがあげ
られる。単結晶シリコン層の上にメモリセルを形成する
際には、化学的機械的研磨法（ＣＭＰ）などを用いて単
結晶シリコン層の上面を平坦化することができる。
【００５４】また、単結晶シリコン層と誘電体膜の間の
相互拡散を避けるために、単結晶シリコン層と誘電体膜
の間にバリア性の大きい金属膜や絶縁膜をバリア層とし
て挟むことが望ましい。バリア性金属膜としては、シリ
コンとほぼ格子整合するニッケルやコバルトなどのケイ
化物、チタンやタングステンなどの窒化物などが挙げら
れる。ケイ化物の場合は、単結晶シリコン層の上面をコ
バルトやニッケルなどと反応させてケイ化物層を形成す
ることもできる。また、バリア性絶縁膜としては、同様
にシリコンとほぼ格子整合するカルシウムなどのフッ化
物やセリウム、マグネシウムなどの酸化物などが挙げら
れる。但し、ここではこのようなバリア層を介在させる
ことで、上述したような誘電体膜の（１００）配向性が
損なわれることのないように、バリア層の材料，膜厚等
を選択することが好ましい。
相互拡散を避けるために、単結晶シリコン層と誘電体膜
の間にバリア性の大きい金属膜や絶縁膜をバリア層とし
て挟むことが望ましい。バリア性金属膜としては、シリ
コンとほぼ格子整合するニッケルやコバルトなどのケイ
化物、チタンやタングステンなどの窒化物などが挙げら
れる。ケイ化物の場合は、単結晶シリコン層の上面をコ
バルトやニッケルなどと反応させてケイ化物層を形成す
ることもできる。また、バリア性絶縁膜としては、同様
にシリコンとほぼ格子整合するカルシウムなどのフッ化
物やセリウム、マグネシウムなどの酸化物などが挙げら
れる。但し、ここではこのようなバリア層を介在させる
ことで、上述したような誘電体膜の（１００）配向性が
損なわれることのないように、バリア層の材料，膜厚等
を選択することが好ましい。
【００５５】また、所望により不純物がドーピングされ
た単結晶シリコン層は、基板に形成されたスイッチング
用トランジスタの一つの電極と、キャパシタ一つの電極
を電気的に接続する配線層（ストレージ・ノード）を兼
ねることも勿論可能である。この場合は、単結晶シリコ
ン層と誘電体膜の間のバリア層は導電性のものである必
要がある。
た単結晶シリコン層は、基板に形成されたスイッチング
用トランジスタの一つの電極と、キャパシタ一つの電極
を電気的に接続する配線層（ストレージ・ノード）を兼
ねることも勿論可能である。この場合は、単結晶シリコ
ン層と誘電体膜の間のバリア層は導電性のものである必
要がある。
【００５６】また、別途別の配線で、スイッチング用ト
ランジスタの一つの電極とキャパシタの一つの電極を接
続することも可能である。この場合、一旦形成された単
結晶シリコン層の一部を除去することも可能である。
ランジスタの一つの電極とキャパシタの一つの電極を接
続することも可能である。この場合、一旦形成された単
結晶シリコン層の一部を除去することも可能である。
【００５７】また、上記の例では下部電極に使用したＰ
ｔ等より格子定数の僅かに大きいＢａＳｒＴｉＯ3 等の
誘電性材料を用い、誘起される強誘電性を利用すること
により、成膜時の組成制御が困難でまた素子中で拡散し
やすいＰｂやＢｉなどを含有する材料本来が高温で強誘
電性を示す誘電性材料を用いる場合に比べ、ＦＲＡＭ等
の強誘電体メモリの高集積化に非常にメリットがある。
また、さらに残留分極値の大きいＰｂなどを含む誘電性
材料を使用する場合は、例えばＰｂＴｉＯ3 とＢａＴｉ
Ｏ3 の固溶体などを利用すれば、同様にＰｔとの僅かな
格子定数差を利用して誘電特性の増大をはかることがで
きる。
ｔ等より格子定数の僅かに大きいＢａＳｒＴｉＯ3 等の
誘電性材料を用い、誘起される強誘電性を利用すること
により、成膜時の組成制御が困難でまた素子中で拡散し
やすいＰｂやＢｉなどを含有する材料本来が高温で強誘
電性を示す誘電性材料を用いる場合に比べ、ＦＲＡＭ等
の強誘電体メモリの高集積化に非常にメリットがある。
また、さらに残留分極値の大きいＰｂなどを含む誘電性
材料を使用する場合は、例えばＰｂＴｉＯ3 とＢａＴｉ
Ｏ3 の固溶体などを利用すれば、同様にＰｔとの僅かな
格子定数差を利用して誘電特性の増大をはかることがで
きる。
【００５８】また、単結晶のバリア層や下地電極層を形
成することができるため、粒界を通じた高速拡散が抑制
され、誘電体膜，電極，（１００）配向シリコン層間相
互の拡散を減少させることができる。
成することができるため、粒界を通じた高速拡散が抑制
され、誘電体膜，電極，（１００）配向シリコン層間相
互の拡散を減少させることができる。
【００５９】即ち、従来の方法によれば、半導体記憶装
置のメモリセルのキャパシタにペロブスカイト結晶構造
を有する誘電性材料を使用しても、薄膜化すると誘電特
性が低下するために高集積化することが困難であった
が、本発明の方法によれば、エピタキシャル誘電体膜の
使用により、下地膜との拘束作用を利用した蓄積電荷量
の増大や強誘電性の誘起をはかれ、さらにメモリセル間
でのキャパシタの容量のばらつきの低減や、誘電体膜と
下地膜の相互拡散の低減などを実現することができ、高
集積化した半導体記憶装置を作成することが可能にな
る。
置のメモリセルのキャパシタにペロブスカイト結晶構造
を有する誘電性材料を使用しても、薄膜化すると誘電特
性が低下するために高集積化することが困難であった
が、本発明の方法によれば、エピタキシャル誘電体膜の
使用により、下地膜との拘束作用を利用した蓄積電荷量
の増大や強誘電性の誘起をはかれ、さらにメモリセル間
でのキャパシタの容量のばらつきの低減や、誘電体膜と
下地膜の相互拡散の低減などを実現することができ、高
集積化した半導体記憶装置を作成することが可能にな
る。
【００６０】本発明では第３に、強誘電体メモリにおけ
る抗電界や残留分極の減少といった疲労の問題点を解決
するために、従来問題点であった誘電体膜のリーク電流
を積極的に利用し、このリーク電流を動作原理として利
用する。これは、誘電体膜と電極との界面に発生するポ
テンシャルバリアの形状が、誘電体膜の分極状況によっ
て変化することを利用したものであり、またその記憶読
み出し時には、抗電界以下の電界を印加して読み出しを
行うこともできることから、分極反転の必要がなく、誘
電体膜の疲労に対する許容範囲の広い不揮発性メモリが
実現できる。さらに、情報の読出しに際しては、誘電体
膜の蓄積電荷ではなくリーク電流の変化を利用している
ことから、メモリの性能はキャパシタの蓄積電荷に依存
しないことが特徴となる。従って従来、強誘電体メモリ
に用いることが困難であった残留分極が小さな誘電性材
料を用いることも可能となり、より広い材料の選択が行
えるという利点を有する。
る抗電界や残留分極の減少といった疲労の問題点を解決
するために、従来問題点であった誘電体膜のリーク電流
を積極的に利用し、このリーク電流を動作原理として利
用する。これは、誘電体膜と電極との界面に発生するポ
テンシャルバリアの形状が、誘電体膜の分極状況によっ
て変化することを利用したものであり、またその記憶読
み出し時には、抗電界以下の電界を印加して読み出しを
行うこともできることから、分極反転の必要がなく、誘
電体膜の疲労に対する許容範囲の広い不揮発性メモリが
実現できる。さらに、情報の読出しに際しては、誘電体
膜の蓄積電荷ではなくリーク電流の変化を利用している
ことから、メモリの性能はキャパシタの蓄積電荷に依存
しないことが特徴となる。従って従来、強誘電体メモリ
に用いることが困難であった残留分極が小さな誘電性材
料を用いることも可能となり、より広い材料の選択が行
えるという利点を有する。
【００６１】ここで、本発明の構成を簡単に説明する。
本発明の基本構成は、誘電体膜の両面に金属や導電性固
体の電極を設けた部分からなる。このときの誘電体膜
は、メモリの動作電圧に適合した抗電界を有すること、
また充分な残留分極を持つこと、そしてリーク電流をメ
モリ動作に用いることから、ある程度の導電性を有する
ことが望ましい。
本発明の基本構成は、誘電体膜の両面に金属や導電性固
体の電極を設けた部分からなる。このときの誘電体膜
は、メモリの動作電圧に適合した抗電界を有すること、
また充分な残留分極を持つこと、そしてリーク電流をメ
モリ動作に用いることから、ある程度の導電性を有する
ことが望ましい。
【００６２】ここで電極材料としては、誘電体の上下で
異なる物性を持つ材料を用いることが望ましく、片方は
高いエネルギーのショットキバリアーを与えるべく、仕
事関数の大きな金属或いは導電性酸化物のような導電性
固体、もう一方の電極に低いショットキバリアーを与え
るような仕事関数の低い金属や導電性固体、或いは半導
体特性を持った導電性酸化物等を用いることが望まし
い。このように異なる２種の電極材料を用いることによ
り、キャパシタの分極対電界ヒステリシス曲線（Ｐ−Ｅ
曲線）が電圧の極性について非対称となり、一方に電界
を掛けた後この電界を取り去った時の残留分極ともう片
方に電界を掛けてこれを取り去った時の残留分極が異な
るような特性を与えることができる。即ち、片方の分極
状態での０バイアス近傍での誘電率ともう片方の分極状
態の誘電率が大きく異なる薄膜キャパシタがこのような
電極構成によって得られるわけで、この誘電率の違いが
この半導体記憶装置の動作原理の根幹となっている。
異なる物性を持つ材料を用いることが望ましく、片方は
高いエネルギーのショットキバリアーを与えるべく、仕
事関数の大きな金属或いは導電性酸化物のような導電性
固体、もう一方の電極に低いショットキバリアーを与え
るような仕事関数の低い金属や導電性固体、或いは半導
体特性を持った導電性酸化物等を用いることが望まし
い。このように異なる２種の電極材料を用いることによ
り、キャパシタの分極対電界ヒステリシス曲線（Ｐ−Ｅ
曲線）が電圧の極性について非対称となり、一方に電界
を掛けた後この電界を取り去った時の残留分極ともう片
方に電界を掛けてこれを取り去った時の残留分極が異な
るような特性を与えることができる。即ち、片方の分極
状態での０バイアス近傍での誘電率ともう片方の分極状
態の誘電率が大きく異なる薄膜キャパシタがこのような
電極構成によって得られるわけで、この誘電率の違いが
この半導体記憶装置の動作原理の根幹となっている。
【００６３】ここで、仕事関数が大きな値を持つ、即ち
大きなポテンシャルバリアが存在する電極界面に注目し
てこの半導体記憶装置の動作を説明する。ここでは、０
バイアス付近での誘電率が大きい場合と小さい場合のこ
のバリアの性質を比較する。ちなみにこの２つの状態
は、抗電界以上の電界を印加することで得ることができ
る。かかる電極界面の空乏層長は誘電体膜の誘電率εの
１／２乗に比例し、この接合を流れる電流はこの空乏層
のトンネル電流で概ね記述でき、その値は空乏層長が大
きい場合にはより小さなものとなる。即ち、同じバイア
ス電界を与えたときのこの接合を流れる電流は、大きな
誘電率を与える分極状態では小さく、また小さな誘電率
を与える分極状態では大きな電流が流れることになる。
大きなポテンシャルバリアが存在する電極界面に注目し
てこの半導体記憶装置の動作を説明する。ここでは、０
バイアス付近での誘電率が大きい場合と小さい場合のこ
のバリアの性質を比較する。ちなみにこの２つの状態
は、抗電界以上の電界を印加することで得ることができ
る。かかる電極界面の空乏層長は誘電体膜の誘電率εの
１／２乗に比例し、この接合を流れる電流はこの空乏層
のトンネル電流で概ね記述でき、その値は空乏層長が大
きい場合にはより小さなものとなる。即ち、同じバイア
ス電界を与えたときのこの接合を流れる電流は、大きな
誘電率を与える分極状態では小さく、また小さな誘電率
を与える分極状態では大きな電流が流れることになる。
【００６４】本発明の半導体記憶装置では、この分極状
態による誘電体膜−電極接合の電流変化を記憶読み出し
に用いるものである。ここで読み出しに用いる電界は、
誘電体膜の抗電界以下の値を用いることが必要で、一方
メモリの動作速度向上のためにはなるべく大きな電界を
掛けて大きな電流を得ることが必要になる。そこで、こ
の読み出し電流を大きくとることを目的に、誘電体膜の
電気伝導率を適当な値に調整するため、誘電体膜に希土
類元素やＮｂ等の適当な不純物を添加することもでき
る。この不純物添加はメモリの動作電圧，必要な動作速
度，補助回路の構成，誘電体膜の抗電界等の性質や用い
る電極の物性によって任意に選ぶことができるが、あま
りに高抵抗の場合には充分な動作電流が得られず、一方
あまりに抵抗が低い場合には誘電体膜に充分な電界をか
けることができず、誘電体膜における極性反転による情
報書き込みが難しくなる。
態による誘電体膜−電極接合の電流変化を記憶読み出し
に用いるものである。ここで読み出しに用いる電界は、
誘電体膜の抗電界以下の値を用いることが必要で、一方
メモリの動作速度向上のためにはなるべく大きな電界を
掛けて大きな電流を得ることが必要になる。そこで、こ
の読み出し電流を大きくとることを目的に、誘電体膜の
電気伝導率を適当な値に調整するため、誘電体膜に希土
類元素やＮｂ等の適当な不純物を添加することもでき
る。この不純物添加はメモリの動作電圧，必要な動作速
度，補助回路の構成，誘電体膜の抗電界等の性質や用い
る電極の物性によって任意に選ぶことができるが、あま
りに高抵抗の場合には充分な動作電流が得られず、一方
あまりに抵抗が低い場合には誘電体膜に充分な電界をか
けることができず、誘電体膜における極性反転による情
報書き込みが難しくなる。
【００６５】さて、ここでこの半導体記憶装置に用いる
電極について簡単に説明する。本発明で用いる電極材料
は、好ましくはその実質的な仕事関数が異なる２種の電
極材料を用いることになる。ここで、仕事関数の大きな
電極材料としては、Ｐｔ，Ｉｒ，Ｒｈ，ＯＳ等の各種貴
金属のような単純金属やＲｅＯ3 やＲｕＯ2 のような金
属的な電子状態を示す電気伝導性酸化物、或いは金属的
な電気伝導を示すペロブスカイト型酸化物を用いること
ができる。また、一方の仕事関数が小さな電極には各種
半導体や半導体と金属の中間的な物性を持つ、いわゆる
強相関金属的な各種電気伝導性酸化物を用いることがで
きる。ここで、このペロブスカイト型酸化物はそのＡサ
イト構成元素に価数やイオン半径の異なる元素を２種以
上選択することにより、この２種以上のＡサイト構成元
素の含有比率を変えることで実質的にその仕事関数を変
化させ、誘電体膜との界面のショットキーバリアを変化
させることができるため、誘電体膜の両面で基本的な組
成、構造が同一でありながら、その電気特性が大きく異
なる電極を形成することができ、誘電体膜にかかるスト
レスを軽減することや、このメモリの作成プロセスを簡
略化することが可能になる。
電極について簡単に説明する。本発明で用いる電極材料
は、好ましくはその実質的な仕事関数が異なる２種の電
極材料を用いることになる。ここで、仕事関数の大きな
電極材料としては、Ｐｔ，Ｉｒ，Ｒｈ，ＯＳ等の各種貴
金属のような単純金属やＲｅＯ3 やＲｕＯ2 のような金
属的な電子状態を示す電気伝導性酸化物、或いは金属的
な電気伝導を示すペロブスカイト型酸化物を用いること
ができる。また、一方の仕事関数が小さな電極には各種
半導体や半導体と金属の中間的な物性を持つ、いわゆる
強相関金属的な各種電気伝導性酸化物を用いることがで
きる。ここで、このペロブスカイト型酸化物はそのＡサ
イト構成元素に価数やイオン半径の異なる元素を２種以
上選択することにより、この２種以上のＡサイト構成元
素の含有比率を変えることで実質的にその仕事関数を変
化させ、誘電体膜との界面のショットキーバリアを変化
させることができるため、誘電体膜の両面で基本的な組
成、構造が同一でありながら、その電気特性が大きく異
なる電極を形成することができ、誘電体膜にかかるスト
レスを軽減することや、このメモリの作成プロセスを簡
略化することが可能になる。
【００６６】さらに、本発明になる半導体記憶装置で
は、その読み出しが非破壊読み出しであり、誘電体膜の
疲労に関しては通常の蓄積電荷を利用する強誘電体メモ
リより有利な状況にあるが、記憶書き込みに関しては分
極反転を行うため、誘電体膜の疲労が問題となることも
ある。この際、誘電体膜と電極の界面不整合や誘電体膜
に加わるストレスはこの疲労を増長させることから望ま
しくないが、上記ペロブスカイト型導電性酸化物を電極
に用いた場合、極めて高い格子整合性により、こういっ
た問題を回避することが可能になる。しかも、ペロブス
カイト結晶構造の電極上にペロブスカイト型結晶構造の
誘電性材料をエピタキシャル成長させることで、さらに
界面整合性の向上を得ることができるが、電極膜や誘電
体膜が多結晶体の場合も、こういった材料を用いること
で充分な効果を得ることができる。
は、その読み出しが非破壊読み出しであり、誘電体膜の
疲労に関しては通常の蓄積電荷を利用する強誘電体メモ
リより有利な状況にあるが、記憶書き込みに関しては分
極反転を行うため、誘電体膜の疲労が問題となることも
ある。この際、誘電体膜と電極の界面不整合や誘電体膜
に加わるストレスはこの疲労を増長させることから望ま
しくないが、上記ペロブスカイト型導電性酸化物を電極
に用いた場合、極めて高い格子整合性により、こういっ
た問題を回避することが可能になる。しかも、ペロブス
カイト結晶構造の電極上にペロブスカイト型結晶構造の
誘電性材料をエピタキシャル成長させることで、さらに
界面整合性の向上を得ることができるが、電極膜や誘電
体膜が多結晶体の場合も、こういった材料を用いること
で充分な効果を得ることができる。
【００６７】本発明になる半導体記憶装置は、本質的に
は誘電体膜に各種誘電性材料を用いることができるが、
上記理由により、電極材料との整合性が良好である材料
であることが望ましい。Ｂａ1-x Ｓｒx ＴｉＯ3 （ＢＳ
ＴＯ）のような誘電体膜はある種の電極の上にエピタキ
シャル成長することが知られており、このとき電極の格
子定数を適当に選定することにより、ヘテロエピタキシ
ーによって生じた応力により、本来室温では強誘電性を
示さない組成の誘電性材料が強誘電性を示す誘電体膜と
なることも知られている。
は誘電体膜に各種誘電性材料を用いることができるが、
上記理由により、電極材料との整合性が良好である材料
であることが望ましい。Ｂａ1-x Ｓｒx ＴｉＯ3 （ＢＳ
ＴＯ）のような誘電体膜はある種の電極の上にエピタキ
シャル成長することが知られており、このとき電極の格
子定数を適当に選定することにより、ヘテロエピタキシ
ーによって生じた応力により、本来室温では強誘電性を
示さない組成の誘電性材料が強誘電性を示す誘電体膜と
なることも知られている。
【００６８】本発明者らは、かかる誘電体膜をその構成
要素として用い、リーク電流の変化を利用した情報の読
出しを行う半導体記憶装置を作成した場合、極めて良好
な特性を示すことを見い出した。この電極上にエピタキ
シャル成長したＢＳＴＯ薄膜は界面状態が良好なことか
ら、良好な耐疲労特性を示し、かかる用途に最適の誘電
体膜であると言えるが、その電荷蓄積量は本来強誘電性
を示す誘電性材料を用いた強誘電体膜に比べて充分高い
とは言えない。従って、蓄積電荷を放出させて情報の読
出しを行う従来の強誘電体メモリにこの誘電体膜を用い
た場合には、キャパシタ部分の面積を低減し高集積化を
はかることにも限界がある。
要素として用い、リーク電流の変化を利用した情報の読
出しを行う半導体記憶装置を作成した場合、極めて良好
な特性を示すことを見い出した。この電極上にエピタキ
シャル成長したＢＳＴＯ薄膜は界面状態が良好なことか
ら、良好な耐疲労特性を示し、かかる用途に最適の誘電
体膜であると言えるが、その電荷蓄積量は本来強誘電性
を示す誘電性材料を用いた強誘電体膜に比べて充分高い
とは言えない。従って、蓄積電荷を放出させて情報の読
出しを行う従来の強誘電体メモリにこの誘電体膜を用い
た場合には、キャパシタ部分の面積を低減し高集積化を
はかることにも限界がある。
【００６９】一方、上記説明のような、分極方向の変化
によって変化するリーク電流を用いてＭＯＳチャンネル
を駆動する半導体記憶装置をこの誘電体膜を用いて作成
した場合には、蓄積電荷量は素子の動作に直接影響を与
えるパラメータではなく、キャパシタ性能、ひいては半
導体記憶装置の性能は電荷蓄積量ではなく、リーク電流
の変化に依存することになる。従って、上記エピタキシ
ャル成長させたＢＳＴＯ薄膜をかかる半導体記憶装置に
用いた場合には、小さい素子面積でＭＯＳチャンネル等
を高速駆動でき、また耐疲労特性にも優れたメモリが得
られるわけである。
によって変化するリーク電流を用いてＭＯＳチャンネル
を駆動する半導体記憶装置をこの誘電体膜を用いて作成
した場合には、蓄積電荷量は素子の動作に直接影響を与
えるパラメータではなく、キャパシタ性能、ひいては半
導体記憶装置の性能は電荷蓄積量ではなく、リーク電流
の変化に依存することになる。従って、上記エピタキシ
ャル成長させたＢＳＴＯ薄膜をかかる半導体記憶装置に
用いた場合には、小さい素子面積でＭＯＳチャンネル等
を高速駆動でき、また耐疲労特性にも優れたメモリが得
られるわけである。
【００７０】ここで、ＢＳＴＯの組成はエピタキシャル
成長させる基板或いは下部電極の格子定数等の条件によ
って任意に設定することができる。また、読み出し電流
を大きくとるための不純物添加による電気抵抗の低減
も、Ｂａ或いはＳｒの一部をＳｍ等、希土類元素で置き
換えることにより、容易に行うことができる。電気抵抗
の制御にはこの不純物添加による方法の他に、この物質
の場合には酸素欠損を導入して電気抵抗を低減すること
もできる。この酸素欠損の導入は成膜時の雰囲気（たと
えばスパッタ時の酸素分圧）を制御することで行うこと
ができる。
成長させる基板或いは下部電極の格子定数等の条件によ
って任意に設定することができる。また、読み出し電流
を大きくとるための不純物添加による電気抵抗の低減
も、Ｂａ或いはＳｒの一部をＳｍ等、希土類元素で置き
換えることにより、容易に行うことができる。電気抵抗
の制御にはこの不純物添加による方法の他に、この物質
の場合には酸素欠損を導入して電気抵抗を低減すること
もできる。この酸素欠損の導入は成膜時の雰囲気（たと
えばスパッタ時の酸素分圧）を制御することで行うこと
ができる。
【００７１】本発明になる半導体記憶装置には、このほ
かＰｂＴｉＯ3 やＰＬＴ，ＰＺＴ等各種誘電性材料を用
いることができる。この際にも、読み出し電流増加のた
め各種不純物の添加や陽イオン欠損の導入等が有効であ
るが、成膜の容易さや耐疲労特性の観点からはエピタキ
シャルＢＳＴＯ薄膜が最も良好な特性を示すと言える。
かＰｂＴｉＯ3 やＰＬＴ，ＰＺＴ等各種誘電性材料を用
いることができる。この際にも、読み出し電流増加のた
め各種不純物の添加や陽イオン欠損の導入等が有効であ
るが、成膜の容易さや耐疲労特性の観点からはエピタキ
シャルＢＳＴＯ薄膜が最も良好な特性を示すと言える。
【００７２】ここで、この強誘電性を示すＢＳＴＯ薄膜
は、例えばＭｇＯ（２００）基板上にエピタキシャル成
長したＰｔ（２００）を下部電極とし、この上にＢＳＴ
Ｏをエピタキシャル成長させることで得ることができ
る。さらに、ＢＳＴＯより格子定数がやや小さいペロブ
スカイト型結晶構造を持つ導電性酸化物を下部電極と
し、このうえにＢＳＴＯを成膜することでも、エピタキ
シャル成長した強誘電性を示すＢＳＴＯ薄膜を得ること
ができる。
は、例えばＭｇＯ（２００）基板上にエピタキシャル成
長したＰｔ（２００）を下部電極とし、この上にＢＳＴ
Ｏをエピタキシャル成長させることで得ることができ
る。さらに、ＢＳＴＯより格子定数がやや小さいペロブ
スカイト型結晶構造を持つ導電性酸化物を下部電極と
し、このうえにＢＳＴＯを成膜することでも、エピタキ
シャル成長した強誘電性を示すＢＳＴＯ薄膜を得ること
ができる。
【００７３】下部電極として用いる導電性ペロブスカイ
ト型酸化物には多様な物質を用いることができるが、例
えばＮｂを添加して導電性を付与したＳｒＴｉＯ3 やＣ
ａ1- x Ｙx ＴｉＯ3 のような物質を選ぶことができる。
ここで、下部電極に用いる導電性ペロブスカイト型酸化
物の格子定数は、その上にエピタキシャル成長させるＢ
ＳＴＯ薄膜の誘電特性に大きな影響を与える重要な要素
であり、これをＢＳＴＯ本来の格子定数より小さな値を
持つ物質を選択して、エピタキシャル成長したＢＳＴＯ
の面内格子定数を低減し、正方晶に転移させることで強
誘電性を得ることができる。
ト型酸化物には多様な物質を用いることができるが、例
えばＮｂを添加して導電性を付与したＳｒＴｉＯ3 やＣ
ａ1- x Ｙx ＴｉＯ3 のような物質を選ぶことができる。
ここで、下部電極に用いる導電性ペロブスカイト型酸化
物の格子定数は、その上にエピタキシャル成長させるＢ
ＳＴＯ薄膜の誘電特性に大きな影響を与える重要な要素
であり、これをＢＳＴＯ本来の格子定数より小さな値を
持つ物質を選択して、エピタキシャル成長したＢＳＴＯ
の面内格子定数を低減し、正方晶に転移させることで強
誘電性を得ることができる。
【００７４】より良好な誘電特性、例えばより高いキュ
リー温度、より大きな抗電界や飽和電荷を得るために
は、ＢＳＴＯと下部電極の格子ミスマッチを大きくすれ
ば良い。しかし、このミスマッチが大きすぎる場合に
は、ＢＳＴＯがエピタキシャル成長しないため、強誘電
性を示すＢＳＴＯ薄膜を得ることができない。上記導電
性ペロブスカイト型酸化物は、構成元素を適当に選ぶこ
とによって、幅広い格子定数を有する物質を得ることが
できることから、下部電極材料として最も好ましいもの
の一つである。
リー温度、より大きな抗電界や飽和電荷を得るために
は、ＢＳＴＯと下部電極の格子ミスマッチを大きくすれ
ば良い。しかし、このミスマッチが大きすぎる場合に
は、ＢＳＴＯがエピタキシャル成長しないため、強誘電
性を示すＢＳＴＯ薄膜を得ることができない。上記導電
性ペロブスカイト型酸化物は、構成元素を適当に選ぶこ
とによって、幅広い格子定数を有する物質を得ることが
できることから、下部電極材料として最も好ましいもの
の一つである。
【００７５】本発明になる半導体記憶装置は、強誘電体
性を示す誘電体膜の上下に、電子状態の異なる電極を接
合することによって誘電体膜の上下で異なる界面バリア
を形成することでその特性が得られる。上記導電性ペロ
ブスカイト型酸化物は、その組成比を変化させることや
微量の不純物を添加することにより、その電子状態を大
きく変化させることができるため、これを利用して上部
電極，下部電極で異なる電子状態を持つ電極を形成する
ことができる。例えば、下部電極には金属導電性で電気
抵抗率が低いＣａ0.5 Ｙ0.5 ＴｉＯ3 を用い、上部電極
には半導体的な電気特性を持ち、電気抵抗がより高いＣ
ａ0.8 Ｙ0.2 ＴｉＯ3 を用いることで、非対称のＰ−Ｅ
曲線を有するキャパシタを得ることができる。また、こ
のように上下の電極双方に導電性ペロブスカイト型酸化
物を用いることは、良好な整合性を持った界面整合が得
られるため、強誘電体メモリの疲労を改善する上で極め
て効果的である。
性を示す誘電体膜の上下に、電子状態の異なる電極を接
合することによって誘電体膜の上下で異なる界面バリア
を形成することでその特性が得られる。上記導電性ペロ
ブスカイト型酸化物は、その組成比を変化させることや
微量の不純物を添加することにより、その電子状態を大
きく変化させることができるため、これを利用して上部
電極，下部電極で異なる電子状態を持つ電極を形成する
ことができる。例えば、下部電極には金属導電性で電気
抵抗率が低いＣａ0.5 Ｙ0.5 ＴｉＯ3 を用い、上部電極
には半導体的な電気特性を持ち、電気抵抗がより高いＣ
ａ0.8 Ｙ0.2 ＴｉＯ3 を用いることで、非対称のＰ−Ｅ
曲線を有するキャパシタを得ることができる。また、こ
のように上下の電極双方に導電性ペロブスカイト型酸化
物を用いることは、良好な整合性を持った界面整合が得
られるため、強誘電体メモリの疲労を改善する上で極め
て効果的である。
【００７６】また、リーク電流を利用して動作させる場
合には、ジュール熱によるキャパシタ内の温度上昇が問
題である。即ち、温度上昇は導電率の変化や絶縁破壊を
もたらすためメモリ動作上好ましくない。これに対し、
エピタキシャル成長によるＢＳＴＯの構成元素はＰｂや
Ｂｉに比較して軽く、軽い元素から構成される結晶は一
般的に熱伝導性に優れる。従って、エピタキシャル成長
によるＢＳＴＯの利用により、キャパシタ内の温度上昇
を回避することも可能となる。
合には、ジュール熱によるキャパシタ内の温度上昇が問
題である。即ち、温度上昇は導電率の変化や絶縁破壊を
もたらすためメモリ動作上好ましくない。これに対し、
エピタキシャル成長によるＢＳＴＯの構成元素はＰｂや
Ｂｉに比較して軽く、軽い元素から構成される結晶は一
般的に熱伝導性に優れる。従って、エピタキシャル成長
によるＢＳＴＯの利用により、キャパシタ内の温度上昇
を回避することも可能となる。
【００７７】
【実施例】図１（ａ），（ｂ）は、実施例で作成された
本発明の薄膜キャパシタの構造を示す平面図及び縦断面
図であり、以下本発明を実施例に基づいて説明する。 （実施例１及び比較例１）まず、図１に示すように表面
が平滑なＭｇＯ（１００）単結晶基板１の上に、下部電
極２を形成する導電性材料として（１００）配向のＰｔ
の薄膜を、基板温度４００℃でｒｆマグネトロンスパッ
タリング法により成膜し、本発明における導電性基板５
とした。ここで、基材のＭｇＯ（１００）単結晶基板１
は立方晶系に属するＮａＣｌ型結晶構造を有するもの
で、Ｐｔの薄膜は約５０ｎｍの膜厚で基材の上にエピタ
キシャル成長して、立方晶系の結晶構造を有していた。
本発明の薄膜キャパシタの構造を示す平面図及び縦断面
図であり、以下本発明を実施例に基づいて説明する。 （実施例１及び比較例１）まず、図１に示すように表面
が平滑なＭｇＯ（１００）単結晶基板１の上に、下部電
極２を形成する導電性材料として（１００）配向のＰｔ
の薄膜を、基板温度４００℃でｒｆマグネトロンスパッ
タリング法により成膜し、本発明における導電性基板５
とした。ここで、基材のＭｇＯ（１００）単結晶基板１
は立方晶系に属するＮａＣｌ型結晶構造を有するもの
で、Ｐｔの薄膜は約５０ｎｍの膜厚で基材の上にエピタ
キシャル成長して、立方晶系の結晶構造を有していた。
【００７８】次に、得られた導電性基板５の上に、誘電
体膜３として膜厚約２３０ｎｍの（Ｂａ0.85Ｓｒ0.15）
ＴｉＯ3 （正方晶系）の薄膜又はＢａＴｉＯ3 （正方晶
系）の薄膜をｒｆマグネトロンスパッタリング法により
成膜して、それぞれ実施例及び比較例とした。ここで、
Ｐｔ本来の格子定数ａs は０．３９２３１ｎｍ、（Ｂａ
0.85Ｓｒ0.15）ＴｉＯ3 本来の格子定数ａd は約０．３
９７８ｎｍ、ｃo は０．４００ｎｍである。ＢａＴｉＯ
3 本来の格子定数ａd は０．３９９４ｎｍ、ｃo は０．
４０３ｎｍである。従ってａd ／ａs の値が、実施例に
ついてはａd ／ａs ＝１．０１３で本発明で規定された
範囲内であるが、比較例ではａd ／ａs＝１．０１８と
なって本発明で規定された範囲を逸脱している。
体膜３として膜厚約２３０ｎｍの（Ｂａ0.85Ｓｒ0.15）
ＴｉＯ3 （正方晶系）の薄膜又はＢａＴｉＯ3 （正方晶
系）の薄膜をｒｆマグネトロンスパッタリング法により
成膜して、それぞれ実施例及び比較例とした。ここで、
Ｐｔ本来の格子定数ａs は０．３９２３１ｎｍ、（Ｂａ
0.85Ｓｒ0.15）ＴｉＯ3 本来の格子定数ａd は約０．３
９７８ｎｍ、ｃo は０．４００ｎｍである。ＢａＴｉＯ
3 本来の格子定数ａd は０．３９９４ｎｍ、ｃo は０．
４０３ｎｍである。従ってａd ／ａs の値が、実施例に
ついてはａd ／ａs ＝１．０１３で本発明で規定された
範囲内であるが、比較例ではａd ／ａs＝１．０１８と
なって本発明で規定された範囲を逸脱している。
【００７９】なおこのとき、スパッタターゲットとして
は（Ｂａ0.85Ｓｒ0.15）ＴｉＯ3 焼結体及びＢａＴｉＯ
3 焼結体からなる４インチ径、５ｍｍ厚の単元ターゲッ
トをそれぞれ使用し、成膜中の基板温度を６００℃、ス
パッタ雰囲気はＡｒとＯ2 の混合ガスとした。また、形
成された誘電体膜の組成をＩＣＰ法で分析し、いずれも
ほぼ化学量論組成であることを確認した。
は（Ｂａ0.85Ｓｒ0.15）ＴｉＯ3 焼結体及びＢａＴｉＯ
3 焼結体からなる４インチ径、５ｍｍ厚の単元ターゲッ
トをそれぞれ使用し、成膜中の基板温度を６００℃、ス
パッタ雰囲気はＡｒとＯ2 の混合ガスとした。また、形
成された誘電体膜の組成をＩＣＰ法で分析し、いずれも
ほぼ化学量論組成であることを確認した。
【００８０】最後に、これらの（Ｂａ0.85Ｓｒ0.15）Ｔ
ｉＯ3 の薄膜又はＢａＴｉＯ3 の薄膜の上に、Ｎｉの薄
膜をｒｆマグネトロンスパッタリング法により成膜後、
フォトリソグラフィー技術により１００μｍ×１００μ
ｍの形状に加工して上部電極４を形成し、実施例１及び
比較例１の薄膜キャパシタを作成した。
ｉＯ3 の薄膜又はＢａＴｉＯ3 の薄膜の上に、Ｎｉの薄
膜をｒｆマグネトロンスパッタリング法により成膜後、
フォトリソグラフィー技術により１００μｍ×１００μ
ｍの形状に加工して上部電極４を形成し、実施例１及び
比較例１の薄膜キャパシタを作成した。
【００８１】ここで、導電性基板５の上に誘電体膜３と
して形成された（Ｂａ0.85Ｓｒ0.15）ＴｉＯ3 の薄膜又
はＢａＴｉＯ3 の薄膜は、そのＸ線回折図にペロブスカ
イト型結晶構造の（００１），（００２），（００３）
面からの回折線のみが現れており、これら誘電体膜３に
おいては（００１）面が配向したペロブスカイト型結晶
構造が得られていることが判った。またＲＨＥＥＤ観察
から、これら誘電体膜３は導電性基板５の上にエピタキ
シャル成長していることが確認された。
して形成された（Ｂａ0.85Ｓｒ0.15）ＴｉＯ3 の薄膜又
はＢａＴｉＯ3 の薄膜は、そのＸ線回折図にペロブスカ
イト型結晶構造の（００１），（００２），（００３）
面からの回折線のみが現れており、これら誘電体膜３に
おいては（００１）面が配向したペロブスカイト型結晶
構造が得られていることが判った。またＲＨＥＥＤ観察
から、これら誘電体膜３は導電性基板５の上にエピタキ
シャル成長していることが確認された。
【００８２】さらにこれら誘電体膜３について、ペロブ
スカイト型結晶構造を有する格子のｃ軸方向の格子定数
をＸ線回折図の（００３）回折角から求めたところ、実
施例１で形成した（Ｂａ0.85Ｓｒ0.15）ＴｉＯ3 の薄膜
ではｃe ＝０．４１７ｎｍ、比較例１で形成したＢａＴ
ｉＯ3 の薄膜では約０．４０３ｎｍであった。即ち、
（Ｂａ0.85Ｓｒ0.15）ＴｉＯ3 及びＢａＴｉＯ3 の本来
のｃ軸長がそれぞれ約０．４００ｎｍ、０．４０３ｎｍ
であるから、比較例がＢａＴｉＯ3 本来の格子定数と同
等の値である、即ちｃe ／ｃo ＝１．０００であるのに
対し、実施例においては（Ｂａ0.85Ｓｒ0.15）ＴｉＯ3
本来の格子定数よりも約４．２％ｃ軸が長いことにな
る。即ち、ｃe ／ｃo ＝１．０４２となる。
スカイト型結晶構造を有する格子のｃ軸方向の格子定数
をＸ線回折図の（００３）回折角から求めたところ、実
施例１で形成した（Ｂａ0.85Ｓｒ0.15）ＴｉＯ3 の薄膜
ではｃe ＝０．４１７ｎｍ、比較例１で形成したＢａＴ
ｉＯ3 の薄膜では約０．４０３ｎｍであった。即ち、
（Ｂａ0.85Ｓｒ0.15）ＴｉＯ3 及びＢａＴｉＯ3 の本来
のｃ軸長がそれぞれ約０．４００ｎｍ、０．４０３ｎｍ
であるから、比較例がＢａＴｉＯ3 本来の格子定数と同
等の値である、即ちｃe ／ｃo ＝１．０００であるのに
対し、実施例においては（Ｂａ0.85Ｓｒ0.15）ＴｉＯ3
本来の格子定数よりも約４．２％ｃ軸が長いことにな
る。即ち、ｃe ／ｃo ＝１．０４２となる。
【００８３】本実施例でｃ軸方向の格子定数が長くなっ
た理由は、（Ｂａ0.85Ｓｒ0.15）ＴｉＯ3 本来の格子定
数ａd が下地のＰｔ本来の格子定数ａs より適度に大き
いため、誘電体膜３を下地であるＰｔの薄膜の上にエピ
タキシャル成長させる際に、（Ｂａ0.85Ｓｒ0.15）Ｔｉ
Ｏ3 が膜面内方向でＰｔの格子定数に一致するようにミ
スフィット転移が入ることなく成長し、結果的にペロブ
スカイト型結晶構造を有する格子が歪んで、膜面内方向
について格子定数が縮む一方膜厚方向で格子定数が伸び
たためであると考えられる。
た理由は、（Ｂａ0.85Ｓｒ0.15）ＴｉＯ3 本来の格子定
数ａd が下地のＰｔ本来の格子定数ａs より適度に大き
いため、誘電体膜３を下地であるＰｔの薄膜の上にエピ
タキシャル成長させる際に、（Ｂａ0.85Ｓｒ0.15）Ｔｉ
Ｏ3 が膜面内方向でＰｔの格子定数に一致するようにミ
スフィット転移が入ることなく成長し、結果的にペロブ
スカイト型結晶構造を有する格子が歪んで、膜面内方向
について格子定数が縮む一方膜厚方向で格子定数が伸び
たためであると考えられる。
【００８４】続いて、上述したような実施例１及び比較
例１の薄膜キャパシタの各種特性を評価した。まず図２
は、実施例１及び比較例１の薄膜キャパシタの容量の温
度依存性を示す特性図である。但しここでは、交流電圧
の周波数１００ｋＨｚ、振幅０．１Ｖとして容量を測定
した。図２に示されるように、実施例１の薄膜キャパシ
タにおいては、室温から温度を上げるにつれて容量が増
加し、最大の容量値が得られる温度Ｔmax は約２００℃
であった。なおこのＴmax は、バルク材のキュリー温度
に相当する温度であり、（Ｂａ0.85Ｓｒ0.15）ＴｉＯ3
本来のキュリー温度は約６０℃であることが知られてい
るから、本実施例において誘電体膜のキュリー温度が誘
電性材料本来のキュリー温度よりも上昇していることが
明らかである。
例１の薄膜キャパシタの各種特性を評価した。まず図２
は、実施例１及び比較例１の薄膜キャパシタの容量の温
度依存性を示す特性図である。但しここでは、交流電圧
の周波数１００ｋＨｚ、振幅０．１Ｖとして容量を測定
した。図２に示されるように、実施例１の薄膜キャパシ
タにおいては、室温から温度を上げるにつれて容量が増
加し、最大の容量値が得られる温度Ｔmax は約２００℃
であった。なおこのＴmax は、バルク材のキュリー温度
に相当する温度であり、（Ｂａ0.85Ｓｒ0.15）ＴｉＯ3
本来のキュリー温度は約６０℃であることが知られてい
るから、本実施例において誘電体膜のキュリー温度が誘
電性材料本来のキュリー温度よりも上昇していることが
明らかである。
【００８５】一方、比較例１の薄膜キャパシタは、Ｔma
x がＢａＴｉＯ3 本来のキュリー温度とほぼ同じ約１２
０℃であり、誘電体膜のキュリー温度は誘電性材料本来
の値と殆ど変化していない。ここでこれらの違いが生じ
るのは、本実施例では誘電体膜の成長段階でミスフィッ
ト転移が入りにくく、上述したようにペロブスカイト型
結晶構造を有する格子が歪んだ状態が保たれるのに対
し、比較例においては誘電体膜の成長初期状態でペロブ
スカイト型結晶構造を有する格子が歪んでも、誘電体膜
の成長段階でミスフィット転移が入ってもとに戻ってし
まうためであると予想される。
x がＢａＴｉＯ3 本来のキュリー温度とほぼ同じ約１２
０℃であり、誘電体膜のキュリー温度は誘電性材料本来
の値と殆ど変化していない。ここでこれらの違いが生じ
るのは、本実施例では誘電体膜の成長段階でミスフィッ
ト転移が入りにくく、上述したようにペロブスカイト型
結晶構造を有する格子が歪んだ状態が保たれるのに対
し、比較例においては誘電体膜の成長初期状態でペロブ
スカイト型結晶構造を有する格子が歪んでも、誘電体膜
の成長段階でミスフィット転移が入ってもとに戻ってし
まうためであると予想される。
【００８６】また図３（ａ），（ｂ）に、実施例１及び
比較例１の薄膜キャパシタの分極対電界（Ｐ−Ｅ）ヒス
テリシス曲線を示す。但しここでは、ソーヤタワー回路
を使用し５ｋＨｚの交流電圧を印加して室温でヒステリ
シス曲線を測定した。図３から明らかなように、実施例
１及び比較例１の薄膜キャパシタではともに、印加され
る電界との関係で分極に明瞭にヒステリシスが現れてい
る。即ち、本実施例の薄膜キャパシタにおいては、誘電
体膜としての（Ｂａ0.85Ｓｒ0.15）ＴｉＯ3 の薄膜は強
誘電性を示しており、かつ図３（ａ）のヒステリシス曲
線から求めた残留分極の大きさは約０．１１Ｃ／ｍ2 と
実用的に充分な値が得られていた。これに対し、図３
（ｂ）のヒステリシス曲線から求めた比較例１の薄膜キ
ャパシタにおける残留分極の大きさは、約０．０６Ｃ／
ｍ2 であった。
比較例１の薄膜キャパシタの分極対電界（Ｐ−Ｅ）ヒス
テリシス曲線を示す。但しここでは、ソーヤタワー回路
を使用し５ｋＨｚの交流電圧を印加して室温でヒステリ
シス曲線を測定した。図３から明らかなように、実施例
１及び比較例１の薄膜キャパシタではともに、印加され
る電界との関係で分極に明瞭にヒステリシスが現れてい
る。即ち、本実施例の薄膜キャパシタにおいては、誘電
体膜としての（Ｂａ0.85Ｓｒ0.15）ＴｉＯ3 の薄膜は強
誘電性を示しており、かつ図３（ａ）のヒステリシス曲
線から求めた残留分極の大きさは約０．１１Ｃ／ｍ2 と
実用的に充分な値が得られていた。これに対し、図３
（ｂ）のヒステリシス曲線から求めた比較例１の薄膜キ
ャパシタにおける残留分極の大きさは、約０．０６Ｃ／
ｍ2 であった。
【００８７】さらに図４に、残留分極の温度依存性を示
す。図４において、縦軸は２０℃での残留分極Ｐｒ（２
０℃）に対するＴ℃での残留分極Ｐｒ（Ｔ）の比を表
し、図中実線が実施例１の薄膜キャパシタの残留分極の
温度依存性、破線が比較例１の薄膜キャパシタの残留分
極の温度依存性である。図示される通り本実施例の薄膜
キャパシタでは、残留分極の温度依存性についても比較
例の薄膜キャパシタに対して著しく改善されている。こ
のように実施例１においては、誘電体膜のキュリー温度
が誘電性材料本来のキュリー温度よりも上昇しており、
これに伴い残留分極が大きく残留分極の温度依存性の小
さい薄膜キャパシタが実現されている。
す。図４において、縦軸は２０℃での残留分極Ｐｒ（２
０℃）に対するＴ℃での残留分極Ｐｒ（Ｔ）の比を表
し、図中実線が実施例１の薄膜キャパシタの残留分極の
温度依存性、破線が比較例１の薄膜キャパシタの残留分
極の温度依存性である。図示される通り本実施例の薄膜
キャパシタでは、残留分極の温度依存性についても比較
例の薄膜キャパシタに対して著しく改善されている。こ
のように実施例１においては、誘電体膜のキュリー温度
が誘電性材料本来のキュリー温度よりも上昇しており、
これに伴い残留分極が大きく残留分極の温度依存性の小
さい薄膜キャパシタが実現されている。
【００８８】次に本実施例では、上述したような薄膜キ
ャパシタとスイッチングトランジスタとしてのＭＯＳト
ランジスタとを接続して、不揮発性の半導体記憶装置で
ある強誘電体メモリを構成した。ここで、図５（ａ）
（ｂ）にＭＯＳトランジスタの平面図と断面図を示し、
図６（ａ）（ｂ）に薄膜キャパシタの平面図と断面図を
示す。そして、以下これらの図面を参照しながら本発明
の半導体記憶装置の構成について具体的に示す。
ャパシタとスイッチングトランジスタとしてのＭＯＳト
ランジスタとを接続して、不揮発性の半導体記憶装置で
ある強誘電体メモリを構成した。ここで、図５（ａ）
（ｂ）にＭＯＳトランジスタの平面図と断面図を示し、
図６（ａ）（ｂ）に薄膜キャパシタの平面図と断面図を
示す。そして、以下これらの図面を参照しながら本発明
の半導体記憶装置の構成について具体的に示す。
【００８９】本実施例においては、図５に示される通り
Ｓｉの熱酸化膜からなる素子分離領域２で互いに分離さ
れた複数のＭＯＳトランジスタが、Ｓｉ基板１１上にマ
トリックス状に作成される。このときＭＯＳトランジス
タは、素子分離領域２上のゲート酸化膜１３−１及びゲ
ート電極１３−２と、Ｓｉ基板１１内のソース及びドレ
イン領域１４−１，１４−１２等から形成される。なお
ここでゲート電極１３−２は、半導体記憶装置のワード
線の一部を成すものである。また、ソース及びドレイン
領域１４−１，１４−２の一方の上にはビット線１５が
形成され、ソース及びドレイン領域１４−１，１４−２
の他方はコンタクト部１０を介して、薄膜キャパシタと
の接続用の取り出し電極１６と接続される。なお図中、
１７，１８，１９は層間絶縁膜、２０は平坦化用絶縁膜
である。
Ｓｉの熱酸化膜からなる素子分離領域２で互いに分離さ
れた複数のＭＯＳトランジスタが、Ｓｉ基板１１上にマ
トリックス状に作成される。このときＭＯＳトランジス
タは、素子分離領域２上のゲート酸化膜１３−１及びゲ
ート電極１３−２と、Ｓｉ基板１１内のソース及びドレ
イン領域１４−１，１４−１２等から形成される。なお
ここでゲート電極１３−２は、半導体記憶装置のワード
線の一部を成すものである。また、ソース及びドレイン
領域１４−１，１４−２の一方の上にはビット線１５が
形成され、ソース及びドレイン領域１４−１，１４−２
の他方はコンタクト部１０を介して、薄膜キャパシタと
の接続用の取り出し電極１６と接続される。なお図中、
１７，１８，１９は層間絶縁膜、２０は平坦化用絶縁膜
である。
【００９０】また薄膜キャパシタについては、図６に示
すようにＭｇＯ（１００）単結晶基板１の上にドライブ
線の形状を成す（１００）配向のＰｔの薄膜を成膜して
下部電極２を形成し、得られた導電性基板５の上に誘電
体膜３としての（Ｂａ0.85Ｓｒ0.15）ＴｉＯ3 の薄膜及
びＮｉの薄膜を順次形成した後、ＭＯＳトランジスタ側
における取り出し電極１６と対応する形状にＮｉの薄膜
を加工して上部電極４を形成した。但しここで各薄膜の
膜厚、成膜方法等は、図１に示した薄膜キャパシタの場
合と同様にした。
すようにＭｇＯ（１００）単結晶基板１の上にドライブ
線の形状を成す（１００）配向のＰｔの薄膜を成膜して
下部電極２を形成し、得られた導電性基板５の上に誘電
体膜３としての（Ｂａ0.85Ｓｒ0.15）ＴｉＯ3 の薄膜及
びＮｉの薄膜を順次形成した後、ＭＯＳトランジスタ側
における取り出し電極１６と対応する形状にＮｉの薄膜
を加工して上部電極４を形成した。但しここで各薄膜の
膜厚、成膜方法等は、図１に示した薄膜キャパシタの場
合と同様にした。
【００９１】次いで、取り出し電極１６及び上部電極４
を含む全面上にそれぞれ絶縁膜２１−１，２１−２を形
成した後、研磨加工を施して取り出し電極１６及び上部
電極４を露出させるとともに表面を平坦化した。続い
て、取り出し電極１６と上部電極４とが対向、接触した
状態で熱処理を施しこれらを金属接合せしめ、結果的に
ＭＯＳトランジスタと薄膜キャパシタとを接続させて、
本実施例の薄膜キャパシタとＭＯＳトランジスタを具備
したメモリセルがマトリックス状に配置されてなる半導
体記憶装置を得た。図７に、得られた半導体記憶装置の
構造の縦断面図を部分的に示す。
を含む全面上にそれぞれ絶縁膜２１−１，２１−２を形
成した後、研磨加工を施して取り出し電極１６及び上部
電極４を露出させるとともに表面を平坦化した。続い
て、取り出し電極１６と上部電極４とが対向、接触した
状態で熱処理を施しこれらを金属接合せしめ、結果的に
ＭＯＳトランジスタと薄膜キャパシタとを接続させて、
本実施例の薄膜キャパシタとＭＯＳトランジスタを具備
したメモリセルがマトリックス状に配置されてなる半導
体記憶装置を得た。図７に、得られた半導体記憶装置の
構造の縦断面図を部分的に示す。
【００９２】図８はこのような半導体記憶装置の等価回
路図である。図示されるように、ここでは１ビットのメ
モリセルが１つのスイッチングトランジスタ２４と１つ
の薄膜キャパシタ２５とからなり、マトリッスク状に配
置される。スイッチングトランジスタ２４のゲート電極
はワード線１３と結合し、ソース及びドレイン領域１４
−１，１４−２の一方がビット線１５に結合する。さら
に薄膜キャパシタ２５の一対の電極が、それぞれスイッ
チングトランジスタ２４のソース及びドレイン領域１４
−１，１４−２の他方及びドライブ線２２と接続され
る。このとき、ワード線１３とドライブ線２２とが互い
に直交して、それぞれワード線選択回路２６及びドライ
ブ線駆動回路２７と結合し、ビット線１５は２本一組で
ビット線対を形成し１本のドライブ線２２を挟んでその
両側に配置されるとともに、センスアンプ２８と結合し
ている。
路図である。図示されるように、ここでは１ビットのメ
モリセルが１つのスイッチングトランジスタ２４と１つ
の薄膜キャパシタ２５とからなり、マトリッスク状に配
置される。スイッチングトランジスタ２４のゲート電極
はワード線１３と結合し、ソース及びドレイン領域１４
−１，１４−２の一方がビット線１５に結合する。さら
に薄膜キャパシタ２５の一対の電極が、それぞれスイッ
チングトランジスタ２４のソース及びドレイン領域１４
−１，１４−２の他方及びドライブ線２２と接続され
る。このとき、ワード線１３とドライブ線２２とが互い
に直交して、それぞれワード線選択回路２６及びドライ
ブ線駆動回路２７と結合し、ビット線１５は２本一組で
ビット線対を形成し１本のドライブ線２２を挟んでその
両側に配置されるとともに、センスアンプ２８と結合し
ている。
【００９３】この半導体記憶装置の書き込みに際して
は、例えばワード線選択回路２６により所定のロウアド
レスのワード線１３を選択し、選択されたワード線１３
を活性化してこれと結合するスイッチングトランジスタ
２４をＯＮ状態にした後、所定のカラムアドレスについ
てビット線１５に“１”或いは“０”の情報に対応する
電位を付与するとともに、ドライブ線駆動回路２７によ
りドライブ線２２を活性化して書き込み信号を伝達す
る。次いで、ワード線１３の活性化を停止してスイッチ
ングトランジスタ２４をＯＦＦ状態に戻せば、上述した
ようなロウアドレス及びカラムアドレスの積によって選
択されるメモリセル内の薄膜キャパシタ２５に、“１”
或いは“０”の情報が蓄積、保持されて情報の書き込み
が行われる。この後は、情報が書き込まれたメモリセル
のスイッチングトランジスタ２４や薄膜キャパシタ２５
と結合するワード線１３及びドライブ線２２の一方が活
性化されても、書き込まれた情報が消失することはな
い。
は、例えばワード線選択回路２６により所定のロウアド
レスのワード線１３を選択し、選択されたワード線１３
を活性化してこれと結合するスイッチングトランジスタ
２４をＯＮ状態にした後、所定のカラムアドレスについ
てビット線１５に“１”或いは“０”の情報に対応する
電位を付与するとともに、ドライブ線駆動回路２７によ
りドライブ線２２を活性化して書き込み信号を伝達す
る。次いで、ワード線１３の活性化を停止してスイッチ
ングトランジスタ２４をＯＦＦ状態に戻せば、上述した
ようなロウアドレス及びカラムアドレスの積によって選
択されるメモリセル内の薄膜キャパシタ２５に、“１”
或いは“０”の情報が蓄積、保持されて情報の書き込み
が行われる。この後は、情報が書き込まれたメモリセル
のスイッチングトランジスタ２４や薄膜キャパシタ２５
と結合するワード線１３及びドライブ線２２の一方が活
性化されても、書き込まれた情報が消失することはな
い。
【００９４】一方、半導体記憶装置の読み出しに当って
は、まずワード線選択回路２６により所定のロウアドレ
スのワード線１３を選択し、選択されたワード線１３を
活性化してこれと結合するスイッチングトランジスタ２
４をＯＮ状態にする。続いて、所定のカラムアドレスに
ついてビット線対をプリチャージしてフローティング状
態とした後、ドライブ線駆動回路２７によりドライブ線
２２を活性化して所定の電位を付与する。ここで、上述
したようなロウアドレス及びカラムアドレスの積によっ
て選択されるメモリセルの薄膜キャパシタ２５に蓄積、
保持されていた情報は、スイッチングトランジスタ２４
を通してプリチャージされたビット線対のうちの一方の
ビット線１５に取り出され、取り出された情報に応じた
微小な電位差がビット線対間に形成される。従って、こ
の電位差をセンスアンプ２８で増幅することで、メモリ
セル内の薄膜キャパシタ２５に蓄積、保持されていた情
報の読み出しを行うことが可能となる。さらに、上述し
たようにして情報の取り出されたメモリセル内の薄膜キ
ャパシタ２５に対しては、その後所定の動作によって読
み出す前と情報が書き込まれて、情報の再書き込みが行
われる。
は、まずワード線選択回路２６により所定のロウアドレ
スのワード線１３を選択し、選択されたワード線１３を
活性化してこれと結合するスイッチングトランジスタ２
４をＯＮ状態にする。続いて、所定のカラムアドレスに
ついてビット線対をプリチャージしてフローティング状
態とした後、ドライブ線駆動回路２７によりドライブ線
２２を活性化して所定の電位を付与する。ここで、上述
したようなロウアドレス及びカラムアドレスの積によっ
て選択されるメモリセルの薄膜キャパシタ２５に蓄積、
保持されていた情報は、スイッチングトランジスタ２４
を通してプリチャージされたビット線対のうちの一方の
ビット線１５に取り出され、取り出された情報に応じた
微小な電位差がビット線対間に形成される。従って、こ
の電位差をセンスアンプ２８で増幅することで、メモリ
セル内の薄膜キャパシタ２５に蓄積、保持されていた情
報の読み出しを行うことが可能となる。さらに、上述し
たようにして情報の取り出されたメモリセル内の薄膜キ
ャパシタ２５に対しては、その後所定の動作によって読
み出す前と情報が書き込まれて、情報の再書き込みが行
われる。
【００９５】なお、以上は本発明の薄膜キャパシタを用
いて不揮発性の強誘電体メモリを構成した例であるが、
本発明の薄膜キャパシタはＤＲＡＭ等の揮発性の半導体
記憶装置に用いることもできる。図９に、このような本
発明の別の半導体記憶装置の等価回路図を示す。図示さ
れる通り、ここでは薄膜キャパシタ２５における一対の
電極側が全て所定の電位に設定されればよく、一般的に
は、例えば薄膜キャパシタ２５の下部電極を全面に形成
する以外は、図７と全く同様に半導体記憶装置を構成し
て、全メモリセルにおいて薄膜キャパシタ２５の下部電
極が共有化される。 （実施例２及び比較例２）この実施例２及び比較例２の
薄膜キャパシタにおいては、誘電体膜としてそれぞれ
（Ｂａ0.44Ｓｒ0.56）ＴｉＯ3 、（Ｂａ0.24Ｓｒ0.76）
ＴｉＯ3 の薄膜を形成した点が、上述したような実施例
１及び比較例１の薄膜キャパシタと異なる。即ちまず実
施例１と同様に、表面が平滑なＭｇＯ（１００）単結晶
基板（立方晶系）の上に、下部電極を形成する導電性材
料として（１００）配向のＰｔ（立方晶系）の薄膜を、
基板温度４００℃でｒｆマグネトロンスパッタリング法
により成膜し、導電性基板とした。このとき、Ｐｔの薄
膜は約５０ｎｍの膜厚でエピタキシャル成長していた。
いて不揮発性の強誘電体メモリを構成した例であるが、
本発明の薄膜キャパシタはＤＲＡＭ等の揮発性の半導体
記憶装置に用いることもできる。図９に、このような本
発明の別の半導体記憶装置の等価回路図を示す。図示さ
れる通り、ここでは薄膜キャパシタ２５における一対の
電極側が全て所定の電位に設定されればよく、一般的に
は、例えば薄膜キャパシタ２５の下部電極を全面に形成
する以外は、図７と全く同様に半導体記憶装置を構成し
て、全メモリセルにおいて薄膜キャパシタ２５の下部電
極が共有化される。 （実施例２及び比較例２）この実施例２及び比較例２の
薄膜キャパシタにおいては、誘電体膜としてそれぞれ
（Ｂａ0.44Ｓｒ0.56）ＴｉＯ3 、（Ｂａ0.24Ｓｒ0.76）
ＴｉＯ3 の薄膜を形成した点が、上述したような実施例
１及び比較例１の薄膜キャパシタと異なる。即ちまず実
施例１と同様に、表面が平滑なＭｇＯ（１００）単結晶
基板（立方晶系）の上に、下部電極を形成する導電性材
料として（１００）配向のＰｔ（立方晶系）の薄膜を、
基板温度４００℃でｒｆマグネトロンスパッタリング法
により成膜し、導電性基板とした。このとき、Ｐｔの薄
膜は約５０ｎｍの膜厚でエピタキシャル成長していた。
【００９６】次に、得られた導電性基板の上に、誘電体
膜として膜厚約２３０ｎｍの（Ｂａ0.44Ｓｒ0.56）Ｔｉ
Ｏ3 （立方晶系）の薄膜又は（Ｂａ0.24Ｓｒ0.76）Ｔｉ
Ｏ3（立方晶系）の薄膜をｒｆマグネトロンスパッタリ
ング法によりエピタキシャル成長させて、それぞれ実施
例及び比較例とした。ここで、Ｐｔ本来の格子定数ａs
は０．３９２３１ｎｍ、（Ｂａ0.44Ｓｒ0.56）ＴｉＯ3
本来の格子定数ａd は約０．３９４６ｎｍ、ｃo も同じ
く０．３９４６ｎｍである。（Ｂａ0.24Ｓｒ0. 76）Ｔｉ
Ｏ3 本来の格子定数は約０．３９２７ｎｍ、ｃo も同じ
く０．３９２７ｎｍである。従ってａd ／ａs の値が、
実施例についてはａd ／ａs ＝１．００６で本発明で規
定された範囲内であるが、比較例ではａd ／ａs ＝１．
００１となって本発明で規定された範囲を逸脱してい
る。
膜として膜厚約２３０ｎｍの（Ｂａ0.44Ｓｒ0.56）Ｔｉ
Ｏ3 （立方晶系）の薄膜又は（Ｂａ0.24Ｓｒ0.76）Ｔｉ
Ｏ3（立方晶系）の薄膜をｒｆマグネトロンスパッタリ
ング法によりエピタキシャル成長させて、それぞれ実施
例及び比較例とした。ここで、Ｐｔ本来の格子定数ａs
は０．３９２３１ｎｍ、（Ｂａ0.44Ｓｒ0.56）ＴｉＯ3
本来の格子定数ａd は約０．３９４６ｎｍ、ｃo も同じ
く０．３９４６ｎｍである。（Ｂａ0.24Ｓｒ0. 76）Ｔｉ
Ｏ3 本来の格子定数は約０．３９２７ｎｍ、ｃo も同じ
く０．３９２７ｎｍである。従ってａd ／ａs の値が、
実施例についてはａd ／ａs ＝１．００６で本発明で規
定された範囲内であるが、比較例ではａd ／ａs ＝１．
００１となって本発明で規定された範囲を逸脱してい
る。
【００９７】なおこのとき、スパッタターゲットとして
はＢａＴｉＯ3 焼結体及びＳｒＴｉＯ3 焼結体の二元タ
ーゲットを使用し、成膜中の基板温度を６００℃、スパ
ッタ雰囲気はＡｒとＯ2 の混合ガスとした。また形成さ
れた誘電体膜の組成をＩＣＰ法で分析し、いずれもほぼ
化学量論組成であることを確認した。
はＢａＴｉＯ3 焼結体及びＳｒＴｉＯ3 焼結体の二元タ
ーゲットを使用し、成膜中の基板温度を６００℃、スパ
ッタ雰囲気はＡｒとＯ2 の混合ガスとした。また形成さ
れた誘電体膜の組成をＩＣＰ法で分析し、いずれもほぼ
化学量論組成であることを確認した。
【００９８】最後に、これらの（Ｂａ0.44Ｓｒ0.56）Ｔ
ｉＯ3 の薄膜又は（Ｂａ0.24Ｓｒ0. 76）ＴｉＯ3 の薄膜
の上に、Ｎｉの薄膜をｒｆマグネトロンスパッタリング
法により成膜後、フォトリソグラフィー技術により１０
０μｍ×１００μｍの形状に加工して上部電極を形成
し、実施例２及び比較例２の薄膜キャパシタを作成し
た。
ｉＯ3 の薄膜又は（Ｂａ0.24Ｓｒ0. 76）ＴｉＯ3 の薄膜
の上に、Ｎｉの薄膜をｒｆマグネトロンスパッタリング
法により成膜後、フォトリソグラフィー技術により１０
０μｍ×１００μｍの形状に加工して上部電極を形成
し、実施例２及び比較例２の薄膜キャパシタを作成し
た。
【００９９】ここで、実施例２で導電性基板の上に誘電
体膜として形成された（Ｂａ0.44Ｓｒ0.56）ＴｉＯ3 の
薄膜のＸ線回折図を、図１０に示す。図１０に示された
ように、この（Ｂａ0.44Ｓｒ0.56）ＴｉＯ3 の薄膜にお
いては、そのＸ線回折図にペロブスカイト型結晶構造の
（１００），（２００），（３００）面からの回折線の
みが現れており、（１００）面が配向したペロブスカイ
ト型結晶構造が得られていることが判った。また、同様
に（Ｂａ0.24Ｓｒ0.76）ＢａＴｉＯ3 の薄膜について
も、そのＸ線回折図から（１００）面が配向したペロブ
スカイト型結晶構造が得られていることが確認された。
体膜として形成された（Ｂａ0.44Ｓｒ0.56）ＴｉＯ3 の
薄膜のＸ線回折図を、図１０に示す。図１０に示された
ように、この（Ｂａ0.44Ｓｒ0.56）ＴｉＯ3 の薄膜にお
いては、そのＸ線回折図にペロブスカイト型結晶構造の
（１００），（２００），（３００）面からの回折線の
みが現れており、（１００）面が配向したペロブスカイ
ト型結晶構造が得られていることが判った。また、同様
に（Ｂａ0.24Ｓｒ0.76）ＢａＴｉＯ3 の薄膜について
も、そのＸ線回折図から（１００）面が配向したペロブ
スカイト型結晶構造が得られていることが確認された。
【０１００】さらにこれら誘電体膜について、ペロブス
カイト型結晶構造を有する格子のｃ軸方向の格子定数を
Ｘ線回折図の（３００）回折角から求めたところ、実施
例２で形成した（Ｂａ0.44Ｓｒ0.56）ＴｉＯ3 の薄膜で
は約０．４０６ｎｍ、比較例２で形成した（Ｂａ0.24Ｓ
ｒ0.76）ＴｉＯ3 の薄膜では約０．４００ｎｍであっ
た。即ちここで、（Ｂａ0.44Ｓｒ0.56）ＴｉＯ3 及び
（Ｂａ0.24Ｓｒ0.76）ＴｉＯ3 の本来のｃ軸長がそれぞ
れ約０．３９４６ｎｍ、約０．３９２７ｎｍであるか
ら、実施例及び比較例で形成された誘電体膜においては
いずれも誘電性材料本来の格子定数よりもｃ軸が長いこ
とになるが、比較例についてはその変化の量が小さい。
ちなみに、実施例ではｃe ／ｃo ＝１．０２８、比較例
ではｃe ／ｃo＝１．０１８である。
カイト型結晶構造を有する格子のｃ軸方向の格子定数を
Ｘ線回折図の（３００）回折角から求めたところ、実施
例２で形成した（Ｂａ0.44Ｓｒ0.56）ＴｉＯ3 の薄膜で
は約０．４０６ｎｍ、比較例２で形成した（Ｂａ0.24Ｓ
ｒ0.76）ＴｉＯ3 の薄膜では約０．４００ｎｍであっ
た。即ちここで、（Ｂａ0.44Ｓｒ0.56）ＴｉＯ3 及び
（Ｂａ0.24Ｓｒ0.76）ＴｉＯ3 の本来のｃ軸長がそれぞ
れ約０．３９４６ｎｍ、約０．３９２７ｎｍであるか
ら、実施例及び比較例で形成された誘電体膜においては
いずれも誘電性材料本来の格子定数よりもｃ軸が長いこ
とになるが、比較例についてはその変化の量が小さい。
ちなみに、実施例ではｃe ／ｃo ＝１．０２８、比較例
ではｃe ／ｃo＝１．０１８である。
【０１０１】本実施例でｃ軸方向の格子定数が長くなっ
た理由は、（Ｂａ0.44Ｓｒ0.56）ＴｉＯ3 本来の格子定
数ａd が下地のＰｔ本来の格子定数ａs より適度に大き
いため、誘電体膜を下地であるＰｔの薄膜の上にエピタ
キシャル成長させる際に、（Ｂａ0.44Ｓｒ0.56）ＴｉＯ
3 が膜面内方向でＰｔの格子定数に一致するようにミス
フィット転移が入ることなく成長し、結果的にペロブス
カイト型結晶構造を有する格子が充分に歪んで、膜面内
方向について格子定数が縮む一方膜厚方向で格子定数が
伸びたためであると考えられる。
た理由は、（Ｂａ0.44Ｓｒ0.56）ＴｉＯ3 本来の格子定
数ａd が下地のＰｔ本来の格子定数ａs より適度に大き
いため、誘電体膜を下地であるＰｔの薄膜の上にエピタ
キシャル成長させる際に、（Ｂａ0.44Ｓｒ0.56）ＴｉＯ
3 が膜面内方向でＰｔの格子定数に一致するようにミス
フィット転移が入ることなく成長し、結果的にペロブス
カイト型結晶構造を有する格子が充分に歪んで、膜面内
方向について格子定数が縮む一方膜厚方向で格子定数が
伸びたためであると考えられる。
【０１０２】続いて、上述したような実施例２及び比較
例２の薄膜キャパシタの各種特性を評価した。まず図１
１は、実施例２の薄膜キャパシタの容量の温度依存性を
示す特性図である。但しここでは、交流電圧の周波数１
００ｋＨｚ、振幅０．１Ｖとして容量を測定した。図１
１に示されるように、実施例２の薄膜キャパシタにおい
ては、室温から温度を上げるにつれて容量が増加し、最
大の容量値が得られる温度Ｔmax は約２００℃であり、
（Ｂａ0.44Ｓｒ0.56）ＴｉＯ3 本来のキュリー温度約−
４０℃よりも大きく上昇している。
例２の薄膜キャパシタの各種特性を評価した。まず図１
１は、実施例２の薄膜キャパシタの容量の温度依存性を
示す特性図である。但しここでは、交流電圧の周波数１
００ｋＨｚ、振幅０．１Ｖとして容量を測定した。図１
１に示されるように、実施例２の薄膜キャパシタにおい
ては、室温から温度を上げるにつれて容量が増加し、最
大の容量値が得られる温度Ｔmax は約２００℃であり、
（Ｂａ0.44Ｓｒ0.56）ＴｉＯ3 本来のキュリー温度約−
４０℃よりも大きく上昇している。
【０１０３】さらに図１２（ａ），（ｂ）に、実施例２
及び比較例２の薄膜キャパシタの分極対電界（Ｐ−Ｅ）
ヒステリシス曲線を示す。但しここでは、ソーヤタワー
回路を使用し５ｋＨｚの交流電圧を印加して室温でヒス
テリシス曲線を測定した。図１２（ａ）から明らかなよ
うに、実施例２の薄膜キャパシタでは、印加される電界
との関係で分極に明瞭にヒステリシスが現れている。即
ち、本実施例の薄膜キャパシタにおいては、誘電体膜と
しての（Ｂａ0.44Ｓｒ0.56）ＴｉＯ3 の薄膜は強誘電性
を示している。しかしながら、比較例２の薄膜キャパシ
タについては図１２（ｂ）に示される通り、分極にヒス
テリシスが現れず誘電体膜としての（Ｂａ0.24Ｓ
ｒ0.76）ＴｉＯ3 の薄膜は強誘電性を示さない。このよ
うに実施例２の薄膜キャパシタにおいては、誘電体膜の
キュリー温度が誘電性材料本来のキュリー温度よりも室
温を越えて大きく上昇しており、これに伴いバルク材と
しては強誘電性を示さず常誘電性を示す誘電性材料に対
して、薄膜化することで強誘電性が付与されている。 （実施例３）この実施例３の薄膜キャパシタにおいて
は、導電性を有する基板としてＮｂを０．５ｍｏｌ％添
加したＳｒＴｉＯ3 （１００）単結晶（以下、ＳＴＯ−
Ｎｂ基板と略す）を使用した。誘電体膜としては、実施
例２と同様に、式（Ｂａ0.44Ｓｒ0.56）ＴｉＯ3 で表さ
れる組成の誘電体膜を形成した。
及び比較例２の薄膜キャパシタの分極対電界（Ｐ−Ｅ）
ヒステリシス曲線を示す。但しここでは、ソーヤタワー
回路を使用し５ｋＨｚの交流電圧を印加して室温でヒス
テリシス曲線を測定した。図１２（ａ）から明らかなよ
うに、実施例２の薄膜キャパシタでは、印加される電界
との関係で分極に明瞭にヒステリシスが現れている。即
ち、本実施例の薄膜キャパシタにおいては、誘電体膜と
しての（Ｂａ0.44Ｓｒ0.56）ＴｉＯ3 の薄膜は強誘電性
を示している。しかしながら、比較例２の薄膜キャパシ
タについては図１２（ｂ）に示される通り、分極にヒス
テリシスが現れず誘電体膜としての（Ｂａ0.24Ｓ
ｒ0.76）ＴｉＯ3 の薄膜は強誘電性を示さない。このよ
うに実施例２の薄膜キャパシタにおいては、誘電体膜の
キュリー温度が誘電性材料本来のキュリー温度よりも室
温を越えて大きく上昇しており、これに伴いバルク材と
しては強誘電性を示さず常誘電性を示す誘電性材料に対
して、薄膜化することで強誘電性が付与されている。 （実施例３）この実施例３の薄膜キャパシタにおいて
は、導電性を有する基板としてＮｂを０．５ｍｏｌ％添
加したＳｒＴｉＯ3 （１００）単結晶（以下、ＳＴＯ−
Ｎｂ基板と略す）を使用した。誘電体膜としては、実施
例２と同様に、式（Ｂａ0.44Ｓｒ0.56）ＴｉＯ3 で表さ
れる組成の誘電体膜を形成した。
【０１０４】ＳＴＯ−Ｎｂ単結晶は、ＳｒＴｉＯ3 と同
様に立方晶に属し、その格子定数ａs は約０．３９０５
ｎｍである。一方、（Ｂａ0.44Ｓｒ0.56）ＴｉＯ3 誘電
体も、本来立方晶に属し、その格子定数ａd は０．３９
４６ｎｍである。従って、基板と誘電体膜の格子定数の
比ａd ／ａs ＝１．０１０であり、本発明で規定された
範囲に属する。また、Ｎｂを添加することにより、ＳＴ
Ｏ−Ｎｂ基板の抵抗率は、約１Ωｃｍ程度まで抵抗率が
低下しており、誘電体膜の電極として十分作用させるこ
とができる。
様に立方晶に属し、その格子定数ａs は約０．３９０５
ｎｍである。一方、（Ｂａ0.44Ｓｒ0.56）ＴｉＯ3 誘電
体も、本来立方晶に属し、その格子定数ａd は０．３９
４６ｎｍである。従って、基板と誘電体膜の格子定数の
比ａd ／ａs ＝１．０１０であり、本発明で規定された
範囲に属する。また、Ｎｂを添加することにより、ＳＴ
Ｏ−Ｎｂ基板の抵抗率は、約１Ωｃｍ程度まで抵抗率が
低下しており、誘電体膜の電極として十分作用させるこ
とができる。
【０１０５】（Ｂａ0.44Ｓｒ0.56）ＴｉＯ3 の薄膜は、
ｒｆマグネトロンスパッタリングにより、基板温度６０
０℃で、ＡｒとＯ2 の混合ガス雰囲気中で成膜した。ス
パッタのターゲットとしてはＢａＴｉＯ3 焼結体及びＳ
ｒＴｉＯ3 焼結体の二元ターゲットを使用した。誘電体
膜の膜厚は、実施例と同様約２３０ｎｍとした。また誘
電体膜の組成、即ちＢａ，Ｓｒ，Ｔｉの比率はＩＣＰ発
光分光法により分析したところ、所望の組成比を有する
誘電体膜が得られていることが確認された。
ｒｆマグネトロンスパッタリングにより、基板温度６０
０℃で、ＡｒとＯ2 の混合ガス雰囲気中で成膜した。ス
パッタのターゲットとしてはＢａＴｉＯ3 焼結体及びＳ
ｒＴｉＯ3 焼結体の二元ターゲットを使用した。誘電体
膜の膜厚は、実施例と同様約２３０ｎｍとした。また誘
電体膜の組成、即ちＢａ，Ｓｒ，Ｔｉの比率はＩＣＰ発
光分光法により分析したところ、所望の組成比を有する
誘電体膜が得られていることが確認された。
【０１０６】最後に、誘電体膜の上に、上部電極として
膜厚１００ｎｍのＮｉの薄膜をｒｆマグネトロンスパッ
タリング法にて成膜した。Ｎｉの膜は、フォトリソグラ
フィの手法と化学エッチングを用い、１００μｍ×１０
０μｍの寸法に加工した。
膜厚１００ｎｍのＮｉの薄膜をｒｆマグネトロンスパッ
タリング法にて成膜した。Ｎｉの膜は、フォトリソグラ
フィの手法と化学エッチングを用い、１００μｍ×１０
０μｍの寸法に加工した。
【０１０７】このような方法により実施例３として作成
された（Ｂａ0.44Ｓｒ0.56）ＴｉＯ3 誘電体膜のＸ線回
折図を、図１３に示す。この図に示されるように、この
（Ｂａ0.44Ｓｒ0.56）ＴｉＯ3 からの回折線は、（００
１）面，（００２）面，及び（００３）面からのものに
限られており、このことから、このようにして作成され
た（Ｂａ0.44Ｓｒ0.56）ＴｉＯ3 誘電体膜においては
（００１）面が配向したペロブスカイト構造を有するこ
とが確認された。
された（Ｂａ0.44Ｓｒ0.56）ＴｉＯ3 誘電体膜のＸ線回
折図を、図１３に示す。この図に示されるように、この
（Ｂａ0.44Ｓｒ0.56）ＴｉＯ3 からの回折線は、（００
１）面，（００２）面，及び（００３）面からのものに
限られており、このことから、このようにして作成され
た（Ｂａ0.44Ｓｒ0.56）ＴｉＯ3 誘電体膜においては
（００１）面が配向したペロブスカイト構造を有するこ
とが確認された。
【０１０８】次に、このＸ線回折パターンにおける（Ｂ
ａ0.44Ｓｒ0.56）ＴｉＯ3 の（００３）の回折角から、
（Ｂａ0.44Ｓｒ0.56）ＴｉＯ3 のｃ軸の長さを算出した
ところ、ｃ軸の長さは０．４１２５ｎｍであった。この
組成の誘電体における本来の格子定数は、０．３９４６
ｎｍであるから、ＳＴＯ−Ｎｂ基板の上にエピタキシャ
ル成長させることによって、膜厚方向の格子定数が、
４．５％伸びたことになる。
ａ0.44Ｓｒ0.56）ＴｉＯ3 の（００３）の回折角から、
（Ｂａ0.44Ｓｒ0.56）ＴｉＯ3 のｃ軸の長さを算出した
ところ、ｃ軸の長さは０．４１２５ｎｍであった。この
組成の誘電体における本来の格子定数は、０．３９４６
ｎｍであるから、ＳＴＯ−Ｎｂ基板の上にエピタキシャ
ル成長させることによって、膜厚方向の格子定数が、
４．５％伸びたことになる。
【０１０９】このように、膜厚方向の格子定数が伸びた
理由は、実施例２において格子定数が伸びた理由と同じ
であると考えられる。即ち、誘電性材料として用いた
（Ｂａ0.44Ｓｒ0.56）ＴｉＯ3 の本来の格子定数が、基
板として用いられたＳＴＯ−Ｎｂの格子定数よりも、適
度に大きいため、この誘電性材料をこの基板にエピタキ
シャル成長させる際に、界面において面内方向の格子定
数が一致するように成長した結果、（Ｂａ0.44Ｓ
ｒ0.56）ＴｉＯ3 の格子定数は面内方向には縮み、これ
とは対照的に膜厚方向には格子定数が伸びたものと考え
られる。
理由は、実施例２において格子定数が伸びた理由と同じ
であると考えられる。即ち、誘電性材料として用いた
（Ｂａ0.44Ｓｒ0.56）ＴｉＯ3 の本来の格子定数が、基
板として用いられたＳＴＯ−Ｎｂの格子定数よりも、適
度に大きいため、この誘電性材料をこの基板にエピタキ
シャル成長させる際に、界面において面内方向の格子定
数が一致するように成長した結果、（Ｂａ0.44Ｓ
ｒ0.56）ＴｉＯ3 の格子定数は面内方向には縮み、これ
とは対照的に膜厚方向には格子定数が伸びたものと考え
られる。
【０１１０】続いて、このようにして作成した薄膜キャ
パシタの誘電特性を評価した。図１４は、本実施例即ち
実施例３において作成した薄膜キャパシタの比誘電率の
バイアス電界依存性の測定結果を示す図である。なお比
誘電率は、交流電圧１００ｋＨｚ、振幅０．１Ｖを用い
て容量を測定し、容量の値と誘電体膜の厚さ、キャパシ
タの面積から算出したものである。
パシタの誘電特性を評価した。図１４は、本実施例即ち
実施例３において作成した薄膜キャパシタの比誘電率の
バイアス電界依存性の測定結果を示す図である。なお比
誘電率は、交流電圧１００ｋＨｚ、振幅０．１Ｖを用い
て容量を測定し、容量の値と誘電体膜の厚さ、キャパシ
タの面積から算出したものである。
【０１１１】比誘電率はバイアス電界の上昇時と下降時
との間でヒステリシスを示した。このようなヒステリシ
スは、強誘電性を示唆する一つの指標である。強誘電性
を確認するために、さらに容量の温度依存性を測定し
た。
との間でヒステリシスを示した。このようなヒステリシ
スは、強誘電性を示唆する一つの指標である。強誘電性
を確認するために、さらに容量の温度依存性を測定し
た。
【０１１２】図１５は、この薄膜キャパシタにおける容
量の温度依存性の測定結果である。容量は室温から温度
を上げるに連れて上昇しており、キュリー温度が室温よ
り高い温度にあることを示している。この結果は、この
（Ｂａ0.44Ｓｒ0.56）ＴｉＯ3 誘電体膜が強誘電性を持
つことを示している。
量の温度依存性の測定結果である。容量は室温から温度
を上げるに連れて上昇しており、キュリー温度が室温よ
り高い温度にあることを示している。この結果は、この
（Ｂａ0.44Ｓｒ0.56）ＴｉＯ3 誘電体膜が強誘電性を持
つことを示している。
【０１１３】（Ｂａ0.44Ｓｒ0.56）ＴｉＯ3 は、もとも
とバルクにおいては室温では常誘電相に属することが知
られている。従って本実施例において、（Ｂａ0.44Ｓｒ
0.56）ＴｉＯ3 の薄膜で強誘電性を示したのは、基板の
格子定数より僅かに格子定数が大きい（Ｂａ0.44Ｓｒ
0.56）ＴｉＯ3 誘電体膜を基板に対してエピタキシャル
成長させた効果に他ならない。 （実施例４）図１６は、本発明の第４の実施例のダイナ
ミックアクセスメモリ（ＤＲＡＭ）半導体記憶装置の断
面図である。４１は第１導電型半導体基板、４２は素子
間分離酸化膜、４３はゲート酸化膜、４４はワード線、
４５，４７は層間絶縁膜、４６は第２導電型不純物拡散
層、４８はビット線、４９は平坦化用絶縁膜、５０は研
磨停止層、５１は単結晶シリコンストレージノード、５
２はエピタキシャルバリア金属、５３はエピタキシャル
下部電極、５４はエピタキシャル誘電体膜、５５は上部
電極である。
とバルクにおいては室温では常誘電相に属することが知
られている。従って本実施例において、（Ｂａ0.44Ｓｒ
0.56）ＴｉＯ3 の薄膜で強誘電性を示したのは、基板の
格子定数より僅かに格子定数が大きい（Ｂａ0.44Ｓｒ
0.56）ＴｉＯ3 誘電体膜を基板に対してエピタキシャル
成長させた効果に他ならない。 （実施例４）図１６は、本発明の第４の実施例のダイナ
ミックアクセスメモリ（ＤＲＡＭ）半導体記憶装置の断
面図である。４１は第１導電型半導体基板、４２は素子
間分離酸化膜、４３はゲート酸化膜、４４はワード線、
４５，４７は層間絶縁膜、４６は第２導電型不純物拡散
層、４８はビット線、４９は平坦化用絶縁膜、５０は研
磨停止層、５１は単結晶シリコンストレージノード、５
２はエピタキシャルバリア金属、５３はエピタキシャル
下部電極、５４はエピタキシャル誘電体膜、５５は上部
電極である。
【０１１４】第４の実施例の工程順模式断面図を図１７
に示す。図１７（ａ）はメモリセルのトランジスタ部及
びビット線４８を形成した後、平坦化用絶縁膜４９及び
研磨停止層５０を形成した後の断面図である。ここで
は、絶縁膜を平坦化するためにエッチバック法を用いて
も良いし、またＣＭＰ法などを用いても良い。なお、研
磨停止層５０としては、酸化アルミニウムなどの絶縁膜
を用いることができる。
に示す。図１７（ａ）はメモリセルのトランジスタ部及
びビット線４８を形成した後、平坦化用絶縁膜４９及び
研磨停止層５０を形成した後の断面図である。ここで
は、絶縁膜を平坦化するためにエッチバック法を用いて
も良いし、またＣＭＰ法などを用いても良い。なお、研
磨停止層５０としては、酸化アルミニウムなどの絶縁膜
を用いることができる。
【０１１５】次いで、図１７（ｂ）に示すように、公知
のフォトリソグラフィ及びプラズマエッチングにより、
研磨停止層５０の開孔部に引き続き第２導電型不純物拡
散層４６へのコンタクトホールを形成し、単結晶シリコ
ンの選択成長技術によりストレージノード５１を形成し
た。ストレージノード５１はジクロルシランを原料ガス
としたＬＰＣＶＤ法により、成長温度８２０℃で単結晶
シリコンを選択的に埋め込んだ。
のフォトリソグラフィ及びプラズマエッチングにより、
研磨停止層５０の開孔部に引き続き第２導電型不純物拡
散層４６へのコンタクトホールを形成し、単結晶シリコ
ンの選択成長技術によりストレージノード５１を形成し
た。ストレージノード５１はジクロルシランを原料ガス
としたＬＰＣＶＤ法により、成長温度８２０℃で単結晶
シリコンを選択的に埋め込んだ。
【０１１６】次いで、図１７（ｃ）に示すように、ＣＭ
Ｐないしは機械的研磨により研磨停止層５０上に形成さ
れている単結晶シリコンを除去し、ニッケルの薄膜６１
をスパッタ法により形成した。その後、同図（ｄ）に示
すように、フォーミングガス中で５００℃の熱処理によ
り単結晶シリコン層の表面をニッケルと反応させて、バ
リア金属となる単結晶ニッケルシリサイド層を形成し、
再びＣＭＰ法により研磨停止層５０上に形成されている
ニッケル層を除去し、エピタキシャルバリア金属５２と
した。
Ｐないしは機械的研磨により研磨停止層５０上に形成さ
れている単結晶シリコンを除去し、ニッケルの薄膜６１
をスパッタ法により形成した。その後、同図（ｄ）に示
すように、フォーミングガス中で５００℃の熱処理によ
り単結晶シリコン層の表面をニッケルと反応させて、バ
リア金属となる単結晶ニッケルシリサイド層を形成し、
再びＣＭＰ法により研磨停止層５０上に形成されている
ニッケル層を除去し、エピタキシャルバリア金属５２と
した。
【０１１７】次いで、図１７（ｅ）に示すように、フォ
トリソグラフィ及びプラズマエッチングにより、ニッケ
ルシリサイド層５２に浅いトレンチを形成した後、下部
電極５３となる白金薄膜をスパッタ法により形成した。
その後、再びＣＭＰ法により研磨停止層５０上に形成さ
れている白金薄膜を除去した後、ＳｒＴｉＯ3 エピタキ
シャル誘電体膜５４及びニッケル上部電極５５を順次形
成した。なお、誘電体膜の形成には、公知のマグネトロ
ンスパッタ法やＭＯＣＶＤ法などを使用することができ
る。
トリソグラフィ及びプラズマエッチングにより、ニッケ
ルシリサイド層５２に浅いトレンチを形成した後、下部
電極５３となる白金薄膜をスパッタ法により形成した。
その後、再びＣＭＰ法により研磨停止層５０上に形成さ
れている白金薄膜を除去した後、ＳｒＴｉＯ3 エピタキ
シャル誘電体膜５４及びニッケル上部電極５５を順次形
成した。なお、誘電体膜の形成には、公知のマグネトロ
ンスパッタ法やＭＯＣＶＤ法などを使用することができ
る。
【０１１８】続いて、ここで形成したＳｒＴｉＯ3 誘電
体膜５４について、θ−２θ法によるＸ線回折測定を行
った結果、（１００）及びその倍数に相当するピークの
みが観察され、（１１０），（２１１），（１１１）等
に対応するピークは観測されなかった。 （実施例５）図１８は、実施例４とほぼ同様の構造であ
るが、常誘電性を示す誘電体膜の代わりにエピタキシャ
ル成長させたときに生じる不整合歪を利用して強誘電性
を歪み誘起させた強誘電体膜を形成し、強誘電体メモリ
（ＦＲＡＭ）を形成した例である。４１は第１導電型半
導体基板、４２は素子間分離酸化膜、４３はゲート酸化
膜、４４はワード線、４５，４７は層間絶縁膜、４６は
第２導電型不純物拡散層、４８はビット線、４９は平坦
化用絶縁膜、５０は研磨停止層、５１は単結晶シリコン
ストレージノード、５２はエピタキシャルバリア金属、
５３はエピタキシャル下部電極、５６はエピタキシャル
誘電体膜、５５は上部電極である。
体膜５４について、θ−２θ法によるＸ線回折測定を行
った結果、（１００）及びその倍数に相当するピークの
みが観察され、（１１０），（２１１），（１１１）等
に対応するピークは観測されなかった。 （実施例５）図１８は、実施例４とほぼ同様の構造であ
るが、常誘電性を示す誘電体膜の代わりにエピタキシャ
ル成長させたときに生じる不整合歪を利用して強誘電性
を歪み誘起させた強誘電体膜を形成し、強誘電体メモリ
（ＦＲＡＭ）を形成した例である。４１は第１導電型半
導体基板、４２は素子間分離酸化膜、４３はゲート酸化
膜、４４はワード線、４５，４７は層間絶縁膜、４６は
第２導電型不純物拡散層、４８はビット線、４９は平坦
化用絶縁膜、５０は研磨停止層、５１は単結晶シリコン
ストレージノード、５２はエピタキシャルバリア金属、
５３はエピタキシャル下部電極、５６はエピタキシャル
誘電体膜、５５は上部電極である。
【０１１９】第５の実施例の工程順模式断面図を図１９
に示す。図１９（ｂ）までは第４の実施例と同様であ
り、メモリセルのトランジスタ部及びビット線、平坦化
用絶縁膜４９及び研磨停止層５０を形成し、不純物拡散
層へのコンタクトホールに単結晶シリコンの選択成長技
術によりストレージノード５１を形成したところであ
る。
に示す。図１９（ｂ）までは第４の実施例と同様であ
り、メモリセルのトランジスタ部及びビット線、平坦化
用絶縁膜４９及び研磨停止層５０を形成し、不純物拡散
層へのコンタクトホールに単結晶シリコンの選択成長技
術によりストレージノード５１を形成したところであ
る。
【０１２０】次いで、図１９（ｃ）に示すように、ＣＭ
Ｐないしは機械的研磨により研磨停止層上に形成されて
いる単結晶シリコンを除去し、フォトリソグラフィ及び
イオンエッチングにより浅いトレンチを形成した。その
後、同図（ｄ）に示すように、エピタキシャルバリア金
属５２として反応性スパッタ法により６００℃でＴｉＮ
をエピタキシャル成長させ、研磨停止層５０上について
は研磨、除去した。
Ｐないしは機械的研磨により研磨停止層上に形成されて
いる単結晶シリコンを除去し、フォトリソグラフィ及び
イオンエッチングにより浅いトレンチを形成した。その
後、同図（ｄ）に示すように、エピタキシャルバリア金
属５２として反応性スパッタ法により６００℃でＴｉＮ
をエピタキシャル成長させ、研磨停止層５０上について
は研磨、除去した。
【０１２１】次いで、図１９（ｅ）に示すように、フォ
トリソグラフィ及びプラズマエッチングにより、ＴｉＮ
層に浅いトレンチを形成した後、下部電極５３となる白
金薄膜をスパッタ法により形成した。その後、同図
（ｆ）に示すように、再びＣＭＰ法により研磨停止層５
０上に形成されている白金薄膜を除去した後、Ｂａ0.5
Ｓｒ0.5 ＴｉＯ3 エピタキシャル誘電体膜５６をエピタ
キシャル成長させ、白金との不整合歪により歪み誘起強
誘電性を付与し、さらにニッケル上部電極５５を順次形
成した。
トリソグラフィ及びプラズマエッチングにより、ＴｉＮ
層に浅いトレンチを形成した後、下部電極５３となる白
金薄膜をスパッタ法により形成した。その後、同図
（ｆ）に示すように、再びＣＭＰ法により研磨停止層５
０上に形成されている白金薄膜を除去した後、Ｂａ0.5
Ｓｒ0.5 ＴｉＯ3 エピタキシャル誘電体膜５６をエピタ
キシャル成長させ、白金との不整合歪により歪み誘起強
誘電性を付与し、さらにニッケル上部電極５５を順次形
成した。
【０１２２】このように積層したエピタキシャル膜につ
いて、θ−２θ法によるＸ線回折測定を行った結果、Ｔ
ｉＮ，白金は（２００）及びその倍数に相当するピーク
のみ、またＢＳＴＯも同様に（１００）及びその倍数に
相当するピークのみが観察され、いずれの膜からも（１
１０），（２１１），（１１１）などに対応するピーク
は観測されなかった。また、各膜の（２００）回折線に
ついてロッキングカーブの測定を行った結果、ＴｉＮ，
白金，ＢＳＴＯについてそれぞれ０．８°，０．３°，
０．５°の半値幅が得られ、非常にきれいに（１００）
面に配向した膜であることが確かめられた。
いて、θ−２θ法によるＸ線回折測定を行った結果、Ｔ
ｉＮ，白金は（２００）及びその倍数に相当するピーク
のみ、またＢＳＴＯも同様に（１００）及びその倍数に
相当するピークのみが観察され、いずれの膜からも（１
１０），（２１１），（１１１）などに対応するピーク
は観測されなかった。また、各膜の（２００）回折線に
ついてロッキングカーブの測定を行った結果、ＴｉＮ，
白金，ＢＳＴＯについてそれぞれ０．８°，０．３°，
０．５°の半値幅が得られ、非常にきれいに（１００）
面に配向した膜であることが確かめられた。
【０１２３】さらに、ソーヤータワー回路によりＰ−Ｅ
曲線を測定したところ、強誘電性を示すヒステリシスル
ープが観測され、また比誘電率の１５０℃までの温度依
存性を測定したところ、室温から１５０℃まで比誘電率
が増大してキュリー温度が１５０℃以上にあることが確
かめられた。 （実施例６）図２０は、本発明の別の実施例の強誘電体
メモリ（ＦＲＡＭ）半導体記憶装置の断面図である。４
１は第１導電型半導体基板、４２は素子間分離酸化膜、
４３はゲート酸化膜、４４はワード線、４５，４７は層
間絶縁膜、４６は第２導電型不純物拡散層、４８はビッ
ト線、４９，５９は平坦化用絶縁膜、５０は研磨停止
層、５１は単結晶シリコンストレージノード、５３はエ
ピタキシャル下部電極、５５は上部電極、５６はエピタ
キシャル誘電体膜、５７は単結晶シリコン層、５８はフ
ッ化カルシウム膜からなるエピタキシャルバリア絶縁
膜、６０はアルミ配線である。
曲線を測定したところ、強誘電性を示すヒステリシスル
ープが観測され、また比誘電率の１５０℃までの温度依
存性を測定したところ、室温から１５０℃まで比誘電率
が増大してキュリー温度が１５０℃以上にあることが確
かめられた。 （実施例６）図２０は、本発明の別の実施例の強誘電体
メモリ（ＦＲＡＭ）半導体記憶装置の断面図である。４
１は第１導電型半導体基板、４２は素子間分離酸化膜、
４３はゲート酸化膜、４４はワード線、４５，４７は層
間絶縁膜、４６は第２導電型不純物拡散層、４８はビッ
ト線、４９，５９は平坦化用絶縁膜、５０は研磨停止
層、５１は単結晶シリコンストレージノード、５３はエ
ピタキシャル下部電極、５５は上部電極、５６はエピタ
キシャル誘電体膜、５７は単結晶シリコン層、５８はフ
ッ化カルシウム膜からなるエピタキシャルバリア絶縁
膜、６０はアルミ配線である。
【０１２４】この実施例の工程順模式断面図を図２１に
示す。図２１（ａ）はメモリセルのトランジスタ部及び
ビット線を形成した後、平坦化用絶縁膜４９及び研磨停
止層５０を形成した後の断面図である。絶縁膜を平坦化
するためにエッチバック法を用いても良いし、またＣＭ
Ｐ法などを用いても良い。ここでも研磨停止層５０とし
て酸化アルミニウムなどの絶縁膜を用いることができ
る。
示す。図２１（ａ）はメモリセルのトランジスタ部及び
ビット線を形成した後、平坦化用絶縁膜４９及び研磨停
止層５０を形成した後の断面図である。絶縁膜を平坦化
するためにエッチバック法を用いても良いし、またＣＭ
Ｐ法などを用いても良い。ここでも研磨停止層５０とし
て酸化アルミニウムなどの絶縁膜を用いることができ
る。
【０１２５】次いで、図２１（ｂ）に示すように、公知
のフォトリソグラフィ及びプラズマエッチングにより、
キャパシタセル形成用の浅いトレンチ部及び第２導電型
不純物拡散層４６へのコンタクトホールを形成し、選択
成長技術によりアモルファスシリコン層６２を形成し
た。成膜技術は、ジシラン及びジボランを原料ガスとし
たＬＰＣＶＤ法により、成長温度４５０℃でアモルファ
スシリコンを単結晶シリコン基板に対して選択的に成長
させた。その後、フォーミングガス中で６００℃の熱処
理により、シリコン基板界面から固相成長により単結晶
シリコンを成長させ、アモルファス層を全て単結晶化し
た。
のフォトリソグラフィ及びプラズマエッチングにより、
キャパシタセル形成用の浅いトレンチ部及び第２導電型
不純物拡散層４６へのコンタクトホールを形成し、選択
成長技術によりアモルファスシリコン層６２を形成し
た。成膜技術は、ジシラン及びジボランを原料ガスとし
たＬＰＣＶＤ法により、成長温度４５０℃でアモルファ
スシリコンを単結晶シリコン基板に対して選択的に成長
させた。その後、フォーミングガス中で６００℃の熱処
理により、シリコン基板界面から固相成長により単結晶
シリコンを成長させ、アモルファス層を全て単結晶化し
た。
【０１２６】次いで、図２１（ｃ）に示すように、ＣＭ
Ｐないしは機械的研磨により研磨停止層５０上に形成さ
れている単結晶シリコンを除去し、単結晶シリコンスト
レージノード５１及び単結晶シリコン層５７を形成し
た。その後、同図（ｄ）に示すように、バリアとなるフ
ッ化カルシウム膜５８と下部電極５３となる白金膜を順
次基板加熱を行いながらスパッタ法によりエピタキシャ
ル成長させた。そして、強誘電性材料となるＰｂＺｒＴ
ｉＯ3 のアモルファス膜を室温でスパッタ法により形成
した後、７００℃１分間のランプ加熱により固相成長に
よりエピタキシャル誘電体膜５６とした。その後、上部
金属５５を形成し、公知のフォトリソグラフィ及びプラ
ズマエッチングにより、キャパシタセル形状に加工し
た。
Ｐないしは機械的研磨により研磨停止層５０上に形成さ
れている単結晶シリコンを除去し、単結晶シリコンスト
レージノード５１及び単結晶シリコン層５７を形成し
た。その後、同図（ｄ）に示すように、バリアとなるフ
ッ化カルシウム膜５８と下部電極５３となる白金膜を順
次基板加熱を行いながらスパッタ法によりエピタキシャ
ル成長させた。そして、強誘電性材料となるＰｂＺｒＴ
ｉＯ3 のアモルファス膜を室温でスパッタ法により形成
した後、７００℃１分間のランプ加熱により固相成長に
よりエピタキシャル誘電体膜５６とした。その後、上部
金属５５を形成し、公知のフォトリソグラフィ及びプラ
ズマエッチングにより、キャパシタセル形状に加工し
た。
【０１２７】次いで、図２１（ｅ）に示すように、平坦
化用絶縁膜５９を形成し、表面をＣＭＰ法ないしはエッ
チバック法により平坦化した。その後、同図（ｆ）に示
すように、フォトリソグラフィ及びプラズマエッチング
により単結晶シリコンストレージノード５１及びキャパ
シタの上部電極５５とのコンタクトホールを開孔し、ア
ルミ配線６０を形成した。
化用絶縁膜５９を形成し、表面をＣＭＰ法ないしはエッ
チバック法により平坦化した。その後、同図（ｆ）に示
すように、フォトリソグラフィ及びプラズマエッチング
により単結晶シリコンストレージノード５１及びキャパ
シタの上部電極５５とのコンタクトホールを開孔し、ア
ルミ配線６０を形成した。
【０１２８】続いて、ここでのエピタキシャル膜につい
て、θ−２θ法によるＸ線回折測定を行った結果、（１
００）及びその倍数に相当するピークのみが観察され、
（１１０），（２１１），（１１１）等に対応するピー
クは観測されなかった。 （実施例７）図２２は本発明の第７の実施例に係わる半
導体記憶装置の薄膜キャパシタ部分の構成を示す断面図
である。Ｓｉ単結晶基板７１上にマグネトロンスパッタ
を用いて公知の方法により４００ｎｍのＴｉＮ膜７２を
エピタキシャル成長させ、この上に下部電極７３として
２００ｎｍのＣａ0.5 Ｙ0.5 ＴｉＯ3 膜をマグネトロン
スパッタを用いて成膜する。このときターゲットとして
はＣａＴｉＯ3 及びＹＴｉＯ3 を用い、成膜雰囲気はＡ
ｒ、酸素の混合ガス中、基板温度は２００℃である。
て、θ−２θ法によるＸ線回折測定を行った結果、（１
００）及びその倍数に相当するピークのみが観察され、
（１１０），（２１１），（１１１）等に対応するピー
クは観測されなかった。 （実施例７）図２２は本発明の第７の実施例に係わる半
導体記憶装置の薄膜キャパシタ部分の構成を示す断面図
である。Ｓｉ単結晶基板７１上にマグネトロンスパッタ
を用いて公知の方法により４００ｎｍのＴｉＮ膜７２を
エピタキシャル成長させ、この上に下部電極７３として
２００ｎｍのＣａ0.5 Ｙ0.5 ＴｉＯ3 膜をマグネトロン
スパッタを用いて成膜する。このときターゲットとして
はＣａＴｉＯ3 及びＹＴｉＯ3 を用い、成膜雰囲気はＡ
ｒ、酸素の混合ガス中、基板温度は２００℃である。
【０１２９】さらにこの下部電極７３上にＢａ0.5 Ｓｒ
0.5 ＴｉＯ3 誘電体膜７４を２００ｎｍ、さらにその上
部に上部電極７５としてＣａ0.8 Ｙ0.2 ＴｉＯ3 膜を２
００ｎｍ、同様の手法を用いて堆積した。この時点では
下部電極７３、上部電極７５ならびに誘電体膜７４の各
層は非晶質である。これを赤外線ランプアニール装置を
用いて７００℃１分間のアニールを行い、上下電極７
３，７５、誘電体膜７４を単結晶化した。このとき、Ｃ
ａ−Ｙ−Ｔｉ−Ｏ膜は単結晶膜であり、ｃ軸が基板に垂
直に成長していることをＸ線回折を用いて確認した。
0.5 ＴｉＯ3 誘電体膜７４を２００ｎｍ、さらにその上
部に上部電極７５としてＣａ0.8 Ｙ0.2 ＴｉＯ3 膜を２
００ｎｍ、同様の手法を用いて堆積した。この時点では
下部電極７３、上部電極７５ならびに誘電体膜７４の各
層は非晶質である。これを赤外線ランプアニール装置を
用いて７００℃１分間のアニールを行い、上下電極７
３，７５、誘電体膜７４を単結晶化した。このとき、Ｃ
ａ−Ｙ−Ｔｉ−Ｏ膜は単結晶膜であり、ｃ軸が基板に垂
直に成長していることをＸ線回折を用いて確認した。
【０１３０】こうして作成したキャパシタの電流電圧特
性を室温で測定した結果を、図２３に示す。図に示すよ
うに電流電圧特性は分極方向によって大きなヒステリシ
ス特性を示し、±１〜３Ｖ付近では分極方向によって流
れる電流が１０００倍も異なる良好なメモリ機能を有す
ることが分かる。従って、このキャパシタを用いて、抗
電界以上の電圧を印加して分極を反転させることで１ビ
ット情報を書き込み、また抗電界以下のバイアス電圧を
印加して流れる電流値が分極方向により大きく異なるこ
とを利用して非破壊読み出しを行う不揮発性半導体記憶
装置を作成することができる。 （実施例８）実施例７と同様の手法を用いて下部電極に
Ｃａ0.8 Ｙ0.2 ＴｉＯ3 ２００ｎｍ、誘電体膜としてＢ
ａ0.5 Ｓｒ0.5 ＴｉＯ3 １００ｎｍを堆積し、同様のア
ニール方法でエピタキシャル膜を作成した。この上部に
上部電極としてＰｔを堆積して作成したキャパシタの電
流電圧特性を図２４に示す。このキャパシタにおいても
実施例７と同様、分極方向によって流れる電流が大きな
変化を示し、これを用いて不揮発性半導体記憶装置を得
ることができる。 （実施例９）実施例７と同様の手法で下部電極としてＣ
ａ0.5 Ｙ0.5 ＴｉＯ3 、誘電体膜にＢａ0.45Ｌａ0.05Ｓ
ｒ0.5 ＴｉＯ3 、上部電極にＣａ0.8 Ｙ0.2 ＴｉＯ3 を
それぞれ２００ｎｍの膜厚で堆積して熱処理によりエピ
タキシャル積層膜を得た。このキャパシタの電流電圧特
性を図２５に示す。図に示すように、このキャパシタも
分極方向によって大きく異なる電流値を示し、かつ順方
向の電流値が著しく増大していることが分かる。このよ
うに誘電体膜に不純物を添加して電気伝導度を変化させ
ることにより、大きなリーク電流を得ることができ、こ
のキャパシタを用いて不揮発性半導体記憶装置を構成し
た際には、より高速の読み出しを行うことが可能になる
と共に、耐疲労特性も向上する。 （実施例１０）本実施例は、前記図２０に示した装置構
造において、誘電体膜におけるリークを動作原理として
不揮発性半導体記憶装置を作成したものである。
性を室温で測定した結果を、図２３に示す。図に示すよ
うに電流電圧特性は分極方向によって大きなヒステリシ
ス特性を示し、±１〜３Ｖ付近では分極方向によって流
れる電流が１０００倍も異なる良好なメモリ機能を有す
ることが分かる。従って、このキャパシタを用いて、抗
電界以上の電圧を印加して分極を反転させることで１ビ
ット情報を書き込み、また抗電界以下のバイアス電圧を
印加して流れる電流値が分極方向により大きく異なるこ
とを利用して非破壊読み出しを行う不揮発性半導体記憶
装置を作成することができる。 （実施例８）実施例７と同様の手法を用いて下部電極に
Ｃａ0.8 Ｙ0.2 ＴｉＯ3 ２００ｎｍ、誘電体膜としてＢ
ａ0.5 Ｓｒ0.5 ＴｉＯ3 １００ｎｍを堆積し、同様のア
ニール方法でエピタキシャル膜を作成した。この上部に
上部電極としてＰｔを堆積して作成したキャパシタの電
流電圧特性を図２４に示す。このキャパシタにおいても
実施例７と同様、分極方向によって流れる電流が大きな
変化を示し、これを用いて不揮発性半導体記憶装置を得
ることができる。 （実施例９）実施例７と同様の手法で下部電極としてＣ
ａ0.5 Ｙ0.5 ＴｉＯ3 、誘電体膜にＢａ0.45Ｌａ0.05Ｓ
ｒ0.5 ＴｉＯ3 、上部電極にＣａ0.8 Ｙ0.2 ＴｉＯ3 を
それぞれ２００ｎｍの膜厚で堆積して熱処理によりエピ
タキシャル積層膜を得た。このキャパシタの電流電圧特
性を図２５に示す。図に示すように、このキャパシタも
分極方向によって大きく異なる電流値を示し、かつ順方
向の電流値が著しく増大していることが分かる。このよ
うに誘電体膜に不純物を添加して電気伝導度を変化させ
ることにより、大きなリーク電流を得ることができ、こ
のキャパシタを用いて不揮発性半導体記憶装置を構成し
た際には、より高速の読み出しを行うことが可能になる
と共に、耐疲労特性も向上する。 （実施例１０）本実施例は、前記図２０に示した装置構
造において、誘電体膜におけるリークを動作原理として
不揮発性半導体記憶装置を作成したものである。
【０１３１】図２０に示すように、スイッチングトラン
ジスタとキャパシタからなるメモリセルを使用すれば、
ワード線とビット線により選択されたスイッチングトラ
ンジスタを通してキャパシタの強誘電体膜の抗電界以上
の電圧を印加することにより、正又は負の方向に分極さ
せて１ビットの情報を書き込むことが可能になる。ま
た、同様にキャパシタ素子に抗電界以下の適当な電圧を
印加すると、分極方向により読み出し電流に大きな差が
生じるために、書き込まれた情報を非破壊で読み出すこ
とが可能になる。 （実施例１１）本実施例では、本発明による薄膜キャパ
シタを集積化した誘電体メモリの回路構成について説明
する。
ジスタとキャパシタからなるメモリセルを使用すれば、
ワード線とビット線により選択されたスイッチングトラ
ンジスタを通してキャパシタの強誘電体膜の抗電界以上
の電圧を印加することにより、正又は負の方向に分極さ
せて１ビットの情報を書き込むことが可能になる。ま
た、同様にキャパシタ素子に抗電界以下の適当な電圧を
印加すると、分極方向により読み出し電流に大きな差が
生じるために、書き込まれた情報を非破壊で読み出すこ
とが可能になる。 （実施例１１）本実施例では、本発明による薄膜キャパ
シタを集積化した誘電体メモリの回路構成について説明
する。
【０１３２】本実施例においては、前記図７に示したよ
うな構成のメモリセルが、半導体基板上にマトリクス状
に複数配置されている。１つのデジタル信号を記憶する
メモリセルを一つのキャパシタと一つのトランジスタか
ら構成することも可能であるが、ここでは説明を簡単に
するために２つのキャパシタと２つのトランジスタを使
用する場合について記述する。図２６にこのような強誘
電体メモリの回路構成を示す。
うな構成のメモリセルが、半導体基板上にマトリクス状
に複数配置されている。１つのデジタル信号を記憶する
メモリセルを一つのキャパシタと一つのトランジスタか
ら構成することも可能であるが、ここでは説明を簡単に
するために２つのキャパシタと２つのトランジスタを使
用する場合について記述する。図２６にこのような強誘
電体メモリの回路構成を示す。
【０１３３】１つのキャパシタの一方の端子は、ＭＯＳ
トランジスタのソース，ドレインを介してビット線（Ｂ
Ｌ）に接続され、もう一方の端子はドライブ線（ＤＬ）
に接続される。もう１つのキャパシタについても、同様
に一方の端子をＭＯＳトランジスタのソース，ドレイン
を介してビット線（ＢＬ′）に接続され、もう一方の端
子をドライブ線（ＤＬ）に接続される。なお、ＢＬとＢ
Ｌ′の２本のビット線は、対となって同一のセンスアン
プ７３，７４に接続される。また、ドライブ線について
は共通な一本の線で良く、ドライブ線の駆動回路７１に
接続される。
トランジスタのソース，ドレインを介してビット線（Ｂ
Ｌ）に接続され、もう一方の端子はドライブ線（ＤＬ）
に接続される。もう１つのキャパシタについても、同様
に一方の端子をＭＯＳトランジスタのソース，ドレイン
を介してビット線（ＢＬ′）に接続され、もう一方の端
子をドライブ線（ＤＬ）に接続される。なお、ＢＬとＢ
Ｌ′の２本のビット線は、対となって同一のセンスアン
プ７３，７４に接続される。また、ドライブ線について
は共通な一本の線で良く、ドライブ線の駆動回路７１に
接続される。
【０１３４】キャパシタの一方の端子に接続されたＭＯ
Ｓトランジスタのゲートは、ワード線（ＷＬ）に接続さ
れる。同一セル内部の２つのＭＯＳトランジスタのゲー
トは同一のワード線ＷＬに接続される。ワード線ＷＬ
は、ワード線駆動回路７２に接続される。
Ｓトランジスタのゲートは、ワード線（ＷＬ）に接続さ
れる。同一セル内部の２つのＭＯＳトランジスタのゲー
トは同一のワード線ＷＬに接続される。ワード線ＷＬ
は、ワード線駆動回路７２に接続される。
【０１３５】図２６に示した回路構成においては、ビッ
ト線対及びドライブ線が平行に配置され、マトリクス状
に配置されている複数のメモリセルのうち、同じ行にあ
る複数のメモリセルによって共有されている。一方、ワ
ード線はビット線，ドライブ線と直交するように配置し
ており、マトリクス状に配置された複数のメモリセルの
うち、同じ列にある複数のメモリセルによって共有され
ている。
ト線対及びドライブ線が平行に配置され、マトリクス状
に配置されている複数のメモリセルのうち、同じ行にあ
る複数のメモリセルによって共有されている。一方、ワ
ード線はビット線，ドライブ線と直交するように配置し
ており、マトリクス状に配置された複数のメモリセルの
うち、同じ列にある複数のメモリセルによって共有され
ている。
【０１３６】それぞれのビット線対に１つずつ、センス
アンプ７３，７４が接続されており、個々のセンスアン
プ７３，７４は、センスアンプ活性に信号φact によっ
て制御されている。
アンプ７３，７４が接続されており、個々のセンスアン
プ７３，７４は、センスアンプ活性に信号φact によっ
て制御されている。
【０１３７】さらにビット線対には、入出力（Ｉ／Ｏ）
接続回路７５，７６を介して、ＢＬとＩ／Ｏ、ＢＬ′と
Ｉ／Ｏ′がそれぞれ接続される。ＢＬとＩ／Ｏ線の接続
は、Ｉ／Ｏ接続信号φI/O によって制御される。
接続回路７５，７６を介して、ＢＬとＩ／Ｏ、ＢＬ′と
Ｉ／Ｏ′がそれぞれ接続される。ＢＬとＩ／Ｏ線の接続
は、Ｉ／Ｏ接続信号φI/O によって制御される。
【０１３８】次に、このような構成の強誘電体メモリの
中の１つのメモリセルに、デジタル信号を記憶させるた
めの書込み方法について、図２７のタイミングチャート
を用いて説明する。
中の１つのメモリセルに、デジタル信号を記憶させるた
めの書込み方法について、図２７のタイミングチャート
を用いて説明する。
【０１３９】入出力線Ｉ／Ｏ及びＩ／Ｏ′には、予め外
部から書き込むべき信号に対応する相補的な電位が与え
られているものとする。例えば、ここでは、Ｉ／Ｏ線に
５Ｖ、Ｉ／Ｏ線に０Ｖの電位が書き込むべき情報に対応
する電位として設定されているものとする。
部から書き込むべき信号に対応する相補的な電位が与え
られているものとする。例えば、ここでは、Ｉ／Ｏ線に
５Ｖ、Ｉ／Ｏ線に０Ｖの電位が書き込むべき情報に対応
する電位として設定されているものとする。
【０１４０】ビット線対は、図２７には図示しないプリ
チャージ回路によって予め等電位に保たれている。書き
込み動作に入る前に、書き込むべきメモリセルの位置を
示すアドレス情報に対応する特定の行において、プリチ
ャージ信号φpre を解除して、ＢＬ及びＢＬ′をあらゆ
る電圧源から切り離された状態（フローティング状態）
にする。なおこのとき他の行のビット線対については、
プレチャージ状態を解除しない。
チャージ回路によって予め等電位に保たれている。書き
込み動作に入る前に、書き込むべきメモリセルの位置を
示すアドレス情報に対応する特定の行において、プリチ
ャージ信号φpre を解除して、ＢＬ及びＢＬ′をあらゆ
る電圧源から切り離された状態（フローティング状態）
にする。なおこのとき他の行のビット線対については、
プレチャージ状態を解除しない。
【０１４１】しかる後に、ＢＬとＩ／Ｏ及びＢＬ′とＩ
／Ｏ′を接続するために、書き込むべきアドレスに基づ
き特定の行において、φI/O 信号を活性化する。この結
果、この行のＢＬはＩ／Ｏと、ＢＬ′はＩ／Ｏ′と、そ
れぞれ等電位になる。即ち、書き込むべき情報に対応す
る電位が、ビット線対に供給される。
／Ｏ′を接続するために、書き込むべきアドレスに基づ
き特定の行において、φI/O 信号を活性化する。この結
果、この行のＢＬはＩ／Ｏと、ＢＬ′はＩ／Ｏ′と、そ
れぞれ等電位になる。即ち、書き込むべき情報に対応す
る電位が、ビット線対に供給される。
【０１４２】この段階で導入されたビット線対の電位を
安定化するために、このビット線対に接続するセンスア
ンプを活性化する。このとき、ＢＬの電位は、活性化さ
れたセンスアンプによりキャパシタの分極反転に十分な
高い電圧Ｖwrite に固定される。
安定化するために、このビット線対に接続するセンスア
ンプを活性化する。このとき、ＢＬの電位は、活性化さ
れたセンスアンプによりキャパシタの分極反転に十分な
高い電圧Ｖwrite に固定される。
【０１４３】次に、書き込むべき位置を示すアドレス情
報に対応する特定の列において、ワード線にトランジス
タをｏｎにするために必要な電位を与える。この結果、
この列の該ワード線に接続するＭＯＳトランジスタがｏ
ｎ状態になり、キャパシタとビット線対とが接続状態に
なる。当然このときに該当しない他の列においては、ワ
ード線に信号を送らないので、キャパシタとビット線は
電気的に切り離されたままの状態にある。
報に対応する特定の列において、ワード線にトランジス
タをｏｎにするために必要な電位を与える。この結果、
この列の該ワード線に接続するＭＯＳトランジスタがｏ
ｎ状態になり、キャパシタとビット線対とが接続状態に
なる。当然このときに該当しない他の列においては、ワ
ード線に信号を送らないので、キャパシタとビット線は
電気的に切り離されたままの状態にある。
【０１４４】ドライブ線（ＤＬ）の電位は、先ず０Ｖに
固定され、次にある時間の経過の後にドライブ線にキャ
パシタの分極反転に十分な高い電圧Ｖwrite を与える。
０Ｖに固定されている間に、ＢＬ（電位：Ｖwrite ）と
の間に生じた電位差Ｖwriteにより、ＢＬとＤＬ間に接
続されたキャパシタに書込みが生じるが、このときＢ
Ｌ′（電位：０）とＤＬ（電位：０）は同電位なので、
ＢＬ′とＤＬ間に接続されたキャパシタには変化が起こ
らない。次に、ＤＬにＶwrite を与えている間に、Ｂ
Ｌ′（電位：０）との間に生じた電位差−Ｖwrite によ
り、ＢＬ′とＤＬ間に接続されたキャパシタに書込みが
生じるが、このときＢＬ（電位：Ｖwrite ）とＤＬは等
電位なので、ＢＬとＤＬ間に接続されたキャパシタには
変化が起こらない。この結果、ＢＬ線に接続されたキャ
パシタには電位差Ｖwrite による残留分極、ＢＬ′線に
接続されたキャパシタには電位差−Ｖwrite による残留
分極が蓄えられる。
固定され、次にある時間の経過の後にドライブ線にキャ
パシタの分極反転に十分な高い電圧Ｖwrite を与える。
０Ｖに固定されている間に、ＢＬ（電位：Ｖwrite ）と
の間に生じた電位差Ｖwriteにより、ＢＬとＤＬ間に接
続されたキャパシタに書込みが生じるが、このときＢ
Ｌ′（電位：０）とＤＬ（電位：０）は同電位なので、
ＢＬ′とＤＬ間に接続されたキャパシタには変化が起こ
らない。次に、ＤＬにＶwrite を与えている間に、Ｂ
Ｌ′（電位：０）との間に生じた電位差−Ｖwrite によ
り、ＢＬ′とＤＬ間に接続されたキャパシタに書込みが
生じるが、このときＢＬ（電位：Ｖwrite ）とＤＬは等
電位なので、ＢＬとＤＬ間に接続されたキャパシタには
変化が起こらない。この結果、ＢＬ線に接続されたキャ
パシタには電位差Ｖwrite による残留分極、ＢＬ′線に
接続されたキャパシタには電位差−Ｖwrite による残留
分極が蓄えられる。
【０１４５】しかる後に、ワード線信号を非選択状態に
戻し、センスアンプの活性化を解除し、ビット線のプレ
チャージを開始することにより、書込みの動作は終了す
る。
戻し、センスアンプの活性化を解除し、ビット線のプレ
チャージを開始することにより、書込みの動作は終了す
る。
【０１４６】書込み動作終了後の保持状態においては、
ＢＬ，ＢＬ′はプリチャージ回路により等電位に保持さ
れる。このとき、ビット線対の電位とＤＬ電位も等電位
に保つことが望ましい。また、全てのワード線は非選択
状態に保たれるために、キャパシタはビット線対から電
気的に切り離された状態で保持される。キャパシタに接
続するＭＯＳトランジスタは、電源が供給されない状態
ではＯＦＦであり、従ってキャパシタに残留分極の形と
して書き込まれた情報は、メモリ回路に電源が供給され
ない場合にも、デジタル情報を保持することができる。
ＢＬ，ＢＬ′はプリチャージ回路により等電位に保持さ
れる。このとき、ビット線対の電位とＤＬ電位も等電位
に保つことが望ましい。また、全てのワード線は非選択
状態に保たれるために、キャパシタはビット線対から電
気的に切り離された状態で保持される。キャパシタに接
続するＭＯＳトランジスタは、電源が供給されない状態
ではＯＦＦであり、従ってキャパシタに残留分極の形と
して書き込まれた情報は、メモリ回路に電源が供給され
ない場合にも、デジタル情報を保持することができる。
【０１４７】次に、このような方法でメモリ回路の中の
１つのメモリセルに記憶された、デジタル情報を読み出
す方法について、図２８の読み出しタイミングチャート
を用いて説明する。
１つのメモリセルに記憶された、デジタル情報を読み出
す方法について、図２８の読み出しタイミングチャート
を用いて説明する。
【０１４８】まず、ビット線対の電位をプリチャージ回
路を用いて一定の電位に充電する。次に、プリチャージ
を解除して、ビット線をフローティング状態にする。次
いで、アドレスに対応した列の一本のワード線（ＷＬ）
を選択して、ワード線に接続するＭＯＳトランジスタを
ｏｎ状態にする。これにより、メモリセルのキャパシタ
と、ビット線対が電気的に接続される。このとき、これ
以外の選択されないＷＬに接続するトランジスタについ
ては、ｏｆｆの状態が保たれる。
路を用いて一定の電位に充電する。次に、プリチャージ
を解除して、ビット線をフローティング状態にする。次
いで、アドレスに対応した列の一本のワード線（ＷＬ）
を選択して、ワード線に接続するＭＯＳトランジスタを
ｏｎ状態にする。これにより、メモリセルのキャパシタ
と、ビット線対が電気的に接続される。このとき、これ
以外の選択されないＷＬに接続するトランジスタについ
ては、ｏｆｆの状態が保たれる。
【０１４９】次いで、アドレスに対応した行のドライブ
線を選択し、読み出し用の低い電位Ｖreadをドライブ線
に与える。これにより、メモリセル内の２つのキャパシ
タにＶreadが加わることになる。この２つのキャパシタ
には、互いに異なる方向の残留分極が蓄積されている
が、この残留分極はＶreadの低い電圧によって反転する
ことはない。従ってこの読み出しは、キャパシタの分極
の向きを変えることなく、非破壊で読み出すことが可能
である。
線を選択し、読み出し用の低い電位Ｖreadをドライブ線
に与える。これにより、メモリセル内の２つのキャパシ
タにＶreadが加わることになる。この２つのキャパシタ
には、互いに異なる方向の残留分極が蓄積されている
が、この残留分極はＶreadの低い電圧によって反転する
ことはない。従ってこの読み出しは、キャパシタの分極
の向きを変えることなく、非破壊で読み出すことが可能
である。
【０１５０】また、他の実施例で説明したように、本発
明によるキャパシタは、残留分極の方向によってリーク
電流の値が１００〜１０００倍異なる。従って、ビット
線ＢＬとＢＬ′に流れ込む電流の値は、キャパシタに書
き込まれた分極の向きにより異なる。結果的にビット線
対に対して若干異なる電位を与える。
明によるキャパシタは、残留分極の方向によってリーク
電流の値が１００〜１０００倍異なる。従って、ビット
線ＢＬとＢＬ′に流れ込む電流の値は、キャパシタに書
き込まれた分極の向きにより異なる。結果的にビット線
対に対して若干異なる電位を与える。
【０１５１】ビット線対に十分な電位差が生じた段階
で、ＷＬの電位を戻し、キャパシタと、ビット線対を電
気的に切り離す。この後、ＤＬ線の電位も元に戻す。セ
ンスアンプを活性化する前にキャパシタとビット線を切
り離しても構わないのは、本発明のキャパシタが非破壊
で情報を読み出すことができるためである。このような
タイミングの取り方は、キャパシタの蓄積電荷量を読み
出す方式の強誘電体メモリにおいては不可能である。
で、ＷＬの電位を戻し、キャパシタと、ビット線対を電
気的に切り離す。この後、ＤＬ線の電位も元に戻す。セ
ンスアンプを活性化する前にキャパシタとビット線を切
り離しても構わないのは、本発明のキャパシタが非破壊
で情報を読み出すことができるためである。このような
タイミングの取り方は、キャパシタの蓄積電荷量を読み
出す方式の強誘電体メモリにおいては不可能である。
【０１５２】ここで、φact を選択することにより、セ
ンスアンプを活性する。これにより、ビット線対の電位
差を増幅し、さらに固定する。このとき、既にメモリセ
ルのトランジスタがｏｆｆになっているため、増幅され
た電位が、キャパシタの分極に影響を与えない。
ンスアンプを活性する。これにより、ビット線対の電位
差を増幅し、さらに固定する。このとき、既にメモリセ
ルのトランジスタがｏｆｆになっているため、増幅され
た電位が、キャパシタの分極に影響を与えない。
【０１５３】ビット線に読み出された電位は、φI/O に
信号を送ることにより、Ｉ／Ｏ及びＩ／Ｏ′に転送する
ことが可能である。情報がＩ／Ｏ，Ｉ／Ｏ′に転送され
た後、ビット線対と入出力線対は切り離される。その
後、ビット線対は再びプリチャージ状態に戻され、情報
の保持状態に戻される。
信号を送ることにより、Ｉ／Ｏ及びＩ／Ｏ′に転送する
ことが可能である。情報がＩ／Ｏ，Ｉ／Ｏ′に転送され
た後、ビット線対と入出力線対は切り離される。その
後、ビット線対は再びプリチャージ状態に戻され、情報
の保持状態に戻される。
【０１５４】
【発明の効果】以上詳述したように本発明（請求項１〜
１０）の第１によれば、誘電体膜の組成の変動等を伴う
ことなく、強誘電体メモリ等に用いられる薄膜キャパシ
タにおいて残留分極及び残留分極の温度依存性を改善す
ることができ、またバルク材としては強誘電性を示さな
い誘電性材料について、誘電性材料の組成によっては強
誘電性の付与された強誘電体薄膜を形成することや、容
量が大きくしかも容量の温度依存性が良好で、例えばＤ
ＲＡＭに好適に用いられ得る薄膜キャパシタを実現する
こと等が可能となり、その工業的価値は大なるものがあ
る。
１０）の第１によれば、誘電体膜の組成の変動等を伴う
ことなく、強誘電体メモリ等に用いられる薄膜キャパシ
タにおいて残留分極及び残留分極の温度依存性を改善す
ることができ、またバルク材としては強誘電性を示さな
い誘電性材料について、誘電性材料の組成によっては強
誘電性の付与された強誘電体薄膜を形成することや、容
量が大きくしかも容量の温度依存性が良好で、例えばＤ
ＲＡＭに好適に用いられ得る薄膜キャパシタを実現する
こと等が可能となり、その工業的価値は大なるものがあ
る。
【０１５５】また、本発明（請求項１１）の第２によれ
ば、エピタキシャル誘電体膜の使用により、蓄積電荷量
の増大、強誘電性の誘起、メモリセル間でのキャパシタ
の容量のばらつきの低減、誘電体膜と下地膜の相互拡散
の低減などを実現することができ、高集積化した半導体
記憶装置を実現が可能になり、本発明の工業的価値は極
めて大きい。
ば、エピタキシャル誘電体膜の使用により、蓄積電荷量
の増大、強誘電性の誘起、メモリセル間でのキャパシタ
の容量のばらつきの低減、誘電体膜と下地膜の相互拡散
の低減などを実現することができ、高集積化した半導体
記憶装置を実現が可能になり、本発明の工業的価値は極
めて大きい。
【０１５６】また、本発明（請求項１２）の第３によれ
ば、薄膜キャパシタの抗電界以下の電界を印加して行う
非破壊読み出しが行えること、さらに整合性が良い誘電
体膜・電極接合が得られることにより、強誘電性を示す
誘電体膜の分極方向に応じた情報の書込みが行われる、
いわゆる強誘電体メモリにおいて、情報の書込み，読出
しに伴う薄膜キャパシタの残留分極の低下や抗電界の低
下といった疲労が少ない半導体装置を実現することがで
きる。
ば、薄膜キャパシタの抗電界以下の電界を印加して行う
非破壊読み出しが行えること、さらに整合性が良い誘電
体膜・電極接合が得られることにより、強誘電性を示す
誘電体膜の分極方向に応じた情報の書込みが行われる、
いわゆる強誘電体メモリにおいて、情報の書込み，読出
しに伴う薄膜キャパシタの残留分極の低下や抗電界の低
下といった疲労が少ない半導体装置を実現することがで
きる。
【図１】本発明の薄膜キャパシタの構造を示す平面図及
び縦断面図。
び縦断面図。
【図２】実施例１及び比較例１の薄膜キャパシタの容量
の温度依存性を示す特性図。
の温度依存性を示す特性図。
【図３】実施例１及び比較例１の薄膜キャパシタの分極
対電界（Ｐ−Ｅ）ヒステリシス曲線を示す特性図。
対電界（Ｐ−Ｅ）ヒステリシス曲線を示す特性図。
【図４】実施例１及び比較例１の薄膜キャパシタの残留
分極の温度依存性を示す特性図。
分極の温度依存性を示す特性図。
【図５】本発明の半導体記憶装置におけるＭＯＳトラン
ジスタの構造を示す平面図と縦断面図。
ジスタの構造を示す平面図と縦断面図。
【図６】本発明の半導体記憶装置における薄膜キャパシ
タの構造を示す平面図と縦断面図。
タの構造を示す平面図と縦断面図。
【図７】本発明の半導体記憶装置の構造を部分的に示す
縦断面図。
縦断面図。
【図８】図６に示される半導体記憶装置の等価回路図。
【図９】本発明の別の半導体記憶装置の等価回路図。
【図１０】（Ｂａ0.44Ｓｒ0.56）ＴｉＯ3 の薄膜のＸ線
回折図。
回折図。
【図１１】実施例２の薄膜キャパシタの容量の温度依存
性を示す特性図。
性を示す特性図。
【図１２】実施例２及び比較例２の薄膜キャパシタの分
極対電界（Ｐ−Ｅ）ヒステリシス曲線を示す特性図。
極対電界（Ｐ−Ｅ）ヒステリシス曲線を示す特性図。
【図１３】実施例３における（Ｂａ0.44Ｓｒ0.56）Ｔｉ
Ｏ3 薄膜のＸ線回折を示す図。
Ｏ3 薄膜のＸ線回折を示す図。
【図１４】実施例３において作成した薄膜キャパシタの
比誘電率のバイアス電界依存性を示す図。
比誘電率のバイアス電界依存性を示す図。
【図１５】実施例３において作成した（Ｂａ0.44Ｓｒ
0.56）ＴｉＯ3 薄膜キャパシタにおける容量の温度依存
性の測定結果を示す図。
0.56）ＴｉＯ3 薄膜キャパシタにおける容量の温度依存
性の測定結果を示す図。
【図１６】第４の実施例のダイナミックアクセスメモリ
（ＤＲＡＭ）半導体記憶装置の断面図。
（ＤＲＡＭ）半導体記憶装置の断面図。
【図１７】第４の実施例のＤＲＡＭの製造方法を示す工
程断面図。
程断面図。
【図１８】第５の実施例に係わる強誘電体メモリを示す
断面図。
断面図。
【図１９】第５の実施例の強誘電体メモリの製造方法を
示す工程断面図。
示す工程断面図。
【図２０】第６の実施例に係わる強誘電体メモリを示す
断面図。
断面図。
【図２１】第６の実施例の強誘電体メモリの製造方法を
示す工程断面図。
示す工程断面図。
【図２２】第７の実施例に係わる半導体記憶装置の薄膜
キャパシタ部分の構成を示す断面図。
キャパシタ部分の構成を示す断面図。
【図２３】第７の実施例におけるキャパシタの電流電圧
特性を示す図。
特性を示す図。
【図２４】第８の実施例におけるキャパシタの電流電圧
特性を示す図。
特性を示す図。
【図２５】第９の実施例におけるキャパシタの電流電圧
特性を示す図。
特性を示す図。
【図２６】第１１の実施例に係わる強誘電体メモリの回
路構成を示す図。
路構成を示す図。
【図２７】第１１の実施例における書込み方法を説明す
るためのタイミングチャート。
るためのタイミングチャート。
【図２８】第１１の実施例における読出し方法を説明す
るためのタイミングチャート。
るためのタイミングチャート。
１…単結晶基板 ２…下部電極 ３…誘電体膜 ４…上部電極 ５…導電性基板 １０…コンタクト部 １１…Ｓｉ基板 １３…ワード線 １５…ビット線 １６…取り出し電極 ２２…ドライブ線 ２４…スイッチングトランジスタ ２５…薄膜キャパシタ ２６…ワード線駆動回路 ２７…ドライブ線駆動回路 ２８…センスアンプ ４１…第１導電型半導体基板 ４４…ワード線 ４６…第２導電型不純物拡散層 ４８…ビット線 ５０…研磨停止層 ５１…単結晶シリコンストレージノード ５２…エピタキシャルバリア金属 ５３…エピタキシャル下部電極 ５４…エピタキシャル誘電体膜 ５５…上部電極 ５６…エピタキシャル誘電体膜 ５７…単結晶シリコン層 ５８…フッ化カルシウム膜 ６０…アルミ配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/10 ４５１ 29/788 29/792 (72)発明者 川久保 隆 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (72)発明者 福島 伸 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (72)発明者 佐野 賢也 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (56)参考文献 特開 平５−29567（ＪＰ，Ａ) 特開 平２−275685（ＪＰ，Ａ) 特開 昭63−226955（ＪＰ，Ａ) 特開 平６−5810（ＪＰ，Ａ) 国際公開94／3908（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 21/8247 H01L 27/04 H01L 27/10 H01L 29/788 H01L 29/792
Claims (12)
- 【請求項１】第１の電極と、この第１の電極上にエピタ
キシャル成長した正方晶系及び立方晶系のいずれかに属
するペロブスカイト型結晶構造である誘電性材料からな
る誘電体膜と、この誘電体膜の上に形成された第２の電
極とを具備した薄膜キャパシタにおいて、 前記誘電体膜の膜厚が１５ｎｍ以上であり、エピタキシ
ャル成長後の誘電性材料のｃ軸長Ｃe とこのｃ軸長Ｃe
と対応するエピタキシャル成長前の誘電性材料本来の正
方晶系のｃ軸長或いは立方晶系ａ軸長Ｃo とが、下記関
係式を満足することを特徴とする薄膜キャパシタ。 Ｃe ／Ｃo ≧１．０２ - 【請求項２】前記誘電性材料本来のキュリー温度が室温
以下で、かつこの誘電性材料からなる誘電体膜が室温で
強誘電性を示すことを特徴とする請求項１記載の薄膜キ
ャパシタ。 - 【請求項３】少なくとも表面が正方晶系の（００１）面
及び立方晶系のいずれかに属する結晶構造を有する導電
性材料からなる導電性基板と、この導電性基板の上にエ
ピタキシャル成長した正方晶系及び立方晶系のいずれか
に属するペロブスカイト型結晶構造を有する誘電性材料
からなる誘電体膜と、この誘電体膜の上に形成された上
部電極とを具備した薄膜キャパシタにおいて、 前記誘電性材料本来のキュリー温度が室温以下で、かつ
この誘電性材料からなる誘電体膜が室温で強誘電性を示
すことを特徴とする薄膜キャパシタ。 - 【請求項４】前記誘電性材料は、ペロブスカイト型結晶
構造のａ軸長で表される誘電性材料本来の格子定数ａd
と正方晶系及び立方晶系のいずれかの結晶構造のａ軸長
で表される導電性材料本来の格子定数ａs とが下記関係
式を満足することを特徴とする請求項３記載の薄膜キャ
パシタ。 １．００２≦ａd ／ａs ≦１．０１５ - 【請求項５】前記誘電性材料が一般式ＡＢＯ3 （但し式
中、ＡはＢａ，Ｓｒ，Ｃａからなる群より選ばれた少な
くとも１種、ＢはＴｉ，Ｚｒ，Ｈｆ，Ｓｎ，（Ｍｇ1/3
Ｎｂ2/3 ），（Ｍｇ1/3 Ｔａ2/3 ），（Ｚｎ1/3 Ｎｂ
2/3 ），（Ｚｎ1/3 Ｔａ2/3 ），（Ｍｇ1/2 Ｔｅ
1/2 ），（Ｃｏ1/2 Ｗ1/2 ），（Ｍｇ1/2 Ｗ1/2 ），
（Ｍｎ1/2 Ｗ1/2 ），（Ｓｃ1/2 Ｎｂ1/2 ），（Ｍｎ
1/2 Ｎｂ1/2 ），（Ｓｃ1/2 Ｔａ1/2 ），（Ｆｅ1/2 Ｎ
ｂ1/2 ），（Ｉｎ1/2 Ｎｂ1/2 ），（Ｆｅ1/2 Ｔａ
1/2 ），（Ｃｄ1/3 Ｎｂ2/3 ），（Ｃｏ1/3 Ｎｂ
2/3 ），（Ｎｉ1/3 Ｎｂ2/3 ），（Ｃｏ1/3 Ｔａ
2/3 ），（Ｎｉ1/3 Ｔａ2/3 ）からなる群より選ばれた
少なくとも１種）で表されるペロブスカイト組成を有す
ることを特徴とする請求項３記載の薄膜キャパシタ。 - 【請求項６】導電性基板が基材とこの基材の上に形成さ
れた導電性材料の薄膜からなることを特徴とする請求項
３記載の薄膜キャパシタ。 - 【請求項７】基材の少なくとも表面が正方晶系の（００
１）面及び立方晶系のいずれかに属する結晶構造を有す
ることを特徴とする請求項６記載の薄膜キャパシタ。 - 【請求項８】導電性材料の薄膜の膜厚が８０ｎｍ以下で
あることを特徴とする請求項６記載の薄膜キャパシタ。 - 【請求項９】誘電性材料が一般式（Ｂａx Ｓｒ1-x ）Ｔ
ｉＯ3 （０．３０≦ｘ≦０．９０）で表されるペロブス
カイト組成を有することを特徴とする請求項１又は３記
載の薄膜キャパシタ。 - 【請求項１０】請求項１又は３記載の薄膜キャパシタ
と、この薄膜キャパシタに接続して設けられたスイッチ
ングトランジスタと、を具備したメモリセルがマトリッ
クス状に配置されてなることを特徴とする半導体記憶装
置。 - 【請求項１１】第１の電極とこの第１の電極上にエピタ
キシャル成長した結晶性の誘電性材料からなる誘電体膜
とこの誘電体膜の上に形成された第２の電極とを備えた
薄膜キャパシタと、この薄膜キャパシタに接続して設け
られたスイッチングトランジスタとを具備したメモリセ
ルがシリコン基板上にマトリックス配置されてなる半導
体記憶装置において、 前記シリコン基板上に一部開口を有する絶縁膜を介して
（１００）配向シリコン層が成長され、この（１００）
配向シリコン層上に（１００）配向のエピタキシャルバ
リア層を介して前記薄膜キャパシタの誘電体膜が形成さ
れてなることを特徴とする半導体記憶装置。 - 【請求項１２】請求項１０又は１１記載の半導体記憶装
置において、 前記薄膜キャパシタの誘電体膜が室温で強誘電性を示
し、この誘電体膜に抗電界以上の電界を印加すること
で、誘電体膜・電極の界面抵抗が誘電体膜の分極方向に
よって変化することを利用して情報の書き込みを行い、
抗電界以下の電界を印加した際のリーク電流値変化を利
用して情報の非破壊読み出しを行うことを特徴とする半
導体記憶装置。
Priority Applications (2)
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|---|---|---|---|
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| JP22134094 | 1994-09-16 | ||
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| JP6-221340 | 1994-09-16 | ||
| JP7082091A JP2878986B2 (ja) | 1994-05-20 | 1995-03-15 | 薄膜キャパシタ及び半導体記憶装置 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP3472087B2 (ja) * | 1997-06-30 | 2003-12-02 | Ｔｄｋ株式会社 | 膜構造体、電子デバイス、記録媒体および酸化物導電性薄膜の製造方法 |
| US7215067B2 (en) | 2003-02-07 | 2007-05-08 | Canon Kabushiki Kaisha | Ferroelectric thin film element, piezoelectric actuator and liquid discharge head |
| KR100615085B1 (ko) * | 2004-01-12 | 2006-08-22 | 삼성전자주식회사 | 노드 콘택 구조체들, 이를 채택하는 반도체소자들, 이를채택하는 에스램 셀들 및 이를 제조하는 방법들 |
| JP4682769B2 (ja) * | 2004-09-30 | 2011-05-11 | Ｔｄｋ株式会社 | 誘電体薄膜、薄膜誘電体素子及びその製造方法 |
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| JP2008085350A (ja) * | 2007-10-18 | 2008-04-10 | Renesas Technology Corp | 半導体集積回路装置の製造方法および半導体集積回路装置 |
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-
1995
- 1995-03-15 JP JP7082091A patent/JP2878986B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7161200B2 (en) | 2004-09-03 | 2007-01-09 | Fujitsu Limited | Capacitive element and method of manufacturing the same |
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