以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
(実施の形態1)
図1は、実施の形態1であるSRAMのメモリセルを示す等価回路図である。図示のように、このメモリセルMCは、一対の相補性データ線(データ線DL、データ線/(バー)DL)とワード線WLとの交差部に配置され、一対の駆動用MISFETQd1,Qd2、一対の負荷用MISFETQp1,Qp2および一対の転送用MISFETQt1,Qt2により構成されている。駆動用MISFETQd1,Qd2および転送用MISFETQt1,Qt2はnチャネル型MISFETで構成され、負荷用MISFETQp1,Qp2はpチャネル型MISFETで構成されている。
メモリセルMCを構成する上記6個のMISFETのうち、駆動用MISFETQd1および負荷用MISFETQp1は、CMOSインバータINV1を構成し、駆動用MISFETQd2および負荷用MISFETQp2は、CMOSインバータINV2を構成している。これら一対のCMOSインバータINV1,INV2の相互の入出力端子(蓄積ノードA、B)は、交差結合され、1ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。また、このフリップフロップ回路の一方の入出力端子(蓄積ノードA)は、転送用MISFETQt1のソース、ドレイン領域の一方に接続され、他方の入出力端子(蓄積ノードB)は、転送用MISFETQt2のソース、ドレイン領域の一方に接続されている。
さらに、転送用MISFETQt1のソース、ドレイン領域の他方はデータ線DLに接続され、転送用MISFETQt2のソース、ドレイン領域の他方はデータ線/DLに接続されている。また、フリップフロップ回路の一端(負荷用MISFETQp1,Qp2の各ソース領域)は電源電圧(Vcc)に接続され、他端(駆動用MISFETQd1,Qd2の各ソース領域)は接地(基準)電圧(Vss)に接続されている。
上記回路の動作を説明すると、一方のCMOSインバータINV1の蓄積ノードAが高電位(“H”)であるときには、駆動用MISFETQd2がONになるので、他方のCMOSインバータINV2の蓄積ノードBが低電位(“L”)になる。従って、駆動用MISFETQd1がOFFになり、蓄積ノードAの高電位(“H”)が保持される。すなわち、一対のCMOSインバータINV1,INV2を交差結合させたラッチ回路によって相互の蓄積ノードA、Bの状態が保持され、電源電圧が印加されている間、情報が保存される。
転送用MISFETQt1,Qt2のそれぞれのゲート電極にはワード線WLが接続され、このワード線WLによって転送用MISFETQt1,Qt2の導通、非導通が制御される。すなわち、ワード線WLが高電位(“H”)であるときには、転送用MISFETQt1,Qt2がONになり、フリップフロップ回路と相補性データ線(データ線DL,/DL)とが電気的に接続されるので、蓄積ノードA、Bの電位状態(“H”または“L”)がデータ線DL、/DLに現れ、メモリセルMCの情報として読み出される。
メモリセルMCに情報を書き込むには、ワード線WLを“H”電位レベル、転送用MISFETQt1,Qt2 をON状態にしてデータ線DL、/DLの情報を蓄積ノードA、Bに伝達する。この蓄積ノードA、B間に、α線対策のために、容量CSRを付加する。
このような、SRAMのメモリセルは、図2に示すメモリセル形成領域(SRAM)に形成され、その周辺には、例えば、論理回路形成領域(Logic)やアナログ容量形成領域(Analog Capacitor)が存在する。後述するように、論理回路形成領域(Logic)には、例えば、論理回路を構成するnチャネルMISFETQnやpチャネル型MISFETQpが形成され、また、アナログ容量形成領域(Analog Capacitor)には、アナログ容量CANが形成される。これらのメモリセル形成領域(SRAM)、論理回路形成領域(Logic)やアナログ容量形成領域(Analog Capacitor)は、単一の半導体基板1上に形成されている。
次に、本実施の形態の半導体集積回路装置をその製造工程に従って説明する。図3〜図39は、本実施の形態の半導体集積回路装置の製造方法を示す基板の要部断面図もしくは平面図である。
図3〜図6に示すように、まず、半導体基板1中に素子分離2を形成する。ここで、図6は、メモリセル形成領域(SRAM)に形成されるメモリセル約1個分の領域を示す半導体基板の平面図であり、図3の左側の図は、図6のA−A断面図であり、図4は、図6のB−B断面図である。また、図3の右側の図は、アナログ容量形成領域(Analog Capacitor)の断面図であり、図5は、論理回路形成領域(Logic)の断面図である。
この素子分離2は、以下のように形成する。例えば1〜10Ωcm程度の比抵抗を有するp型の単結晶シリコンからなる半導体基板1をエッチングすることにより深さ250nm程度の素子分離溝を形成する。
その後、例えば半導体基板1を約1000℃で熱酸化することによって、溝の内壁に膜厚10nm程度の薄い酸化シリコン膜(図示せず)からなる絶縁膜を形成する。この酸化シリコン膜は、溝の内壁に生じたドライエッチングのダメージを回復すると共に、次の工程で溝の内部に埋め込まれる酸化シリコン膜5と半導体基板1との界面に生じるストレスを緩和するために形成する。
次に、溝の内部を含む半導体基板1上に例えばCVD(Chemical Vapor deposition)法で膜厚450〜500nm程度の酸化シリコン膜5からなる絶縁膜を堆積し、化学的機械研磨(CMP;Chemical Mechanical Polishing)法で溝の上部の酸化シリコン膜5を研磨し、その表面を平坦化する。
次に、例えば半導体基板1にp型不純物(ホウ素)およびn型不純物(例えばリン)をイオン打ち込みした後、約1000℃の熱処理で上記不純物を拡散させることによって、半導体基板1にp型ウエル(領域)3およびn型ウエル(領域)4を形成する。
その結果、図3の左図、図4および図6に示すように、メモリセル形成領域(SRAM)の半導体基板1には、p型ウエル3およびn型ウエル4主表面である活性領域An1、An2、Ap1、Ap2が形成され、これらの活性領域は、絶縁膜である酸化シリコン膜5が埋め込まれた素子分離2で囲まれている。
また、図5に示すように、論理回路形成領域(Logic)の半導体基板1には、p型ウエル3およびn型ウエル4が形成される。
また、図3の右側に示すように、アナログ容量形成領域(Analog Capacitor)は、素子分離2で覆われている。
追って詳細に説明するように、メモリセル形成領域(SRAM)の半導体基板1の主表面には、メモリセルMCを構成する6個のMISFET(Qt1、Qt2、Qd1、Qd2、Qp1、Qp2)が形成され、このうちnチャネル型MISFET(Qt1、Qd1)は、活性領域Ap1(p型ウエル3)上に形成され、nチャネル型MISFET(Qt2、Qd2)は、活性領域Ap2(p型ウエル3)上に形成される。また、pチャネル型MISFET(Qp2)は、活性領域An1(n型ウエル4)上に形成され、pチャネル型MISFET(Qp1)は、活性領域An2(n型ウエル4)上に形成される(図10参照)。
また、論理回路形成領域(Logic)のp型ウエル3には、論理回路を構成するnチャネルMISFETQnが形成され、n型ウエル4には、論理回路を構成するpチャネル型MISFETQpが形成される。
次に、例えばフッ酸系の洗浄液を用いて半導体基板1(p型ウエル3およびn型ウエル4)の表面をウェット洗浄した後、図7〜図10に示すように、約800℃の熱酸化でp型ウエル3およびn型ウエル4のそれぞれの表面に膜厚6nm程度の清浄なゲート酸化膜(ゲート絶縁膜)8を形成する。
次いで、ゲート酸化膜8上にゲート電極Gを形成する。ここで、図10は、メモリセル形成領域(SRAM)に形成されるメモリセル約1個分の領域を示す半導体基板の平面図であり、図7の左側の図は、図10のA−A断面図であり、図8は、図10のB−B断面図である。また、図7の右側の図は、アナログ容量形成領域(Analog Capacitor)の断面図であり、図9は、論理回路形成領域(Logic)の断面図である。
このゲート電極Gは、以下のように形成する。まず、ゲート酸化膜8の上部に例えば膜厚100nm程度の低抵抗多結晶シリコン膜9をCVD法で堆積する。
次に、例えばフォトレジスト膜(図示せず)をマスクにして多結晶シリコン膜9をドライエッチングすることにより、多結晶シリコン膜9からなるゲート電極Gを形成する。
図10、図7の左図および図8に示すように、メモリセル形成領域(SRAM)の活性領域Ap1上には、転送用MISFETQt1のゲート電極Gと、駆動用MISFETQd1のゲート電極Gが形成され、活性領域Ap2上には、転送用MISFETQt2のゲート電極Gと、駆動用MISFETQd2のゲート電極Gが形成されている。また、活性領域An1上には、負荷用MISFETQp2のゲート電極Gが形成され、活性領域An2上には、負荷用MISFETQp1のゲート電極Gが形成されている。これらのゲート電極は、それぞれ図中のA−Aと直交する方向に形成され、負荷用MISFETQp1のゲート電極Gと駆動用MISFETQd1のゲート電極とは共通であり、また、負荷用MISFETQp2のゲート電極および駆動用MISFETQd2のゲート電極とは共通である。
また、論理回路形成領域(Logic)の半導体基板1(p型ウエル3およびn型ウエル4)上にも、このゲート電極Gが形成され(図9)、また、アナログ容量形成領域(Analog Capacitor)の素子分離2上には、配線の役割を果たすゲート電極Gが形成される(図7の左図)。
次に、例えばp型ウエル3上のゲート電極Gの両側にn型不純物(リン)を注入することによってn-型半導体領域13を形成し、また、n型ウエル4上にp型不純物(ヒ素)を注入することによってp-型半導体領域14を形成する。
次いで、半導体基板1上に例えばCVD法で酸化シリコン膜16堆積する。この酸化シリコン膜は、後述するサイドウォールスペーサ16s形成時のエッチングストッパーとしての機能を有する。
さらに、酸化シリコン膜16上に例えばCVD法で窒化シリコン膜からなる絶縁膜を堆積した後、図11〜図14に示すように、異方的にエッチングすることによって、ゲート電極Gの側壁に絶縁膜からなるサイドウォールスペーサ16sを形成する。この際、窒化シリコン膜のエッチングを、その下層の酸化シリコン膜16に対して選択比のとれる条件で行い、半導体基板1(p型ウエル3、n型ウエル4)の表面のエッチングを防止する。次いで、このサイドウォールスペーサ16sをマスクに酸化シリコン膜16をエッチングする。この際、酸化シリコン膜16のエッチングを、その下層の半導体基板1(p型ウエル3、n型ウエル4)に対して選択比のとれる条件で行う。
次に、例えばp型ウエル3にn型不純物(リンまたはヒ素)をイオン打ち込みすることによってn+型半導体領域17(ソース、ドレイン)を形成し、n型ウエル4にp型不純物(ホウ素)をイオン打ち込みすることによってp+型半導体領域18(ソース、ドレイン)を形成する。
ここで、図14は、メモリセル形成領域(SRAM)に形成されるメモリセル約1個分の領域を示す半導体基板の平面図であり、図11の左側の図は、図14のA−A断面図であり、図12は、図14のB−B断面図である。また、図11の右側の図は、アナログ容量形成領域(Analog Capacitor)の断面図であり、図13は、論理回路形成領域(Logic)の断面図である。
ここまでの工程で、メモリセル形成領域(SRAM)に、メモリセルMCを構成する6個のMISFET(駆動用MISFETQd1、Qd2、転送用MISFETQt1、Qt2および負荷用MISFETQp1、Qp2)が完成し、また、論理回路形成領域(Logic)に、nチャネルMISFETQnおよびpチャネル型MISFETQpが完成する。
続いて、図15〜図18に示すように、例えば半導体基板1の表面を洗浄した後、半導体基板1上に、スパッタ法により、例えば、Co膜、Ni膜もしくはTi膜等の金属膜を堆積し、次いで、600℃で1分間の熱処理を施すことにより、半導体基板1の露出部(n+型半導体領域17、p+型半導体領域18)およびゲート電極G上に、CoSi2、NiSiもしくはTiSi等の金属シリサイド(シリサイド)層19を形成する。ここで、図18は、メモリセル形成領域(SRAM)に形成されるメモリセル約1個分の領域を示す半導体基板の平面図であり、図15の左側の図は、図18のA−A断面図であり、図16は、図18のB−B断面図である。また、図15の右側の図は、アナログ容量形成領域(Analog Capacitor)の断面図であり、図17は、論理回路形成領域(Logic)の断面図である。
次いで、未反応の金属膜をエッチングにより除去した後、700から800℃で、1分間程度の熱処理を施し、金属シリサイド層19を低抵抗化する。
次いで、半導体基板1上に例えばCVD法で窒化シリコン膜20からなる絶縁膜を堆積する。なお、この窒化シリコン膜20は、後述するコンタクトホールC1の形成時のエッチングストッパーとしての役割を果たす。
続いて、窒化シリコン膜20(絶縁膜)の上部に例えば酸化シリコン膜21からなる絶縁膜を堆積する。この酸化シリコン膜21は、例えば、テトラエトキシシランを原料とし、プラズマCVD法により形成する。この酸化シリコン膜21および窒化シリコン膜20は、ゲート電極Gと後述する局所配線(ローカルインターコネクト)LIとの間の層間絶縁膜となる。
次に、図19〜図22に示すように、例えばフォトレジスト膜(図示せず)をマスクにしたドライエッチングで酸化シリコン膜21をドライエッチングし、続いて窒化シリコン膜20をドライエッチングすることによって、コンタクトホールC1を形成する。ここで、図22は、メモリセル形成領域(SRAM)に形成されるメモリセル約1個分の領域を示す半導体基板の平面図であり、図19の左側の図は、図22のA−A断面図であり、図20は、図22のB−B断面図である。また、図19の右側の図は、アナログ容量形成領域(Analog Capacitor)の断面図であり、図21は、論理回路形成領域(Logic)の断面図である。
即ち、メモリセル形成領域(SRAM)のn+型半導体領域17(ソース、ドレイン)およびp+型半導体領域18(ソース、ドレイン)上にコンタクトホールC1を形成する。このうち、負荷用MISFETQp1のドレイン上のコンタクトホールC1は、負荷用MISFETQp2のゲート電極上まで延在している。また、負荷用MISFETQp2のドレイン上のコンタクトホールC1は、負荷用MISFETQp1のゲート電極上まで延在している。また、転送用MISFETQt1、Qt2のゲート電極G上にコンタクトホールC1を形成する(図22、図19の左図、図20)。
また、論理回路形成領域(Logic)のn+型半導体領域17(ソース、ドレイン)およびp+型半導体領域18(ソース、ドレイン)上にコンタクトホールC1を形成する(図21)。また、アナログ容量形成領域(Analog Capacitor)のゲート電極G(配線)上にコンタクトホールC1を形成する(図19の右図)。
次いで、例えばコンタクトホールC1内に導電性膜を埋め込むことによりプラグ(接続部)P1を形成する。このプラグP1を形成するには、まず、コンタクトホールC1の内部を含む酸化シリコン膜21の上部にスパッタ法により例えば、TiN膜よりなる薄いバリア層を堆積し、次いでCVD法により例えば、W(タングステン)膜よりなる導電性膜を堆積する。この後、酸化シリコン膜21の表面が露出するまでエッチバックもしくはCMPを施し、コンタクトホールC1外部のTiN膜およびW膜を除去することにより、コンタクトホールC1内にプラグP1を形成する。
次いで、図23〜図26に示すように、プラグP1および酸化シリコン膜21上に、酸化シリコン膜22からなる絶縁膜をCVD法により堆積する。次いで、フォトレジスト膜(図示せず)をマスクにしたドライエッチングで酸化シリコン膜22をドライエッチングすることによって、プラグP1上に配線溝HM0を形成する。
ここで、図26は、メモリセル形成領域(SRAM)に形成されるメモリセル約1個分の領域を示す半導体基板の平面図であり、図23の左側の図は、図26のA−A断面図であり、図24は、図26のB−B断面図である。また、図23の右側の図は、アナログ容量形成領域(Analog Capacitor)の断面図であり、図25は、論理回路形成領域(Logic)の断面図である。
即ち、メモリセル形成領域(SRAM)のn+型半導体領域17(ソース、ドレイン)およびp+型半導体領域18(ソース、ドレイン)上のプラグP1上に配線溝HM0を形成する。
このうち、負荷用MISFETQp1のドレインと接続されるプラグP1上の配線溝HM0は、駆動用MISFETQd1のドレインと接続されるプラグP1上まで延在している。また、負荷用MISFETQp2のドレインと接続されるプラグP1上の配線溝HM0は、駆動用MISFETQd2のドレインと接続されるプラグP1上まで延在している(図26、図23の左図、図24)。これらの配線溝HM0内に形成される局所配線LIc(M0c)は、後述するSRAM容量CSRの下部電極を構成する。また、転送用MISFETQt1、Qt2のゲート電極G上のプラグP1上に配線溝HM0を形成する(図26)。
また、論理回路形成領域(Logic)のn+型半導体領域17(ソース、ドレイン)およびp+型半導体領域18(ソース、ドレイン)上のプラグP1上に配線溝HM0を形成する(図25)。さらに、アナログ容量形成領域(Analog Capacitor)のゲート電極G(配線)上のプラグP1上に配線溝HM0を形成する(図23の右図)。このプラグP1上の配線溝HM0内に形成される局所配線LIc(M0c)は、後述するアナログ容量CANの下部電極を構成する。
なお、アナログ容量形成領域(Analog Capacitor)においては、酸化シリコン膜21上にも、配線溝HM0が形成されている。この配線溝は、後述するアナログ容量CANの上部電極(24)に所望の電位を印加するための配線を形成するために用いられる。なお、アナログ容量CANの下部電極(LIc(M0c))には、ゲート電極G(配線)を介して所望の電位が印加される。
このように、本実施の形態によれば、アナログ容量CANの上部電極(24)に後述する局所配線LI(M0)を介してその裏面より所望の電位を印加するため、上部電極上にコンタクトホール(プラグ)を形成することがなく、コンタクトホール形成時(エッチング時)の上部電極のダメージを防止することができる。
次いで、配線溝HM0内に導電性膜を埋め込むことにより局所配線(ローカルインターコネクト)LI、LIcを形成する。この局所配線は、後述する第1層配線より下層に位置する配線であるため、「M0」と、呼ばれることもある。この局所配線(ローカルインターコネクト)LI(M0)、LIc(M0c)を形成するには、まず、配線溝HM0の内部を含む酸化シリコン膜22の上部にスパッタ法により例えば、TiN膜よりなる薄いバリア層を堆積し、次いでCVD法により例えば、W膜よりなる導電性膜を堆積する。この後、酸化シリコン膜22の表面が露出するまでエッチバックもしくはCMPを施し、配線溝HM0外部のTiN膜およびW膜を除去することにより形成する。
このように、本実施の形態によれば、配線溝HM0内に導電性膜(TiN膜およびW膜)を埋め込むことにより局所配線LI(M0)、LIc(M0c)を形成したので、その上部が平坦化され、その上部に形成される容量絶縁膜や上部電極を精度良く形成することができる。例えば、隣接する容量間での容量ばらつきを3%以下とすることができ、また、総合ばらつきを20%以下とすることができる。
この工程により、メモリセル形成領域(SRAM)においては、負荷用MISFETQp1のドレイン、駆動用MISFETQd1のドレイン、負荷用MISFETQp2のゲート電極が、局所配線LIc(M0c)およびプラグP1を介して接続される。また、負荷用MISFETQp2のドレイン、駆動用MISFETQd2のドレイン、負荷用MISFETQp1のゲート電極が、局所配線LIc(M0c)およびプラグP1を介して接続される。
ここで、SRAMのメモリセルアレイ中には、複数のメモリセルが縦、横に反復して形成される。図26の破線は、メモリセルの単位領域を示す。例えば、この矩形状の領域の長辺および短辺に対し、線対称に複数のメモリセルが形成される。
次いで、図27〜図30に示すように、酸化シリコン膜22および局所配線LI(M0)、LIc(M0c)上に例えば、窒化シリコン膜23を形成する。この窒化シリコン膜23は、局所配線LIc(M0c)と後述する上部電極24との間に形成され、容量絶縁膜となる。この窒化シリコン膜23(容量絶縁膜)の膜厚は、例えば、メモリセルの1個分の領域(単位領域)が2.0μm2であって、前述の一つの局所配線LIc(M0c)の形成領域が0.17μm2の場合には、10nm程度とする。
ここで、図30は、メモリセル形成領域(SRAM)に形成されるメモリセル約1個分の領域を示す半導体基板の平面図であり、図27の左側の図は、図30のA−A断面図であり、図28は、図30のB−B断面図である。また、図27の右側の図は、アナログ容量形成領域(Analog Capacitor)の断面図であり、図29は、論理回路形成領域(Logic)の断面図である。
次に、メモリセル形成領域(SRAM)に形成された2つの容量を構成する局所配線LIc(M0c)のうち、いずれか一方の局所配線LIc(M0c)上の窒化シリコン膜23を除去し、開口部OP1を形成する(図30、図28)。また、アナログ容量形成領域(Analog Capacitor)に形成された局所配線LI(M0)上の窒化シリコン膜23を除去し、開口部OP2を形成する(図27)。
次いで、開口部OP1、OP2内を含む窒化シリコン膜23上に、スパッタ法によりTiN膜もしくはW膜のような導電性膜を堆積し、パターニングすることによって、前記局所配線LIc(M0c)上に、上部電極24を形成する。
ここで、メモリセル形成領域(SRAM)の上部電極24は、2つの局所配線LIc(M0c)を覆うよう形成され、さらに、この上部電極24は、開口部OP1を介して局所配線LIc(M0c)と接続される(図30、図27の左図、図28)。また、同様に、アナログ容量形成領域(Analog Capacitor)の上部電極24は、容量を構成する局所配線LIc(M0c)を覆うよう形成され、さらに、この上部電極24は、開口部OP2を介して局所配線LI(M0)と接続される(図27の左図)。
このように、本実施の形態によれば、上部電極24は、局所配線LIc(M0c)を覆うようパターニングされるため、上部電極24の形成時(W膜のエッチング時)に、局所配線LIc(M0c)上の容量絶縁膜23、即ち、容量に寄与する容量絶縁膜がエッチングされることがなく、容量端部でのリーク電流を防止することができる。また、前述の局所配線LIcの端部は、プラグ(接続部)P1の上部に形成される。
例えば、図45に示すように、上部電極24によって覆われない局所配線LIc(M0c)の部分が存在する場合には、上部電極24の形成時(W膜のエッチング時)に、上部電極24端部において、容量絶縁膜23がダメージを受け、また、オーバーエッチングされた場合には、その膜厚が減少する。その結果、容量絶縁膜中のピンホールが発生し、リーク電流が増加してしまう。これに対して、本実施の形態では、容量に寄与する容量絶縁膜がエッチングされることがないので、リーク電流を防止することができる。
特に、窒化シリコン膜とTiN膜は、エッチングレートの差が小さいため、選択比がとりにくく、上部電極24にTiN膜を用い、また、容量絶縁膜23に窒化シリコン膜を用いる場合に、適用して効果が大きい。
以上の工程により、メモリセル形成領域(SRAM)に、局所配線LIc(M0c)と、窒化シリコン膜23と上部電極24とで構成されるSRAM容量CSRを形成することができ、また、アナログ容量形成領域(Analog Capacitor)に、局所配線LIc(M0c)と、窒化シリコン膜23と上部電極24とで構成されるアナログ容量CANを形成することができる。
このように、本実施の形態によれば、メモリセル形成領域に形成されるSRAMの蓄積ノード間(局所配線上)に、SRAM容量CSRを形成したので、SRAMのメモリセルに入射したα線によるソフトエラーを低減することができる。
また、本実施の形態によれば、SRAM容量CSRとアナログ容量CANを同一工程で形成することができる。
この際、前述した通り、下部電極となる局所配線LIc(M0c)上が平坦化されているので、SRAM容量CSRやアナログ容量CANの容量ばらつきを低減することができる。また、前述したように、アナログ容量CANに要求される、3%以下の隣接間容量ばらつき、および20%以下の総合ばらつきを達成することができる。
さらに、本実施の形態においては、SRAM容量CSRとアナログ容量CANの下部電極(局所配線)や上部電極をW膜等の金属膜やTiN膜等の導電性を有する金属の化合物膜で構成(いわゆるMIM(Metal Insulator Metal)構造)したので、容量特性を向上させることができる。例えば、これらの電極材料としてポリシリコンを用いた場合には、ポリシリコン内に空乏層が生じ得るため、電圧依存性が生じてしまう。これに比べMIM構造においては、電圧依存性を抑えることができる。
また、アナログ容量CANは、酸化シリコン膜21上に形成されるため、基板電位の影響を受けにくく、容量の電圧特性を向上させることができる。
また、容量絶縁膜の膜厚が、ゲート絶縁膜の膜厚と無関係に設定できるので、トンネル電流によるリーク電流を防止することができる。なお、トンネル電流は、絶縁膜の膜厚が2.6nm未満の場合に1×10−4A/cm2を越えるので、容量絶縁膜の膜厚を2.6nm以上とする必要がある。
この後、上部電極24上に層間絶縁膜(酸化シリコン膜25)を介し第1層配線M1および第2層配線M2が形成される。引き続き、これらの配線の形成工程について説明する。
まず、図31〜図34に示すように、上部電極24上および窒化シリコン膜23に、酸化シリコン膜25をCVD法により堆積する。次いで、局所配線LI(M0)、LIc(M0c)上の酸化シリコン膜25および窒化シリコン膜23をエッチングにより除去することによりコンタクトホールC2を形成する。ここで、図34は、メモリセル形成領域(SRAM)に形成されるメモリセル約1個分の領域を示す半導体基板の平面図であり、図31の左側の図は、図34のA−A断面図であり、図32は、図34のB−B断面図である。また、図31の右側の図は、アナログ容量形成領域(Analog Capacitor)の断面図であり、図33は、論理回路形成領域(Logic)の断面図である。
即ち、メモリセル形成領域(SRAM)の局所配線LI(M0)、LIc(M0c)上にコンタクトホールC2を形成する(図34)。このうち、転送用MISFETQt1、Qt2のゲート電極Gと接続される局所配線LI(M0)上のコンタクトホールC2は、第1層配線M1(ワード線WL)と前記ゲート電極Gとの接続のために用いられる。
また、アナログ容量形成領域(Analog Capacitor)においては、局所配線LI(M0)上であって、図31に示す断面には現れない領域上に、コンタクトホールC2が形成される。このコンタクトホールC2は、アナログ容量CANの上部電極24に、局所配線LI(M0)を介して所望の電位を印加するために用いられる。
さらに、論理回路形成領域(Logic)の局所配線LI(M0)上にコンタクトホールC2を形成する(図33)。
次いで、コンタクトホールC2内に導電性膜を埋め込むことによりプラグP2を形成する。このプラグP2を形成するには、まず、コンタクトホールC2の内部を含む酸化シリコン膜25の上部にスパッタ法により例えば、TiN膜よりなる薄いバリア層を堆積し、次いでCVD法により例えば、W膜よりなる導電性膜を堆積する。この後、酸化シリコン膜25の表面が露出するまでエッチバックもしくはCMPを施し、コンタクトホールC2外部のTiN膜およびW膜を除去する。
続いて、図35〜図38に示すように、酸化シリコン膜25およびプラグP2上に、第1層配線M1およびプラグP3を形成する。この第1層配線M1およびプラグP3は、例えば、銅膜よりなる埋め込み配線および埋め込みプラグとすることができる。ここで、図38は、メモリセル形成領域(SRAM)に形成されるメモリセル約1個分の領域を示す半導体基板の平面図であり、図35の左側の図は、図38のA−A断面図であり、図36は、図38のB−B断面図である。また、図35の右側の図は、アナログ容量形成領域(Analog Capacitor)の断面図であり、図37は、論理回路形成領域(Logic)の断面図である。
この第1層配線M1およびプラグP3を形成するには、まず、酸化シリコン膜25およびプラグP2上に、酸化シリコン膜27をCVD法により堆積し、次いで、フォトレジスト膜(図示せず)をマスクにしたドライエッチングで酸化シリコン膜27をドライエッチングすることによって、配線溝HM1およびコンタクトホールC3を形成する。次に、配線溝HM1およびコンタクトホールC3内を含む酸化シリコン膜25に例えば、TiN膜からなる薄いバリア層をスパッタ法もしくはCVD法により堆積し、次いで、このバリア層上に、銅(Cu)膜をスパッタ法もしくはメッキ法により形成する。この後、酸化シリコン膜27の表面が露出するまでエッチバックもしくはCMPを施し、配線溝HM1およびコンタクトホールC3外部のTiN膜およびCu膜を除去することにより、配線溝HM1内に第1層配線M1を、また、コンタクトホールC3内にプラグP3を形成する。
即ち、メモリセル形成領域(SRAM)には、転送用MISFETQt1のゲート電極Gと電気的に接続されるプラグP2と、転送用MISFETQt2のゲート電極Gと電気的に接続されるプラグP2とを接続するよう第1層配線M1(ワード線WL)を形成する。また、前記プラグP2以外のプラグP2上には、プラグP3が形成される(図38)。
また、論理回路形成領域(Logic)のプラグP2上にも、第1層配線M1等が形成される(図37)。また、図38中には現れないが、アナログ容量形成領域(Analog Capacitor)のプラグP2上にも、第1層配線M1等が形成される。
次いで、図39に示すように、第1層配線M1、プラグP3および酸化シリコン膜27上に、酸化シリコン膜をCVD法により堆積し、この酸化シリコン膜中に、コンタクトホールC2およびプラグP2と同様に、コンタクトホールC4およびプラグP4を形成する。ここで、図39は、メモリセル形成領域(SRAM)に形成されるメモリセル約1個分の領域を示す半導体基板の平面図である。
続いて、前記酸化シリコン膜およびプラグP4上に、酸化シリコン膜をCVD法により堆積し、この膜中に、第1層配線M1と同様に、第2層配線M2を形成する。この第2層配線M2および前述のプラグP4は、メモリセル形成領域(SRAM)、アナログ容量形成領域(Analog Capacitor)および論理回路形成領域(Logic)の断面図において省略する。なお、メモリセル形成領域(SRAM)においては、図39に示すように、第2層配線M2は、駆動用MISFETQd1ソースと電気的に接続されるプラグP4および駆動用MISFETQd2のソースと電気的に接続されるプラグP4上に、これらを接続するよう形成され、かかる第2層配線M2には、接地電圧(Vss)が印加される。また、第2層配線M2は、負荷用MISFETQp1ソースと電気的に接続されるプラグP4および負荷用MISFETQp2のソースと電気的に接続されるプラグP4上に、それぞれ第1層配線(ワード線WL)と直交する方向に形成され、かかる第2層配線M2には、電源電圧(Vcc)が印加される。さらに、第2層配線M2は、転送用MISFETQt1およびQt2の一端と電気的に接続されるプラグP4上に、それぞれ第1層配線(ワード線WL)と直交する方向に形成され、かかる第2層配線M2は、データ線対DL、/DL(ビット線対)となる。
以上の工程により、図1及び図2を用いて説明したSRAMメモリセル、論理回路およびアナログ容量を有する半導体集積回路装置が、ほぼ完成する。
ここで、本実施の形態において説明したアナログ容量を有する回路についての一例を述べる。
図40は、PLL回路の構成を示す図である。このようなPLL回路は、位相比較器401、低域フィルタ402およびVCO(VoltageControledOscillator)403を有し、リファレンスクロックRCに応答して、出力信号を発振させる。この低域フィルタ402には、アナログ容量CANが用いられている。このようなPLL回路を構成するアナログ容量CANを、前述したように、ゲート絶縁膜を用いて形成した場合は、トンネル電流によるリーク電流が問題となる。このリーク電流が、その目標値である1×10−4A/cm2を超えるような場合は、時間誤差が生じ、PLL回路の正常動作を阻害してしまう。
しかしながら、本実施の形態で説明したアナログ容量CANを用いた場合は、前述したように容量絶縁膜の膜厚を確保することができ、PLL回路のリーク電流を低減でき、PLL回路の誤動作を防止することができる。
なお、本実施の形態で説明したアナログ容量CANは、前述のPLL回路に限られず、広く容量を有する回路に適用可能である。
(実施の形態2)
次に、本実施の形態の半導体集積回路装置をその製造工程に従って説明する。図41〜図44は、本実施の形態の半導体集積回路装置の製造方法を示す基板の要部断面図もしくは平面図である。なお、図2〜図26を用いて説明した局所配線LI(M0)、LIc(M0c)の形成工程までは、実施の形態1の場合と同様であるためその説明を省略する。
まず、実施の形態1で説明した図23〜図26に示す半導体基板1を準備する。これらの図中の局所配線LI(M0)、LIc(M0c)は、実施の形態1で説明した通り、酸化シリコン膜22中に形成された配線溝HM0内部を含む酸化シリコン膜22の上部にスパッタ法により例えば、TiN膜よりなる薄いバリア層を堆積し、次いでCVD法により例えば、W膜よりなる導電性膜を堆積した後、酸化シリコン膜22の表面が露出するまでエッチバックもしくはCMPを施すことにより形成する。
本実施の形態においては、図41〜図44に示すように、この酸化シリコン膜22の表面をさらに100nm程度エッチングし、局所配線LI(M0)、LIc(M0c)の側壁上部を露出させる。ここで、図44は、メモリセル形成領域(SRAM)に形成されるメモリセル約1個分の領域を示す半導体基板の平面図であり、図41の左側の図は、図44のA−A断面図であり、図42は、図44のB−B断面図である。また、図41の右側の図は、アナログ容量形成領域(Analog Capacitor)の断面図であり、図43は、論理回路形成領域(Logic)の断面図である。
次いで、酸化シリコン膜22および局所配線LI(M0)、LIc(M0c)上に例えば、窒化シリコン膜23を形成する。この窒化シリコン膜23は、局所配線LIc(M0c)と後述する上部電極24との間に形成され、容量絶縁膜となる。この窒化シリコン膜23(容量絶縁膜)の膜厚は、例えば、メモリセル約1個分の領域が2.0μm2の場合には、20nm程度とする。
次に、メモリセル形成領域(SRAM)に形成された2つの局所配線LIc(M0c)のうち、いずれか一方の局所配線LIc(M0c)上の窒化シリコン膜23を除去し、開口部OP1を形成する(図34、図32)。また、アナログ容量形成領域(Analog Capacitor)に形成された局所配線LI(M0)上の窒化シリコン膜23を除去し、開口部OP2を形成する(図31)。
次いで、実施の形態1の場合と同様に、開口部OP1、OP2内を含む窒化シリコン膜23上に、スパッタ法により例えば、TiN膜もしくはW膜を堆積し、パターニングすることによって、前記局所配線LIc(M0c)上に、上部電極24を形成する。
以上の工程により、メモリセル形成領域(SRAM)に、局所配線LIc(M0c)と、窒化シリコン膜23と上部電極24とで構成されるSRAM容量CSRを形成することができ、また、アナログ容量形成領域(Analog Capacitor)に、局所配線LIc(M0c)と、窒化シリコン膜23と上部電極24とで構成されるアナログ容量CANを形成することができる。
以降の工程は、図31〜図39を参照しながら説明した実施の形態1の場合と同様であるため、その説明を省略する。
このように、本実施の形態によれば、実施の形態1で説明した効果に加え、局所配線LIc(M0c)を形成した後、酸化シリコン膜22の表面をさらに、エッチングしたので、局所配線LIc(M0c)の側壁上部が露出し、この側壁に沿って容量絶縁膜となる窒化シリコン膜23を形成することができるため、容量を増加させることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。